JP7204697B2 - 半導体集積回路 - Google Patents
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Description
第1実施形態に係る半導体集積回路について説明する。
1.1.1 半導体集積回路の構成について
まず、半導体集積回路の構成の一例について、図1を用いて説明する。図1は、本実施形態に係る半導体集積回路のブロック図である。なお、図1の例は、スキャンテストを実行する際の概略構成を示している。
次に、スキャンチェーンSCの構成について、引き続き図1を用いて説明する。
スキャンチェーンSC2は、例えば、4つのフリップフロップFF2a~FF2d及び4つのマルチプレクサMX2a~MX2dを含む。
スキャンチェーンSC2は、例えば、4つのフリップフロップFF3a~FF3dを含む。
1.2.1 テストの流れ
次に、テストの流れについて、図2を用いて説明する。図2は、テストの流れを示すフローチャートである。以下の説明では、クロック信号CLKの番号を変数n(1≦n≦3)で表す。変数nは、例えば、テスト制御回路12が備えるカウンタによって保持される変数であり、テスト制御回路12の制御によってインクリメントされる。
次に、テスト時の各信号のタイミングチャートについて、図3を用いて説明する。図3は、テスト時のクロック信号CLK1~CLK3、ループモード信号LM、及びスキャンイネーブル信号SEのタイミングチャートである。なお、図3の例では、説明を簡略化するため、ループ動作及びスキャンシフト動作時のタイミングチャートを示しており、キャプチャ動作時のタイミングチャートは省略されている。
次に、ループ動作の具体例について、図4~図7を用いて説明する。図4~図7は、ループ動作時のクロック信号及びデータの流れを示す図である。なお、図4~図7の例は、図3における時刻t0~t3にそれぞれ対応する。
本実施形態に係る構成であれば、テストにおける消費電力の増加を抑制できる。本効果につき、詳述する。
次に、第2実施形態について説明する。第2実施形態では、第1実施形態で説明したテスト回路が導入された半導体集積回路を設計するための回路設計装置について説明する。
まず、回路設計装置のハードウェア構成の一例について、図8を用いて説明する。図8は、回路設計装置のハードウェア構成を示すブロック図である。
次に、回路設計装置100の機能構成の一例について、図9を用いて説明する。図9は、回路設計装置100の機能構成を説明するためのブロック図である。
次に、回路設計の流れについて、図10を用いて説明する。図10は、回路設計の流れを示すフローチャートである。
本実施形態に係る構成であれば、第1実施形態で説明したスキャンテストを実行可能な半導体集積回路を設計できる。
上記実施形態に係る構成であれば、半導体集積回路は、第1クロック信号(CLK2)に基づいて動作する第1スキャンチェーン(SC2)と、第2クロック信号(CLK3)に基づいて動作する第2スキャンチェーン(SC3)とを含む論理回路(10)と、第1及び第2クロック信号を生成するクロック生成回路(11)と、スキャンテストのときに、第1及び第2スキャンチェーンを制御するように構成されたテスト制御回路(12)とを含む。第1スキャンチェーンは、第1スキャンデータ入力端子(SI)及び第1出力端子(DQ)を有する第1フリップフロップ(FF2)と、第1出力端子(DQ)に接続された第1入力端子(“1”)、テストパタンが入力される第2入力端子、及び第1スキャンデータ入力端子に接続された第2出力端子を有する第1マルチプレクサ(MX2a)とを含む。第1マルチプレクサは、テスト制御回路から受信した第1信号(LM)に基づいて、第1スキャンデータ入力端子と第1出力端子とを電気的に接続して第1クローズドループを構成可能である。第2スキャンチェーンは、第2スキャンデータ入力端子(SI)及び第3出力端子(DQ)を有し且つ第2スキャンデータ入力端子と第3出力端子とが接続されていない第2フリップフロップ(FF3)を含む。
Claims (9)
- 第1クロック信号に基づいて動作する第1スキャンチェーンと、第2クロック信号に基づいて動作する第2スキャンチェーンとを含む論理回路と、
前記第1及び第2クロック信号を生成するクロック生成回路と、
スキャンテストのときに、前記第1及び第2スキャンチェーンを制御するように構成されたテスト制御回路と
を備え、
前記第1スキャンチェーンは、第1スキャンデータ入力端子及び第1出力端子を有する第1フリップフロップと、前記第1出力端子に接続された第1入力端子、テストパタンが入力される第2入力端子、及び前記第1スキャンデータ入力端子に接続された第2出力端子を有する第1マルチプレクサとを含み、
前記第1マルチプレクサは、前記テスト制御回路から受信した第1信号に基づいて、前記第1スキャンデータ入力端子と前記第1出力端子とを電気的に接続して第1クローズドループを構成可能であり、
前記第2スキャンチェーンは、第2スキャンデータ入力端子及び第3出力端子を有し且つ前記第2スキャンデータ入力端子と前記第3出力端子とが接続されていない第2フリップフロップを含む、
半導体集積回路。 - 前記スキャンテストは、スキャンシフト動作と、キャプチャ動作と、前記スキャンシフト動作の前に実行されるループ動作とを含み、
前記テスト制御回路は、前記ループ動作のときに前記第1信号を第1論理レベルとし、前記スキャンシフト動作及び前記キャプチャ動作の時に前記第1信号を第2論理レベルとし、
前記第1マルチプレクサは、前記第1信号が前記第1論理レベルの場合に、前記第1入力端子を選択する、
請求項1に記載の半導体集積回路。 - 前記クロック生成回路は、前記ループ動作の期間に、前記第1クロック信号を生成し、前記第2クロック信号を生成しない、
請求項2に記載の半導体集積回路。 - 前記クロック生成回路は、前記ループ動作の前記期間に、前記第1スキャンチェーンに前記第1クロック信号を1サイクル送信する、
請求項3に記載の半導体集積回路。 - 前記論理回路は、第3クロック信号に基づいて動作する第3スキャンチェーンを更に含み、
前記クロック生成回路は、前記第3クロック信号を生成し、
前記第3スキャンチェーンは、第3スキャンデータ入力端子及び第4出力端子を有する第3フリップフロップと、前記第4出力端子に接続された第4スキャンデータ入力端子及び第5出力端子を有する第4フリップフロップと、前記第5出力端子に接続された第3入力端子、前記テストパタンが入力される第4入力端子、及び前記第3スキャンデータ入力端子に接続された第6出力端子を有する第2マルチプレクサとを含み、
前記第2マルチプレクサは、前記テスト制御回路から受信した第1信号に基づいて、前記第4フリップフロップの前記第5出力端子と前記第3フリップフロップの前記第3スキャンデータ入力端子とを電気的に接続して、第2クローズドループを構成可能である、 請求項1に記載の半導体集積回路。 - 前記スキャンテストは、スキャンシフト動作と、キャプチャ動作と、前記スキャンシフト動作の前に実行されるループ動作とを含み、
前記テスト制御回路は、前記ループ動作のときに前記第1信号を第1論理レベルとし、前記スキャンシフト動作及び前記キャプチャ動作の時に前記第1信号を第2論理レベルとし、
前記第1及び第2マルチプレクサは、前記第1信号が前記第1論理レベルの場合に、前記第1入力端子をそれぞれ選択する、
請求項5に記載の半導体集積回路。 - 前記クロック生成回路は、前記ループ動作の期間に、前記第1及び第3クロック信号を生成し、前記第2クロック信号を生成しない、
請求項6に記載の半導体集積回路。 - 前記クロック生成回路は、前記ループ動作の前記期間に、前記第1スキャンチェーンに前記第1クロック信号を1サイクル送信し、前記第3スキャンチェーンに前記第3クロック信号を2サイクル送信する、
請求項7に記載の半導体集積回路。 - 前記クロック生成回路は、前記スキャンシフト動作の期間、同期した前記第1乃至第3クロック信号を生成する、
請求項6乃至8のいずれか一項に記載の半導体集積回路。
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