JP4732824B2 - 空洞部を備えたキャップウェハー、それを用いた半導体パッケージ、およびキャップウェハー製造方法 - Google Patents

Description

本発明は、ウェハー上に製造された回路素子をパッケージングするためのキャップウェハー、それを用いたパッケージングされた半導体パッケージ、およびその製造方法に関する。詳細には、回路素子が占める空間確保のための空洞部、および空洞部内に製造されて外部電源と回路素子とを電気的に接続させるための電極を含むキャップウェハー、半導体パッケージ、およびその製造方法に関する。

多様な電子製品で使用される各種のチップ（ｃｈｉｐ）は、外部からの電源供給を受けて特定動作を行う。さらに、その内部には微細の電子回路が内蔵され、外部衝撃から損傷し易い問題を抱えている。これにより、チップ製造過程において、チップに電気的接続を行って外部からの衝撃に耐えることのできるよう密封することで物理的な機能および形状を与えるパッケージング（ｐａｃｋａｇｉｎｇ）工程が求められる。特に、最近、電子製品の傾向として超小型、高性能化などを実現するためにはウェハーレベルでのパッケージングが行われるべきである。

一般に、ウェハーレベルパッケージングを行うためには、回路素子が製造されたウェハーに所定形態のキャップウェハー（ｃａｐ ｗａｆｅｒ）をボンディングさせる。
図１は、特許文献１に記載されたキャップウェハーの構成を示した垂直断面図である。同図に基づくと、キャップウェハー１０には上部表面から下部鏡面に貫通するビアホール（ｖｉａ ｈｏｌｅ）１１が製造される。さらに、ベースウェハー２０の上部表面には所定種類の回路素子３０が製造され、該回路素子３０と電気的に接続されたボンディングパッド２１、およびキャップウェハー１０と接合して回路素子３０を密封するためのパッド２２が製造される。またパッケージングのために、キャップウェハー１０にはパッド２２と接合するためのガスケット（ｇａｓｋｅｔ）１３およびボンディングパッド２１と接合するためのガスケット１４が製造される。

一方、回路素子３０と外部電源とを接続させるために、ビアホール１１を介してワイヤーボンディング（ｗｉｒｅ ｂｏｎｄｉｎｇ）が行われる。即ち、外部電源および回路素子３０はワイヤー１２およびボンディングパッド２１を介して電気的接続される。しかし、ワイヤーボンディング方式の場合、ワイヤー部分での寄生キャパシタンス（ｐａｒａｓｉｔｉｃ ｃａｐａｃｉｔａｎｃｅ）によりチップの性能が劣化してしまう恐れがある。さらに、最近開発されつつある高性能のチップの場合、多くのリード（電気信号を伝送する通路）の収容を必要とする。しかし、ワイヤーボンディング方式ではリード数を限りなく増やすことは技術的な限界が伴なう。このことから、高性能チップに適用し難い不都合がある。

図１のキャップウェハー１０を用いてパッケージングを行う場合、回路素子３０と電気的に接続するためのボンディングパッド２１を回路素子３０の周りに製造しなければならないので、ボンディングパッド２１の大きさの分チップの大きさも増大してしまう。
図２は従来の他のキャップウェハー４０の構成を示した垂直断面図である。同図によるキャップウェハー４０は、ワイヤーボンディングを行わず貫通電極（ｆｅｅｄ ｔｈｒｏｕｇｈ）４１を用いて外部電源と接続される。貫通電極４１はメッキ方式を用いてビアホール内部を充填する方式により製造される。

一方、キャップウェハー４０の下部表面の縁部にはベースウェハー５０と接合するためのシーリング層４３が積層される。さらに、ベースウェハー５０上部表面の縁部にもキャップウェハー４０と接合するためのシーリング層５２が積層される。これにより、温度および圧力が加えられれば２つのシーリング層４３、５２が相互反応することによってパッケージングが行われる。これによって、キャップウェハー４０およびベースウェハー５０とが結合すれば、貫通電極４１はパッド４２および導電層５１を介してベースウェハー５０上の回路素子６０と電気的に接続される。導電層５１はベースウェハー５０上で回路素子のリード（ｌｅａｄ）線とパッド４２とを連結するためのコネクター（ｃｏｎｎｅｃｔｏｒ）として働く。これにより、外部電源から印加される駆動信号を内部の回路素子６０に伝えることが可能になる。
米国特許ＵＳ６３７６２８０号明細書

しかし、図２によるキャップウェハー１０は、貫通電極４１を用いることで回路素子６０のリードが制限される問題は克服できるものの、導電層５１などが要されるため、素子の大きさが増大するといった問題は解決できない。
さらに、キャップウェハー４０およびベースウェハー５０のボンディング過程において製造収率が落ちてしまう問題を抱える。つまり、貫通電極４１を形成する導電性物質とキャップウェハー４０をなす物質の種類が異なるため、熱膨張といった特性も異なってくる。これにより、ボンディング過程において高温および高圧が加えられれば、貫通電極４１をなす物質が下部に膨張しウェハー４０，５０間の間隔が広がってしまう。間隔が広がるとシーリング層４３，５２間のボンディングも難しくなる。さらに、ビアホール内部に製造された貫通電極４１およびキャップウェハー４０間の接合面においても高温、高圧による変形が生じ得る。係る問題は結果的に製品の製造収率を落とす原因となる。

一方、貫通電極４１を製造する過程は、キャップウェハー４０にビアホールを製造し、ビアホール内のサイド面およびキャップウェハー４０の上部表面などにシード層を積層した後、メッキ液を用いてメッキを行なう。
係る方法によりメッキを行なうと、各シード層（キャップウェハー４０上部のシード層およびビアホール内のシード層）でのメッキ速度がそれぞれ異なることで貫通ホール内部を完全に充填することができず、ひびが生じたり、またはボイド（ｖｏｉｄ）が形成する恐れがある。ボイドが生じると、ボイド内の不純物のさびがついて機器の故障を招く。または外部から印加される電流に加熱されて破損される問題もある。一方、隙間により外部から微細ゴミが流入されて素子内に入り込み、素子の誤動作を引き起こしてしまう問題点も挙げられる。

本発明は前述した問題点を解決するために案出されたもので、本発明の目的は、空洞部および空洞部内に製造された電極を備え、パッケージング過程における製造収率を高めると同時に、全体のチップ大きさを軽減できるキャップウェハーおよびその製造方法を提供することにある。
本発明の他の目的は、空洞部およびその空洞部内に製造された貫通電極を備えたキャップウェハーを用いてパッケージングされた半導体パッケージを提供することにある。

本発明の更なる目的は、ビアホール内に絶縁膜を更に備え、貫通電極との間でＤＣ成分の電気信号が漏れることを抑えることのできるキャップウェハーおよびその製造方法を提供することにある。
本発明のまた更なる目的は、貫通電極を製造するに当って、ビアホールのサイド面にシード層を積層せずメッキを行なうことにより隙間またはボイドが生じる可能性を抑える貫通電極製造方法を提供することにある。

前述の目的を達成するための本願第１発明の実施形態に係るキャップウェハーは、前記キャップウェハーの下部表面上の所定領域には空洞部が製造されており、
前記キャップウェハーの上部および下部を貫通して前記空洞部内に連結され、前記回路素子に面するように形成されている少なくとも１つの貫通電極と、
前記キャップウェハーの下部表面に形成され、前記空洞部内に位置した前記貫通電極に連結され前記空洞部の外部領域へ拡張されるように形成される下部電極と、
前記下部電極の全表面に積層されたシーリング層と、を含む。
本発明によると、キャップウェハーは回路素子が収められる空洞部を備え、空洞部内にビアホールを製造しそのビアホールを介して外部電極と接続できるようにする。これにより、回路素子と連結されるパッドの面積が減少されるため、全体素子チップの大きさを減少させることができる。

より具体的に説明すると、貫通電極を空洞部内に製造すれば、回路素子のリードと直接に接続することが可能になる。従って、ベースウェハーの表面上に別のコネクター（図示せず）を製造しないで済み、素子の全体面積も軽減できる。また、貫通電極の位置がベースウェハーとボンディングされる部分と一定の距離離隔しているため、ボンディング過程で高温および高圧が加えられて膨張または変形されてもボンディングにはその影響を与えない。結果的には製造収率が向上されるのである。

本願第２発明は、第１発明において、前記貫通電極と前記キャップウェハーとの間に製造され、前記貫通電極および前記キャップウェハーを互いに絶縁させる絶縁膜を更に含むことができる。
絶縁膜は、貫通電極およびキャップウェハーの間で相互絶縁させるためのものである。即ち、ＤＣ成分の電気的信号を貫通電極を介して回路素子（図示せず）に印加する場合、キャップウェハーで漏れる恐れがあるため、絶縁膜を用いることでその現象を防ぐ。

本願第３発明は、第１発明において、前記下部電極と所定の距離離隔して前記空洞部の外部領域に形成され、前記下部電極と同一層上に位置されるパッドを更に含むことができる。
パッドは同じベースウェハー上に製造される回路素子間を電気的に接続させる役割を果す。また、パッドは、キャップウェハーおよびベースウェハーが接合される場合、回路素子を密封するためのガスケット（ｇａｓｋｅｔ）の役割もする。

本願第４発明は、第１発明において、前記シーリング層は、Ａｕ、Ｓｎ、Ｉｎ、Ｐｂ、Ａｇ、Ｂｉ、Ｚｎ、およびＣｕの少なくとも１つの物質の組み合わせからなることが好ましい。

以上のようなキャップウェハーを使用してパッケージングされた本願第５発明の半導体パケッケージは、上部表面上の所定領域に所定の回路素子が製造されたベースウェハーと、下部表面上の所定領域に所定大きさの空洞部が製造され、前記空洞部内に前記回路素子が位置するように前記ベースウェハーと結合して前記回路素子をパッケージングするキャップウェハーと、前記キャップウェハーの上部および下部を貫通して前記空洞部内に連結され、前記回路素子と電気的に接続され、前記回路素子に面するように形成されている少なくとも１つの貫通電極と、前記キャップウェハーの下部表面に形成され、前記空洞部内に位置した前記貫通電極に連結され前記空洞部の外部領域へ拡張されるように形成される下部電極と、前記下部電極の全表面に積層されたシーリング層と、を含む。

本願第６発明は、第５発明において、前記貫通電極と前記キャップウェハーとの間に製造され、前記貫通電極および前記キャップウェハーを互いに絶縁させる絶縁体膜を更に含むことができる。
本願第７発明は、第５発明において、前記下部電極と所定の距離離隔して前記空洞部の外部領域に形成され、前記下部電極と同一層上に位置されるパッドを更に含む。

本願第８発明は、第５発明において、前記ベースウェハーの上部表面上で前記第１シーリング層に応じた位置に積層され、前記第１シーリング層とボンディングされ前記キャップウェハーおよび前記ベースウェハーを結合させる第２シーリング層とを更に含む。

本願第９発明は、第６発明において、前記第１シーリング層および前記第２シーリング層の少なくとも１つはＡｕ、Ｓｎ、Ｉｎ、Ｐｂ、Ａｇ、Ｂｉ、Ｚｎ、およびＣｕの少なくとも１つの物質の組み合わせからなる。
本願第１０発明にかかるキャップウェハーは、前記キャップウェハーの下部表面上の所定領域には空洞部が製造されており、前記空洞部内に位置し、前記キャップウェハーの上下部を貫通し、前記回路素子に面するように形成されている少なくとも１つのビアホールと、前記ビアホール内のサイド面に積層されたメタル層と、前記キャップウェハーの下部表面に形成され、前記空洞部内に位置した前記ビアホールに連結され前記空洞部の外部領域へ拡張されるように形成される下部電極と、前記下部電極の全表面に積層されたシーリング層と、を含む。

本願第１１発明は、第１０発明において、前記メタル層と前記キャップウェハーとの間に位置し、前記メタル層および前記キャップウェハーを互いに絶縁させる絶縁膜を更に含むことができる。
本願第１２発明は、第１０発明において、前記下部電極と所定の距離離隔して前記空洞部の外部領域に形成され、前記下部電極と同一層上に位置されるパッドをさらに含むことができる。

本願第１３発明は、第１２発明において、前記シーリング層は、Ａｕ、Ｓｎ、Ｉｎ、Ｐｂ、Ａｇ、Ｂｉ、Ｚｎ、およびＣｕの少なくとも１つの物質の組み合わせからなることができる。
本願第１４発明の実施形態に係るキャップウェハーの製造方法は、（ａ）キャップウェハーの下部表面上の所定領域をエッチングし空洞部を製造するステップと、（ｂ）前記キャップウェハーの上部および下部を貫通する少なくとも１つのビアホールを前記空洞部内の前記回路素子に面するように製造するステップと、（ｃ）前記ビアホール内を所定の導電物質に埋め立て、少なくとも１つの貫通電極を製造するステップと、前記キャップウェハーの下部表面に前記空洞部内に位置した前記貫通電極に連結され前記空洞部の外部領域へ拡張されるように下部電極を製造するステップと、前記下部電極の全表面にシーリング層を積層するステップと、とを含む。

本願第１５発明は、第１４発明において、前記（ｂ）ステップは、前記空洞部が製造された前記キャップウェハーの下部表面に所定のメタル層を積層するステップと、前記キャップウェハーの上部表面上の所定領域をエッチングし、前記キャップウェハーの上部表面から前記空洞部内に積層されたメタル層まで連結される前記ビアホールを製造するステップとを含むことができる。
即ち、ウェハーの一表面に全面的にメタル層を積層した後、ウェハーの他表面をエッチングしてメタル層まで連結されるビアホールを製造する。これにより、ウェハーの他表面をメッキ溶液に露出させれば、ビアホールの下部に露出されたメタル層がシードの役割を行い、ビアホールに沿ってメッキが行なわれる。これにより、ビアホールが埋め立てられれば貫通電極として用いることができる。このような方法を用いると、ビアホール内に隙間およびボイドの発生を防止することができる。

本願第１６発明は、第１５発明において、前記（ｂ）ステップは、前記ビアホール内のサイド面に所定の絶縁膜を積層するステップを更に含むことができる。

本願第１７発明は、第１５発明において、前記（ｃ）ステップは、前記キャップウェハーの上部表面をメッキ溶液に露出させるステップと、前記ビアホールを介して露出された前記メタル層上に所定の導電物質がメッキされ前記ビアホールを埋め立てるステップとを含む。

本願第１８発明は、第１５発明において、前記下部電極と所定の距離離隔される前記空洞部の外部領域に前記下部電極と同一層上に位置されるようにパッドを製造するステップを更に含むことが好ましい。

本発明によると、キャップウェハーは回路素子が収められる空洞部を備え、空洞部内にビアホールを製造しそのビアホールを介して外部電極と接続できるようにする。これにより、回路素子と連結されるパッドの面積が減少されるため、全体素子チップの大きさを減少させることができる。
さらに、ボンディングされた領域とビアホールの位置が異なるので、ボンディング時に加えられる高温および高圧にビアホール内の電極が熱膨張または熱収縮により変形されてもボンディングにはその影響を受けない。即ち、全体素子チップの製造収率を向上させることができる。

一方、本発明の実施形態によると、電極およびキャップウェハーの間に絶縁膜を更に備えることによりＤＣ成分の電気信号が漏れることを抑える。
また、本発明で使用される貫通電極を製造する過程において、ビアホール下部でのみシード層を配置した後、メッキを行うことによりビアホール内部に隙間またはボイドの発生を抑える。

以下、添付の図面に基づいて本発明の好適な実施形態を詳述する。
＜第１実施形態例＞
図３は本発明の一実施の形態に係るキャップウェハーおよびそれを用いて製造された半導体パッケージの構成を示した垂直断面図である。同図によると、本キャップウェハー１００は、貫通電極１１０、空洞部１２０、上部電極１４５、下部電極１３０ａ、パッド１３０ｂ、第１シーリング層１４０を有する。図３の下端にはキャップウェハー１００と結合して半導体パッケージを形成するベースウェハー１５０が図示される。ベースウェハー１５０の上部表面の中心部には所定種類の回路素子１６０が製造されており、上部表面の縁部には第２シーリング層１５１が積層される。

前述のように、キャップウェハー１００とは、回路素子１６０をパッケージングするためにベースウェハー１５０と結合するパッケージングウェハーを意味する。これにより、キャップウェハー１００とベースウェハー１５０とがボンディングされれば、回路素子１６０をパッケージングした半導体パッケージが製造される。
一方、空洞部１２０は、ベースウェハー１５０の上部表面に製造された回路素子１６０が内蔵される空間を確保するためのものである。従って、空洞部１２０の面積は回路素子１６０の面積よりやや大きく製造し、空洞部１２０の高さも回路素子１６０の高さよりやや大きく製造する。

空洞部１２０内には、キャップウェハー１００の上部および下部を貫通する貫通電極１１０が製造される。貫通電極１１０は、キャップウェハー１００をエッチングしてビアホール（ｖｉａ ｈｏｌｅ）を製造した後、メッキ工程を介してビアホール内部を導電物質に埋め立てる方式により製造される。貫通電極１１０の個数は回路素子１６０のリード（ｌｅａｄ；図示せず）数に応じて製造される。貫通電極１１０の下部には下部電極１３０ａが製造され、回路素子１６０とリードとの電気的な連結を図る。貫通電極１１０の上部には上部電極１４５が製造され、外部電極と電気的な連結を図る。

キャップウェハー１００の下部表面上で空洞部１２０を除いた部分には、パッド１３０ｂおよび第１シーリング層１４０が積層される。パッド１３０ｂは同じベースウェハー１５０上に製造されるほかの回路素子と本回路素子１６０とを電気的に接続させる役割を果す。また、パッド１３０ｂは、キャップウェハー１００およびベースウェハー１５０が接合される場合、回路素子を密封するためのガスケット（ｇａｓｋｅｔ）の役割もする。

一方、パッド１３０ｂおよび下部電極１３０ａ上に積層される第１シーリング層１４０はベースウェハー１５０上に積層された第２シーリング層１５１と反応してキャップウェハー１００およびベースウェハー１５０を接合させる。この場合、第１シーリング層１４０および第２シーリング層１５１に用いられる物質は、Ａｕ、Ｓｎ、Ｉｎ、Ｐｂ、Ａｇ、Ｂｉ、Ｚｎ、およびＣｕの１つである。または、このうち少なくとも2つ以上の物質が組み合わされてもよい。よって、適正温度および圧力が加えられれば、第１および第２シーリング層１４０、１５１が相互反応し結合することでパッケージングがなされる。結果的に、半導体パッケージが製造されるのである。本半導体パッケージ内で、回路素子１６０は空洞部１２０内部空間に位置し、下部電極1３０ａを介して貫通電極１１０と電気的に接続される。

図４は、図３の実施形態に係るキャップウェハーの構成を示した水平断面図である。同図によると、キャップウェハー１００の下部には所定サイズの空洞部１２０が製造される。空洞部１２０の面積は回路素子が内蔵される領域１２５の面積より大きく製造される。一方、図４に示したように、下部に空洞部１２０が位置する領域上に複数の貫通電極１１０が製造される。一方、キャップウェハー１００の下部表面の縁部は第１シーリング層１４０を用いてベースウェハー１５０とボンディングされるボンディング領域１３５となる。

本実施の形態のように、貫通電極１１０を空洞部１２０内に製造すれば、回路素子１６０のリードと直接に接続することが可能になる。従って、ベースウェハー１５０の表面上に別のコネクター（図示せず）を製造しないで済み、素子の全体面積も軽減できる。また、貫通電極１１０の位置がベースウェハー１５０とボンディングされる部分と一定の距離離隔しているため、ボンディング過程で高温および高圧が加えられて膨張または変形されてもボンディングにはその影響を与えない。結果的には製造収率が向上されるのである。

図５Ａないし図５Ｅは図３の実施形態に係るキャップウェハーの製造方法を説明するための垂直断面図である。
まず、図５Ａによると、ウェハー１００の下部表面の所定領域をエッチングして空洞部１２０を製造する。空洞部１２０の面積および深さは内蔵する回路素子のサイズにより決定される。

図５Ｂに示したように、ウェハー１００の下部表面の全面にメタル層１３０を積層する。メタル層１３０は、後述するメッキ過程でシード（ｓｅｅｄ）の役割を行う部分である。
次に、図５Ｃに示したように、ウェハー１００の上部表面をエッチングして、少なくとも１つのビアホール１１５を製造する。この場合、下部に空洞部１２０が位置するウェハー１００領域をエッチングしてメタル層１３０がウェハー１００の上部に露出するよう製造する。

図５Ｄに示したように、ウェハー１００の上部表面をメッキ溶液に露出させ、上部に露出されたメタル層１３０上に導電物質がメッキされビアホール１１５が埋め立てられるように製造する。
図５Ｅに示したように、ウェハー１００の下部表面に積層されたメタル層１３０を所定パターンでエッチングし下部電極１３０ａおよびパッド１３０ｂを製造する一方、上部表面に所定の導電物質を測定してから、パターニングして上部電極１４５を製造する。また、下部電極１３０ａおよびパッド１３０ｂ上に第１シーリング層１４０を製造する。この場合、第１シーリング層１４０および上部電極１４５は、ウェハー１００の上部および下部表面に同時に所定の導電物質を積層した後パターニングする方式により一括的に製造できる。

一方、図３に示したように、半導体パッケージを製造するためには、回路素子１６０および第２シーリング層１５１が上部表面に製造されたベースウェハー１６０を別に製造した後、キャップウェハー１００とボンディングする。
ボンディング方法としての接合方法は、温度を加えることで接合させるダイレクトボンディング（Ｄｉｒｅｃｔ Ｂｏｎｄｉｎｇ）方法、電圧を加えて接合させる陽極ボンディング（Ａｎｏｄｉｃ Ｂｏｎｄｉｎｇ）方法、エポキシ（Ｅｐｏｘｙ）などの接着剤を用いて接合する方法、金属を用いる共融ボンディング（Ｅｕｔｅｃｔｉｃ Ｂｏｎｄｉｎｇ）方法などがあるが、ダイレクトボンディングおよび陽極ボンディング方法は比較的に高温の段階で行われるため、低温段階で行われる接着剤利用方法または共融ボンディング方法を用いることが好ましい。

一方、図５Ｂなし図５Ｄには、下部メタル層１３０のみをシード層で使用するメッキ方法が開示されている。即ち、ウェハー１００の一表面に全面的にメタル層１３０を積層した後（図５Ｂ参照）、ウェハー１００の他表面をエッチングしてメタル層１３０まで連結されるビアホール１１５を製造する（図５Ｃ参照）。これにより、ウェハー１００の他表面をメッキ溶液に露出させれば、ビアホール１１５の下部に露出されたメタル層１３０がシードの役割を行い、ビアホール１１５に沿ってメッキが行なわれる（図５Ｄ参照）。これにより、ビアホール１１５が埋め立てられれば貫通電極として用いることができる。このような方法を用いると、ビアホール１１５内に隙間およびボイドの発生を防止することができる。

なお、図３において、後述の図６に示す構成を適用することができる。つまり、下部電極１３０ａ及びシーリング層１４０の代わりに、図６に示すパッド２４０を設けたり、パッド１３０ｂ及びシーリング層１４０の代わりにシーリング層２３０を設けることができる。
＜第２実施形態例＞
図６は、本発明における第２実施形態に係るキャップウェハーの構成を示した垂直断面図である。同図によると、本キャップウェハー２００は、メタル層２１０、ビアホール２１５、空洞部２２０、シーリング層２３０、パッド２４０を含む。

図６の実施形態のように、空洞部２２０は、パッケージング過程において回路素子（図示せず）が内蔵される部分であって、キャップウェハー２００の下部表面上の所定領域に製造される。一方、空洞部２２０内部ではキャップウェハー２００の上下部を貫通する少なくとも１つのビアホール２１５が製造される。ビアホール２１５の個数は回路素子のリード数に応じて決定される。一方、ビアホール２１５内のサイド面にはメタル層２１０が積層される。メタル層２１０は、図３の実施形態での貫通電極１１０の代わりに電極の役割を果すためのものである。即ち、メッキ方式を用いて貫通電極１１０を製造する代わりに、導電物質で薄膜を製造して貫通電極１１０および上部電極１４５の役割を同時に行うことができる。

一方、空洞部２２０内部でキャップウェハー２００の下部表面上にはパッド２４０が積層され、メタル層２１０および回路素子を電気的に接続させる。また、キャップウェハー２００の下部表面上に空洞部２２０を除いた領域にてはシーリング層２３０が製造され、ベースウェハー（図示せず）とボンディングされるように行う。
図７Ａないし図７Ｅは、図６におけるキャップウェハー２００に対する製造方法を説明するための垂直断面図である。

まず、図７Ａで示したように、ウェハー２００に空洞部２２０を製造した後、図７Ｂに示したように、空洞部２２０内でウェハー２００を貫通する少なくとも１つのビアホール２１５を製造する。この場合、後述する段階でメタル層２１０が容易に積層できるようビアホール２１５内部のサイド面を傾斜して製造することが好ましい。
図７Ｃに基づくと、ビアホール内部のサイド面およびキャップウェハー２００の上部表面にシード層２１０ａを積層した後、図７Ｄに示したようにシード層２１０ａに沿ってメタル薄膜２１０ｂを積層する。シード層２１０ａおよびメタル薄膜２１０ｂはメタル層２１０をなす。

図７Ｅに示したように、シード層２１０ａおよびメタル薄膜２１０ｂを所定形態でパターニングする一方、キャップウェハー２００の下部表面に導電物質を積層しパッド２４０およびシーリング層２３０を製造する。
なお、図６において、前述の図３に示すような構成を適用できる。つまり、図６において、パッド２４０の代わりに、図３に示す下部電極１３０及びシーリング層１４０を設け、シーリング層２３０の代わりにパッド１３０ｂ及びシーリング層１４０を設けることができる。

＜第３実施形態例＞
図８は本発明の第３実施形態に係るキャップウェハーの構成を示す垂直断面図である。同図に示すように、キャップウェハー３００は、絶縁層３１０、下部電極３２０ａ、パッド３２０ｂ、絶縁膜３３０、貫通電極３４０、シーリング層３６０、上部電極３６５、および空洞部３７０を含んでなる。

空洞部３７０の役割および位置は前述の実施形態と同一であるためその説明は省略する。空洞部３７０内には絶縁膜３３０および貫通電極３４０が製造される。絶縁膜３３０は貫通電極３４０およびキャップウェハー３３０の間で相互絶縁させるためのものである。即ち、ＤＣ成分の電気的信号を貫通電極３４０を介して回路素子（図示せず）に印加する場合、キャップウェハー３３０で漏れる恐れがあるため、絶縁膜３３０を用いることでその現象を防ぐ。

キャップウェハー３３０の上部表面には貫通電極３４０と連結される上部電極３６５が製造され、下部表面には下部電極３２０ａが製造される。同図に示したように、キャップウェハー３００の下部表面上には第１絶縁層３１０が積層されて下部電極３２０ａおよびキャップウェハー３００を絶縁させ、キャップウェハー３００の上部表面上には第２絶縁層３５０が積層されて上部電極３６５およびキャップウェハー３００を絶縁させる。一方、下部電極３２０ａは空洞部３７０内外部にかけて第１絶縁層３１０の表面に積層される。空洞部３７０内部の下部電極３２０ａは前述のよう、回路素子に電気的に接続するための部分である。一方、空洞部３７０外部に積層された下部電極３２０ａはシーリング層３６０と共に回路素子を密封するためのガスケットの役割を行う。

下部電極３２０ａおよびパッド３２０ｂは、貫通電極３３０を製造するメッキ過程において、シード層として用いられるメタル層３２０をパターニングすることによって一括に製造できる。下部電極３２０ａおよびパッド３２０ｂ表面上にはシーリング層３６０を積層してベースウェハー（図示せず）とボンディングできるようにする。
図９Ａないし図９Ｈは図８に示したキャップウェハー３００の製造方法を説明するための垂直断面図である。

まず、図９Ａに示したように、ウェハー３００の下部表面の所定領域をエッチングして空洞部３７０を製造した後、図９Ｂに示したようにウェハー３００の上下部表面に第１絶縁層３１０、３１５を製造する。
次に、図９Ｃに示したように、ウェハー３００上部の第１絶縁層３１５の所定領域をエッチングしてウェハー３００を上部に露出させ、この露出された部分をエッチングしビアホール３４５を製造する。図９Ｄに示したように、ウェハー３００の上部全面に絶縁膜３３０を製造してから、ウェハー３００下部の第１絶縁層３１０の表面にメタル層３２０を積層する。これにより、絶縁膜３３０はビアホール３４５内部および上部第１絶縁層３１５上に積層される。

次に、図９Ｅに示したように、ビアホール３４５内部の底面に積層された絶縁膜３３０をエッチングして下部のメタル層３２０を露出させる。
次に、図９Ｆに示したように、ビアホール３４５内で露出されたメタル層３２０をシード層にメッキすることによって、ビアホール３４５内部を導電物質に埋め立て貫通電極３４０を製造する。

次に、図９Ｇに示したように、ウェハー３００の上部表面に第２絶縁層３５０を積層する。
次に、図９Ｈに示したように、ウェハー３００の上下部に導電物質を積層した後パターニングを行って、上部電極３６５、下部電極３２０ａ、パッド３２０ｂを製造する。そして、下部電極３２０ａおよびパッド３２０ｂ上にはシーリング層３６０を積層する。前述のように、シーリング層３６０は、 Ａｕ、Ｓｎ、Ｉｎ、Ｐｂ、Ａｇ、Ｂｉ、Ｚｎ、およびＣｕのうち１つの物質を用いるか、あるいは少なくとも２つ以上の物質の組み合わせで製造できる。これにより、ＡｕＳｎ、ＩｎＳｎなどといった低温融解物質を使用し低温でボンディングが行われる。

一方、このような実施形態において用いられるキャップウェハー１００、２００、３００は、通常のシリコンウェハー、高抵抗シリコン（Ｈｉｇｈ ｒｅｓｉｔｉｖｉｔｙ Ｓｉ）ウェハー、グラス（ｇｌａｓｓ）ウェハーなどがある。
なお、図８において、前述の図６に示すような構成を適用できる。つまり、下部電極３２０ａ及びシーリング層３６０の代わりに、図６に示すパッド２４０を設けたり、パッド３２０ｂ及びシーリング層３６０の代わりにシーリング層２３０を設ける。

以上、図面に基づいて本発明の好適な実施形態を図示および説明してきたが本発明の保護範囲は、前述の実施形態に限定するものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。

従来のキャップウェハーの構成を示す垂直断面図である。 従来の更なるキャップウェハーの構成を示す垂直断面図である。 本発明の第１の実施形態に係るキャップウェハーおよびそれを用いて製造された半導体パッケージの構成を示す垂直断面図である。 図３に示したキャップウェハーの構成を示す水平断面図である。 図２に示したキャップウェハーの製造方法を説明するための垂直断面図（１）である。 図２に示したキャップウェハーの製造方法を説明するための垂直断面図（２）である。 図２に示したキャップウェハーの製造方法を説明するための垂直断面図（３）である。 図２に示したキャップウェハーの製造方法を説明するための垂直断面図（４）である。 図２に示したキャップウェハーの製造方法を説明するための垂直断面図（５）である。 本発明の第２の実施形態に係るキャップウェハーの構成を示す垂直断面図である。 図６に示したキャップウェハーの製造方法を設営するための断面図（１）である。 図６に示したキャップウェハーの製造方法を設営するための断面図（２）である。 図６に示したキャップウェハーの製造方法を設営するための断面図（３）である。 図６に示したキャップウェハーの製造方法を設営するための断面図（４）である。 図６に示したキャップウェハーの製造方法を設営するための断面図（５）である。 本発明の第３の実施形態に係るキャップウェハーの構成を示す垂直断面図である。 図８に示したキャップウェハーの製造方法を説明するための垂直断面図（１）である。 図８に示したキャップウェハーの製造方法を説明するための垂直断面図（２）である。 図８に示したキャップウェハーの製造方法を説明するための垂直断面図（３）である。 図８に示したキャップウェハーの製造方法を説明するための垂直断面図（４）である。 図８に示したキャップウェハーの製造方法を説明するための垂直断面図（５）である。 図８に示したキャップウェハーの製造方法を説明するための垂直断面図（６）である。 図８に示したキャップウェハーの製造方法を説明するための垂直断面図（７）である。 図８に示したキャップウェハーの製造方法を説明するための垂直断面図（８）である。

符号の説明

１００、２００、３００ ウェハー
１１０、２１０、３４０ 電極
１２０、２２０、３７０ 空洞部
１３０、３２０ シード層
１４０、２３０、３６０ 接合物質

Claims (18)

1. 所定の回路素子が製造されたベースウェハーと結合し、前記回路素子をパッケージングするキャップウェハーであって、
   前記キャップウェハーの下部表面上の所定領域には空洞部が製造されており、
   前記キャップウェハーの上部および下部を貫通して前記空洞部内に連結され、前記回路素子に面するように形成されている少なくとも１つの貫通電極と、
   前記キャップウェハーの下部表面に形成され、前記空洞部内に位置した前記貫通電極に連結され前記空洞部の外部領域へ拡張されるように形成される下部電極と、
   前記下部電極の全表面に積層されたシーリング層と、を含むことを特徴とするキャップウェハー。
2. 前記貫通電極と前記キャップウェハーとの間に製造され、前記貫通電極および前記キャップウェハーを互いに絶縁させる絶縁膜を更に含むことを特徴とする請求項１に記載のキャップウェハー。
3. 前記下部電極と所定の距離離隔して前記空洞部の外部領域に形成され、前記下部電極と同一層上に位置されるパッドを更に含むことを特徴とする請求項１に記載のキャップウェハー。
4. 前記シーリング層は、Ａｕ、Ｓｎ、Ｉｎ、Ｐｂ、Ａｇ、Ｂｉ、Ｚｎ、およびＣｕの少なくとも１つの物質の組み合わせからなることを特徴とする請求項１に記載のキャップウェハー。
5. 上部表面上の所定領域に所定の回路素子が製造されたベースウェハーと、
   下部表面上の所定領域に所定大きさの空洞部が製造され、前記空洞部内に前記回路素子が位置するように前記ベースウェハーと結合して前記回路素子をパッケージングするキャップウェハーと、
   前記キャップウェハーの上部および下部を貫通して前記空洞部内に連結され、前記回路素子と電気的に接続され、前記回路素子に面するように形成されている少なくとも１つの貫通電極と、
   前記キャップウェハーの下部表面に形成され、前記空洞部内に位置した前記貫通電極に連結され前記空洞部の外部領域へ拡張されるように形成される下部電極と、
   前記下部電極の全表面に積層されたシーリング層と、
   を含むことを特徴とする半導体パッケージ。
6. 前記貫通電極と前記キャップウェハーとの間に製造され、前記貫通電極および前記キャップウェハーを互いに絶縁させる絶縁体膜を更に含むことを特徴とする請求項５に記載の半導体パッケージ。
7. 前記下部電極と所定の距離離隔して前記空洞部の外部領域に形成され、前記下部電極と同一層上に位置されるパッドを更に含むことを特徴とする請求項５に記載の半導体パッケージ。
8. 前記ベースウェハーの上部表面上で前記第１シーリング層に応じた位置に積層され、前記第１シーリング層とボンディングされ前記キャップウェハーおよび前記ベースウェハーを結合させる第２シーリング層と
   を更に含むことを特徴とする請求項５に記載の半導体パッケージ。
9. 前記第１シーリング層および前記第２シーリング層の少なくとも１つは Ａｕ、Ｓｎ、Ｉｎ、Ｐｂ、Ａｇ、Ｂｉ、Ｚｎ、およびＣｕの少なくとも１つの物質の組み合わせからなることを特徴とする請求項８に記載の半導体パッケージ。
10. 所定の回路素子が製造されたベースウェハーと結合し、前記回路素子をパッケージングするキャップウェハーであって、
    前記キャップウェハーの下部表面上の所定領域には空洞部が製造されており、
    前記空洞部内に位置し、前記キャップウェハーの上下部を貫通し、前記回路素子に面するように形成されている少なくとも１つのビアホールと、
    前記ビアホール内のサイド面に積層されたメタル層と、
    前記キャップウェハーの下部表面に形成され、前記空洞部内に位置した前記ビアホールに連結され前記空洞部の外部領域へ拡張されるように形成される下部電極と、
    前記下部電極の全表面に積層されたシーリング層と、
    を含むことを特徴とするキャップウェハー。
11. 前記メタル層と前記キャップウェハーとの間に位置し、前記メタル層および前記キャップウェハーを互いに絶縁させる絶縁膜を更に含むことを特徴とする請求項１０に記載のキャップウェハー。
12. 前記下部電極と所定の距離離隔して前記空洞部の外部領域に形成され、前記下部電極と同一層上に位置されるパッドをさらに含むことを特徴とする請求項１０に記載のキャップウェハー。
13. 前記シーリング層は、Ａｕ、Ｓｎ、Ｉｎ、Ｐｂ、Ａｇ、Ｂｉ、Ｚｎ、およびＣｕの少なくとも１つの物質の組み合わせからなることを特徴とする請求項１２に記載のキャップウェハー。
14. 所定の回路素子が製造されたベースウェハーと結合し、前記回路素子をパッケージングするキャップウェハーの製造方法であって、
    （ａ）キャップウェハーの下部表面上の所定領域をエッチングし空洞部を製造するステップと、
    （ｂ）前記キャップウェハーの上部および下部を貫通する少なくとも１つのビアホールを前記空洞部内の前記回路素子に面するように製造するステップと、
    （ｃ）前記ビアホール内を所定の導電物質に埋め立て、少なくとも１つの貫通電極を製造するステップと、
    前記キャップウェハーの下部表面に前記空洞部内に位置した前記貫通電極に連結され前記空洞部の外部領域へ拡張されるように下部電極を製造するステップと、
    前記下部電極の全表面にシーリング層を積層するステップと、
    を含むことを特徴とするキャップウェハーの製造方法。
15. 前記（ｂ）ステップは、
    前記空洞部が製造された前記キャップウェハーの下部表面に所定のメタル層を積層するステップと、
    前記キャップウェハーの上部表面上の所定領域をエッチングし、前記キャップウェハーの上部表面から前記空洞部内に積層されたメタル層まで連結される前記ビアホールを製造するステップと
    を含むことを特徴とする請求項１４に記載のキャップウェハーの製造方法。
16. 前記（ｂ）ステップは、前記ビアホール内のサイド面に所定の絶縁膜を積層するステップを更に含むことを特徴とする請求項１５に記載のキャップウェハーの製造方法。
17. 前記（ｃ）ステップは、
    前記キャップウェハーの上部表面をメッキ溶液に露出させるステップと、
    前記ビアホールを介して露出された前記メタル層上に所定の導電物質がメッキされ前記ビアホールを埋め立てるステップと、を含むことを特徴とする請求項１５に記載のキャップウェハーの製造方法。
18. 前記下部電極と所定の距離離隔される前記空洞部の外部領域に前記下部電極と同一層上に位置されるようにパッドを製造するステップ
    を更に含むことを特徴とする請求項１５に記載のキャップウェハーの製造方法。

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