JP2002134640A - 薄型感光式半導体装置 - Google Patents

薄型感光式半導体装置

Info

Publication number
JP2002134640A
JP2002134640A JP2001027456A JP2001027456A JP2002134640A JP 2002134640 A JP2002134640 A JP 2002134640A JP 2001027456 A JP2001027456 A JP 2001027456A JP 2001027456 A JP2001027456 A JP 2001027456A JP 2002134640 A JP2002134640 A JP 2002134640A
Authority
JP
Japan
Prior art keywords
substrate
semiconductor device
coating layer
resin coating
conductive member
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001027456A
Other languages
English (en)
Other versions
JP3376356B2 (ja
Inventor
Jinchuan Bai
バイ ジンチュアン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
UTAC Taiwan Corp
Original Assignee
UTAC Taiwan Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by UTAC Taiwan Corp filed Critical UTAC Taiwan Corp
Publication of JP2002134640A publication Critical patent/JP2002134640A/ja
Application granted granted Critical
Publication of JP3376356B2 publication Critical patent/JP3376356B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02Details
    • H01L31/0203Containers; Encapsulations, e.g. encapsulation of photodiodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02Details
    • H01L31/024Arrangements for cooling, heating, ventilating or temperature compensation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Light Receiving Elements (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】半導体装置の高さを効果的に低減して、薄型化
の要求を満足することが可能な薄型感光式半導体装置を
提供する。 【解決手段】第1の表面101と、第1の表面101反
対側の面である第2の表面102と、第2の表面102
に接続電極103を有する基板10と、基板10を貫通
して接続電極103と電気的に接続される接続孔104
と、半導体素子12を収納する大径孔100と、前記大
径孔100を被すと共に前記半導体素子12が接着され
るカバーシート11と、前記の第2の表面102上に形
成して前記接続電極103を被覆する第1の樹脂被覆層
15と、前記第1の樹脂被覆層15に連接して前記半導
体素子12及び第1の導電部材を外部から気密的に隔離
するシール部材と、前記基板10の第1の表面101上
に形成する第2の樹脂被覆層18とを含む。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、感光型半導体パッ
ケージに関し、特に、外部光線を入射可能にして、封止
された半導体素子が外部光線を受光しうるようにした感
光型半導体パッケージに関する。
【0002】
【従来の技術】一般の半導体装置は、その半導体素子
(チップとも云う)を外部の空気または湿気による化学
変化を防止すると共に、外力の衝撃によって前記半導体
素子が破損することを避けるため、通常は前記の半導体
素子を不透光モールド樹脂内に封止して保護する。しか
し、半導体素子が攝像素子のような画像検出(image se
nsing)型または紫外線消去可能な(ultraviolet erasa
ble)EP-ROM等である半導体装置は、前記半導体素
子が外部からの光線を受光できるようにしなければなら
ない。従って、感光式半導体装置の構造は、外部光線が
装置内部に入射して、装置内部の感光型素子が入射光線
を検知することが出来るように設計される。
【0003】従来の感光式半導体装置は業者の必要と設
計とによって多種類の形式に構成される。図4に示す半
導体装置もその一つである。図4に示す半導体装置3
は、基板30の上面に半導体素子(以下単に素子と略称
する)32をダイボンドすると共に、金線34を用いて
基板30上の接続電極31とワイヤボンディングして電
気的接続を形成し、素子32を該基板30上に固着した
状態でケース体36内に収納する。次いで、透明蓋体3
8をケース体36上に固着して、前記素子32と、金線
34とを外部から気密に隔離する。但し、外部光線が、
前記透明蓋体38を通ってケース体36内の前記素子3
2を照射可能に構成される。図4において、37は接続
電極31を半田ボール39と電気的に接続する接触孔
(ビアとも云う)である。
【0004】上記の従来の構成は、半導体装置3全体の
高さが半田ボール39と、基板30と、素子32と金線
34が素子32の高さを越えた部分と、金線34と透明
蓋体38との間の距離、及び透明蓋体38等の高さ(厚
さ)等を含むので、薄型化が難しく、製品薄型化の需要
を満足することが出来ない。なお、前記基板30は、そ
の上面に素子32とケース体36を固着し、底面部に半
田ボール39を植設するため、温度サイクル及び信頼性
試験等の大幅な温度変化があると、材質の熱膨張係数の
差異によって、基板30に熱応力が発生して反り(warp
age)を発生し、そのため、基板30と素子32との間
の接着部分に剥離(delamination)が発生する他、複数
の半田ボール39の平面度を失い、前記半田ボール39
がプリント基板等の外部装置との電気的接続のリフロー
(reflow)作業において、複数の半田ボール39が外部
装置上の接続点に均一に溶接しえなくなって、品質及び
信頼性に著しく影響する。
【0005】
【発明が解決しようとする課題】この発明の目的は、半
導体装置の高さを効果的に低減して、薄型化の要求を満
足することが可能な薄型感光式半導体装置を提供するこ
とである。
【0006】本発明の別の目的は、半導体装置の機械強
度を増強することによって、基板の反りの発生を有効に
防止しうる薄型感光式半導体装置を提供することであ
る。
【0007】本発明の他の目的は、放熱性が良好な薄型
感光式半導体装置を提供することである。
【0008】本発明のさらに別の目的は、外部装置との
電気的接続性が向上された薄型感光式半導体装置を提供
することである。
【0009】本発明のさらに別の目的は、基板厚さの薄
型化において製造性に影響せず、且つ、基板コストの低
減に寄与しうる薄型感光式半導体装置を提供することで
ある。
【0010】
【課題を解決するための手段】本発明の薄型感光式半導
体装置は、第1の表面と、前記第1の表面の反対側の面
に複数の接続電極を形成した第2の表面とを有する基板
に、前記基板を貫通し、且つ前記第2の表面上の複数の
接続電極に電気的に接続された複数の接続孔と、前記基
板を貫通して形成された大径孔を有し、前記基板の第1
の表面側にて、前記基板の大径孔を外側から被すカバー
シートと、前記基板の大径孔内に収納されて前記カバー
シートに接着された半導体素子と、前記半導体素子と前
記接続電極を電気的に接続する複数の第1導電部材と、
前記基板の第2の表面上に形成されて前記接続電極を被
覆する第1の樹脂被覆層と、前記第1の樹脂被覆層に連
続して前記半導体素子及び第1の導電部材を外部から気
密的に隔離するシール部材と、前記基板の第1の表面上
に配設されて前記接続孔に電気的に接続される第2の導
電部材、及び前記基板の第1の表面上に形成される第2
の樹脂被覆層を含み、前記カバーシート及び第2導電部
材は前記第2の樹脂被覆層より露出されると共に、カバ
ーシートの露出面及び第2導電部材の露出部を前記第2
樹脂被覆層の外部表面と同一平面に形成したことを特徴
とする。
【0011】また、前記カバーシートが樹脂材で作成さ
れたことを特徴とする。
【0012】また、前記カバーシートが伝熱性の良い金
属で作成されたことを特徴とする。
【0013】また、前記シール部材が透明シート体であ
って、前記基板の大径孔に対して、前記第1樹脂被覆層
に形成される開孔部をシールすることを特徴とする。
【0014】また、前記シール部材が透明シート体であ
って、前記シール部材を前記第1樹脂被覆層全面に接着
して、前記第1樹脂被覆層及び前記基板の大径孔に対応
して前記第1樹脂被覆層に形成される開孔部をカバーす
ることを特徴とする。
【0015】また、前記シール部材が透明樹脂で形成さ
れた充填樹脂であって、シール部材を前記基板大径孔内
の充填に用い、前記半導体素子及び第1導電部材を完全
に被覆することを特徴とする。
【0016】また、前記第1導電部材が金線であること
を特徴とする。
【0017】また、前記第2導電部材が半田ボール(so
lder ball)であることを特徴とする。
【0018】また、前記第2導電部材が接続バンプ(co
nnecting bump)であることを特徴とする。
【0019】また、前記バンプは、導電性金属で作成さ
れたことを特徴とする。
【0020】また、前記第1樹脂被覆層の厚さを、前記
第1導電部材が基板の第2の表面の高さより大きくし
て、前記第1導電部材が前記第1樹脂被覆層から露出し
ないようにしたことを特徴とする。
【0021】前記カバーシートは、シリカゲル(silica
gel)、エポキシ樹脂(epoxy)、ポリイミド(polyimid
e)または類似材料から成るシート状部材、或いは、放
熱性の良い金属銅、アルミニウム、銅合金、アルミ合金
等で構成し、更に放熱性を良くするため、伝熱性粘着剤
を使用して前記素子をカバーシートに接着する。
【0022】前記シール部材は、ガラス、プラスチック
または金属材料等で透明なシート体を形成し、前記基板
の大径孔に対応して第1樹脂被覆層上に形成される開孔
部を蓋して前記大径孔内の素子及び第1の導電素子の外
部との気密隔離を行う。また、前記シール部材を前記基
板の大径孔及び第1樹脂被覆層の開孔部に充填する透明
樹脂体を形成する。前記の樹脂材は透明である故、前記
透明樹脂体に被覆された素子は、効果的に外部からの入
射光を検知することが出来る。
【0023】第1導電部材に金線を用い、第2導電部材
は、周知の植球技術により基板の第1の表面上の接続孔
端部に半田ボール(solder ball)を形成して、半田ボ
ールと導通孔を電気接続する。なお、銅、錫、その合金
またはその他の導電性金属を用いて接続バンプ(Connec
ting bump)を従来の印刷技術で基板第1の表面上の接
続孔端部位置に形成することも可能である。第2導電部
材を基板の第1の表面上に形成した後、前記第2導電部
材及び前記カバーシートを露出させるように、第2樹脂
被覆層を前記基板の第1の表面上に形成する。第2樹脂
被覆層は、第2導電部材とカバーシートを全面的に被覆
した後に、研磨して第2導電部材とカバーシートを露出
させても良い。前記第2樹脂被覆層、或いは第2樹脂被
覆層と第2導電部材、または第2樹脂体と第2導電部材
及びカバーシートの表面をさらに研磨して全体を薄くす
る。従って、効果的にシール後の完製品全体の高さを低
減させ、前記第2樹脂被覆層と前記第2導電部材の露出
端部及びカバーシートの露出表面を同一面に形成する。
【0024】
【発明の実施の形態】実施例1 図1は、本発明に係る実施例1の薄型感光式半導体装置
1の断面図である。図1に示すように、本発明の実施例
1の半導体装置1は、中央部分に大径孔100を形成し
た基板10を用い、前記基板10は第1の表面101
と、前記第1の表面101の反対側の第2の表面102
とを有し、前記第2の表面102上に導電性材料がある
複数の接続電極103を形成し、この接続電極103に
接続され、前記基板10を貫通して形成される接続孔1
04を有する。前記接続電極103及び接続孔104
は、従来の半導体装置3のそれと同一であるので、説明
を省略する。前記基板10の第1の表面101に完全を
被すように、カバーシート11を接着する。基板10の
大径孔100に臨むカバーシート11の表面に半導体素
子12を銀蝋等接着剤13で接着して、基板10の大径
孔100内に収納する。
【0025】以上に説明したように、前記カバーシート
11は、ポリイミド等の樹脂材料で構成するシート、或
いは銅等の伝熱性金属で作成された放熱シートで構成さ
れる。前記カバーシート11を放熱性の良い材料で形成
すると、半導体素子12に発生する熱は直接前記カバー
シート11に伝導されて外部へ放出されるので、半導体
装置1の放熱効率を向上させる。
【0026】前記半導体素子12をカバーシート11の
適当な位置に固着した後、複数の金線14を用いて、前
記半導体素子12を基板10に、TAB(tab automate
d bond)技術等の周知の方法で接続する。
【0027】金線14の接続作業が完了すると、基板1
0の第2の表面102の大径孔100の部分と接続電極
103に金線14が接続された箇所を含む部分を開孔部
150として、この開孔部150以外の領域を樹脂材料
で被覆して第1の樹脂被覆層15を形成する。この第1
の樹脂被覆層15は印刷方法などの方法で、その厚さH
を、金線14の円弧頂点140、即ち金線14であるワ
イヤループの高さhを十分に超越し(図1においてH>
h)、かつ後述する透明シート16の厚さを含む程度に
設定する。
【0028】上述のように第1の樹脂被覆層15の厚さ
Hを抑制することによって、半導体装置1全体の厚さ
を、図4に示す従来のBGA型半導体装置の全体の厚さ
より小さくすることができる。
【0029】前記第1の樹脂被覆層15を形成した後、
前記開孔部150に透明シート16を嵌着して大径孔1
00を含む開孔部150を気密に封止する。こうした構
成により、外部からの光は透明シート16を通って半導
体装置1内へ入射し、半導体素子12によってそれを検
知することができるようになる。
【0030】また、前記基板10の第1の表面101上
に周知の印刷方法で複数の接続バンプ17を前記接続孔
104の第1の表面101の端部に形成し、それぞれの
接続バンプ17を前記接続孔104に電気的に接続し、
この接続バンプ17を介して前記半導体素子12を外部
装置(図示しない)に電気的に接続しうるようにする。
【0031】接続バンプ17を前記基板10の第1の表
面101上に布設した後、基板10の第1の表面101
をエポキシ樹脂等の封止材にて被覆して第2の樹脂被覆
層18を形成する。この時、第2の樹脂被覆層18の硬
化後に前記接続バンプ17の表面部170及びカバーシ
ート11の外表面110が前記第2の樹脂被覆層18の
外部に露出するようにするか、または、前記接続バンプ
17及びカバーシート11を完全に被覆した後に、周知
の研磨方式で前記第2の樹脂被覆層18を、前記接続バ
ンプ17の表面部170及びカバーシート11の外表面
110が露出する迄薄く研磨し、前記第2の樹脂被覆層
18の頂点180、接続バンプ17の表面部170及び
カバーシート11の外表面110を同一平面上に整合さ
せる。さらに、半導体装置1の全体の高さを低減させた
い場合は、前記接続バンプ17及びカバーシート11を
前記第2の樹脂被覆層18から露出させた後、基板10
の方向に向けて前記第2の樹脂被覆層18と、接続バン
プ17及びカバーシート11を適切な厚さまでに研磨す
ることができる。前記第2の樹脂被覆層18の頂点18
0と、接続バンプ17の表面部170及びカバーシート
11の外表面110が同一平面になるようにしたので、
前記半導体装置1の接続バンプ17の表面部170と外
部装置、例えば、プリント基板上の接続パッド(図示し
ない)を表面接続技術(surface mounting technology,
SMT)等の方式で電気的に接続させる時に、それぞれの
接続バンプ17を均一に外部装置上の接続点に接続させ
ることが出来る。故に従来BGA型半導体装置に発生す
る半田ボール39端部の不均一平面による接続不良は発
生しない。従って、本発明による半導体装置1はより良
い加工性を有する。
【0032】また、基板10の第1の表面101及び第
2の表面102上に第1の樹脂被覆層15と第2の樹脂
被覆層18を形成するので、装置本体の構造上において
機械強度を増強する他、温度循環及び実際操作中の高温
環境においても、第1の樹脂被覆層15と第2の樹脂被
覆層18が基板10に対して発生する熱応力を効果的に
吸収して装置本体の反り(warpage)の発生を防止し、
半導体素子12とカバーシート11間に剥離が発生する
ことを回避する。よって、製品の歩留及び信頼性向上に
なる。
【0033】さらに、前記半導体素子12を基板10の
大径孔100内に収納し、且つ、第1の樹脂被覆層15
及び第2の樹脂被覆層18の厚さは、従来の半導体装置
3における素子32の厚さと半田ボール39の高さより
も小さいので、本発明の半導体装置1における全体の高
さは、従来の素子32を基板30上面に粘設し、半田ボ
ール39を基板30底面に植設したBGA型半導体装置
の全体の高さに比べて低くなる。従って薄型化の要求に
対応することができる。
【0034】また、前記基板10の第1の表面101及
び第2の表面102上にそれぞれ第2の樹脂被覆層18
及び第1の樹脂被覆層15を形成することによって、装
置本体の機械強度が増加する。従って、基板10の厚さ
を小さくしても装置全体の機械強度は十分に確保でき
る。
【0035】なお、上述の実施例1では透明シート16
を開孔部150に嵌着させたが、図2に示すように第1
の樹脂被覆層15の表面全体に被着して開孔部150を
その他の領域と共に封止してもよい。
【0036】実施例2 図3は、本発明の実施例2の薄型感光式半導体装置2に
おけるさらに別の実施形態の断面図である。この実施例
2の半導体装置2の構造は、前記実施例1とほぼ同一で
ある。しかし、実施例2の半導体装置2に使用される素
子22及び金線24を外部から気密隔離する部材に充填
樹脂体26が用いられる。充填樹脂体26として、透明
樹脂体を基板20の大径孔200と第1の樹脂被覆層2
5の開孔部250に充填して硬化させる。形成後の充填
樹脂体26によって、前記素子22及び金線24を外部
から気密隔離すると共に、前記基板20の第1の表面2
01上に周知の方法で、SnまたはSn・Pb合金の半
田ボール27を形成し、半田ボール27と前記基板20
の接続204とを電気的に接続させ、前記基板20の第
1の表面201上に、封止シート21及び半田ボール2
7とを被覆する第2の樹脂被覆層28を形成した後、研
磨にて前記第2の樹脂被覆層28及び半田ボール27の
厚さを封止シート21等の高さ迄に薄型化し、前記第2
の樹脂被覆層28の頂点280と半田ボール27の表面
270及び封止シート21の外表面210を同一表面に
なるように研磨して、平坦な表面を形成する。
【0037】
【発明の効果】以上に説明したように、本発明の薄型感
光式半導体装置は、全体の厚さが薄くなり、且つ、外部
装置との電気的接続性が良くなる効果がある。
【図面の簡単な説明】
【図1】本発明の実施例1の薄型感光式半導体装置の断
面図である。
【図2】本発明の実施例1の薄型感光式半導体装置にお
ける別の実施形態の断面図である。
【図3】本発明の実施例2の薄型感光式半導体装置にお
けるさらに別の実施形態の断面図である。
【図4】従来の感光式半導体装置の断面図である。
【符号の説明】
1 半導体装置 3 半導体装置 10 基板 11 カバーシー
ト 12 半導体素子 14 金線 15 第1の樹脂
体 17 接続バンプ 18 第2の樹脂
体 30 基板 32 素子 34 金線 36 ケース体 38 透明蓋体 39 半田ボール 100 大径孔 101 第1の表
面 102 第2の表面 103 接続電極 104 接続孔 140 円弧頂点 150 開孔部 170 表面部 180 頂点 h 高さ H 厚さ

Claims (11)

    【特許請求の範囲】
  1. 【請求項1】第1の表面と、前記第1の表面の反対側の
    面に複数の接続電極を形成した第2の表面とを有する基
    板に、前記基板を貫通し、且つ前記第2の表面上の複数
    の接続電極に電気的に接続された複数の接続孔と、前記
    基板を貫通して形成された大径孔を有し、前記基板の第
    1の表面側にて、前記基板の大径孔を外側から被すカバ
    ーシートと、前記基板の大径孔内に収納されて前記カバ
    ーシートに接着された半導体素子と、前記半導体素子と
    前記接続電極を電気的に接続する複数の第1導電部材
    と、前記基板の第2の表面上に形成されて前記接続電極
    を被覆する第1の樹脂被覆層と、前記第1の樹脂被覆層
    に連続して前記半導体素子及び第1の導電部材を外部か
    ら気密的に隔離するシール部材と、前記基板の第1の表
    面上に配設されて前記接続孔に電気的に接続される第2
    の導電部材、及び前記基板の第1の表面上に形成される
    第2の樹脂被覆層を含み、前記カバーシート及び第2導
    電部材は前記第2の樹脂被覆層より露出されると共に、
    カバーシートの露出面及び第2導電部材の露出部を前記
    第2樹脂被覆層の外部表面と同一平面に形成したことを
    特徴とする薄型感光式半導体装置。
  2. 【請求項2】前記カバーシートが樹脂材で作成されたこ
    とを特徴とする請求項1に記載の薄型感光式半導体装
    置。
  3. 【請求項3】前記カバーシートが伝熱性の良い金属で作
    成されたことを特徴とする請求項1に記載の薄型感光式
    半導体装置。
  4. 【請求項4】前記シール部材が透明シート体であって、
    前記基板の大径孔に対応して、前記第1樹脂被覆層に形
    成される開孔部をシールすることを特徴とする請求項1
    に記載の薄型感光式半導体装置。
  5. 【請求項5】前記シール部材が透明シート体であって、
    前記シール部材を前記第1樹脂被覆層全面に接着して、
    前記第1樹脂被覆層及び前記基板の大径孔に対応して前
    記第1樹脂被覆層に形成される開孔部をカバーすること
    を特徴とする請求項1に記載の薄型感光式半導体装置。
  6. 【請求項6】前記シール部材が透明樹脂で形成された充
    填樹脂であって、シール部材を前記基板大径孔内の充填
    に用い、前記半導体素子及び第1導電部材を完全に被覆
    することを特徴とする請求項1に記載の薄型感光式半導
    体装置。
  7. 【請求項7】前記第1導電部材が金線であることを特徴
    とする請求項1に記載の薄型感光式半導体装置。
  8. 【請求項8】前記第2導電部材が半田ボール(solder b
    all)であることを特徴とする請求項1に記載の薄型感
    光式半導体装置。
  9. 【請求項9】前記第2導電部材が接続バンプ(connecti
    ng bump)であることを特徴とする請求項1に記載の薄
    型感光式半導体装置。
  10. 【請求項10】前記バンプは、導電性金属で作成された
    ことを特徴とする請求項9に記載の薄型感光式半導体装
    置。
  11. 【請求項11】前記第1樹脂被覆層の厚さを、前記第1
    導電部材が基板の第2の表面の高さより大きくして、前
    記第1導電部材が前記第1樹脂被覆層から露出しないよ
    うにしたことを特徴とする請求項1に記載の薄型感光式
    半導体装置。
JP2001027456A 2000-10-11 2001-02-02 薄型感光式半導体装置 Expired - Fee Related JP3376356B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW89121163 2000-10-11
TW089121163A TW466785B (en) 2000-10-11 2000-10-11 Thin-type photosensitive semiconductor device

Publications (2)

Publication Number Publication Date
JP2002134640A true JP2002134640A (ja) 2002-05-10
JP3376356B2 JP3376356B2 (ja) 2003-02-10

Family

ID=21661495

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001027456A Expired - Fee Related JP3376356B2 (ja) 2000-10-11 2001-02-02 薄型感光式半導体装置

Country Status (3)

Country Link
US (1) US6683386B2 (ja)
JP (1) JP3376356B2 (ja)
TW (1) TW466785B (ja)

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005116670A (ja) * 2003-09-18 2005-04-28 New Japan Radio Co Ltd 受発光素子の製造方法
WO2011050336A2 (en) * 2009-10-22 2011-04-28 Sionyx, Inc. Semiconductor devices having an enhanced absorption region and associated methods
US9496308B2 (en) 2011-06-09 2016-11-15 Sionyx, Llc Process module for increasing the response of backside illuminated photosensitive imagers and associated methods
US9673243B2 (en) 2009-09-17 2017-06-06 Sionyx, Llc Photosensitive imaging devices and associated methods
US9673250B2 (en) 2013-06-29 2017-06-06 Sionyx, Llc Shallow trench textured regions and associated methods
US9741761B2 (en) 2010-04-21 2017-08-22 Sionyx, Llc Photosensitive imaging devices and associated methods
US9762830B2 (en) 2013-02-15 2017-09-12 Sionyx, Llc High dynamic range CMOS image sensor having anti-blooming properties and associated methods
US9761739B2 (en) 2010-06-18 2017-09-12 Sionyx, Llc High speed photosensitive devices and associated methods
US9905599B2 (en) 2012-03-22 2018-02-27 Sionyx, Llc Pixel isolation elements, devices and associated methods
US9911781B2 (en) 2009-09-17 2018-03-06 Sionyx, Llc Photosensitive imaging devices and associated methods
US9939251B2 (en) 2013-03-15 2018-04-10 Sionyx, Llc Three dimensional imaging utilizing stacked imager devices and associated methods
US10244188B2 (en) 2011-07-13 2019-03-26 Sionyx, Llc Biometric imaging devices and associated methods
US10361083B2 (en) 2004-09-24 2019-07-23 President And Fellows Of Harvard College Femtosecond laser-induced formation of submicrometer spikes on a semiconductor substrate
US10374109B2 (en) 2001-05-25 2019-08-06 President And Fellows Of Harvard College Silicon-based visible and near-infrared optoelectric devices

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002353369A (ja) * 2001-05-28 2002-12-06 Sharp Corp 半導体パッケージおよびその製造方法
US7358618B2 (en) * 2002-07-15 2008-04-15 Rohm Co., Ltd. Semiconductor device and manufacturing method thereof
US8080870B2 (en) * 2009-06-18 2011-12-20 Intel Corporation Die-warpage compensation structures for thinned-die devices, and methods of assembling same
US9165795B2 (en) * 2010-12-09 2015-10-20 Cypress Semiconductor Corporation High performance low profile QFN/LGA
US9219016B2 (en) 2011-09-28 2015-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Structure design for 3DIC testing
US8878182B2 (en) * 2011-10-12 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Probe pad design for 3DIC package yield analysis

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6365840A (ja) * 1986-04-04 1988-03-24 オリンパス光学工業株式会社 内視鏡
JP2001185657A (ja) * 1999-12-10 2001-07-06 Amkor Technology Korea Inc 半導体パッケージ及びその製造方法
JP2002043632A (ja) * 2000-07-21 2002-02-08 Citizen Electronics Co Ltd 発光ダイオード

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0373559A (ja) * 1989-08-15 1991-03-28 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5650593A (en) * 1994-05-26 1997-07-22 Amkor Electronics, Inc. Thermally enhanced chip carrier package
US5892290A (en) * 1995-10-28 1999-04-06 Institute Of Microelectronics Highly reliable and planar ball grid array package
US6117705A (en) * 1997-04-18 2000-09-12 Amkor Technology, Inc. Method of making integrated circuit package having adhesive bead supporting planar lid above planar substrate
TW360935B (en) * 1997-11-14 1999-06-11 Amic Technology Inc Variable package structure and process for producing the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6365840A (ja) * 1986-04-04 1988-03-24 オリンパス光学工業株式会社 内視鏡
JP2001185657A (ja) * 1999-12-10 2001-07-06 Amkor Technology Korea Inc 半導体パッケージ及びその製造方法
JP2002043632A (ja) * 2000-07-21 2002-02-08 Citizen Electronics Co Ltd 発光ダイオード

Cited By (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10374109B2 (en) 2001-05-25 2019-08-06 President And Fellows Of Harvard College Silicon-based visible and near-infrared optoelectric devices
JP2005116670A (ja) * 2003-09-18 2005-04-28 New Japan Radio Co Ltd 受発光素子の製造方法
US10741399B2 (en) 2004-09-24 2020-08-11 President And Fellows Of Harvard College Femtosecond laser-induced formation of submicrometer spikes on a semiconductor substrate
US10361083B2 (en) 2004-09-24 2019-07-23 President And Fellows Of Harvard College Femtosecond laser-induced formation of submicrometer spikes on a semiconductor substrate
US10361232B2 (en) 2009-09-17 2019-07-23 Sionyx, Llc Photosensitive imaging devices and associated methods
US9673243B2 (en) 2009-09-17 2017-06-06 Sionyx, Llc Photosensitive imaging devices and associated methods
US9911781B2 (en) 2009-09-17 2018-03-06 Sionyx, Llc Photosensitive imaging devices and associated methods
WO2011050336A3 (en) * 2009-10-22 2011-11-03 Sionyx, Inc. Semiconductor devices having an enhanced absorption region and associated methods
WO2011050336A2 (en) * 2009-10-22 2011-04-28 Sionyx, Inc. Semiconductor devices having an enhanced absorption region and associated methods
US9741761B2 (en) 2010-04-21 2017-08-22 Sionyx, Llc Photosensitive imaging devices and associated methods
US10229951B2 (en) 2010-04-21 2019-03-12 Sionyx, Llc Photosensitive imaging devices and associated methods
US9761739B2 (en) 2010-06-18 2017-09-12 Sionyx, Llc High speed photosensitive devices and associated methods
US10505054B2 (en) 2010-06-18 2019-12-10 Sionyx, Llc High speed photosensitive devices and associated methods
US9666636B2 (en) 2011-06-09 2017-05-30 Sionyx, Llc Process module for increasing the response of backside illuminated photosensitive imagers and associated methods
US10269861B2 (en) 2011-06-09 2019-04-23 Sionyx, Llc Process module for increasing the response of backside illuminated photosensitive imagers and associated methods
US9496308B2 (en) 2011-06-09 2016-11-15 Sionyx, Llc Process module for increasing the response of backside illuminated photosensitive imagers and associated methods
US10244188B2 (en) 2011-07-13 2019-03-26 Sionyx, Llc Biometric imaging devices and associated methods
US10224359B2 (en) 2012-03-22 2019-03-05 Sionyx, Llc Pixel isolation elements, devices and associated methods
US9905599B2 (en) 2012-03-22 2018-02-27 Sionyx, Llc Pixel isolation elements, devices and associated methods
US9762830B2 (en) 2013-02-15 2017-09-12 Sionyx, Llc High dynamic range CMOS image sensor having anti-blooming properties and associated methods
US9939251B2 (en) 2013-03-15 2018-04-10 Sionyx, Llc Three dimensional imaging utilizing stacked imager devices and associated methods
US10347682B2 (en) 2013-06-29 2019-07-09 Sionyx, Llc Shallow trench textured regions and associated methods
US9673250B2 (en) 2013-06-29 2017-06-06 Sionyx, Llc Shallow trench textured regions and associated methods
US11069737B2 (en) 2013-06-29 2021-07-20 Sionyx, Llc Shallow trench textured regions and associated methods

Also Published As

Publication number Publication date
TW466785B (en) 2001-12-01
US20020047200A1 (en) 2002-04-25
JP3376356B2 (ja) 2003-02-10
US6683386B2 (en) 2004-01-27

Similar Documents

Publication Publication Date Title
US7994633B2 (en) Substrate for electrical device
JP2002134640A (ja) 薄型感光式半導体装置
KR100559664B1 (ko) 반도체패키지
US6995448B2 (en) Semiconductor package including passive elements and method of manufacture
TWI527175B (zh) 半導體封裝件、基板及其製造方法
US5677575A (en) Semiconductor package having semiconductor chip mounted on board in face-down relation
US7344915B2 (en) Method for manufacturing a semiconductor package with a laminated chip cavity
KR100656587B1 (ko) 금속 포스트를 매개로 연결된 적층 기판을 이용한 적층패키지
CN101262002A (zh) 具有晶粒容纳通孔的影像传感器封装与其方法
US20080088011A1 (en) Semiconductor package on which a semiconductor device can be stacked and fabrication method thereof
JP2001077293A (ja) 半導体装置
KR20030008616A (ko) 리드 프레임을 이용한 범프 칩 캐리어 패키지 및 그의제조 방법
CN105702696A (zh) 影像传感芯片的封装结构及其制作方法
JPH08293524A (ja) 半導体装置およびその製造方法
US6784534B1 (en) Thin integrated circuit package having an optically transparent window
US7417327B2 (en) IC chip package with cover
US7205095B1 (en) Apparatus and method for packaging image sensing semiconductor chips
JP4089629B2 (ja) 光センサモジュール
JPH0964080A (ja) 半導体装置及びその製造方法
EP1251566A1 (en) Low profile optically-sensitive semiconductor package
US20050046036A1 (en) Semiconductor device, semiconductor module and method of manufacturing semiconductor device
CN218632047U (zh) 集成电路封装件
KR20010058579A (ko) 반도체패키지 및 이를 위한 웨이퍼의 상호 접착방법
JP3145892B2 (ja) 樹脂封止型半導体装置
JP3100618U (ja) 映像センサーのチップスケールパッケージ(CSP:ChipScalePackage)構造

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees