KR100618343B1 - 패키징 기판의 제조방법 및 이를 이용한 패키징 방법. - Google Patents
패키징 기판의 제조방법 및 이를 이용한 패키징 방법. Download PDFInfo
- Publication number
- KR100618343B1 KR100618343B1 KR1020040086676A KR20040086676A KR100618343B1 KR 100618343 B1 KR100618343 B1 KR 100618343B1 KR 1020040086676 A KR1020040086676 A KR 1020040086676A KR 20040086676 A KR20040086676 A KR 20040086676A KR 100618343 B1 KR100618343 B1 KR 100618343B1
- Authority
- KR
- South Korea
- Prior art keywords
- substrate
- packaging
- electrode
- predetermined
- etching
- Prior art date
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 144
- 238000000034 method Methods 0.000 title claims abstract description 60
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 56
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 48
- 238000007747 plating Methods 0.000 claims abstract description 35
- 238000005530 etching Methods 0.000 claims abstract description 30
- 239000000463 material Substances 0.000 claims abstract description 18
- 239000002184 metal Substances 0.000 claims description 27
- 229910052751 metal Inorganic materials 0.000 claims description 27
- 239000010931 gold Substances 0.000 claims description 10
- 230000001681 protective effect Effects 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 7
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 5
- 229910052737 gold Inorganic materials 0.000 claims description 5
- 239000007769 metal material Substances 0.000 claims description 4
- 238000010030 laminating Methods 0.000 abstract description 3
- 238000012858 packaging process Methods 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 39
- 229920002120 photoresistant polymer Polymers 0.000 description 13
- 238000004140 cleaning Methods 0.000 description 7
- 208000033999 Device damage Diseases 0.000 description 2
- 230000007797 corrosion Effects 0.000 description 2
- 238000005260 corrosion Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 241000416536 Euproctis pseudoconspersa Species 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005496 eutectics Effects 0.000 description 1
- 238000005755 formation reaction Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000003863 physical function Effects 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
- B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
- B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
- B81C1/00261—Processes for packaging MEMS devices
- B81C1/00301—Connecting electric signal lines from the MEMS device with external electrical signal lines, e.g. through vias
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
패키징 기판의 제조방법이 개시된다. 본 제조방법은, (a) 기판 하부 표면의 소정 영역을 식각하여 함몰부를 제작하는 단계, (b) 기판 상부표면에 씨드층을 적층하는 단계, (c) 함몰부 내부에서, 기판 하부 표면의 소정 영역을 식각하여 씨드층까지 연결되는 적어도 하나의 비아홀을 제작하는 단계, 및, (d) 씨드층을 이용하여 비아홀 내부를 도금하여, 기판 상하부를 연결하는 전극을 제작하는 단계를 포함한다. 바람직하게는, 기판 상하부 표면에 전극과 연결되는 제1 및 제2패드를 제작하는 단계를 더 포함할 수 있다. 이에 따라, 제2패드를 본딩물질로 이용하여 패키징 할 수 있게 된다. 결과적으로, 패키징 기판의 제조공정 및 패키징 공정을 단순화할 수 있게 된다.
패키징 기판, 비아홀, 도금, 함몰부, 씨드층, 메탈마스크
Description
도 1은 본 발명의 일실시예에 따라 제조된 패키징 기판의 구조를 나타내는 수직 단면도,
도 2(a) 내지 도 2(c)는 본 발명의 일실시예에 따른 패키징 기판 제조방법을 설명하기 위한 수직 단면도,
도 3(a) 내지 도 3(e)는 본 발명의 일실시예에 따른 패키징 기판 제조 방법 중 함몰부를 제작하는 공정을 설명하기 위한 수직 단면도,
도 4(a) 내지 도 4(d)는 본 발명의 일실시예에 따른 패키징 기판 제조 방법 중 비아홀을 제작하는 공정을 설명하기 위한 수직 단면도,
도 5(a) 내지 도 5(e)는 본 발명의 일실시예에 따른 패키징 기판 제조 방법 중 전극 및 패드부분을 제작하는 공정을 설명하기 위한 수직 단면도,
도 6은 본 발명의 또다른 실시예에 따라 제조된 패키징 기판의 구조를 나타내는 수직 단면도, 그리고,
도 7은 도 1의 패키징 기판을 이용하여 회로소자를 패키징하는 패키징방법을 설명하기 위한 수직 단면도이다.
* 도면 주요 부분에 대한 부호의 설명 *
110 : 기판 120 : 산화절연층
130 : 씨드층 135 : 제1패드
150 : 메탈마스크 170 : 비아홀
180 : 전극 190 : 제2패드
본 발명은 회로소자를 패키징하기 위한 패키징 기판 제조방법 및 이를 이용한 패키징 방법에 관한 것으로, 보다 상세하게는, 기판 하부에 비아홀을 제작함으로써 공정을 단순화하고, 제조수율이 향상되는 패키징 기판 제조방법 및 이를 이용한 패키징 방법에 관한 것이다.
최근 MEMS (Micro Electro Mechanical Systems)기술의 발달에 힘입어, 소형의 고기능 회로소자들이 개발되고 있다. 이러한 회로소자들은 하나의 단일 칩으로 제작되기 위해서는 패키징(packaging)을 필요로 한다. 패키징이란 회로소자가 전자부품에 실장될 수 있도록 물리적인 기능과 형성을 갖게 해주는 작업을 의미한다. 즉, 이물질이 유입되거나, 외부 충격에 파손되는 것을 방지하기 위해서, 회로소자를 밀봉 포장하는 작업을 의미한다.
회로소자를 밀봉 포장하기 위해서, 별도의 기판을 이용하여 패키징 기판을 제작한 후, 회로소자가 실장된 베이스 기판과 본딩시키게 된다. 이 경우, 회로소자가 외부회로와 전기적으로 연결될 수 있도록 하기 위해서, 패키징 기판은 내부 회 로소자와 전기적으로 연결될 수 있는 전극을 구비하여야 한다.
이러한 전극을 구비한 패키징 기판을 제조하기 위해서는, 기판 상하부를 연결하는 비아홀을 제작한 후 그 비아홀 내부를 도금으로 채우는 것이 일반적이다. 한편, 종래에는 기판 상부, 즉, 베이스 기판과 본딩되는 면의 반대편을 식각하여 비아홀을 제작한다. 이 경우, 비아홀 내부를 도금하는데 사용되는 씨드층(seed layer)은 기판 하부에 적층하게 된다. 이에 따라, 비아홀 내부를 도금하면 도금물질은 기판 상층 방향으로 채워지게 된다.
한편, 전극 제작이 완료되어 최종적으로 베이스 기판과 평탄하게 본딩되도록 하기 위해서는 기판 상부 표면은 평탄하여야 한다. 이에 따라, 기판 상부 표면에서 도금물질이 비아홀 외부로 유출되지 않도록 하여야 한다. 즉, 기판 상부표면으로 노출된 전극이 약간 오목한 상태에서 도금을 종료하여야 한다. 따라서, 도금 과정에서 세심한 주의가 필요하다는 불편함이 있었다. 또한, 기판 상부 표면으로 노출되는 전극이 오목한 상태가 되므로, 눈으로 쉽게 확인할 수 없게 된다. 이에 따라, 도금이 정상적으로 이루어졌는지 확인하는 것이 어렵다는 불편함이 있었다.
한편, 전극과 외부단자를 연결하기 위한 패드를 기판 상부에 제작하기 위해서는, 도금물질이 약간 덜 채워진 비아홀 부분을 평탄화시켜야 한다. 따라서, 기판 상부 표면을 CMP공정 등을 통해 평탄화하는 과정이 더 필요하다. 이에 따라, CMP과정에서의 소자 파손이 발생할 수 있다는 문제점이 있었다.
또한, 전극은 일반적으로 Cu를 사용하는데, Cu는 산화가 잘 된다는 특성을 가지고 있다. 따라서, 패드 제작 과정에서 산화된 부분을 제거하기 위해 세심한 주 의를 요한다는 불편함이 있었다. 한편, 회로소자를 패키징하기 위해서는 패키징 기판 표면을 크리닝 하는 크리닝 작업이 수시로 진행된다. 이 경우, Cu는 높은 산화특성을 가지게 되므로, 사용할 수 있는 크리닝 액이 유기성으로 제한된다는 문제점도 있었다.
한편, 비아홀을 제작함에 있어서, 종래에는 포토레지스트 막(photoresist film)을 이용하여 비아홀을 패터닝했다. 하지만, 포토레지스트 막은 에칭액 또는 에칭가스 등에 대한 내식력이 떨어지므로 미세한 직경의 비아홀을 패터닝하는데 어려움이 있었다. 또한, 패키징 기판을 제작한 후, 실제로 패키징을 하기 위해서는 베이스 기판과 결합가능한 본딩층을 적층하는 공정이 추가로 필요하여, 공정이 복잡하다는 문제점도 있었다.
본 발명은 이상과 같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은 기판 하부 표면을 식각하여 비아홀을 제작함으로써 제조공정을 단순화하여, 소자칩의 제조 수율 및 RF 특성을 향상시키는 패키징 기판 제조방법 및 그 방법으로 제조된 패키징 기판을 이용한 패키징 방법을 제공함에 있다.
본 발명의 또다른 목적은 메탈마스크를 이용하여 미세 직경을 가지는 비아홀을 제작하며, 도금공정, 크리닝 공정 등을 용이하게 진행할 수 있는 패키징 기판 제조방법, 및, 패키징 방법을 제공함에 있다.
이상과 같은 목적을 달성하기 위한 본 발명의 일실시예에 따른 패키징 기판 제조방법은, (a) 기판 하부 표면의 소정 영역을 식각하여 함몰부를 제작하는 단계, (b) 상기 기판 상부표면에 씨드층을 적층하는 단계, (c) 상기 함몰부 내부에서, 상기 기판 하부 표면의 소정 영역을 식각하여 상기 씨드층까지 연결되는 적어도 하나의 비아홀을 제작하는 단계, 및, (d) 상기 씨드층을 이용하여 상기 비아홀 내부를 도금하여, 상기 기판 상하부를 연결하는 전극을 제작하는 단계를 포함한다.
바람직하게는, 상기 씨드층을 식각하여 상기 전극과 연결된 소정 형태의 제1패드를 제작하는 단계, 및, 상기 기판 하부표면 상에서 상기 전극과 연결된 소정 형태의 제2패드를 제작하는 단계를 더 포함할 수 있다.
또한 바람직하게는, 상기 제2패드는, 소정 조건 하에서 외부물질과 본딩(bonding) 가능한 메탈물질로 제작될 수 있다.
또한, 상기 (c)단계는, 상기 기판 하부 표면에 소정의 메탈마스크를 적층하는 단계, 상기 함몰부 내부에 적층된 메탈마스크 상의 소정 영역을 식각하는 단계, 및, 상기 메탈마스크가 식각된 영역의 기판을 식각하여 상기 적어도 하나의 비아홀을 제작하는 단계를 포함하는 것이 바람직하다.
그리고, 상기 (d)단계는, 상기 도금물질이 상기 기판 하부에서 상기 함몰부의 바닥 표면보다 볼록해지도록 도금하여 상기 전극을 제작하는 단계를 포함할 수 있다.
한편, 상기 (d)단계는, 상기 함몰부 내부에서, 소정 재질의 보호막을 상기 전극 상에 적층하는 단계를 더 포함할 수 있으며, 이 경우, 상기 보호막은, 금(Au)으로 이루어질 수 있다.
한편, 본 발명의 일실시예에 따른 패키징방법은, (a) 기판 하부 표면의 소정 영역을 식각하여 함몰부를 제작하는 단계, (b) 상기 기판 상부표면에 씨드층을 적층하는 단계, (c) 상기 함몰부 내부에서, 상기 기판 하부 표면의 소정 영역을 식각하여 상기 씨드층까지 연결되는 적어도 하나의 비아홀을 제작하는 단계, (d) 상기 씨드층을 이용하여 상기 비아홀 내부를 도금하여, 상기 기판 상하부를 연결하는 전극을 제작하는 단계, (e) 상기 씨드층을 식각하여 상기 전극과 연결된 소정 형태의 제1패드를 제작하는 단계, (f) 상기 기판 하부표면 상에서 상기 전극과 연결된 소정 형태의 제2패드를 제작하는 단계, 및, (g) 소정의 회로소자가 실장된 베이스 기판 및 상기 기판을 상기 제2패드를 이용하여 본딩시키는 단계를 포함한다.
이 경우, 상기 (c)단계는, 상기 기판 하부 표면에 소정의 메탈마스크를 적층하는 단계, 상기 함몰부 내부에 적층된 메탈마스크 상의 소정 영역을 식각하는 단계, 및, 상기 메탈마스크가 식각된 영역의 기판을 식각하여 상기 적어도 하나의 비아홀을 제작하는 단계를 포함하는 것이 바람직하다.
한편, 상기 (d)단계는, 상기 도금물질이 상기 기판 하부에서 상기 함몰부 표면보다 볼록해지도록 도금하여 상기 전극을 제작하는 단계를 포함할 수 있다.
또한, 상기 (d)단계는, 상기 함몰부 내부에서, 소정 재질의 보호막을 상기 전극 상에 적층하는 단계를 더 포함할 수 있으며, 상기 보호막은, 금(Au)으로 이루어질 수 있다.
이하에서 첨부된 도면을 참조하여 본 발명에 대하여 자세하게 설명한다.
도 1은 본 발명의 일실시에에 따른 패키징 기판의 구성을 나타내는 수직 단 면도이다. 도 1에 따르면, 본 패키징 기판(100)은, 기판(110), 전극(180), 제1패드(135), 및, 제2패드(190)를 포함한다.
기판(110)의 하부 표면 중 일정영역은 식각되어 함몰부(140)를 형성한다. 한편, 전극(180)은 기판(110) 상하부 표면에 위치한 제1패드(135) 및 제2패드(190)를 전기적으로 연결한다. 이 경우, 전극(180)은 기판(110) 하부로부터 상부 방향으로 식각하여 비아홀을 제작한 후, 비아홀 내부를 도금함으로써 제작된다. 이 경우, 함몰부(140)가 소정 두께의 깊이를 가지기 때문에, 전극(180)은 함몰부(140) 바닥 표면보다 약간 볼록한 형태로 제작될 수 있다. 즉, 기판(110) 하부 표면 상에서 함몰부(140) 이외의 영역이 외부 베이스 기판(미도시)과 본딩되므로, 함몰부(140) 내부의 바닥표면(즉, 기판표면)은 평탄하지 않아도 무방하다.
도 2(a) 내지 도 2(c)는 도 1의 패키징 기판을 제조하는 공정을 설명하기 위한 수직 단면도이다. 먼저, 도 2(a)에서와 같이, 기판(110) 하부 표면의 일정 영역을 식각하여 소정 깊이의 함몰부(140)를 제작한다. 이 경우, 도금공정을 위한 씨드층(seed layer : 130)을 기판(110) 상부 표면에 적층한다.
다음으로, 도 2(b)에서와 같이, 함몰부(140) 내부에서 기판(110)을 식각하여 소정 개수의 비아홀(170)을 제작한다. 비아홀(170)의 개수는 패키징 기판(100)의 사용목적에 따라 달라질 수 있다. 비아홀(170)은 기판(110) 하부로부터 식각되어 기판(110) 상하부를 관통함으로써, 기판(110) 상부 표면의 씨드층(130)까지 연결되도록 제작한다.
다음으로, 도 2(c)에서와 같이, 비아홀(170) 내부를 도금하여 전극(180)을 제작한 후, 기판(110) 상하부표면 상에서 전극(180)과 연결된 제1 및 2 패드(135, 190)를 제작함으로써 패키징 기판(100) 제작을 완료하게 된다.
도 3(a) 내지 도 3(e)는 도 2(a)에 도시된 단계를 보다 구체적으로 설명하기 위한 수직 공정도이다. 즉, 함몰부(140)를 제작하기 위해서, 도 3(a)에서와 같이, 기판(110) 표면을 산화(oxidation)시켜 산화막(120)을 형성한다. 기판(110)은 통상의 저항이 높은 실리콘 기판을 사용한다.
다음으로, 도 3(b)에서와 같이, 기판(110) 하부에 형성된 산화막(120)의 일정 영역에 포토레지스트막(photoresist film : 125)을 일정 형태로 적층한다.
이에 따라, 도 3(c)에서와 같이, 포토레지스트막(125)이 적층되지 않은 영역의 산화막(120)을 식각한다.
다음으로, 도 3(d)에서와 같이, 산화막(120)이 식각된 영역의 기판(110)을 식각함으로써 소정 깊이의 함몰부(140)를 제작하게 된다. 이 경우, 기판(110)의 식각은 통상적인 건식 에칭방법 또는 습식 에칭방법으로 이루어질 수 있다.
다음으로, 도 3(e)에서와 같이, 기판(110) 상부 표면 및 사이드면에 적층된 산화막(120) 및 포토레지스트막(125)을 제거하고, 기판(110) 상부 표면에 씨드층(seed layer : 130)을 적층한다.
한편, 도 4(a) 내지 도 4(d)는 도 2(b)에 도시된 공정을 구체적으로 설명하기 위한 수직 단면도이다. 먼저, 도 4(a)에서와 같이, 기판(110) 하부 표면에 전면적으로 메탈마스크(150)를 적층한다. 이에 따라, 메탈마스크(150)는 함몰부(140) 내부의 기판(110) 표면 및 기판(110) 하부에 잔존하는 산화막(120) 상에 적층된다.
다음으로, 도 4(b)에서와 같이 메탈마스크(150) 상에 소정 형태로 포토레지스트막(160)을 다시 적층한다. 이 경우, 포토레지스트막(160)은 함몰부(140) 내부에 적층된 메탈마스크(150)의 일부 영역을 노출시키는 형태로 적층된다.
다음으로 도 4(c)에서와 같이 포토레지스트막(160)이 적층되지 않은 영역의 메탈마스크(150) 및 기판(110)을 제거하여 비아홀(170)을 제작한다. 메탈마스크(150)는 포토레지스트막(160)에 비해 에칭에 대한 내식력이 우수하므로, 이를 이용하면 60㎛ 이하의 직경으로 비아홀(170)을 제작할 수 있다.
다음으로 도 4(d)에서와 같이 기판(110) 하부 표면의 메탈마스크(150) 및 포토레지스트막(160)을 제거한다.
한편, 도 5(a) 내지 도 5(e)는 도 2(c)에 도시된 공정을 구체적으로 설명하기 위한 수직 공정도이다. 먼저, 도 5(a)에 따르면, 기판(110) 상부 표면에 적층된 씨드층(130)을 이용하여 도금공정을 수행함으로써 비아홀(170) 내부를 채우게 된다. 이에 따라, 기판(110) 상하부를 전기적으로 연결하는 전극(180)을 제작하게 된다. 이 경우, 도금은 기판(110) 상부에 위치하는 씨드층(130)으로부터 함몰부(140) 내부의 기판(110) 하부 방향으로 진행된다. 따라서, 비아홀(170) 내부에 도금되는 물질이 비아홀(170)을 완전히 채우게 되면, 전극(180)은 함몰부(140)의 바닥 표면보다 약간 볼록한 형태로 제작될 수 있다. 하지만, 함몰부(140)는 소정의 깊이를 가지므로, 볼록한 형태로 도금되더라도 본딩에는 지장을 주지 않게 된다. 결과적으로, 도금이 정상적으로 이루어졌는지 외부에서 눈으로 확인하기 용이해진다. 또한, 함몰부(140) 내부 표면을 평탄화 할 필요가 없으므로, 종래에 비해 도금공정이 훨 씬 간단하고 용이해진다.
다음으로 도 5(b)에서와 같이, 씨드층(130) 상부 표면에 소정 형태의 포토레지스트막(185)을 적층한 후, 도 5(c)에서와 같이 씨드층(130)을 식각하여 전극(180)과 전기적으로 연결된 제1패드(135)를 제작한다.
다음으로 도 5(d)에서와 같이, 기판(110) 하부 표면에 소정 형태의 포토레지스트막(185)을 적층하여, 도 5(e)에서와 같이 전극(180)과 전기적으로 연결된 제2패드(190)를 제작한다. 이 경우, 제2패드(190)는 통상의 메탈물질로 제작될 수 있다. 이에 따라, 유테틱 본딩(eutectic bonding)방식을 이용하여 제2패드(190)에 소정의 온도 및 압력을 가하여 패키징 기판(100)을 베이스 기판(미도시)에 접착시킬 수 있게 된다. 결과적으로, 전극(180)과 전기적 연결을 위한 메탈층을 추가로 적층할 필요가 없어지게 된다. 한편, 도 5(d)에서 포토레지스트막(185)의 패턴을 변경하여, 제2패드(190) 제작시에 기판(110) 하부 표면의 가장자리에도 메탈물질이 적층될 수 있도록 할 수 있다. 이에 따라, 적층된 메탈층은 베이스 기판과의 본딩이 더 잘 이루어지도록 할 수 있으며, 소자를 완전히 밀봉할 수도 있게 된다.
한편, 도 6은 본 발명의 또다른 실시예에 따른 패키징 기판의 구성을 나타내는 수직 단면도이다. 도 6에 따르면, 본 패키징 기판(200)은 기판(210), 전극(230), 제1패드(220), 제2패드(250) 이외에 보호막(240)을 추가로 더 구비한다.
보호막(240)이란 전극(230)이 외부에 노출되어 산화되는 것을 방지하고, 크리닝 과정을 용이하게 하기 위한 것이다. 보호막(240)은 도금공정을 마무리하는 과정에서 이온화 경향이 낮은 물질로 전극(230)을 덮음으로써 제작한다. 일반적인 도 금공정에서는 금(Au)을 이용하여 전극(230)을 감싸게 된다. 이에 따라, 패키징 기판(200)을 크리닝 하는 과정에서 유기성 용액 뿐 아니라 산성 용액도 이용될 수 있다. 또한, 전극(230)이 공기중에 노출되어 산화되는 것을 방지함으로써, 제2패드(250)를 용이하게 제작할 수 있게 된다. 도 6에 도시된 기타 구성요소 및 그 제작방법은 상술한 실시예와 동일하므로 더 이상의 도시 및 설명은 생략한다.
도 7은 도 1의 패키징 기판(100)을 이용하여 회로소자(400)를 패키징 하는 방법을 설명하는 수직 단면도이다. 도 7에 따르면, 회로소자(400)는 베이스 기판(300)에 실장된 상태로 패키징 기판(100)에 의해 밀봉된다. 이 경우, 패키징 기판(100) 하부 표면의 가장자리에는 메탈층(195)을 적층함으로써 회로소자(400)를 더 완벽하게 밀봉할 수 있다. 상술한 바와 같이, 메탈층(195)은 제2패드(190) 제작시 동시에 제작할 수 있다.
한편, 베이스 기판(300)은 회로소자(400) 뿐만 아니라 제1본딩층(310), 제2본딩층(320), 및, 연결라인(330) 등을 더 구비할 수 있다. 이에 따라, 본딩과정에서 제1본딩층(310)은 패키징 기판(100) 하부의 제2패드(190)과 결합하며, 제2본딩층(320)은 패키징 기판(100) 하부의 메탈층(195)과 결합한다. 한편, 회로소자(400)는 베이스 기판(300) 내부에 제작된 연결라인(330)을 통해 제1본딩층(310)과 연결한다. 결과적으로, 패키징 기판(100)이 베이스 기판(300)과 본딩되면, 회로소자(400)는 연결라인(330), 제1본딩층(310), 제2패드(190), 전극(180), 및, 제1패드(135)를 통해서 외부 단자(미도시)와 연결될 수 있게 된다. 한편, 도 7에서와 같이 연결라인(330)은 베이스 기판(300) 내부에 제작될 수도 있으며, 베이스 기판(300) 표면상에 소정 패턴으로 제작될 수도 있다. 또한, 도 7에서 회로소자(400)는 베이스 기판(300) 표면에 결합되어 있지만, 베이스 기판(300) 내부에 실장될 수도 있다.
이상 설명한 바와 같이, 본 발명에 따르면, 패키징 기판의 제조공정 및 이를 이용한 패키징 공정을 단순화함으로써 제조 과정에서 소자가 파손되는 것을 감소시켜 수율을 향상시키게 된다. 즉, 함몰부에 제작된 비아홀 내부에 도금을 수행함으로써 도금 공정이 매우 용이해지며, CMP 공정이 불필요하게 되므로 공정이 단순화될 뿐만 아니라, 소자 파손 등의 문제가 감소하게 된다. 또한, 도금 공정 후에 금을 이용하여 전극에 대한 보호막을 제작함으로써 크리닝 공정 등을 용이하게 할 수 있다. 또한, 공정 자체가 단순화 됨에 따라 본딩면의 상태가 양호해지게 되어, 결과적으로 RF 특성이 향상된다.
또한, 이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
Claims (12)
- (a) 기판 하부 표면의 소정 영역을 식각하여 함몰부를 제작하는 단계;(b) 상기 기판 상부표면에 씨드층을 적층하는 단계;(c) 상기 함몰부 내부에서, 상기 기판 하부 표면의 소정 영역을 식각하여 상기 씨드층까지 연결되는 적어도 하나의 비아홀을 제작하는 단계; 및,(d) 상기 씨드층을 이용하여 상기 비아홀 내부를 도금하여, 상기 기판 상하부를 연결하는 전극을 제작하는 단계;를 포함하는 것을 특징으로 하는 패키징 기판의 제조방법.
- 제1항에 있어서,상기 씨드층을 식각하여 상기 전극과 연결된 소정 형태의 제1패드를 제작하는 단계; 및,상기 기판 하부표면 상에서 상기 전극과 연결된 소정 형태의 제2패드를 제작하는 단계;를 더 포함하는 것을 특징으로 하는 패키징 기판의 제조방법.
- 제2항에 있어서,상기 제2패드는, 소정 조건 하에서 외부물질과 본딩(bonding) 가능한 메탈물질로 제작되는 것을 특징으로 하는 패키징 기판의 제조방법.
- 제1항에 있어서,상기 (c)단계는,상기 기판 하부 표면에 소정의 메탈마스크를 적층하는 단계;상기 함몰부 내부에 적층된 메탈마스크 상의 소정 영역을 식각하는 단계; 및,상기 메탈마스크가 식각된 영역의 기판을 식각하여 상기 적어도 하나의 비아홀을 제작하는 단계;를 더 포함하는 것을 특징으로 하는 패키징 기판의 제조방법.
- 제1항에 있어서,상기 (d)단계는,상기 도금물질이 상기 기판 하부에서 상기 함몰부의 바닥 표면보다 볼록해지도록 도금하여 상기 전극을 제작하는 단계;를 포함하는 것을 특징으로 하는 패키징 기판의 제조방법.
- 제5항에 있어서,상기 (d)단계는,상기 함몰부 내부에서, 소정 재질의 보호막을 상기 전극 상에 적층하는 단계;를 더 포함하는 것을 특징으로 하는 패키징 기판의 제조방법.
- 제6항에 있어서,상기 보호막은, 금(Au)으로 이루어지는 것을 특징으로 하는 패키징 기판의 제조방법.
- 소정의 회로소자를 패키징하는 패키징방법에 있어서,(a) 기판 하부 표면의 소정 영역을 식각하여 함몰부를 제작하는 단계;(b) 상기 기판 상부표면에 씨드층을 적층하는 단계;(c) 상기 함몰부 내부에서, 상기 기판 하부 표면의 소정 영역을 식각하여 상기 씨드층까지 연결되는 적어도 하나의 비아홀을 제작하는 단계;(d) 상기 씨드층을 이용하여 상기 비아홀 내부를 도금하여, 상기 기판 상하부를 연결하는 전극을 제작하는 단계;(e) 상기 씨드층을 식각하여 상기 전극과 연결된 소정 형태의 제1패드를 제작하는 단계;(f) 상기 기판 하부표면 상에서 상기 전극과 연결된 소정 형태의 제2패드를 제작하는 단계; 및,(g) 상기 회로소자가 실장된 베이스 기판 및 상기 기판을 상기 제2패드를 이용하여 본딩시키는 단계;를 포함하는 것을 특징으로 하는 패키징 방법.
- 제8항에 있어서,상기 (c)단계는,상기 기판 하부 표면에 소정의 메탈마스크를 적층하는 단계;상기 함몰부 내부에 적층된 메탈마스크 상의 소정 영역을 식각하는 단계; 및,상기 메탈마스크가 식각된 영역의 기판을 식각하여 상기 적어도 하나의 비아 홀을 제작하는 단계;를 더 포함하는 것을 특징으로 하는 패키징 방법.
- 제8항에 있어서,상기 (d)단계는,상기 도금물질이 상기 기판 하부에서 상기 함몰부 표면보다 볼록해지도록 도금하여 상기 전극을 제작하는 단계;를 포함하는 것을 특징으로 하는 패키징 방법.
- 제10항에 있어서,상기 (d)단계는,상기 함몰부 내부에서, 소정 재질의 보호막을 상기 전극 상에 적층하는 단계;를 더 포함하는 것을 특징으로 하는 패키징 방법.
- 제11항에 있어서,상기 보호막은, 금(Au)으로 이루어지는 것을 특징으로 하는 패키징 방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040086676A KR100618343B1 (ko) | 2004-10-28 | 2004-10-28 | 패키징 기판의 제조방법 및 이를 이용한 패키징 방법. |
| US11/240,771 US7452809B2 (en) | 2004-10-28 | 2005-10-03 | Fabrication method of packaging substrate and packaging method using the packaging substrate |
| EP05022797.4A EP1659092B1 (en) | 2004-10-28 | 2005-10-19 | Method for fabricating an electrode in a packaging substrate |
| JP2005310885A JP4344350B2 (ja) | 2004-10-28 | 2005-10-26 | パッケージング基板の製造方法およびそれを用いたパッケージング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040086676A KR100618343B1 (ko) | 2004-10-28 | 2004-10-28 | 패키징 기판의 제조방법 및 이를 이용한 패키징 방법. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060037655A KR20060037655A (ko) | 2006-05-03 |
| KR100618343B1 true KR100618343B1 (ko) | 2006-08-31 |
Family
ID=35457914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040086676A KR100618343B1 (ko) | 2004-10-28 | 2004-10-28 | 패키징 기판의 제조방법 및 이를 이용한 패키징 방법. |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7452809B2 (ko) |
| EP (1) | EP1659092B1 (ko) |
| JP (1) | JP4344350B2 (ko) |
| KR (1) | KR100618343B1 (ko) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1515364B1 (en) | 2003-09-15 | 2016-04-13 | Nuvotronics, LLC | Device package and methods for the fabrication and testing thereof |
| US20070004079A1 (en) * | 2005-06-30 | 2007-01-04 | Geefay Frank S | Method for making contact through via contact to an offset contactor inside a cap for the wafer level packaging of FBAR chips |
| KR100790878B1 (ko) * | 2006-06-13 | 2008-01-03 | 삼성전자주식회사 | 상하 구조가 디커플된 콤전극의 자기정렬 식각 방법 |
| US20080078948A1 (en) * | 2006-10-03 | 2008-04-03 | Tokyo Electron Limited | Processing termination detection method and apparatus |
| DK1962344T3 (da) * | 2007-02-25 | 2012-07-02 | Samsung Electronics Co Ltd | Emballager til elektroniske indretninger og fremgangsmåder til fremstilling |
| CN102299082B (zh) | 2010-08-31 | 2014-04-16 | 先进封装技术私人有限公司 | 半导体承载元件的制造方法及应用其的封装件的制造方法 |
| US9711403B2 (en) * | 2011-01-17 | 2017-07-18 | Xintec Inc. | Method for forming chip package |
| TWI487041B (zh) * | 2012-08-08 | 2015-06-01 | Subtron Technology Co Ltd | 封裝載板及其製作方法 |
| CN105174195A (zh) * | 2015-10-12 | 2015-12-23 | 美新半导体（无锡）有限公司 | 一种腔体mems器件的晶圆级封装结构及封装方法 |
| US10319654B1 (en) | 2017-12-01 | 2019-06-11 | Cubic Corporation | Integrated chip scale packages |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4246595A (en) * | 1977-03-08 | 1981-01-20 | Matsushita Electric Industrial Co., Ltd. | Electronics circuit device and method of making the same |
| JPH02257643A (ja) * | 1989-03-29 | 1990-10-18 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JPH11166935A (ja) * | 1997-09-25 | 1999-06-22 | Canon Inc | 光検出または照射用の光プローブと該プローブを備えた近視野光学顕微鏡、及該光プローブの製造方法とその製造に用いる基板 |
| US20020083586A1 (en) * | 1998-04-10 | 2002-07-04 | Takahiro Iijima | Process for producing multilayer circuit board |
| US6399479B1 (en) * | 1999-08-30 | 2002-06-04 | Applied Materials, Inc. | Processes to improve electroplating fill |
| US20030039106A1 (en) * | 2000-04-14 | 2003-02-27 | Tatsunori Koyanagi | Double-sided wiring board and its manufacture method |
| KR100385227B1 (ko) * | 2001-02-12 | 2003-05-27 | 삼성전자주식회사 | 구리 다층 배선을 가지는 반도체 장치 및 그 형성방법 |
| US7070687B2 (en) * | 2001-08-14 | 2006-07-04 | Intel Corporation | Apparatus and method of surface treatment for electrolytic and electroless plating of metals in integrated circuit manufacturing |
| JP2004129223A (ja) * | 2002-07-31 | 2004-04-22 | Murata Mfg Co Ltd | 圧電部品およびその製造方法 |
| SG111972A1 (en) * | 2002-10-17 | 2005-06-29 | Agency Science Tech & Res | Wafer-level package for micro-electro-mechanical systems |
| JP2004179588A (ja) * | 2002-11-29 | 2004-06-24 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| TWI257120B (en) * | 2003-06-18 | 2006-06-21 | Fujitsu Ltd | Method for manufacturing semiconductor device |
| KR100572825B1 (ko) * | 2003-07-31 | 2006-04-25 | 동부일렉트로닉스 주식회사 | 반도체 소자의 금속배선 형성방법 |
| JP2005146398A (ja) * | 2003-11-19 | 2005-06-09 | Ebara Corp | めっき方法及びめっき装置 |
| JP4376715B2 (ja) * | 2004-07-16 | 2009-12-02 | 三洋電機株式会社 | 半導体装置の製造方法 |
| KR100632556B1 (ko) * | 2005-01-28 | 2006-10-11 | 삼성전기주식회사 | 인쇄회로기판의 제조방법 |
-
2004
- 2004-10-28 KR KR1020040086676A patent/KR100618343B1/ko active IP Right Grant
-
2005
- 2005-10-03 US US11/240,771 patent/US7452809B2/en active Active
- 2005-10-19 EP EP05022797.4A patent/EP1659092B1/en active Active
- 2005-10-26 JP JP2005310885A patent/JP4344350B2/ja active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP4344350B2 (ja) | 2009-10-14 |
| JP2006128683A (ja) | 2006-05-18 |
| KR20060037655A (ko) | 2006-05-03 |
| US7452809B2 (en) | 2008-11-18 |
| US20060094158A1 (en) | 2006-05-04 |
| EP1659092A1 (en) | 2006-05-24 |
| EP1659092B1 (en) | 2014-12-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5189491B2 (ja) | ウェハ・レベル・パッケージングの方法 | |
| KR100636770B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US7161283B1 (en) | Method for placing metal contacts underneath FBAR resonators | |
| JP4586009B2 (ja) | ウェハレベルパッケージングキャップ及びその製造方法 | |
| JP4344350B2 (ja) | パッケージング基板の製造方法およびそれを用いたパッケージング方法 | |
| JP4789836B2 (ja) | キャップウエハの製造方法及びこれを含む半導体チップの製造方法 | |
| KR100620810B1 (ko) | Ｍｅｍｓ 소자 패키지 및 그 제조방법 | |
| US7449366B2 (en) | Wafer level packaging cap and fabrication method thereof | |
| US20030102551A1 (en) | Semiconductor device and method for manufacturing | |
| WO2010100705A1 (ja) | 半導体装置及びその製造方法 | |
| JP4732824B2 (ja) | 空洞部を備えたキャップウェハー、それを用いた半導体パッケージ、およびキャップウェハー製造方法 | |
| US8178957B2 (en) | Electronic component device, and method of manufacturing the same | |
| TWI551199B (zh) | 具電性連接結構之基板及其製法 | |
| JP2005051150A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
| KR100714566B1 (ko) | Ｆｂａｒ 소자의 제조 방법 | |
| JP2007036060A (ja) | 半導体装置及びその製造方法 | |
| JP4703938B2 (ja) | ウェーハレベルパッケージの空気パッドハンダ接合構造及びその製造方法 | |
| JP4601686B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| US8039967B2 (en) | Wiring substrate with a wire terminal | |
| KR100616051B1 (ko) | 반도체 장치 및 반도체 장치의 제조 방법 | |
| JP4415443B2 (ja) | 集積回路装置とその製法、及び、半導体ウエハ乃至保護基板の積層体 | |
| JP4708009B2 (ja) | 配線基板の製造方法 | |
| KR101210138B1 (ko) | 멤스 센서의 웨이퍼 레벨 패키지 및 그 제조 방법 | |
| JP2007207982A (ja) | 半導体装置とその製造方法 | |
| KR100321162B1 (ko) | 웨이퍼 레벨 패키지 및 그의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120716 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20130724 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20140721 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20150716 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20160718 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20170719 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20180717 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20190717 Year of fee payment: 14 |