CN107958882A - 芯片的封装结构及其制作方法 - Google Patents

芯片的封装结构及其制作方法 Download PDF

Info

Publication number
CN107958882A
CN107958882A CN201711382821.6A CN201711382821A CN107958882A CN 107958882 A CN107958882 A CN 107958882A CN 201711382821 A CN201711382821 A CN 201711382821A CN 107958882 A CN107958882 A CN 107958882A
Authority
CN
China
Prior art keywords
chip
layer
package substrate
weld pad
wiring layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201711382821.6A
Other languages
English (en)
Inventor
谢国梁
王之奇
胡汉青
徐远灏
王蔚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Suzhou Sicui Chegui Semiconductor Industry Technology Research Institute Co ltd
Original Assignee
China Wafer Level CSP Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by China Wafer Level CSP Co Ltd filed Critical China Wafer Level CSP Co Ltd
Priority to CN201711382821.6A priority Critical patent/CN107958882A/zh
Publication of CN107958882A publication Critical patent/CN107958882A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/782—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, each consisting of a single circuit element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本发明揭示了一种芯片的封装结构，包括：封装基板，所述封装基板设置有至少一个用以容置芯片的开口；芯片，设置于所述开口内，具有相对设置的第一表面和第二表面，所述第一表面包括有感应区和第一焊垫，所述第一焊垫与所述感应区电耦合；塑封层，至少用以覆盖所述封装基板与所述第二表面对应的一面以及填充所述开口内未被所述芯片占据的空间；再布线层，设置于所述塑封层和所述芯片的第二表面上，至少用于电连接所述第一焊垫；电连接端子，设置在所述再布线层，所述电连接端子与所述再布线层电连接，且用于与外部电路电连接；保护层，覆盖所述封装基板与所述第一表面对应的一面和所述芯片的第一表面。

Description

芯片的封装结构及其制作方法
技术领域
本发明涉及半导体技术领域，尤其是一种芯片的封装结构及其制作方法。
背景技术
随着电子产品多功能化和小型化的潮流，高密度微电子组装技术在新一代电子产品上逐渐成为主流。为了配合新一代电子产品的发展，尤其是智能手机、掌上电脑、超级本等产品的发展，芯片的尺寸向密度更高、速度更快、尺寸更小、成本更低等方向发展。现今主流的封装技术是晶圆级芯片尺寸封装技术(Wafer Level Chip Size Packaging，WLCSP)，是对整片晶圆进行封装并测试后再切割得到单个成品芯片的技术。利用此种封装技术封装后的单个成品芯片尺寸与单个晶粒尺寸差不多，顺应了市场对微电子产品日益轻、小、短、薄化和低价化要求。
目前，封装技术主要包含下述工艺过程：首先将芯片正面通过胶带粘接在衬底晶圆上，进行晶圆级塑封，将衬底晶圆剥离，然后在芯片正面进行再布线，形成再布线层，并植焊锡球，最后将封装体切成单颗。这种封装技术由于采用胶带进行粘接，在塑封的高温过程中其粘合力较难保证，这就导致芯片在塑封过程中在塑封料模流的冲击下会产生位移，从而影响后续再布线工艺，因而封装工艺难管控且良率不高。另外，芯片直接嵌入到塑封体中，由于芯片与塑封体热膨胀系数不同，在封装过程中，温度的变化势必会产生应力，使圆片易出现较大的翘曲度，从而影响封装产品的可靠性，而在使用过程中，由于应力的存在，也易出现芯片在塑封体中脱落的失效，影响封装产品在使用过程中的可靠性。为此，仍需对现有技术进行改进。
发明内容
本发明的目的在于提供一种芯片的封装结构，该芯片的封装结构制造容易，能够防止芯片产生翘曲。
本发明的目的还在于提供一种芯片的封装结构的制作方法，该芯片的封装结构的制作方法制作效率高，而且工艺简单，能够防止芯片产生翘曲。
为实现上述发明目的，本发明揭示了一种芯片的封装结构，包括：封装基板，所述封装基板设置有至少一个用以容置芯片的开口；芯片，设置于所述开口内，具有相对设置的第一表面和第二表面，所述第一表面包括有感应区和第一焊垫，所述第一焊垫与所述感应区电耦合；塑封层，至少用以覆盖所述封装基板与所述第二表面对应的一面以及填充所述开口内未被所述芯片占据的空间；再布线层，设置于所述塑封层和所述芯片的第二表面上，至少用于电连接所述第一焊垫；电连接端子，设置在所述再布线层，所述电连接端子与所述再布线层电连接，且用于与外部电路电连接；保护层，覆盖所述封装基板与所述第一表面对应的一面和所述芯片的第一表面。
作为本发明一实施方式的进一步改进，所述芯片构造为指纹芯片，所述保护层构造为高介电材料层。
作为本发明一实施方式的进一步改进，所述芯片构造为影像传感芯片，所述保护层构造为光学材料层。
作为本发明一实施方式的进一步改进，所述封装基板构造为IC载板/线路板、玻璃基板或陶瓷基板。
作为本发明一实施方式的进一步改进，所述再布线层和塑封层之间还具有绝缘层。
作为本发明一实施方式的进一步改进，所述再布线层表面还设置有阻焊层。
作为本发明一实施方式的进一步改进，所述再布线层经过埋孔电气延伸至所述待封装芯片的第一焊垫。
作为本发明一实施方式的进一步改进，所述电连接端子构造为焊接凸起或者平面焊垫。
本发明还涉及一种芯片的封装结构的制作方法，所述制作方法包括以下步骤：
提供具有至少一个开口的封装基板；
提供切割好的芯片，所述芯片具有相对设置的第一表面和第二表面，所述第一表面包括有感应区和第一焊垫，所述第一焊垫与所述感应区电耦合，在所述封装基板的一面贴附粘接膜，并将芯片置入开口，且使芯片的第一表面与粘接膜粘接固定；
在封装基板的另一面施加塑封材料，使封装基板和芯片之间的空间被完全填充，并且待封装芯片的第二表面完全被塑封材料覆盖；
研磨塑封材料，露出待封装芯片；
在露出的芯片表面以及与其共面的塑封材料表面上形成至少用于电气连接芯片的再布线层；
在所述再布线层上形成电连接端子；
去除粘接膜并在封装基板的另一面和芯片的第一表面形成保护层。
作为本发明一实施方式的进一步改进，采用印刷或者喷涂或者旋涂形成所述保护层。
作为本发明一实施方式的进一步改进，所述制作方法还包括在形成再布线层之前，在待封装芯片的背面形成多个过孔，每一过孔对应一个焊垫，所述过孔暴露所述焊垫，然后依次形成绝缘层、再布线层以及阻焊层。
作为本发明一实施方式的进一步改进，所述制作方法还包括在阻焊层上进行开口，使部分再布线层露出，并在该开口形成焊接凸起或者平面焊垫。
作为本发明一实施方式的进一步改进，所述制作方法还包括对形成的封装结构进行切割，形成多个包含单个芯片的封装结构。
与现有技术相比，本发明的有益效果在于：本发明将芯片设置于封装基板的开口内，在封装基板与芯片的第二表面对应的一面以及开口内未被所述芯片占据的空间填充塑封层，在芯片第二表面以及与其共面的塑封层表面设置再布线层，在再布线层上设置电连接端子，通过电连接端子和再布线层与芯片第一表面的第一焊垫电连接，以便于与外部电路电连接，在封装基板与芯片的第一表面对应的一面和芯片的第一表面形成保护层。由此，实现双面封装，防止芯片产生翘曲，并且工艺稳定和可靠性高。
附图说明
图1是本发明优选的第一实施方式中芯片封装结构的示意图；
图2是图1中芯片封装结构的封装基板贴覆粘结膜的示意图；
图3是图2中的封装基板上排布芯片的示意图；
图4是图3中芯片安装后被塑封后的封装结构示意图；
图5是图4中的封装结构进行研磨后的示意图；
图6是图5中的封装结构进行打孔的示意图；
图7是图6中的封装结构进行施加绝缘层的示意图；
图8是图7中的封装结构的进行再布线的示意图；
图9是图8中的封装结构在再布线层上覆盖绝缘层的示意图；
图10是图9中的封装结构在绝缘层上开口并形成焊接凸起的示意图；
图11是图10中的封装结构撕掉粘接膜的示意图；
图12是图11中的封装结构形成保护层的示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，提供这些附图的目的是为了有助于理解本发明的实施例，而不应解释为对本发明的不当限制。为了更清楚起见，图中所示尺寸并未按比例绘制，可能会做放大、缩小或其他改变。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
参考图1到图3所示，为本发明优选的第一实施例中一种芯片的封装结构，该封装结构包括封装基板20，即用于封装芯片的载板，可以是IC载板/线路板，也可以是玻璃或者其它材料的补强板，本实施例中优选为PCB电路板。封装基板20具有相对设置的上表面21和下表面22，封装基板20设置有至少一个用以容置芯片的开口23，封装基板20的下表面22上贴覆有贴附粘接膜30，芯片10设置于开口23内。
配合图4到图12所示，芯片10包括相对设置的第一表面11和第二表面12，第一表面11为具有感应区A和封装区B的正面，第二表面12即为芯片10的反面，芯片10的第一表面11与粘接膜粘接固定。封装基板20上与芯片10的第二表面对应的一面即封装基板20的上表面21覆盖有塑封层40，塑封层40填充开口23内未被芯片占据的空间，塑封层40由塑封材料封胶成型，并且塑封层40的上表面与芯片10的第二表面12相平，也就是说，芯片10的***设有塑封材料，其填充到芯片和封装基板20之间的空隙并且与芯片10的反面持平。其中，塑封层40的材料应为低应力低翘曲的材料，如塑封层的材料是热固性材料，在小于150℃的区间，CTE低于10ppm/℃，热固性材料优选为环氧塑封料（EMC：EpoxyMoldingCompound）或其它热固型材料。
其中，封装区B具有第一焊垫13，第一焊垫13与感应区A电耦合。第一焊垫13设置在包围感应区A的封装区B内，或者第一焊垫13设置于感应区A的两侧。芯片10的第二表面12以及与其共面的塑封层40表面设置有再布线层50，至少用于电连接第一焊垫13。再布线层50上设置有电连接端子，本实施例中优选的，电连接端子构造为焊接凸起55(BGA)，当然也可以是形成在再布线层50上的平面焊垫（LGA），即由再布线层50的一部分构成的接触端子。焊接凸起55与通过再布线层50与第一焊垫13电连接，且用于与外部电路电连接。再布线的金属线材料是铜，再布线铜与第一焊垫13之间有增强再布线铜和第一焊垫13相互附着力的金属或合金薄膜，该金属或者合金材料可以是镍，钛，镍铬，钛钨等。再布线层50的形成方法包括金属着膜、光刻、镀铜、去膜、铜/钛蚀刻的一序列工艺。
芯片10可以为电容式感应芯片，如可以为指纹识别芯片。芯片10还可以为感光型芯片，如影像传感芯片。芯片10的第二表面12设置有贯穿芯片10的过孔15，过孔15用于露出第一焊垫13，以便于实现焊接凸起55与第一焊垫13的电连接。其中，过孔15可以为双层台阶过孔，倒梯形孔或者直孔。具体的，直孔可以为圆柱形或是棱柱形过孔。此时，过孔在由第一表面指向第二表面的方向上，过孔的孔径逐渐不变。当然，直孔的横截面还可以是矩形、椭圆形或者其它形状。过孔15与第一焊垫13一一对应，过孔15用于露出对应的第一焊垫13。形成过孔15的方法有激光打孔、光刻等。
焊接凸起55通过设置在过孔15内的再布线层50与第一焊垫13电连接。再布线层50与芯片10之间还具有绝缘层60。绝缘层60覆盖过孔15的侧壁，且露出过孔15的底部，以便于再布线层50和第一焊垫13电连接。再布线层50覆盖过孔的底部以及绝缘层60。焊接凸起55位于绝缘层60表面。绝缘层60优选的构造为绝缘/介电薄膜，绝缘/介电薄膜是光敏感的绝缘/介电薄膜，如SU-8。光敏感介电薄膜可以通过旋转涂覆或压膜、光刻的一序列工艺沉积在芯片10的第二表面12以及与其共面的塑封层40上。
具体的，在再布线层50表面还设置有阻焊层70，阻焊层70表面具有设置有焊接凸起55的开口，以便于设置焊接凸起55，使得焊接凸起55和开口处的再布线层50电连接。形成阻焊层70的方法包括防沉积、光刻、化学镀镍/铝的一序列工艺。
进一步的，在形成焊接凸起55之后或者之前，将粘接膜30撕掉，在封装基板20与芯片10的第一表面11对应的一面即封装基板20的下表面和芯片10的第一表面11形成保护层90，保护层90采用印刷或者喷涂或者旋涂形成，厚度更可控。可以根据芯片的种类不同调整保护层的材质，如果是指纹芯片，保护层材质为高介电材料；如果芯片是影像传感芯片，保护层是光学材料。
通过上述描述可知，本发明实施例封装结构中，将芯片20设置于封装基板20的开口23内，在封装基板20与芯片10的第二表面12对应的一面以及开口23内未被芯片10占据的空间填充塑封层40，在芯片10的第二表面12以及与其共面的塑封层40表面设置再布线层50，在再布线层50上设置电连接端子，通过电连接端子和再布线层与芯片10第一表面11的第一焊垫13电连接，以便于与外部电路电连接，在封装基板20与芯片10的第一表面11对应的一面和芯片10的第一表面11形成保护层90。由此，实现双面封装，防止芯片产生翘曲，并且工艺稳定和可靠性高。如图12中，由多个芯片形成的封装结构可以进行切割以形成如图1中单个待封装芯片形成的封装结构。
基于上述封装结构实施例，本发明还提供了一种封装方法，该封装方法用于形成上述实施例的封装结构，该封装方法包括：
步骤S1：提供具有至少一个开口的封装基板20，在封装基板20的一面贴附粘接膜30；如图2所示，该封装基板可以是PCB电路板。
步骤S2：提供切割好的芯片10，该芯片10具有相对设置的第一表面11和第二表面12，第一表面11包括有感应区A和第一焊垫13，第一焊垫13与感应区A电耦合，并将芯片10置入开口23，且使芯片10的第一表面11与粘接膜30粘接固定；如图3所示。
步骤S3：在封装基板20的另一面施加塑封材料，使封装基板20和芯片10之间的空间被完全填充，并且芯片10的第二表面12完全被塑封材料覆盖；如图4所示。
步骤S4：研磨塑封材料，露出芯片10；如图5所示。
步骤S5：在露出的芯片10表面以及与其共面的塑封层40表面上形成至少用于电气连接芯片的再布线层50；如图6到图8所示。
再布线层50的形成方法包括金属着膜、光刻、镀铜、去膜、铜/钛蚀刻的一序列工艺。
步骤S6：在再布线层50上形成电连接端子。如图9和图10所示。
步骤S7，去除粘接膜30并在封装基板20的另一面和芯片10的第一表面11形成保护层90，如图11和图12所示。保护层90可以采用印刷或者喷涂或者旋涂形成，厚度更可控。
上述步骤S2中，提供的芯片10可以是通过一晶圆切割而成，晶圆包括多个阵列排布的芯片10。相邻的芯片10之间具有切割沟道，以便于在切割工艺中进行切割处理。
上述步骤S5中，在每一个芯片10的第二表面12形成贯穿芯片10的过孔15，过孔用于露出第一焊垫13。进一步，在形成再布线层50之前，在芯片10的背面形成多个过孔15，每一过孔15对应一个焊垫，过孔15暴露第一焊垫13，然后依次形成绝缘层60、再布线层50以及阻焊层70。
在步骤S6中，在阻焊层70上进行开口，开口用于露出部分再布线层50，在开口处形成焊接凸起55或者平面焊垫。
步骤S8：如图12所示，对图12中形成的封装结构沿着虚线进行切割，形成多个如图1中所示的单个的待封装芯片的封装结构。
通过上述描述可知，本发明实施例封装方法可以用于形成上述实施例的封装结构，封装工艺简单，制作成本低，形成的封装结构不会产生翘曲。
虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。
上文所列出的一系列的详细说明仅仅是针对本发明的可行性实施方式的具体说明，它们并非用以限制本发明的保护范围，凡未脱离本发明技艺精神所作的等效实施方式或变更均应包含在本发明的保护范围之内。

Claims (13)

1.一种芯片的封装结构，其特征在于，包括：
封装基板，所述封装基板设置有至少一个用以容置芯片的开口；
芯片，设置于所述开口内，具有相对设置的第一表面和第二表面，所述第一表面包括有感应区和第一焊垫，所述第一焊垫与所述感应区电耦合；
塑封层，至少用以覆盖所述封装基板与所述第二表面对应的一面以及填充所述开口内未被所述芯片占据的空间；
再布线层，设置于所述塑封层和所述芯片的第二表面上，至少用于电连接所述第一焊垫；
电连接端子，设置在所述再布线层，所述电连接端子与所述再布线层电连接，且用于与外部电路电连接；
保护层，覆盖所述封装基板与所述第一表面对应的一面和所述芯片的第一表面。
2.根据权利要求1所述的芯片的封装结构，其特征在于，所述芯片构造为指纹芯片，所述保护层构造为高介电材料层。
3.根据权利要求1所述的芯片的封装结构，其特征在于，所述芯片构造为影像传感芯片，所述保护层构造为光学材料层。
4.根据权利要求1所述的芯片的封装结构，其特征在于，所述封装基板构造为IC载板/线路板、玻璃基板或陶瓷基板。
5.根据权利要求1所述的芯片的封装结构，其特征在于，所述再布线层和塑封层之间还具有绝缘层。
6.根据权利要求1所述的芯片的封装结构，其特征在于，所述再布线层表面还设置有阻焊层。
7.根据权利要求1所述的芯片的封装结构，其特征在于，所述再布线层经过埋孔电气延伸至所述待封装芯片的第一焊垫。
8.根据权利要求1所述的芯片的封装结构，其特征在于，所述电连接端子构造为焊接凸起或者平面焊垫。
9.一种芯片的封装结构的制作方法，其特征在于，所述制作方法包括以下步骤：
提供具有至少一个开口的封装基板；
提供切割好的芯片，所述芯片具有相对设置的第一表面和第二表面，所述第一表面包括有感应区和第一焊垫，所述第一焊垫与所述感应区电耦合，在所述封装基板的一面贴附粘接膜，并将芯片置入开口，且使芯片的第一表面与粘接膜粘接固定；
在封装基板的另一面施加塑封材料，使封装基板和芯片之间的空间被完全填充，并且待封装芯片的第二表面完全被塑封材料覆盖；
研磨塑封材料，露出待封装芯片；
在露出的芯片表面以及与其共面的塑封材料表面上形成至少用于电气连接芯片的再布线层；
在所述再布线层上形成电连接端子；
去除粘接膜并在封装基板的另一面和芯片的第一表面形成保护层。
10.一种如权利要求9所述的制作方法，其特征在于，采用印刷或者喷涂或者旋涂形成所述保护层。
11.一种如权利要求9所述的制作方法，其特征在于，所述制作方法还包括在形成再布线层之前，在待封装芯片的背面形成多个过孔，每一过孔对应一个焊垫，所述过孔暴露所述焊垫，然后依次形成绝缘层、再布线层以及阻焊层。
12.一种如权利要求11所述的制作方法，其特征在于，所述制作方法还包括在阻焊层上进行开口，使部分再布线层露出，并在该开口形成焊接凸起或者平面焊垫。
13.一种如权利要求11所述的制作方法，其特征在于，所述制作方法还包括对形成的封装结构进行切割，形成多个包含单个芯片的封装结构。
CN201711382821.6A 2017-12-20 2017-12-20 芯片的封装结构及其制作方法 Pending CN107958882A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201711382821.6A CN107958882A (zh) 2017-12-20 2017-12-20 芯片的封装结构及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201711382821.6A CN107958882A (zh) 2017-12-20 2017-12-20 芯片的封装结构及其制作方法

Publications (1)

Publication Number Publication Date
CN107958882A true CN107958882A (zh) 2018-04-24

Family

ID=61955526

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711382821.6A Pending CN107958882A (zh) 2017-12-20 2017-12-20 芯片的封装结构及其制作方法

Country Status (1)

Country Link
CN (1) CN107958882A (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108447842A (zh) * 2018-04-28 2018-08-24 苏州晶方半导体科技股份有限公司 一种指纹芯片的封装结构以及封装方法
CN111370331A (zh) * 2018-12-26 2020-07-03 中芯集成电路（宁波）有限公司 摄像组件的封装方法
CN113540069A (zh) * 2021-07-20 2021-10-22 甬矽电子(宁波)股份有限公司 芯片叠层封装结构和芯片叠层封装方法
WO2023087323A1 (zh) * 2021-11-22 2023-05-25 华为技术有限公司 光电收发器组件及其制造方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012190894A (ja) * 2011-03-09 2012-10-04 Hitachi Chem Co Ltd 半導体素子搭載用パッケージ基板及び半導体パッケージ
CN104495741A (zh) * 2014-12-30 2015-04-08 华天科技（昆山）电子有限公司 表面传感芯片封装结构及制作方法
CN105244359A (zh) * 2015-10-28 2016-01-13 苏州晶方半导体科技股份有限公司 影像传感芯片封装结构及封装方法
CN105845643A (zh) * 2016-06-12 2016-08-10 华天科技（昆山）电子有限公司 一种嵌入硅基板芯片封装结构及其制作方法
CN106449554A (zh) * 2016-12-06 2017-02-22 苏州源戍微电子科技有限公司 带有封闭空腔的芯片嵌入式封装结构及其制作方法
CN106548927A (zh) * 2016-11-03 2017-03-29 苏州晶方半导体科技股份有限公司 指纹识别芯片的封装方法以及封装结构
CN107068629A (zh) * 2017-04-24 2017-08-18 华天科技（昆山）电子有限公司 晶圆级芯片封装结构及其制作方法
CN207651470U (zh) * 2017-12-20 2018-07-24 苏州晶方半导体科技股份有限公司 芯片的封装结构

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012190894A (ja) * 2011-03-09 2012-10-04 Hitachi Chem Co Ltd 半導体素子搭載用パッケージ基板及び半導体パッケージ
CN104495741A (zh) * 2014-12-30 2015-04-08 华天科技（昆山）电子有限公司 表面传感芯片封装结构及制作方法
CN105244359A (zh) * 2015-10-28 2016-01-13 苏州晶方半导体科技股份有限公司 影像传感芯片封装结构及封装方法
CN105845643A (zh) * 2016-06-12 2016-08-10 华天科技（昆山）电子有限公司 一种嵌入硅基板芯片封装结构及其制作方法
CN106548927A (zh) * 2016-11-03 2017-03-29 苏州晶方半导体科技股份有限公司 指纹识别芯片的封装方法以及封装结构
CN106449554A (zh) * 2016-12-06 2017-02-22 苏州源戍微电子科技有限公司 带有封闭空腔的芯片嵌入式封装结构及其制作方法
CN107068629A (zh) * 2017-04-24 2017-08-18 华天科技（昆山）电子有限公司 晶圆级芯片封装结构及其制作方法
CN207651470U (zh) * 2017-12-20 2018-07-24 苏州晶方半导体科技股份有限公司 芯片的封装结构

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108447842A (zh) * 2018-04-28 2018-08-24 苏州晶方半导体科技股份有限公司 一种指纹芯片的封装结构以及封装方法
CN111370331A (zh) * 2018-12-26 2020-07-03 中芯集成电路（宁波）有限公司 摄像组件的封装方法
CN111370331B (zh) * 2018-12-26 2023-04-18 中芯集成电路（宁波）有限公司 摄像组件的封装方法
CN113540069A (zh) * 2021-07-20 2021-10-22 甬矽电子(宁波)股份有限公司 芯片叠层封装结构和芯片叠层封装方法
CN113540069B (zh) * 2021-07-20 2024-02-02 甬矽电子(宁波)股份有限公司 芯片叠层封装结构和芯片叠层封装方法
WO2023087323A1 (zh) * 2021-11-22 2023-05-25 华为技术有限公司 光电收发器组件及其制造方法

Similar Documents

Publication Publication Date Title
TWI467732B (zh) 具有線接合至囊封表面的疊層封裝總成
JP3398721B2 (ja) 半導体パッケージ及びその製造方法
US6717248B2 (en) Semiconductor package and method for fabricating the same
JP5280014B2 (ja) 半導体装置及びその製造方法
JP3416737B2 (ja) 半導体パッケージの製造方法
CN105575913A (zh) 埋入硅基板扇出型3d封装结构
US20140312476A1 (en) No-exposed-pad ball grid array (bga) packaging structures and method for manufacturing the same
CN107958882A (zh) 芯片的封装结构及其制作方法
CN107046008A (zh) 一种指纹识别芯片的封装结构以及封装方法
JP4919103B2 (ja) ランドグリッドアレイ半導体装置パッケージ、同パッケージを含む組み立て体、および製造方法
TW201209991A (en) Stackable molded microelectronic packages with area array unit connectors
US8288189B2 (en) Package structure having MEMS element and fabrication method thereof
CN103887256B (zh) 一种高散热芯片嵌入式电磁屏蔽封装结构及其制作方法
CN104495741A (zh) 表面传感芯片封装结构及制作方法
TWI559464B (zh) 封裝模組及其基板結構
CN105845585A (zh) 一种芯片封装方法及芯片封装结构
CN206259337U (zh) 封装结构
CN207651470U (zh) 芯片的封装结构
CN204508799U (zh) 表面传感芯片封装结构
CN107863363A (zh) 芯片的封装结构及其制作方法
WO2020000179A1 (zh) 芯片封装结构及芯片封装方法
JP6290987B2 (ja) 半導体パッケージ基板及びその製造方法
CN207517687U (zh) 芯片的封装结构
CN203787410U (zh) 一种高散热芯片嵌入式电磁屏蔽封装结构
CN205488088U (zh) 埋入硅基板扇出型3d封装结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right

Effective date of registration: 20231122

Address after: Room 120, Building B, 133 Changyang Street, Suzhou Industrial Park, Suzhou Area, China (Jiangsu) Pilot Free Trade Zone, Suzhou, Jiangsu 215000

Applicant after: Suzhou Sicui Chegui Semiconductor Industry Technology Research Institute Co.,Ltd.

Address before: 215000 No.29, Tinglan lane, Suzhou Industrial Park, Jiangsu Province

Applicant before: CHINA WAFER LEVEL CSP Co.,Ltd.

TA01 Transfer of patent application right