JP4933934B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Description

本発明は、半導体センサチップを備える半導体装置に関する。
例えば、応力変化や可動部の変位で運動を検出する半導体センサチップとして、加速度センサ、角速度センサ（ジャイロスコープ）が代表的に知られている。このような半導体センサチップは、例えばシリコンマイクロマシーン技術でシリコンを３次元加工することで作製されることが知られている。
通常、半導体センサチップは、そのセンサ部（稼動部）に影響を与えないために、中空状の筐体内部に搭載され、半導体装置を構成している（例えば、特許文献１乃至３）。
上記特許文献１乃至３に代表されるように、半導体センサチップを搭載する筐体は、例えば、１）セラミックからなる部材で構成、２）半導体センサチップの出力信号を処理する信号処理用の半導体チップ、即ちシリコン基板を筐体の一部とし、これとガラス部材と組み合わせた構成としている。
しかしながら、セラミックからなる部材で構成した筐体は非常に高価である一方、シリコンとガラス部材との組み合わせのように、異種材料間の部材を接続して構成した筐体は、その膨張係数の違いから、破損しやすいといった問題があり、改善が望まれている。
そこで、本発明は、低コストで、且つ筐体の破損が抑制された半導体装置を提供することを課題とする。
上記課題は、以下の手段により解決される。即ち、
本発明の半導体装置は、半導体材料からなり一方が開口した凹部を有する凹部状とされ
、該凹部の底面に信号処理回路が設けられた第１部材と、半導体材料からなり前記第１部
材の開口を覆う平板状の第２部材と、を接合して構成された中空状の筐体と、前記第１部
材の凹部の底面に設けられた前記信号処理回路上に搭載され、前記信号処理回路と電気的
に接続された半導体センサチップと、を備え、前記第１部材の前記凹部の内周面に設けられ、前記信号処理回路に電気的に接続された端子と、該第１部材の外周面に設けられた外部端子と、を電気的に接続し、該第１部材を厚み方向に貫く貫通配線を複数備えたことを特徴とする半導体装置。
本発明の半導体装置では、半導体センサチップ及び信号処理回路が内部に搭載される中空状の筐体を、シリコンからなる第１部材とシリコンからなる第２部材とを接合した構成とすることで、セラミック材料を使用する場合に比べ低コストであり、接合不良や筐体の破損が抑制される。
本発明の半導体装置において、前記第１部材が、平板状の部材と枠状の部材とを接合して構成されることもよい。
本発明の半導体装置において、前記第１部材及び前記第２部材に配線が配設され、前記第１部材の配線と前記第２部材の配線とが、前記第１部材と前記第２部材との接合面で導電材料を介して電気的に接続されることがよい。
本発明の半導体装置において、前記導電材料の周囲が絶縁材料で封止されると共に、前記第１部材と前記第２部材との接合部が当該絶縁部材で封止されることがよい。
本発明の半導体装置において、前記筐体の周囲が封止材料により封止されることがよい。
本発明の半導体装置の製造方法は、半導体材料からなるウェハ上に、一方が開口した凹部を形成することによって凹部状の第１部材を形成する工程と、前記第１部材における前記凹部の底面に信号処理回路を形成する工程と、前記第１部材の前記凹部の底面に形成された前記信号処理回路上に、前記信号処理回路に電気的に接続された半導体センサチップを搭載する工程と、半導体材料からなる平板状の第２部材を、前記第１部材の開口を覆うように該第１部材上に重ね合わせて該第１部材と接合し、該第１の部材と該第２の部材とからなる中空状の筐体とする工程と、前記第１部材の前記凹部の内周面に設けられ、前記信号処理回路に電気的に接続された端子と、該第１部材の外周面に設けられた外部端子と、を電気的に接続し、該第１部材を厚み方向に貫く貫通配線を複数形成する工程と、を備えた半導体装置の製造方法である。
本発明の半導体装置は、半導体材料からなり一方が開口した凹部を有する凹部状とされた第１部材と、半導体材料からなり前記第１部材の開口を覆う平板状とされた第２部材であって、該第２部材の前記第１部材との対向面に信号処理回路が設けられ、該対向面に設けられ且つ該信号処理回路に電気的に接続された端子と該第２部材における該端子の設けられた側の面と反対側の面に設けられた外部端子とを電気的に接続し、該第２部材を厚み方向に貫く複数の貫通配線の設けられた第２部材と、を接合して構成された中空状の筐体と、前記第１部材の凹部の底面に搭載され、前記信号処理回路及び前記外部端子に電気的に接続された半導体センサチップと、を備えたことを特徴とする半導体装置である。
この半導体装置は、前記第１部材が、平板状の部材と枠状の部材とを接合して構成されていてもよい。
また、この半導体装置は、前記筐体の周囲が封止材料により封止されていてもよい。
本発明によれば、低コストで、且つ筐体の破損が抑制された半導体装置を提供することができる。
以下、本発明の実施形態について図面を参照しつつ説明する。なお、実質的に同一の機能を有する部材には、全図面を通して同じ符合を付与し、重複する説明は省略する場合がある。
（第１実施形態）
図１は、第１実施形態に係る半導体装置を示す概略断面図である。
第１実施形態に係る半導体装置１００は、図１に示すように、半導体センサチップ１０と、半導体センサチップ１０からの出力信号を処理する信号処理回路１２と、半導体センサチップ１０及び信号処理回路１２を内部に搭載する中空状の筐体２０と、を備えている。
半導体センサチップ１０は、例えば、加速度センサ、角速度センサ（ジャイロスコープ）、共振子（フィルタ）、リレー、等が挙げられる。これらは、例えば、シリコンマイクロマシーン技術でシリコンを３次元加工することで作製され得る。
信号処理回路１２は、半導体センサチップ１０からの出力信号を処理する回路であり、例えば、出力信号を増幅する増幅回路、感度や電圧などの温度特性を補正する温度補正回路、ノイズを除去するノイズ除去回路等が集積されて構成されている。
筐体２０は、一方が開口した凹部２６を有する凹部状の底部材２２と、当該底部材２２の開口を覆う板状の蓋部材２４とを接合して構成されている。底部材２２と蓋部材２４とは、いずれもシリコンから構成されており、例えば、陽極接合や金属接合によって接合されている。
底部材２２の凹部２６は、その底面よりも開口径が広がるように段差部２８を有している。そして、段差部２８に外部への電気的接続を図るための端子３０と、その端子３０と電気的に接続され当該段差部２８から底部材２２厚み方向に貫く貫通配線３２と、底部材２２の裏面に配され貫通配線３２と電気的に接続される外部端子３４と、が配設されている。これら貫通配線３２等は、搭載される半導体センサチップ１０の四辺に沿って所定間隔で配設されている。
底部材２２には、シリコンからなる底部材２２の底面に半導体プロセス（例えば、イオン注入、リソグラフィー、エッチング等）により集積化されて、信号処理回路１２が形成されている。加えて、底部材２２には、信号処理回路が形成された底面上に、半導体センサチップ１０が搭載されている。そして、半導体センサチップ１０及び信号処理回路１２は、それぞれワイヤ３６により貫通配線３２に接続された端子３０と電気的な接続が図られている。
次に、本実施形態に係る半導体装置１００は、例えば、次のように製造される。ここで、図２乃至図４は、第１実施形態に係る半導体装置の製造方法を示す工程図である。なお、図２及び図３は、半導体装置の斜視の工程図を示す。また、図４は、半導体装置の断面の工程図を示す。
本実施形態に係る半導体装置１００では、まず、図２（Ａ）及び図４（Ａ）に示すように、底部材用シリコンウエハ４０を準備し、これに対し、底部材２２に相当するチップを多数形成する。具体的には、例えば、シリコンマイクロマシーン技術で３次元加工を施し、底部材２２の凹部２６を多数形成する。ここで、底部材２２に貫通配線が埋め込められる貫通孔２６Ａも形成する。
次に、図２（Ｂ）及び図４（Ｂ）に示すように、各底部材２２の凹部２６底面に、半導体プロセスにより各底部材２２の底面に信号処理回路１２を形成する。続いて、各底部材２２の貫通孔２６Ａに対し、例えばメッキ法などにより貫通配線を埋め込むと共に、その両端部に接続される端子３０及び外部端子３４を形成する。そして、信号処理回路１２と貫通配線３２の一端部に設けられた端子３０とを例えばワイヤボンディングを行いワイヤ３６により電気的に接続する。
次に、図２（Ｃ）及び図４（Ｃ）に示すように、信号処理回路１２が形成された各底部材２２の底面上に半導体センサチップ１０を搭載する。そして、半導体センサチップ１０と貫通配線３２の一端部に設けられた端子３０とを例えばワイヤボンディングを行いワイヤ３６により電気的に接続する。
次に、図３（Ｄ）及び図４（Ｄ）に示すように、底部材２２の凹部２６が形成された底部材用シリコンウエハ４０に対し、当該底部材用シリコンウエハ４０と同径で蓋部材２４を構成するための蓋部材用シリコンウエハ４２を重ね合わせて、２つのシリコンウエハ同士を例えば陽極接合や金属接合により接合する。
そして、図３（Ｅ）及び図４（Ｅ）に示すように、ダイシングソー等により接合した２つのシリコンウエハを切断し、個片化を行う。
上記工程を経て、半導体装置１００が得られる。
以上説明した本実施形態に係る半導体装置１００では、半導体センサチップ１０及び信号処理回路１２が内部に搭載される中空状の筐体２０を、シリコンからなる底部材２２とシリコンからなる蓋部材２４とを接合した構成としている。このため、セラミック材料を使用する場合に比べ低コストであり、加えて、シリコン同士の接合により筐体を構成しているので、膨張係数の違いによる接合不良や筐体の破損が抑制される。また、筐体の部材間に熱による歪みが抑制されるので、半導体センサチップへの影響も抑制され、感度のよい測定が可能となる。
また、本実施形態に係る半導体装置１００では、筐体２０を構成する部材（本実施形態では底部材）がシリコンで構成していることから、当該部材に直接、信号処理回路１２を半導体プロセスにより集積化して形成している。このため、別途、信号処理回路用の半導体チップを用いる必要がなく、半導体装置自体の厚みを低減できると共にチップ搭載領域を低減でき、省スペース化が実現される。
なお、本実施形態では、筐体２０を、凹部状の底部材２２と平板状の蓋部材２４とを接合した形態について説明したが、これに限定されず、例えば、図５に示すように、筐体２０を、平板状の底部材２２と凹部状の蓋部材２４とを接合して構成した形態であってもよい。
（第２実施形態）
図６は、第２実施形態に係る半導体装置を示す概略断面図である。
第２実施形態に係る半導体装置１０２は、図６に示すように、半導体センサチップ１０と、半導体センサチップ１０からの出力信号を処理する信号処理回路１２と、半導体センサチップ１０及び信号処理回路１２を内部に搭載する中空状の筐体２０と、を備えている。
半導体センサチップ１０は、例えば、加速度センサ、角速度センサ（ジャイロスコープ）、共振子（フィルタ）、リレー、等が挙げられる。これらは、例えば、シリコンマイクロマシーン技術でシリコンを３次元加工することで作製され得る。
信号処理回路１２は、半導体センサチップ１０からの出力信号を処理する回路であり、例えば、出力信号を増幅する増幅回路、感度や電圧などの温度特性を補正する温度補正回路、ノイズを除去するノイズ除去回路等が集積されて構成されている。
筐体２０は、一方が開口した凹部２６を有する凹部状の底部材２２と、当該底部材２２の開口を覆う板状の蓋部材２４とを接合して構成されている。底部材２２と蓋部材２４とは、いずれもシリコンから構成されている。
底部材２２は、平板状部材２２Ａと枠状部材２２Ｂとを接合して構成され、凹部２６を形成している。この平板状部材２２Ａと枠状部材部材とは、例えば、陽極接合や金属接合によって接合されている。
平板状部材２２Ａには、外部への電気的な接続を図るための端子３０と、その端子３０と電気的に接続され平板状部材２２Ａの厚み方向に貫く貫通配線３２と、平板状部材２２Ａの裏面に配され貫通配線３２と電気的に接続される外部端子３４と、が配設されている。
一方、枠状部材２２Ｂには、平板状部材２２Ａの端子３０と接続され、当該端子３０から当該枠状部材２２Ｂの内壁面を経て端面（平板状部材２２Ａとの接合面とは反対側の端面）へと延在して配線３２Ａが形成されている。これら配線３２Ａ、及び貫通配線３２等は、搭載される半導体センサチップ１０の四辺に沿って所定間隔で配設されている。
そして、底部材２２の底面（平板状部材２２Ａの底面）半導体センサチップ１０が搭載されている。そして、半導体センサチップは、ワイヤ３６により貫通配線３２に接続された端子３０と電気的な接続が図られている。
底部材２２には、半導体センサチップ１０が搭載されている。そして、半導体センサチップ１０は、ワイヤ３６により貫通配線３２に接続された端子３０と電気的な接続が図られている。
蓋部材２４には、シリコンからなる構成されていることから、その面（底部材２２との対向面）に半導体プロセス（例えば、イオン注入、リソグラフィー、エッチング等）により集積化されて、信号処理回路１２が形成されている。
蓋部材２４には、形成された信号処理回路１２と電気的に接続された配線３２Ｂが信号処理回路１２から蓋部材２４の各四辺に向かって信号処理回路１２から放射状に形成されている。なお、信号処理回路１２と電気的に接続される配線は、蓋部材２４の各四辺に沿って所定間隔で配設されている。
ここで、底部材２２と蓋部材２４とは、底部材２２の枠状部材２２Ｂの端面及び蓋部材２４の縁部において、各々の配線３２Ａ、３２Ｂの端部が導電材料５０（例えばＡｕバンプ等）で電気的に接合されると共に、当該導電材料５０及び配線３２Ａ、３２Ｂの端部の周囲を絶縁材料５２（例えば絶縁ペースト）により封止されて接合されている。
そして、底部材２２及び蓋部材２４を接合して構成された筐体２０の周囲が封止材料５４により封止されている。
なお、配線３２Ａ、３２Ｂは、各部材の表面に形成した形態を説明したが、各部材に形成した孔や溝に埋め込まれてその内部に形成された形態であってもよい。
次に、本実施形態に係る半導体装置１０２は、例えば、次のように製造される。ここで、図７乃至図９は、第２実施形態に係る半導体装置の製造方法を示す工程図である。なお、図７及び図８は、半導体装置の斜視の工程図を示す。また、図９は、半導体装置の断面の工程図を示す。
本実施形態に係る半導体装置１０２では、まず、図７（Ａ）及び図９（Ａ）に示すように、平板部材用シリコンウエハ４０Ａを準備し、これに対し、底部材２２の平板状部材２２Ａに相当するチップを多数形成する。具体的には、例えば、シリコンマイクロマシーン技術で３次元加工を施し、底部材２２の平板状部材２２Ａに貫通配線３２が埋め込められる貫通孔２６Ａを形成する。
次に、図７（Ｂ）及び図９（Ｂ）に示すように、平板部材用シリコンウエハ４０Ａと同径の枠状部材用シリコンウエハ４０Ｂを準備し、これに対し、底部材２２の枠状部材２２Ｂに相当するチップを多数形成する。具体的には、例えば、シリコンマイクロマシーン技術で３次元加工を施し、底部材２２の枠状部材２２Ｂとなるための開口を形成する。そして、当該蓋部材用シリコンウエハ４２を、上記平板部材用シリコンウエハ４０Ａに重ね合わせ、例えば、陽極接合や金属接合により接合する。このように、２つのシリコンウエハを接合することで、多数の凹部２６を有する底部材２２を形成された底部材用シリコンウエハ４０を形成するする。このとき、実施形態１の図２（Ａ）及び図４（Ａ）のように単一のシリコンウエハ内に凹部及び貫通孔を形成して、図７（Ｂ）及び図９（Ｂ）までの工程に代えることとしてもよい。
次に、図７（Ｃ）及び図９（Ｃ）に示すように、底部材用シリコンウエハ４０に形成された各底部材２２の貫通孔２６Ａに対し、例えばメッキ法などにより貫通配線３２を埋め込むと共に、その両端部に接続される端子３０及び外部端子３４を形成する。加えて、各底部材２２に、平板状部材２２Ａの端子３０と接続され、当該端子３０から当該枠状部材２２Ｂの内壁面を経て端面（平板状部材２２Ａとの接合面とは反対側の端面）へと延在して配線３２Ａを形成する。ここで、配線３２Ａの端部に導電材料５０（例えばＡｕバンプ等）を形成する。
そして、各底部材２２の底面（平板状部材２２Ａの表面）に、半導体センサチップ１０と貫通配線３２の一端部に設けられた端子３０とを例えばワイヤボンディングを行いワイヤ３６により電気的に接続する。
次に、図８（Ｄ）及び図９（Ｄ）に示すように、底部材用シリコンウエハ４０と同径の蓋部材用シリコンウエハ４２を準備し、これに対し、蓋部材２４に相当するチップを多数形成し、これを上記底部材用シリコンウエハ４０と蓋部材用シリコンウエハ４２に重ね合わせて接合する。なお、蓋部材用シリコンウエハ４２には、半導体プロセスにより各蓋部材に対応して領域に信号処理回路１２を形成すると共に、例えばメッキ法等により、形成された信号処理回路１２と電気的に接続された配線３２Ｂが信号処理回路１２から蓋部材２４の各四辺に向かって信号処理回路１２から放射状に形成している。
ここで、底部材用シリコンウエハ４０と蓋部材用シリコンウエハ４２とを重ね合わせる前に、底部材用シリコンウエハ４０には、導電材料５０及び配線３２Ａの端部の周囲を覆うように絶縁材料（例えば絶縁ペースト）を塗布する。但し、導電材料５０の頂面を露出するように、絶縁材料５２を塗布する。そして、底部材用シリコンウエハ４０と蓋部材用シリコンウエハ４２とを重ね合わせて、所定温度の加熱すると共に絶縁材料を硬化させることで、底部材２２の枠状部材２２Ｂの端面及び蓋部材２４の縁部において、各々の配線３２Ａ、３２Ｂの端部が導電材料５０（例えばＡｕバンプ等）で電気的に接合されると共に、当該導電材料５０及び配線３２Ａ、３２Ｂの端部の周囲を絶縁材料（例えば絶縁ペースト）により封止して接合する。
次に、図８（Ｅ）及び図９（Ｅ）に示すように、ダイシングソー等により接合した２つのシリコンウエハを切断し、個片化を行う。その後、図示しないが、個片化した筐体２０の周囲を封止材料５４により封止する。
上記工程を経て、半導体装置１０２が得られる。
以上説明した本実施形態に係る半導体装置１０２では、底部材２２と蓋部材２４との双方形成された配線３２Ａと配線３２Ｂとを導電材料５０を介して電気的に接続されているが、底部材２２及び蓋部材２４を共にシリコン同士で構成しているので、当該部材同士の膨張係数の違いによる歪みが少なくなり、配線３２Ａと配線３２Ｂとの接続不良が抑制される。
また、本実施形態に係る半導体装置１０２では、導電材料５０の周囲を封止しつつ、底部材２２と蓋部材２４との双方形成された配線３２Ａと配線３２Ｂとを電気的に接続すると共に、当該底部材２２と蓋部材２４とを接合しているので、底部材２２と蓋部材２４との接合不良と共に、配線３２Ａと配線３２Ｂとの接続不良が抑制される。
加えて、絶縁材料５２は、導電材料５０の周囲を封止する、即ち、底部材２２と蓋部材２４との接合部を封止していることから、その筐体２０の周囲を封止材料５４により封止する際、当該封止材料５４が当該接合部から筐体２０内部へ流入することが防止され、当該封止材料５４が半導体センサチップ１０と接触することが防止される。結果、半導体センサチップ１０の動作不良が抑制される。
本実施形態に係る半導体装置１０２では、上記以外は、第１実施形態と同様であるため、説明を省略する。
なお、本実施形態では、半導体センサチップ１０の電気的な接続をワイヤ３６により実現した形態を説明したが、これに限られず、例えば、図１０に示すように、半導体センサチップ１０の底面にバンプ１０Ａ（例えばＡｕバンプ等）を介して電気的に接続を図る形態であってもよい。また、本実施形態では、半導体センサチップ１０を底部材２２の底面に搭載した形態を説明したが、これに限られず、図１１に示すように、蓋部材２４の表面に搭載した形態であってもよい。なお、図１１に示す形態でも、半導体センサチップ１０の底面にバンプ１０Ａ（例えばＡｕバンプ等）を介して電気的に接続を図っている。
また、本実施形態では、筐体２０の底部材２２及び蓋部材２４をシリコンによって構成した形態を説明したが、これに限られず、その他半導体材料も適用され得る。
ここで、上記何れの実施の形態においても、限定的に解釈されるものではなく、本発明の要件を満足する範囲内で実現可能であることは、言うまでもない。
第１実施形態に係る半導体装置を示す概略断面図である。 第１実施形態に係る半導体装置の製造方法を示す工程図である。 第１実施形態に係る半導体装置の製造方法を示す工程図である 第１実施形態に係る半導体装置の製造方法を示す工程図である 第１実施形態に係る他の半導体装置を示す概略断面図である。 第２実施形態に係る半導体装置を示す概略断面図である。 第２実施形態に係る半導体装置の製造方法を示す工程図である。 第２実施形態に係る半導体装置の製造方法を示す工程図である。 第２実施形態に係る半導体装置の製造方法を示す工程図である。 第２実施形態に係る他の半導体装置を示す概略断面図である。 第２実施形態に係る他の半導体装置を示す概略断面図である。
符号の説明
１０ 半導体センサチップ
１０Ａ バンプ
１２ 信号処理回路
２０ 筐体
２２ 底部材
２２Ａ 平板状部材
２２Ｂ 枠状部材
２４ 蓋部材
２６ 凹部
２６Ａ 貫通孔
２８ 段差部
３０ 端子
３２ 貫通配線
３２Ａ、３２Ｂ配線
３４ 外部端子
３６ ワイヤ
４０ 底部材用シリコンウエハ
４０Ａ 平板部材用シリコンウエハ
４０Ｂ 枠状部材用シリコンウエハ
４２ 蓋部材用シリコンウエハ
５０ 導電材料
５２ 絶縁材料
５４ 封止材料
１００、１０２半導体装置

Claims (7)

  1. 半導体材料からなり一方が開口した凹部を有する凹部状とされ、該凹部の底面に信号処理回路が設けられた第１部材と、半導体材料からなり前記第１部材の開口を覆う平板状の第２部材と、を接合して構成された中空状の筐体と、
    前記第１部材の凹部の底面に設けられた前記信号処理回路上に搭載され、前記信号処理回路と電気的に接続された半導体センサチップと、
    を備え、
    前記第１部材の前記凹部の内周面に設けられ、前記信号処理回路に電気的に接続された端子と、該第１部材の外周面に設けられた外部端子と、を電気的に接続し、該第１部材を厚み方向に貫く貫通配線を複数備えたことを特徴とする半導体装置。
  2. 前記第１部材が、平板状の部材と枠状の部材とを接合して構成されたことを特徴とする請求項１に記載の半導体装置。
  3. 前記筐体の周囲が封止材料により封止されたことを特徴とする請求項１または請求項２に記載の半導体装置。
  4. 半導体材料からなるウェハ上に、一方が開口した凹部を形成することによって凹部状の第１部材を形成する工程と、
    前記第１部材における前記凹部の底面に信号処理回路を形成する工程と、
    前記第１部材の前記凹部の底面に形成された前記信号処理回路上に、前記信号処理回路に電気的に接続された半導体センサチップを搭載する工程と、
    半導体材料からなる平板状の第２部材を、前記第１部材の開口を覆うように該第１部材上に重ね合わせて該第１部材と接合し、該第１の部材と該第２の部材とからなる中空状の筐体とする工程と、
    前記第１部材の前記凹部の内周面に設けられ、前記信号処理回路に電気的に接続された端子と、該第１部材の外周面に設けられた外部端子と、を電気的に接続し、該第１部材を厚み方向に貫く貫通配線を複数形成する工程と、
    を備えた半導体装置の製造方法。
  5. 半導体材料からなり一方が開口した凹部を有する凹部状とされた第１部材と、
    半導体材料からなり前記第１部材の開口を覆う平板状とされた第２部材であって、該第２部材の前記第１部材との対向面に信号処理回路が設けられ、該対向面に設けられ且つ該信号処理回路に電気的に接続された端子と該第２部材における該端子の設けられた側の面と反対側の面に設けられた外部端子とを電気的に接続し、該第２部材を厚み方向に貫く複数の貫通配線の設けられた第２部材と、
    を接合して構成された中空状の筐体と、
    前記第２部材上に設けられた前記信号処理回路上に搭載され、前記信号処理回路及び前記外部端子に電気的に接続された半導体センサチップと、
    を備えたことを特徴とする半導体装置。
  6. 前記第１部材が、平板状の部材と枠状の部材とを接合して構成されたことを特徴とする請求項５に記載の半導体装置。
  7. 前記筐体の周囲が封止材料により封止されたことを特徴とする請求項５又は請求項６に記載の半導体装置。
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