JP4731511B2

JP4731511B2 - クロック・データ再生方法および回路

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Publication number: JP4731511B2
Application number: JP2007061298A
Authority: JP
Inventors: 祐輔大友; 純寺田; 桂路岸根; 和好西村
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2007-03-12
Filing date: 2007-03-12
Publication date: 2011-07-27
Anticipated expiration: 2027-03-12
Also published as: CN101606349B; JP2008227786A; CN101606349A

Description

本発明は、波形の乱れた入力データからクロックを再生して、そのクロックにより入力データを識別するクロック・データ再生方法および回路に係り、特に、入力データのデューティを補正してデータを識別するクロック・データ再生方法および回路に関するものである。

図８に従来のクロック・データ再生回路を、図９にその詳細を、それぞれ示す（例えば、非特許文献１参照）。従来のクロック・データ再生回路は、クロック再生回路１００とデータ識別回路２００からなる。例えば、図９に示すごとく、クロック再生回路１００は、バッファ１１１、遅延回路１１２、ナンド回路１１３からなるゲーティング回路１１０と、インバータ１２１，１２２、ナンド回路１２３からなるゲーテッドＶＣＯ回路とで構成される。ゲーティング回路１１０は入力データの立ち上がりエッジを検出し、ゲーテッドＶＣＯ１２０はその立ち上がりエッジに位相同期した再生クロックを生成する。また、データ識別回路２００は、Ｄ型フリップフロップ回路で構成される。

図１０（ａ），（ｂ）に従来のクロック・データ再生回路の動作を示す。図１０（ａ）は、入力データのデューティが１００％の場合であり、従来のクロック・データ再生回路が正常に動作する場合を示す。ゲーティング回路１１０が、入力データの立ち上がりエッジで幅1/2ＵＩのパルスを発生し（図１０では非表示）、ゲーテッドＶＣＯ回路１２０のナンド回路１２３に入力することで、再生クロックの位相を入力データの位相に一致させる。結果として、入力データの立ち上がりと、立ち上がり時間が一致した再生クロックが、クロック再生回路１００から出力される。データ識別回路２００では、フリップフロップ回路のＤ入力に入力データが入力し、ＣＫ入力に再生クロックが入力する。再生クロックは入力データと位相が一致しているため、再生クロックの立ち下がりエッジを起点として波形整形され、再生された出力データがＱ出力から得られる。
M.Nogawa,et.al.,"A lOGb/s Burst-Mode CDR IC in 0.13um CMOS",ISSCC 2005 Dig.Tech.Papers,PP.228-229,Figure 12.5.4.

図１０（ｂ）は、入力データのデューティが１００％より極めて小さい、すなわち入力データ信号のＨの時間幅が１ＵＩの約半分以下のときを示している。この場合も、ゲーティング回路１１０とゲーテッドＶＣＯ回路１２０は動作し、再生クロックが出力される。

しかし、データ識別回路２００としてのフリップフロップ回路では、データ列がＬ，Ｈ，Ｌのような場合のＨに注目すると、再生クロックの立ち下がりの時間には、データがすでにＬに落ちてしまい、誤ったデータ列Ｌ，Ｌ，Ｌが出力される。

ここでは、デューティが小さい場合の例を図示したが、デューティが１００％より極めて大きくなった場合も誤ったデータが出力される。すなわち、データ識別回路２００としてのフリップフロップ回路では、データ列がＨ，Ｌ，Ｈのように単独にＬがあるときには、クロックの立ち下がりの時間に、まだ前のＨデータが残留し、誤ったデータＨ，Ｈ，Ｈを出力する。

このように、入力データのデューティが１００％から大きく異なる場合には、誤ったデータを出力する問題があった。

本発明の目的は、入力データのデューティが１００％より大きくずれている場合であっても、正常な識別動作が行われるようにしたクロック・データ再生方法および回路を提供することである。

上記目的を達成するために、請求項１にかかる発明のクロック・データ再生方法は、入力データのエッジタイミングに同期した再生クロックを生成し、該再生クロックによって前記入力データのデータ識別を行うクロック・データ再生方法において、補正信号のレベルに応じて前記入力データのデューティを補正した補正データを得、該補正データのデューティを前記再生クロックにより検出して前記補正信号を生成し、前記補正データに基づき前記再生クロックの生成および前記データ識別を行うことを特徴とする。
請求項２にかかる発明のクロック・データ再生回路は、入力データを入力してそのエッジタイミングに同期した再生クロックを生成するクロック再生回路と、前記入力データを入力し前記再生クロックによって前記入力データのデータ識別を行うデータ識別回路とを備えたクロック・データ再生回路において、補正信号のレベルに応じて前記入力データのデューティを補正した補正データを出力するデータデューティ補正回路と、前記補正データのデューティを前記再生クロックにより検出して前記補正信号を生成するデータデューティ検出回路とを有し、前記補正データを前記入力データに代えて前記クロック再生回路および前記データ識別回路に入力させることを特徴とする。
請求項３にかかる発明は、請求項２に記載のクロック・データ再生回路において、前記データデューティ補正回路は、前記データデューティ検出回路から出力する前記補正信号のデジタル値に応じて前記入力データのデューティを補正することを特徴とする。
請求項４にかかる発明は、請求項２又は３に記載のクロック・データ再生回路において、前記クロック再生回路を、前記補正データのエッジを検出するゲーティング回路と、該ゲーティング回路から出力されるエッジ検出信号によって同期が取られた再生クロックを生成するゲーテッドＶＣＯ回路で構成したことを特徴とする。
請求項５にかかる発明は、請求項２、３又は４に記載のクロック・データ再生回路において、前記データデューティ検出回路を、フリップフロップ回路とローパスフィルタで構成し、前記フリップフロップ回路のＤ入力に前記再生クロックを入力し、前記フリップフロップ回路のＣＫ入力に前記補正データの反転信号を入力し、前記フリップフロップ回路のＱ出力を前記ローパスフィルタの入力とし、該ローパスフィルタの出力を前記補正信号とすることを特徴とする。

本発明によれば、入力データのデューティが１００％より大きくずれている場合でも正常な識別動作が可能となる。すなわち、入力データのデューティが１００％より大きく異なっている場合、その差異が時間的に固定的であれ、変動する場合であれ、デューティの１００％からの差異に応じて変化させたデューティ補正量を示す補正信号を得ることができ、この補正信号に応じて、入力データのデューティ補正を行うことで、正常な識別動作が可能となる。また、入力データのデューティの検出を、データのＨとＬの平均値ではなく、データの（立ち下がり）エッジと再生クロックとの時間位置の比較で行うことにより、データの連続符号長に依存せずに、デューティ補正が完了する時間を決定できる。結果として、同一符号の連続ビットが長く続くデータに対しても、入力データのデューティ補正を高速に実現することができる。さらに、補正信号をデジタル化することにより、トランジスタ等のデバイスのバラツキに大きく依存せず、また、補正信号に到来するノイズに対してトレラントに、デューティ補正を行うことが可能となり、安定な識別動作を達成できる。

＜第１の実施例＞
図１に、本発明のクロック・データ再生回路の第１の実施例を示す。クロック再生回路１００およびデータ識別回路２００は、図９で説明した従来と同じ回路で構成する。３００はデータデューティ検出回路、４００はデータデューティ補正回路である。

データデューティ検出回路３００は、図３に示すように、Ｄ型フリップフロップ回路３０１とローパスフィルタ３０２で構成する。データデューティ検出回路３００は、フリップフロップ回路３０１のＤ入力に再生クロックを入力し、ＣＫ入力に補正データの反転信号を入力する。Ｑ出力には、ローパスフィルタ３０２を接続し、ローパスフィルタ３０２の出力がデータデューティ検出回路３００の出力となる。

データデューティ補正回路４００は、図５に示すように、ドライバ４０１、容量４０２、閾値回路４０２で構成する。入力データをドライバ４０１の入力に接続し、ドライバ４０１の出力に容量４０２と閾値回路４０３の入力を接続する。容量４０２の他端は、例えばＧＮＤに接続する。閾値回路４０３は入力データの積分値を補正信号で閾値判定して出力し、これが、データデューティ補正回路４００の出力となる。

図４（ａ）から（ｃ）を用いて、図３のデータデューティ検出回路３００の動作を説明する。図４（ａ）は、補正データがすでにデューティ１００％に近づいている場合である。再生クロックは、補正データと位相が合っているため、補正データ（反転）が立ち下がる時間と再生クロックが立ち上がる時間はほぼ一致している。ここで、デューティが１００％であれば、補正データ（反転）の立ち上がりは、データの任意の立ち上がり時間点から、１ＵＩの自然倍数の時間点に現れる。このことは、補正データ（反転）が立ち上がる時間も、再生クロックが立ち上がる時間にほぼ一致することを示す。したがって、フリップフロップ回路３０１は再生クロックのわずかな揺れに応じて、補正データ（反転）の立ち上がりエッジで、フリップフロップ回路３０１の出力ＱにＨまたはＬを出力する。データデューティ検出回路３００の出力である補正信号は、フリップフロップ回路３０１の出力をローパスフィルタ３０２で時間平均したものである。平均する時間が長い場合は、その平均値はＨとＬの中間値を示し、データデューティが１００％に近いことを補正信号として表示する。

一方、図４（ｂ）に示すように、補正データのデューティが１００％より小さい場合には、再生クロックがＬである時間に補正データ（反転）の立ち上がりエッジが位置する確率が高まる。フリップフロップ回路３０１の出力はＬになる確率が高まり、ローパスフィルタ３０２で時間平均した結果の電圧レベルはＬに近づき、データデューティが１００％より小さいことを補正信号として表示する。

また、図４（ｃ）に示すように、補正データのデューティが１００％より大きい場合には、再生クロックがＨである時間に補正データ（反転）の立ち上がりエッジが位置する確率が高まる。フリップフロップ回路３０１の出力はＨになる確率が高まり、ローパスフィルタ３０２で時間平均した結果の電圧レベルはＨに近づき、データデューティが１００％より大きいことを補正信号として表示する。

以上、図３に示したデータデューティ検出回路３００は、補正データのデューティの１００％からのズレ量に応じて、データデューティが１００％より小さい場合には、中心電圧レベルより低い電圧レベルの補正信号を出力し、データデューティが１００％より大きい場合には、中心電圧レベルより高い電圧レベルの補正信号を出力する。

次に、図６を用いて、図５のデータデューティ補正回路４００の動作を説明する。データデューティ補正回路４００では、ドライバ４０１の出力に接続された容量４０２により、ドライバ４０１の出力であるデータ１は、入力データの立ち上がりと立ち下がり時間が延伸される。次段の閾値回路４０３は、補正信号の電圧レベルを閾値として、入力データの電圧が閾値を越えると、出力端子にＨを出力し、入力データの電圧が閾値を下回ると、出力端子にＬを出力する既存の回路である。

入力データの立ち上がり、立ち下がり時間を延伸したデータ１に対し、入力データとしてデューティが１００％の信号が入力した時、出力データのデューティが１００％となる補正信号の電圧レベルを補正信号の中心電圧に設定する。補正信号が中心電位より低くなると、データデューティ補正回路４００は、入力データよりデューティの大きい信号を補正データとして出力する。また、補正信号が中心電位より高くなると、データデューティ補正回路４００は、入力データよりデューティの小さい信号を補正データとして出力する。以上、データデューティ補正回路４００は、補正信号のレベルに応じて入力データのデューティを補正して補正データとして出力する。

データデューティ検出回路３００の出力である補正信号を、データデューティ補正回路４００の閾値として使用し、データデューティ補正回路４００の出力である補正データをデータデューティ検出回路３００の入力として使用することにより、図２（ａ）に示すように、入力データのデューティが１００％の時には、補正信号は中心電位に止まり、入力データがそのまま補正データとして出力される。クロック・データ再生回路は、従来例同様に正常に動作する。

一方、図２（ｂ）に示すように、入力データのデューティが１００％より極めて小さい場合では、補正信号が中心電位より低い電位に移動し、入力データのデューティが増されて補正データとして出力される。クロック・データ再生回路は、従来例と異なり、正常なデータを出力する。図２では特に図示していないが、入力データのデューティが１００％より極めて大きい場合では、補正信号が中心電位より高い電位に移動し、入力データのデューティが減じられて補正データとして出力される。クロック・データ再生回路は、従来例と異なり、正常なデータを出力する。

ここで、第１の実施例のデータデューティ補正に要する時間について言及する。第１の実施例では、従来の増幅回路等（例）で行われているような、入力データそのものの平均値をとり、Ｈの時間とＬの時間に見合った補正信号を使用していない。その理由は、この従来方法では、補正信号の電位変動が、入力データの同一符号の連続ビット長に大きく依存するためである。（つまり、連続ビット長が長くなるほど、平均する時間を長く設定しないと、補正信号の電圧レベルが連続信号の終わりまでに大きく変動して、デューティも大きく変動してしまうためである。）

これに対し、第１の実施例では、補正データと再生クロックの立ち上がり時間が一致していることを利用して、データデューティ検出回路３００において、データの遷移があった場合のみ、データの立ち下がりエッジの時間と再生クロックの立ち上がりエッジの時間の関係から入力データのデューティを検出している。このことにより、入力データの同一符号の連続ビット長に依存せずに（データデューティ検出回路３００のローパスフィルタ３０２の出力の平均値の変動のみに注目して）、データデューティ補正時間を決定することができる設計自由度を持つ。結果として、同一符号の連続ビットが長く続く入力データに対しても、デューティ補正を高速に行うことができる。

第１の実施例の特徴をまとめれば次の通りである。まず、入力データのデューティが１００％より大きくずれている場合でも正常な識別動作を可能とする。すなわち、入力データのデューティが１００％より大きく異なっている場合、その差異が時間的に固定的であれ、変動する場合であれ、データデューティ検出回路３００内のローパスフィルタ３０２の設計範囲内でデューティの１００％からの差異に応じて変化させたデューティ補正量を得ることができ、このデューティ補正量を示す補正信号に応じて、データデューティ補正回路４００で入力データのデューティ補正を行うことで、正常な識別動作を可能とする。次に、入力データのデューティの検出を、データのＨとＬの平均値ではなく、データの（立ち下がり）エッジと再生クロックとの時間位置の比較で行っているため、データの連続符号長に依存せずに、デューティ補正が完了する時間を決定できる。結果として、同一符号の連続ビットが長く続くデータに対しても、入力データのデューティ補正を高速に実現することができる。

＜第２の実施例＞
本発明の第２の実施例を図７を用いて説明する。第１の実施例と異なる点は、データデューティ検出回路３００の出力を、デジタル信号としてデータデューティ補正回路４００にフィードバックすることである。図３に示したデータデューティ検出回路３００の出力は、デューティ１００％近傍を示す中間値と、デューティが減少していることを示すＬと、デューティが増加していることを示すＨとに分けられる。

そこで、図７に示したごとく、データデューティ検出回路３００の出力にアナログ／デジタル変換回路５００を付加して、デューティの補正が不要な場合を２ビットのデジタル信号ＬＨ、デューティを増加させる必要がある場合をＬＬ、デューティを減少させる必要がある場合をＨＨで表わす。データデューティ補正回路４００の前段にはデジタル／アナログ変換回路６００が付加され、この２ビットに応じてアナログ信号が生成され、データデューティ補正回路４００に閾値として入力する。このようにすることで、デューティを大まかではあるが、データ識別部２００で誤らない程度に補正することができる。また、アナログ／デジタル変換とデジタル／アナログ変換のデジタルビット数を、上記の２ビットから、より多くのビットに変換精度を増すことで、デューティ補正の精度を向上させることができる。

第２の実施例では、補正信号をデジタル化することにより、トランジスタ等のデバイスのバラツキに大きく依存せず、また、補正信号に到来するノイズに対してトレラントに、デューティ補正を行うことが可能となり、安定に識別動作を達成できる。

本発明の第１の実施例のクロック・データ再生回路のブロック図である。 (a)は入力データのデューティが１００％のときの図１のクロック・データ再生回路の動作波形図、(b)は入力データが１００％より極めて小さいときの動作波形図である。図１のクロック・データ再生回路のデータデューティ検出回路の構成を示すブロック図である。 (a)は補正データが１００％に近い場合の図３のデータデューティ検出回路の動作波形図、(b)は補正データが１００％より小さい場合の動作波形図、(c)は補正データが１００％より大きい場合の動作波形図である。図１のクロック・データ再生回路のデータデューティ補正回路の構成を示すブロックである。図５のデータデューティ補正回路の動作波形図である。本発明の第２の実施例のクロック・データ再生回路のブロック図である。従来のクロック・データ再生回路のブロック図である。図８のクロック・データ再生回路の詳細なブロック図である。 (a)は入力データのデューティが１００％のときの図９のクロック・データ再生回路の動作波形図、(b)は入力データが１００％より極めて小さいときの動作波形図である。

符号の説明

１００：クロック再生回路、１１０：ゲーティング回路、１１１：バッファ、１１２：遅延回路、１１３：ナンド回路、１２０：ゲーテッドＶＣＯ、１２１，１２２：インバータ、１２３：ナンド回路
２００：データ識別回路
３００：データデューティ検出回路、３０１：フリップフロップ回路、３０２：ローパスフィルタ
４００：データデューティ補正回路、４０１：ドライバ、４０２：容量、４０３：閾値回路
５００：アナログ／デジタル変換回路
６００：デジタル／アナログ変換回路

Claims

入力データのエッジタイミングに同期した再生クロックを生成し、該再生クロックによって前記入力データのデータ識別を行うクロック・データ再生方法において、
補正信号のレベルに応じて前記入力データのデューティを補正した補正データを得、該補正データのデューティを前記再生クロックにより検出して前記補正信号を生成し、前記補正データに基づき前記再生クロックの生成および前記データ識別を行うことを特徴とするクロック・データ再生方法。
入力データを入力してそのエッジタイミングに同期した再生クロックを生成するクロック再生回路と、前記入力データを入力し前記再生クロックによって前記入力データのデータ識別を行うデータ識別回路とを備えたクロック・データ再生回路において、
補正信号のレベルに応じて前記入力データのデューティを補正した補正データを出力するデータデューティ補正回路と、前記補正データのデューティを前記再生クロックにより検出して前記補正信号を生成するデータデューティ検出回路とを有し、前記補正データを前記入力データに代えて前記クロック再生回路および前記データ識別回路に入力させることを特徴とするクロック・データ再生回路。
請求項２に記載のクロック・データ再生回路において、
前記データデューティ補正回路は、前記データデューティ検出回路から出力する前記補正信号のデジタル値に応じて前記入力データのデューティを補正することを特徴とするクロック・データ再生回路。
請求項２又は３に記載のクロック・データ再生回路において、
前記クロック再生回路を、前記補正データのエッジを検出するゲーティング回路と、該ゲーティング回路から出力されるエッジ検出信号によって同期が取られた再生クロックを生成するゲーテッドＶＣＯ回路で構成したことを特徴とするクロック・データ再生回路。
請求項２、３又は４に記載のクロック・データ再生回路において、
前記データデューティ検出回路を、フリップフロップ回路とローパスフィルタで構成し、前記フリップフロップ回路のＤ入力に前記再生クロックを入力し、前記フリップフロップ回路のＣＫ入力に前記補正データの反転信号を入力し、前記フリップフロップ回路のＱ出力を前記ローパスフィルタの入力とし、該ローパスフィルタの出力を前記補正信号とすることを特徴とするクロック・データ再生回路。