JPH0923247A - 信号スライス回路 - Google Patents
信号スライス回路Info
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- JPH0923247A JPH0923247A JP16901595A JP16901595A JPH0923247A JP H0923247 A JPH0923247 A JP H0923247A JP 16901595 A JP16901595 A JP 16901595A JP 16901595 A JP16901595 A JP 16901595A JP H0923247 A JPH0923247 A JP H0923247A
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- signal
- circuit
- time constant
- slice level
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Abstract
(57)【要約】
【課題】 受信信号の変動に対して信号スライスレベル
を急速に追従させることのできる信号スライス回路を提
供すること。 【解決手段】 抵抗R1とコンデンサCで成る積分回路
の抵抗R1と並列に、抵抗R2とスイッチS1の直列回
路を接続し、この積分回路に情報信号が重畳された矩形
波信号を供給してスライスレベル信号を作り、差動増幅
器102によって受信信号からスライスレベル信号を減
じた情報信号を得るとともに、この情報信号に基いて積
分回路時定数切換信号を作り、上記スイッチS1のオン
・オフ制御信号として帰還するように構成する。動作開
始時、及び動作中信号にレベル変動があった時、スイッ
チS1をオンして時定数を小さくし、スライスレベルを
急速に修正し、修正後はスイッチS1をオフして時定数
を大きくしてレベルの安定化をはかる。
を急速に追従させることのできる信号スライス回路を提
供すること。 【解決手段】 抵抗R1とコンデンサCで成る積分回路
の抵抗R1と並列に、抵抗R2とスイッチS1の直列回
路を接続し、この積分回路に情報信号が重畳された矩形
波信号を供給してスライスレベル信号を作り、差動増幅
器102によって受信信号からスライスレベル信号を減
じた情報信号を得るとともに、この情報信号に基いて積
分回路時定数切換信号を作り、上記スイッチS1のオン
・オフ制御信号として帰還するように構成する。動作開
始時、及び動作中信号にレベル変動があった時、スイッ
チS1をオンして時定数を小さくし、スライスレベルを
急速に修正し、修正後はスイッチS1をオフして時定数
を大きくしてレベルの安定化をはかる。
Description
【0001】
【発明の属する技術分野】本発明は、信号スライス回路
に関し、更に詳しく言えば、信号のスライスレベルを生
成するための積分回路の時定数切換制御に関する。
に関し、更に詳しく言えば、信号のスライスレベルを生
成するための積分回路の時定数切換制御に関する。
【0002】
【従来の技術】まず、図4を参照して本発明が適用され
る時分割方向制御伝送方式における送受信装置の概略を
説明する。ユーザーからの送話信号はCODEC(変復
調回路)415を通してディジタルPLLフレームコン
トローラ413に送られ、そこから送信フレームにおい
て送信側のI/Q変調器414、直交変調器410、ア
ップコンバータ408、バンドパスフィルタ406、プ
リアンプ404を通って、送信側に切換られたスイッチ
402を経てアンテナ401から送信される。
る時分割方向制御伝送方式における送受信装置の概略を
説明する。ユーザーからの送話信号はCODEC(変復
調回路)415を通してディジタルPLLフレームコン
トローラ413に送られ、そこから送信フレームにおい
て送信側のI/Q変調器414、直交変調器410、ア
ップコンバータ408、バンドパスフィルタ406、プ
リアンプ404を通って、送信側に切換られたスイッチ
402を経てアンテナ401から送信される。
【0003】アンテナ401で受信した相手側からの信
号は、受信フレームにおいて受信側に切換られたスイッ
チ402を通って受信側の回路を形成するローカルアン
プLA403、ローパスフィルタ405、ダウンコンバ
ータ407、スライサ409を経てディジタルPLLフ
レームコントローラ413に至り、そこから更に変復調
回路415に送られて、そこで復調されて受話信号を出
力する。
号は、受信フレームにおいて受信側に切換られたスイッ
チ402を通って受信側の回路を形成するローカルアン
プLA403、ローパスフィルタ405、ダウンコンバ
ータ407、スライサ409を経てディジタルPLLフ
レームコントローラ413に至り、そこから更に変復調
回路415に送られて、そこで復調されて受話信号を出
力する。
【0004】ここで、送信と受信は図3を参照して後述
するとおり、送信期間と受信期間が交互に入れ替わり、
受信側についてみれば、図3の(a)に示すように受信
期間と無信号期間の繰り返しになっており、この無信号
期間に送信信号が送られる。
するとおり、送信期間と受信期間が交互に入れ替わり、
受信側についてみれば、図3の(a)に示すように受信
期間と無信号期間の繰り返しになっており、この無信号
期間に送信信号が送られる。
【0005】従来、上述の時分割方向制御伝送方式にお
いて、受信の開始時に、相手側から送られてくる信号を
受信するが、まだ同期がとれていない状態で、受信信号
を所定の時定数を持つ積分回路に導いてスライスレベル
信号を作り、このスライスレベル信号を基にしてスライ
スされた受信信号を得、同期を確立させた後、時定数を
切り換えるようになっていた。
いて、受信の開始時に、相手側から送られてくる信号を
受信するが、まだ同期がとれていない状態で、受信信号
を所定の時定数を持つ積分回路に導いてスライスレベル
信号を作り、このスライスレベル信号を基にしてスライ
スされた受信信号を得、同期を確立させた後、時定数を
切り換えるようになっていた。
【0006】
【発明が解決しようとする課題】ところで、受信信号か
ら同期をとるためのチャンネルマーカを受信するために
は、スライスレベル用としてある程度の大きな時定数を
持つ積分回路を使う必要がある。
ら同期をとるためのチャンネルマーカを受信するために
は、スライスレベル用としてある程度の大きな時定数を
持つ積分回路を使う必要がある。
【0007】図3を参照して、この様子を説明すると、
受信される信号は同図の(a)に図示するとおり受信と
無信号の繰り返しとなっており、受信信号の一部を拡大
して図示すると同図(b)のようになっている。
受信される信号は同図の(a)に図示するとおり受信と
無信号の繰り返しとなっており、受信信号の一部を拡大
して図示すると同図(b)のようになっている。
【0008】受信信号は、受信期間に矩形波に載った状
態になっており、この信号波形から受信情報信号を取り
出すため、この信号を積分回路に導き、同図に点線で示
すようなスライスレベル信号を作り、これを基にして受
信信号をスライスして、同図(d)に図示するとおりの
ディジタル信号を得ている。
態になっており、この信号波形から受信情報信号を取り
出すため、この信号を積分回路に導き、同図に点線で示
すようなスライスレベル信号を作り、これを基にして受
信信号をスライスして、同図(d)に図示するとおりの
ディジタル信号を得ている。
【0009】スライスレベルを安定させるためには、積
分回路の時定数を大きくして図3(b)にBで示すよう
なスライスレベルを作るが、同図から明らかな通り、レ
ベルが一定になるまでに時間がかかり、それだけ信号検
出に要する時間が遅れる。
分回路の時定数を大きくして図3(b)にBで示すよう
なスライスレベルを作るが、同図から明らかな通り、レ
ベルが一定になるまでに時間がかかり、それだけ信号検
出に要する時間が遅れる。
【0010】このため、受信信号に含まれているチャン
ネルマーカの符号パターン(「1」と「0」の組み合わ
せにより形成されるパターン)の先頭部分に対してはス
ライスレベルの追従性が悪くなり、クロック再生のため
に充分な符号パターンを検出できない可能性があった。
ネルマーカの符号パターン(「1」と「0」の組み合わ
せにより形成されるパターン)の先頭部分に対してはス
ライスレベルの追従性が悪くなり、クロック再生のため
に充分な符号パターンを検出できない可能性があった。
【0011】また、ダイオード回路により、スライスレ
ベルを作る方式の場合には、ダイオードの温度特性等に
より、エラー発生率が高くなることがある。
ベルを作る方式の場合には、ダイオードの温度特性等に
より、エラー発生率が高くなることがある。
【0012】また、上記受信区間において、「1」また
は「0」が長期間に渡り連続すると、即ち「11111
‥‥‥」のように「1」が連続するとスライスレベルが
「1」の方向へ動くため、その後の受信情報信号のデュ
ーティ比が悪くなることがある。
は「0」が長期間に渡り連続すると、即ち「11111
‥‥‥」のように「1」が連続するとスライスレベルが
「1」の方向へ動くため、その後の受信情報信号のデュ
ーティ比が悪くなることがある。
【0013】
【課題を解決するための手段】上述の課題を解決するた
めに本発明に依れば、情報信号が重畳された矩形波をス
ライスして情報信号を取り出すための信号スライス回路
であって、上記情報信号が重畳された矩形波を積分して
スライスレベル信号を生成する積分回路と、上記情報信
号が重畳された矩形波から上記スライスレベル信号を減
算して上記情報信号を出力する減算回路と、上記情報信
号の符号パターンを検出して、上記積分回路に時定数切
換信号を帰還する時定数切換信号発生回路とを備えた信
号スライス回路を提供する。
めに本発明に依れば、情報信号が重畳された矩形波をス
ライスして情報信号を取り出すための信号スライス回路
であって、上記情報信号が重畳された矩形波を積分して
スライスレベル信号を生成する積分回路と、上記情報信
号が重畳された矩形波から上記スライスレベル信号を減
算して上記情報信号を出力する減算回路と、上記情報信
号の符号パターンを検出して、上記積分回路に時定数切
換信号を帰還する時定数切換信号発生回路とを備えた信
号スライス回路を提供する。
【0014】この信号スライス回路を、例えば、時分割
方向制御伝送方式における送受信装置に適用した場合に
は、その送受信装置が受信開始した初期の状態におい
て、上記積分回路の時定数が小さくなるように設定して
おき、同期確立前の連続受信信号区間において、一定数
の「1」「0」符号パターンを検出した時点以降は時定
数が大きくなるように時定数を切り換えるようにする。
方向制御伝送方式における送受信装置に適用した場合に
は、その送受信装置が受信開始した初期の状態におい
て、上記積分回路の時定数が小さくなるように設定して
おき、同期確立前の連続受信信号区間において、一定数
の「1」「0」符号パターンを検出した時点以降は時定
数が大きくなるように時定数を切り換えるようにする。
【0015】また上述の送受信装置において、取り出さ
れた情報信号のデューティ比が50%よりも大幅にずれ
た波形を一定数連続して検出した時にはこれを判定し
て、上記積分回路の時定数を、一瞬小さくして、スライ
スレベルを急速に修正して、デューティ比の良い情報信
号が受信できるようにする。
れた情報信号のデューティ比が50%よりも大幅にずれ
た波形を一定数連続して検出した時にはこれを判定し
て、上記積分回路の時定数を、一瞬小さくして、スライ
スレベルを急速に修正して、デューティ比の良い情報信
号が受信できるようにする。
【0016】本発明の信号スライス回路に依れば、信号
受信開始時等のスライスレベル信号の立ち上がり時には
積分回路の時定数を小さくすることにより急速に立ち上
がらせ、立ち上がった後は時定数を大きくしてレベルの
安定をはかっているので、受信信号の検出が早く正確に
できる。
受信開始時等のスライスレベル信号の立ち上がり時には
積分回路の時定数を小さくすることにより急速に立ち上
がらせ、立ち上がった後は時定数を大きくしてレベルの
安定をはかっているので、受信信号の検出が早く正確に
できる。
【0017】又、信号受信中に、スライスレベルが中心
からずれた時、積分回路の時定数を一瞬小さくすること
により、急速にスライスレベルの修正を行い、その後は
再び時定数を大きくすることにより受信信号の検出を正
確に行うことができる。
からずれた時、積分回路の時定数を一瞬小さくすること
により、急速にスライスレベルの修正を行い、その後は
再び時定数を大きくすることにより受信信号の検出を正
確に行うことができる。
【0018】
【発明の実施の形態】次に図1〜図3を参照して、本発
明のスライス回路の実施例の説明をする。図1におい
て、端子101に入力される信号は送受信装置によって
受信された受信信号として説明することとし、この受信
信号の一部は抵抗R1,R2とコンデンサCで構成され
る積分回路に供給され、積分し平均化されたスライスレ
ベル信号を作り、減算回路を構成する差動増幅器102
の反転入力に印加する。
明のスライス回路の実施例の説明をする。図1におい
て、端子101に入力される信号は送受信装置によって
受信された受信信号として説明することとし、この受信
信号の一部は抵抗R1,R2とコンデンサCで構成され
る積分回路に供給され、積分し平均化されたスライスレ
ベル信号を作り、減算回路を構成する差動増幅器102
の反転入力に印加する。
【0019】他方、入力101に入力する受信信号は直
接上記減算回路を構成する差動増幅器102の非反転入
力に印加され、その差動増幅器の出力に受信信号からス
ライスレベルが差し引かれた情報信号を出力する。この
信号は端子103を介して後段の回路に受信情報信号と
して送られる。
接上記減算回路を構成する差動増幅器102の非反転入
力に印加され、その差動増幅器の出力に受信信号からス
ライスレベルが差し引かれた情報信号を出力する。この
信号は端子103を介して後段の回路に受信情報信号と
して送られる。
【0020】今、受信開始時に付いて説明すると、スイ
ッチS1,S2はオンの状態(閉成状態)にし、抵抗R
1と抵抗R2が並列接続されて全体の抵抗値が低い状態
にある。この場合抵抗R2の抵抗値を抵抗R1の抵抗値
よりもずっと小さい値に選んでおけば全抵抗値を有効に
小さくできる。従って、これらの抵抗とコンデンサCで
構成される積分回路の時定数は小さい。
ッチS1,S2はオンの状態(閉成状態)にし、抵抗R
1と抵抗R2が並列接続されて全体の抵抗値が低い状態
にある。この場合抵抗R2の抵抗値を抵抗R1の抵抗値
よりもずっと小さい値に選んでおけば全抵抗値を有効に
小さくできる。従って、これらの抵抗とコンデンサCで
構成される積分回路の時定数は小さい。
【0021】この様子は図3の(b)にAで示す。スラ
イスレベルを形成する信号波形は、急峻な立ち上がりを
持つ波形となる。この波形は前述の従来の積分回路によ
るスライスレベル波形Bに比べて、受信信号の波形に急
速に接近する。
イスレベルを形成する信号波形は、急峻な立ち上がりを
持つ波形となる。この波形は前述の従来の積分回路によ
るスライスレベル波形Bに比べて、受信信号の波形に急
速に接近する。
【0022】上述の受信情報信号の一部は、ディジタル
型PLL回路104、パターン検出器105、及びエッ
ジ検出器106に供給される。ディジタル型PLL回路
104は受信情報信号に位相同期したクロック信号を発
生して、パターン検出器105に供給する。
型PLL回路104、パターン検出器105、及びエッ
ジ検出器106に供給される。ディジタル型PLL回路
104は受信情報信号に位相同期したクロック信号を発
生して、パターン検出器105に供給する。
【0023】パターン検出器105は受信情報信号から
論理「1」と「0」の組み合わせでなる符号パターンを
検出し、それが所定数検出されると出力を出して、積分
回路の抵抗R2に直列に接続されたスイッチS1をオフ
にして、抵抗R2を積分回路から除外する。従って、積
分回路の全抵抗は大きくなり、時定数が大きくなる。
論理「1」と「0」の組み合わせでなる符号パターンを
検出し、それが所定数検出されると出力を出して、積分
回路の抵抗R2に直列に接続されたスイッチS1をオフ
にして、抵抗R2を積分回路から除外する。従って、積
分回路の全抵抗は大きくなり、時定数が大きくなる。
【0024】積分回路の時定数が大きくなるとスライス
レベルが安定するので信号の検出ができるようになる。
そうして、本実施例において採用されているように積分
回路の時定数を最初は小さくし、立ち上がり完了後は大
きくすることにより、従来の積分回路のように常に或る
程度以上に大きく選定する場合よりも速く符号パターン
検出可能状態が得られる。
レベルが安定するので信号の検出ができるようになる。
そうして、本実施例において採用されているように積分
回路の時定数を最初は小さくし、立ち上がり完了後は大
きくすることにより、従来の積分回路のように常に或る
程度以上に大きく選定する場合よりも速く符号パターン
検出可能状態が得られる。
【0025】次に受信中にレベル変動がある場合につい
て説明する。図3の(c)において左端の波形で示すよ
うに、スライスレベルが図の上側にずれてしまった場合
には、スライスレベルによりスライスされる受信信号は
オンの期間が短くなりオフの期間が長い波形となり、デ
ューティ比が悪くなる。
て説明する。図3の(c)において左端の波形で示すよ
うに、スライスレベルが図の上側にずれてしまった場合
には、スライスレベルによりスライスされる受信信号は
オンの期間が短くなりオフの期間が長い波形となり、デ
ューティ比が悪くなる。
【0026】そこで、前述のスイッチS1を一瞬閉じる
ことにより、積分回路の時定数を小さくすれば、スライ
スレベルは急速に受信信号のレベルに追従する。そうし
て、追従した後は時定数を大きくして安定にする。
ことにより、積分回路の時定数を小さくすれば、スライ
スレベルは急速に受信信号のレベルに追従する。そうし
て、追従した後は時定数を大きくして安定にする。
【0027】この動作を行うために、図1の回路に於い
ては、エッジ検出器106及びデューティ比判定器10
7が設けられている。エッジ検出器106は受信情報信
号の急激な変化を検出してデューティ比判定器107に
送る。ディーティ比判定器107は検出された波形のデ
ューティが50%から大幅にずれていれば、所定幅のパ
ルスを出力してスイッチS1を所定時間オンにして、そ
の時間だけ積分回路の時定数を小さくしてスライスレベ
ルの急速な修正を行う。
ては、エッジ検出器106及びデューティ比判定器10
7が設けられている。エッジ検出器106は受信情報信
号の急激な変化を検出してデューティ比判定器107に
送る。ディーティ比判定器107は検出された波形のデ
ューティが50%から大幅にずれていれば、所定幅のパ
ルスを出力してスイッチS1を所定時間オンにして、そ
の時間だけ積分回路の時定数を小さくしてスライスレベ
ルの急速な修正を行う。
【0028】この様子を図3の(c)に示してあり、ス
ライスレベルを下げることにより受信情報信号の中央の
レベルでスライスするためスライスされた信号のデュー
ティ比は50%となる。なお、信号を受信していない時
はスイッチS2はオフにして減算回路にスライスレベル
信号が供給されないようにする。
ライスレベルを下げることにより受信情報信号の中央の
レベルでスライスするためスライスされた信号のデュー
ティ比は50%となる。なお、信号を受信していない時
はスイッチS2はオフにして減算回路にスライスレベル
信号が供給されないようにする。
【0029】図1の回路における積分回路の時定数切換
回路の詳細は図2に示してある。同図の上方に描かれた
回路は図1のパターン検出器の部分に対応する。端子2
01に入力する受信情報信号は図1の端子103から送
出される受信情報信号に対応し、図2の端子202に入
力される再生クロックは図1のD−PLL(ディジタル
型PLL回路)104からの出力信号に対応する。
回路の詳細は図2に示してある。同図の上方に描かれた
回路は図1のパターン検出器の部分に対応する。端子2
01に入力する受信情報信号は図1の端子103から送
出される受信情報信号に対応し、図2の端子202に入
力される再生クロックは図1のD−PLL(ディジタル
型PLL回路)104からの出力信号に対応する。
【0030】受信情報信号はシフトレジスタ203に送
られ、並列信号として、パターン検出回路204に送
り、そこで符号パターンを検出し、ラッチ回路205に
ラッチする。もし、所定の時間が経過しても検出されな
い場合はタイマー206の出力によってラッチ回路がク
リアされる。ラッチ回路の出力はオア回路207を通っ
て端子208から積分回路の時定数切換信号として送出
される。
られ、並列信号として、パターン検出回路204に送
り、そこで符号パターンを検出し、ラッチ回路205に
ラッチする。もし、所定の時間が経過しても検出されな
い場合はタイマー206の出力によってラッチ回路がク
リアされる。ラッチ回路の出力はオア回路207を通っ
て端子208から積分回路の時定数切換信号として送出
される。
【0031】図2の下方の回路は、図1のエッジ検出器
106及びデューティ比判定器107に対応し、エッジ
検出回路212は図1のエッジ検出器106に対応し、
分周器213、シフトレジスタ217、デューティフレ
ーム生成回路218、デューティ比判定回路214、タ
イマー215が図1のデューティ比判定器107に対応
する。
106及びデューティ比判定器107に対応し、エッジ
検出回路212は図1のエッジ検出器106に対応し、
分周器213、シフトレジスタ217、デューティフレ
ーム生成回路218、デューティ比判定回路214、タ
イマー215が図1のデューティ比判定器107に対応
する。
【0032】シフトレジスタ217とデューティフレー
ム生成回路218はデューティ比を判定するのに必要な
フレーム構成を生成する回路であり、デューティ比判定
回路214はエッジが検出されたときデューティフレー
ム生成回路の出力からデューティ比を判定して、50%
よりも大幅にずれていれば出力を出しタイマー215か
ら所定時間の間、積分回路の時定数切換信号を出力し、
オア回路207、端子208を経て送出する。
ム生成回路218はデューティ比を判定するのに必要な
フレーム構成を生成する回路であり、デューティ比判定
回路214はエッジが検出されたときデューティフレー
ム生成回路の出力からデューティ比を判定して、50%
よりも大幅にずれていれば出力を出しタイマー215か
ら所定時間の間、積分回路の時定数切換信号を出力し、
オア回路207、端子208を経て送出する。
【0033】このデューティ比を検出してスライスレベ
ルの修正を行うことにより、図3の(c)の左端に示す
波形のように受信信号の中央より上の方でスライスし、
同図(d)に示すように、オン期間の短い信号が得られ
た場合でも、積分回路の時定数を小さくして急速にスラ
イスレベルを下げて中央に合わせることができるので、
同図(c),(d)の右側の2つの波形で示すとおりの
デューティ比50%の所望の信号を即座に得ることがで
きる。
ルの修正を行うことにより、図3の(c)の左端に示す
波形のように受信信号の中央より上の方でスライスし、
同図(d)に示すように、オン期間の短い信号が得られ
た場合でも、積分回路の時定数を小さくして急速にスラ
イスレベルを下げて中央に合わせることができるので、
同図(c),(d)の右側の2つの波形で示すとおりの
デューティ比50%の所望の信号を即座に得ることがで
きる。
【0034】上述の説明ではスライスレベルが高くなっ
た時について説明したが、スライスレベルが低くなった
時、高くなったり低くなったりする時も同様に急速に修
正し且つ修正後は安定になるように制御することができ
る。
た時について説明したが、スライスレベルが低くなった
時、高くなったり低くなったりする時も同様に急速に修
正し且つ修正後は安定になるように制御することができ
る。
【0035】図3に示す信号波形は、本発明をCT−2
(ヨーロッパディジタルコードレス規格)に適用した場
合の実施例である。ここでは、親機が子機に発呼した場
合を例にとって説明する。
(ヨーロッパディジタルコードレス規格)に適用した場
合の実施例である。ここでは、親機が子機に発呼した場
合を例にとって説明する。
【0036】子機側での受信信号は、図3の(a)に示
す波形で与えられるように、2ms毎に1ms現れる。
子機の受信開始時点では、図3の(b)に示す波形で与
えられるように、「1」と「0」の組み合わせで与えら
れる符号パターンが26ビット続いた後、チャンネルマ
ーカが現れる。
す波形で与えられるように、2ms毎に1ms現れる。
子機の受信開始時点では、図3の(b)に示す波形で与
えられるように、「1」と「0」の組み合わせで与えら
れる符号パターンが26ビット続いた後、チャンネルマ
ーカが現れる。
【0037】この時、図1の積分回路のスイッチS1が
オンになっていて、積分回路の時定数が非常に小さくな
っていれば、スライスレベルはAのように急峻に立ち上
がり、受信信号をスライスして、同図(d)に示す様な
信号を得る。こうして得た受信情報信号から図1に示す
ようなパターン検出器を使って、「1010‥‥‥」の
符号パターンを一定数検出した後、切り換え信号を送出
して、スイッチS1をオフにする。
オンになっていて、積分回路の時定数が非常に小さくな
っていれば、スライスレベルはAのように急峻に立ち上
がり、受信信号をスライスして、同図(d)に示す様な
信号を得る。こうして得た受信情報信号から図1に示す
ようなパターン検出器を使って、「1010‥‥‥」の
符号パターンを一定数検出した後、切り換え信号を送出
して、スイッチS1をオフにする。
【0038】図3(b)のBに示すスライスレベルは、
チャンネルマーカの検出により、スイッチS1を切り換
える従来の方式に用いるものであって、チャンネルマー
カの受信のために、或る程度大きな時定数を使わざるを
得ず、そのために立ち上がりが遅くなり、「1010‥
‥‥」符号パターンを充分に生かしきれない、と言う欠
点がある。それに対して、Aで示す本発明のスライスレ
ベルによれば、そのような欠点がなくなる。
チャンネルマーカの検出により、スイッチS1を切り換
える従来の方式に用いるものであって、チャンネルマー
カの受信のために、或る程度大きな時定数を使わざるを
得ず、そのために立ち上がりが遅くなり、「1010‥
‥‥」符号パターンを充分に生かしきれない、と言う欠
点がある。それに対して、Aで示す本発明のスライスレ
ベルによれば、そのような欠点がなくなる。
【0039】
【発明の効果】本発明のスライス回路によれば、チャン
ネルマーカの前の「1010‥‥‥」符号パターンを充
分に生かすことができるので、クロック再生に有利であ
る。また、同一データ(00000‥‥又は11111
1‥‥)が続いたことによりスライスレベルが上方また
は下方にずれた場合に、スライスレベルをセンターに素
早く補正することができる。
ネルマーカの前の「1010‥‥‥」符号パターンを充
分に生かすことができるので、クロック再生に有利であ
る。また、同一データ(00000‥‥又は11111
1‥‥)が続いたことによりスライスレベルが上方また
は下方にずれた場合に、スライスレベルをセンターに素
早く補正することができる。
【図1】本発明の信号スライス回路の一実施例の回路図
である。
である。
【図2】図1における信号スライス回路の積分回路時定
数切換信号発生部の回路図である。
数切換信号発生部の回路図である。
【図3】図1の信号スライス回路の動作説明のための信
号波形図である。
号波形図である。
【図4】本発明の信号スライス回路を適用する時分割方
向制御伝送方式の送受信装置の一例の回路図である。
向制御伝送方式の送受信装置の一例の回路図である。
102 差動増幅器 R1,R2 積分抵抗 C コンデンサ 104 ディジタル型PLL 105 パターン検出器 106 エッジ検出器 107 デューティ比判定器
Claims (3)
- 【請求項1】 情報信号が重畳された矩形波をスライス
して情報信号を取り出すための信号スライス回路であっ
て、 上記情報信号が重畳された矩形波を積分してスライスレ
ベル信号を生成する積分回路と、 上記情報信号が重畳された矩形波から上記スライスレベ
ル信号を減算して上記情報信号を出力する減算回路と、 上記情報信号の符号パターンを検出して、上記積分回路
に時定数切換信号を帰還する時定数切換信号発生回路
と、を備えた信号スライス回路。 - 【請求項2】 請求項1に記載の信号スライス回路にお
いて、上記情報信号が重畳された矩形波が、時分割方向
制御伝送方式における送受信装置の受信期間の信号波
で、上記符号パターンが論理「1」と「0」の組み合わ
せからなり、上記積分回路の時定数は信号受信開始時の
同期確立前の連続受信信号区間において、一定数の
「1」「0」符号パターンを検出するまでは積分回路の
時定数が小さく、検出時点以降は時定数が大きくなるよ
うにしたことを特徴とする信号スライス回路。 - 【請求項3】 請求項1又は2に記載の信号スライス回
路において、取り出された情報信号のデューティ比の悪
化が一定数連続したことを判定して、上記積分回路の時
定数を、一瞬小さくして、スライスレベルの修正をし
て、デューティ比を修正できるようにしたことを特徴と
する信号スライス回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16901595A JPH0923247A (ja) | 1995-07-04 | 1995-07-04 | 信号スライス回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16901595A JPH0923247A (ja) | 1995-07-04 | 1995-07-04 | 信号スライス回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0923247A true JPH0923247A (ja) | 1997-01-21 |
Family
ID=15878758
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16901595A Pending JPH0923247A (ja) | 1995-07-04 | 1995-07-04 | 信号スライス回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0923247A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008111241A1 (ja) * | 2007-03-12 | 2008-09-18 | Nippon Telegraph And Telephone Corporation | クロック・データ再生回路 |
JP2008227786A (ja) * | 2007-03-12 | 2008-09-25 | Nippon Telegr & Teleph Corp <Ntt> | クロック・データ再生方法および回路 |
WO2008126294A1 (ja) * | 2007-03-30 | 2008-10-23 | Fujitsu Limited | 光再生装置および光再生方法 |
-
1995
- 1995-07-04 JP JP16901595A patent/JPH0923247A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008111241A1 (ja) * | 2007-03-12 | 2008-09-18 | Nippon Telegraph And Telephone Corporation | クロック・データ再生回路 |
JP2008227786A (ja) * | 2007-03-12 | 2008-09-25 | Nippon Telegr & Teleph Corp <Ntt> | クロック・データ再生方法および回路 |
US8149978B2 (en) | 2007-03-12 | 2012-04-03 | Nippon Telegraph And Telephone Corporation | Clock/data recovery circuit |
WO2008126294A1 (ja) * | 2007-03-30 | 2008-10-23 | Fujitsu Limited | 光再生装置および光再生方法 |
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