JP4778013B2 - デューティ検出回路およびcdr回路 - Google Patents
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Description
ΔV1={(1−δ)・T・I・N/2−(1+δ)・T・I・N/2
−(T・I・N/2−T・I・N/2)}・(1/C)
=−δ・I・T・(1/C)・N ・・・(1)
このように、従来技術によると、交播パターンでは、デューティの100%からの差分δに比例し、且つ入力ビット数Nに比例した電位差ΔV1が、デューティ検出結果として、出力Outに表われる。
ΔV1’=η{(1−δ)・T・I・N/2−(1+δ)・T・I・N/2
−(T・I・N/2−T・I・N/2)}・(1/C)
=−η・δ・I・T・(1/C)・N ・・・(2)
ΔV2=−I・T・(1/C)・n ・・・(3)
また、本発明は、入力データのデューティを高速かつ高精度に補正してデータ識別を行うことができるCDR回路を提供することを目的とする。
また、本発明のデューティ検出回路の1構成例において、前記出力回路は、一端に第1の電源電位が与えられる第1の電流源と、一端に第2の電源電位が与えられる第2の電流源と、前記第1の電流源の他端と検出信号出力端子との間に設けられ、前記入力データを制御入力とする第1のスイッチと、前記第2の電流源の他端と前記検出信号出力端子との間に設けられ、前記パルス信号を制御入力とする第2のスイッチと、前記検出信号出力端子と前記第2の電源電位との間に設けられたコンデンサとからなることを特徴とするものである。
また、本発明のCDR回路の1構成例において、前記クロック再生回路は、前記補正データのエッジを検出するゲーティング回路と、このゲーティング回路で検出されたエッジに位相同期した前記再生クロックを生成するゲーテッドVCOとからなることを特徴とするものである。
また、本発明のCDR回路の1構成例において、前記データデューティ補正回路は、前記入力データの立ち上がり時間と立ち下がり時間の両方あるいはそのどちらかを延伸する遅延回路と、この遅延回路の出力を前記検出信号で閾値判定して出力する閾値回路とからなることを特徴とするものである。
以下、本発明の実施の形態について図面を参照して説明する。図1は本発明の第1の実施の形態に係るデューティ検出回路の構成を示すブロック図である。
本実施の形態のデューティ検出回路は、入力データDinと入力データDinに周波数および位相が同期したクロックCKとを入力とし、入力データDinをクロックCKに同期してラッチして基準パルス幅(1UI)を示すパルス信号Refを出力するD型フリップフロップ(以下、FFとする)1と、入力データDinの平均電圧レベルとパルス信号Refの平均電圧レベルとの差を、入力データDinのデューティ100%からの変動分を表す検出信号Outとして出力する出力回路2とを備えている。
FF1は、入力データDinと入力データDinに周波数および位相が同期したクロックCKとを入力とし、入力データDinをクロックCKの立ち下がりに同期してラッチして、基準パルス幅(1UI)を示すパルス信号Refを出力する。
電流源3は、スイッチ5がオン状態のときコンデンサ7を充電する。電流源4は、スイッチ6がオン状態のときコンデンサ7を放電する。スイッチ5は、入力データDinが「H」のときのみオン状態になる。スイッチ6は、パルス信号Refが「H」のときのみオン状態になる。
ΔV=−η・δ・T・I・(1/C)・N ・・・(4)
これに対して、本実施の形態では、このようなエラーが発生することはなく、高速な入力データDinに対しても正常にデューティを検出することができる。また、図4の回路と同様の機能を1個のFFで実現できるので、回路規模を削減することができる。
次に、本発明の第2の実施の形態について説明する。図5は本発明の第2の実施の形態に係るCDR回路の構成を示すブロック図である。
CDR回路は、データデューティ補正回路10と、デューティ検出回路11と、クロック再生回路12と、データ識別回路13とを備えている。デューティ検出回路11としては、第1の実施の形態で説明したものが使用される。
ゲーティング回路120は、入力データDinの立ち上がりエッジを検出する。ゲーテッドVCO121は、入力データDinの立ち上がりエッジに位相同期した再生クロックCKを生成する。データ識別回路13は、FFで構成される。
入力データDaをドライバ101の入力に接続し、ドライバ101の出力にコンデンサ102と閾値回路103の入力とを接続する。コンデンサ102の他端は、接地される。ドライバ101とコンデンサ102とは、入力データDaの立ち上がり時間と立ち下がり時間の両方あるいはそのどちらか一方を延伸する遅延回路を構成している。
Claims (5)
- 入力データとこの入力データに周波数および位相が同期したクロックとを入力とし、前記入力データを前記クロックに同期してラッチして基準パルス幅を示すパルス信号を出力するフリップフロップと、
前記入力データの平均電圧レベルと前記パルス信号の平均電圧レベルとの差を、前記入力データのデューティ100%からの変動分を示す検出信号として出力する出力回路とを備えることを特徴とするデューティ検出回路。 - 請求項1に記載のデューティ検出回路において、
前記出力回路は、
一端に第1の電源電位が与えられる第1の電流源と、
一端に第2の電源電位が与えられる第2の電流源と、
前記第1の電流源の他端と検出信号出力端子との間に設けられ、前記入力データを制御入力とする第1のスイッチと、
前記第2の電流源の他端と前記検出信号出力端子との間に設けられ、前記パルス信号を制御入力とする第2のスイッチと、
前記検出信号出力端子と前記第2の電源電位との間に設けられたコンデンサとからなることを特徴とするデューティ検出回路。 - 請求項1または2に記載のデューティ検出回路と、
このデューティ検出回路から出力された検出信号のレベルに応じて、データ識別の対象となる入力データのデューティを補正した補正データを出力するデータデューティ補正回路と、
前記補正データのエッジタイミングに同期した再生クロックを生成するクロック再生回路と、
前記再生クロックによって前記補正データのデータ識別を行うデータ識別回路とを備え、
前記デューティ検出回路は、前記補正データと前記再生クロックとを入力とし、前記補正データのデューティ100%からの変動分を示す検出信号を、デューティ補正量を示す信号として出力することを特徴とするCDR回路。 - 請求項3に記載のCDR回路において、
前記クロック再生回路は、
前記補正データのエッジを検出するゲーティング回路と、
このゲーティング回路で検出されたエッジに位相同期した前記再生クロックを生成するゲーテッドVCOとからなることを特徴とするCDR回路。 - 請求項3に記載のCDR回路において、
前記データデューティ補正回路は、
前記入力データの立ち上がり時間と立ち下がり時間の両方あるいはそのどちらかを延伸する遅延回路と、
この遅延回路の出力を前記検出信号で閾値判定して出力する閾値回路とからなることを特徴とするCDR回路。
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