JP4778013B2 - デューティ検出回路およびｃｄｒ回路 - Google Patents

Description

本発明は、入力データのデューティを検出するデューティ検出回路、およびデューティ検出回路を用いて入力データのデューティを補正してデータを識別するＣＤＲ回路に関するものである。

図１２に従来のデューティ検出回路を示す（例えば、特許文献１参照）。従来のデューティ検出回路は、図１２のように、入力データＤｉｎを入力とするドライバ４０と、抵抗Ｒｆと容量Ｃｆとからなるローパスフィルタ（ＬＰＦ）５０により構成されている。

このデューティ検出回路の動作を説明するために、入力データＤｉｎとしてクロックのような交播パターンが入力される場合の波形図を図１３（Ａ）、図１３（Ｂ）に示す。入力データＤｉｎは、「Ｈ」，「Ｌ」，「Ｈ」，「Ｌ」のごとく「Ｈ」と「Ｌ」が繰り返し現れる信号列であり、入力データＤｉｎの１ビット分である「Ｈ」は、デューティが１００％のときに、１ＵＩ（ユニットインターバル）の時間Ｔｓｅｃだけハイレベルが続き、「Ｌ」は１ＵＩの時間Ｔｓｅｃだけローレベルが続く。入力データＤｉｎは起点よりＮビット入力される。

ドライバ４０は、入力データＤｉｎが「Ｈ」のときに電流Ｉで容量Ｃｆを充電し、入力データＤｉｎが「Ｌ」のときに電流Ｉで容量Ｃｆを放電する。入力データＤｉｎのデューティが１００％のときは、ドライバ４０の出力が「Ｈ」になる時間と「Ｌ」になる時間が均等であるため、ドライバ４０が容量Ｃｆを充放電する動作はバランスし、デューティ検出回路の出力Ｏｕｔの電位はＶｏのまま一定となる。

次に、入力データＤｉｎの「Ｈ」のデューティが１ＵＩに対してδだけ少なくなった場合を考える。このときは、入力データＤｉｎの「Ｌ」のデューティは、１ＵＩに対してδだけ大きくなる。容量Ｃｆの充放電電流Ｉの時間をＴ・（１±δ）とする。また、交播パターンなので、入力されたＮビットのうちの「Ｈ」のビット数と「Ｌ」のビット数を等しくＮ／２とすると、出力Ｏｕｔの電位Ｖｏからの電位差ΔＶ１は以下のように表される。
ΔＶ１＝｛（１−δ）・Ｔ・Ｉ・Ｎ／２−（１＋δ）・Ｔ・Ｉ・Ｎ／２
−（Ｔ・Ｉ・Ｎ／２−Ｔ・Ｉ・Ｎ／２）｝・（１／Ｃ）
＝−δ・Ｉ・Ｔ・（１／Ｃ）・Ｎ ・・・（１）
このように、従来技術によると、交播パターンでは、デューティの１００％からの差分δに比例し、且つ入力ビット数Ｎに比例した電位差ΔＶ１が、デューティ検出結果として、出力Ｏｕｔに表われる。
特開平１１−２４３３２７号公報

図１３（Ｃ）、図１３（Ｄ）は、図１２に示した従来のデューティ検出回路に、交播パターンでない入力データＤｉｎが入力された場合に、デューティを正確に検出できないことを示す波形図である。入力データＤｉｎは、「Ｈ」ビットの連続や、「Ｌ」ビットの連続を含むが、十分長い時間で見ると、「Ｈ」ビットのビット数と「Ｌ」ビットのビット数が一致する信号列を仮定する。

ここで、入力データＤｉｎの「Ｈ」のデューティが１ＵＩに対してδだけ少なくなった場合を考える。このとき、入力データＤｉｎの「Ｌ」のデューティは、１ＵＩに対してδだけ大きくなる。このδが見えるのは入力データＤｉｎに「Ｈ」から「Ｌ」または「Ｌ」から「Ｈ」の遷移があった場合に限られるため、式（１）に、入力データＤｉｎの遷移確率ηを導入すると、出力Ｏｕｔの電位Ｖｏからの電位差ΔＶ１’は以下のように表される。
ΔＶ１’＝η｛（１−δ）・Ｔ・Ｉ・Ｎ／２−（１＋δ）・Ｔ・Ｉ・Ｎ／２
−（Ｔ・Ｉ・Ｎ／２−Ｔ・Ｉ・Ｎ／２）｝・（１／Ｃ）
＝−η・δ・Ｉ・Ｔ・（１／Ｃ）・Ｎ ・・・（２）

ここで、入力データＤｉｎにｎビット連続する「Ｌ」ビットが現れた場合に着目する。この場合、出力Ｏｕｔの電位Ｖｏからの電位差ΔＶ１’に加わる電位差ΔＶ２は、式（２）において、δを１、ηを１、Ｎをｎと置き換えて表される。
ΔＶ２＝−Ｉ・Ｔ・（１／Ｃ）・ｎ ・・・（３）

すなわち、入力データＤｉｎにｎビット連続する「Ｌ」ビットが現れた場合には、デューティの１００％からの差分を表す比例係数（η・δ・Ｎ）が、（ｎ＋η・δ・Ｎ）となり、（η・δ）が０．５×０．１＝０．０５程度の値をとることを考えると、デューティの差分を表す係数（η・δ・Ｎ）が、入力データＤｉｎのパターンに依存する係数ｎより十分大きく表示されるようにするためには、連続ビット数ｎの２００倍程度のビット数Ｎを検出する必要がある。

よって、従来のデューティ検出回路では、交播パターン以外の入力データＤｉｎのデューティを検出するには、多数のビットを受信しなければならず、正しい検出値を得るまでに長い時間を要し、また、入力データＤｉｎのパターンの影響により出力Ｏｕｔの電位が式（３）のごとく大きく変動するため、検出精度も高くできないという問題点があった。

なお、以上のような問題点は、デューティ検出回路を利用するＣＤＲ（Clock Data Recovery ）回路においても発生する。ＣＤＲ回路は、入力データからクロックを再生して、そのクロックにより入力データを識別するものであるが、入力データのデューティが１００％から大きくずれていると、正常な識別動作ができない。そこで、ＣＤＲ回路では、デューティ検出回路とデータデューティ補正回路とを用いて、入力データのデューティを補正した上で、データ識別を行う。したがって、デューティ検出回路を利用するＣＤＲ回路においても上記の問題点が発生する。

本発明は、上記課題を解決するためになされたもので、入力データが交播パターン以外の場合であっても、高速かつ高精度にデューティを検出することができるデューティ検出回路を提供することを目的とする。
また、本発明は、入力データのデューティを高速かつ高精度に補正してデータ識別を行うことができるＣＤＲ回路を提供することを目的とする。

本発明のデューティ検出回路は、入力データとこの入力データに周波数および位相が同期したクロックとを入力とし、前記入力データを前記クロックに同期してラッチして基準パルス幅を示すパルス信号を出力するフリップフロップと、前記入力データの平均電圧レベルと前記パルス信号の平均電圧レベルとの差を、前記入力データのデューティ１００％からの変動分を示す検出信号として出力する出力回路とを備えることを特徴とするものである。
また、本発明のデューティ検出回路の１構成例において、前記出力回路は、一端に第１の電源電位が与えられる第１の電流源と、一端に第２の電源電位が与えられる第２の電流源と、前記第１の電流源の他端と検出信号出力端子との間に設けられ、前記入力データを制御入力とする第１のスイッチと、前記第２の電流源の他端と前記検出信号出力端子との間に設けられ、前記パルス信号を制御入力とする第２のスイッチと、前記検出信号出力端子と前記第２の電源電位との間に設けられたコンデンサとからなることを特徴とするものである。

また、本発明のＣＤＲ回路は、デューティ検出回路と、このデューティ検出回路から出力された検出信号のレベルに応じて、データ識別の対象となる入力データのデューティを補正した補正データを出力するデータデューティ補正回路と、前記補正データのエッジタイミングに同期した再生クロックを生成するクロック再生回路と、前記再生クロックによって前記補正データのデータ識別を行うデータ識別回路とを備え、前記デューティ検出回路は、前記補正データと前記再生クロックとを入力とし、前記補正データのデューティ１００％からの変動分を示す検出信号を、デューティ補正量を示す信号として出力することを特徴とするものである。
また、本発明のＣＤＲ回路の１構成例において、前記クロック再生回路は、前記補正データのエッジを検出するゲーティング回路と、このゲーティング回路で検出されたエッジに位相同期した前記再生クロックを生成するゲーテッドＶＣＯとからなることを特徴とするものである。
また、本発明のＣＤＲ回路の１構成例において、前記データデューティ補正回路は、前記入力データの立ち上がり時間と立ち下がり時間の両方あるいはそのどちらかを延伸する遅延回路と、この遅延回路の出力を前記検出信号で閾値判定して出力する閾値回路とからなることを特徴とするものである。

本発明のデューティ検出回路によれば、入力データの同符号連続の影響を受けにくいため、従来のデューティ検出回路と同一の精度で、従来より数百倍程度高速にデューティ検出が可能となる。また、従来のデューティ検出回路と同一の検出時間では、著しく高い精度でデューティ検出を行うことが可能となる。また、本発明では、簡単な回路構成で高速かつ高精度なデューティ検出が可能となる。

また、本発明のＣＤＲ回路によれば、入力データの同符号連続の影響を受けることなく、高速かつ高精度なデューティ補正を行うことができ、入力データのデューティが１００％から大きくずれている場合でも正常な識別動作が可能となる。

［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の第１の実施の形態に係るデューティ検出回路の構成を示すブロック図である。
本実施の形態のデューティ検出回路は、入力データＤｉｎと入力データＤｉｎに周波数および位相が同期したクロックＣＫとを入力とし、入力データＤｉｎをクロックＣＫに同期してラッチして基準パルス幅（１ＵＩ）を示すパルス信号Ｒｅｆを出力するＤ型フリップフロップ（以下、ＦＦとする）１と、入力データＤｉｎの平均電圧レベルとパルス信号Ｒｅｆの平均電圧レベルとの差を、入力データＤｉｎのデューティ１００％からの変動分を表す検出信号Ｏｕｔとして出力する出力回路２とを備えている。

出力回路２は、一端に電源電圧＋Ｖ（第１の電源電位）が与えられる電流源３と、一端に接地電位（第２の電源電位）が与えられる電流源４と、電流源３の他端とデューティ検出回路の検出信号出力端子との間に設けられ、入力データＤｉｎを制御入力とするスイッチ５と、電流源４の他端とデューティ検出回路の検出信号出力端子との間に設けられ、パルス信号Ｒｅｆを制御入力とするスイッチ６と、検出信号出力端子と接地との間に設けられたコンデンサ７とから構成される。

次に、本実施の形態のデューティ検出回路の動作を説明する。図２（Ａ）〜図２（Ｃ）はＦＦ１の動作を示す波形図である。δは入力データＤｉｎの１００％からのデューティ変動分である。つまり、入力データＤｉｎは、デューティ変動分δだけパルス幅が増減する。
ＦＦ１は、入力データＤｉｎと入力データＤｉｎに周波数および位相が同期したクロックＣＫとを入力とし、入力データＤｉｎをクロックＣＫの立ち下がりに同期してラッチして、基準パルス幅（１ＵＩ）を示すパルス信号Ｒｅｆを出力する。

図３（Ａ）、図３（Ｂ）は出力回路２の動作を示す波形図である。図３（Ａ）、図３（Ｂ）の例は、入力データＤｉｎの「Ｈ」のデューティが１００％に対してδだけ少ない場合を示している。
電流源３は、スイッチ５がオン状態のときコンデンサ７を充電する。電流源４は、スイッチ６がオン状態のときコンデンサ７を放電する。スイッチ５は、入力データＤｉｎが「Ｈ」のときのみオン状態になる。スイッチ６は、パルス信号Ｒｅｆが「Ｈ」のときのみオン状態になる。

入力データＤｉｎのデューティが１００％のときは、入力データＤｉｎが「Ｈ」である時間とパルス信号Ｒｅｆが「Ｈ」である時間とが均等、すなわちスイッチ５がオン状態である時間とスイッチ６がオン状態である時間とが均等になるため、コンデンサ７の充電動作と放電動作は均衡し、デューティ検出回路の出力である検出信号Ｏｕｔの電位はＶｏのまま一定となる。

一方、図３（Ａ）のような入力データＤｉｎが入力されると、コンデンサ７を放電する時間に比べてコンデンサ７を充電する時間がδ・Ｔ（Ｔは１ＵＩの時間）だけ短くなるため、デューティ検出回路から出力される検出信号Ｏｕｔの電位はＶｏから以下のΔＶだけ低下する。
ΔＶ＝−η・δ・Ｔ・Ｉ・（１／Ｃ）・Ｎ ・・・（４）

式（４）において、ηは入力データＤｉｎの遷移確率であり、ランダムパターンで０．５、交播パターンで１．０である。また、Ｉはコンデンサ７の充放電電流、Ｃはコンデンサ７の容量、Ｎは入力されたビット数である。式（４）は、前記の式（２）と同じであり、本実施の形態においても、従来と同様に入力データＤｉｎの１００％からのデューティ変動分δにより、電位差ΔＶが表わされることを示している。

なお、入力データＤｉｎの「Ｈ」のデューティが１００％に対してδだけ多い場合は、コンデンサ７を放電する時間に比べてコンデンサ７を充電する時間がδ・Ｔだけ長くなるため、図３（Ｂ）の場合と反対にデューティ検出回路から出力される検出信号Ｏｕｔの電位はＶｏよりも上昇する。このときのＶｏからの電位差は、式（４）に示した電位差ΔＶを正符号にした値である。

本実施の形態と図１２に示した従来のデューティ検出回路との違いは、入力データＤｉｎが同符号連続すると、スイッチ５，６はオフ状態のままとなるか、あるいはオン状態のままとなり、コンデンサ７の充電動作と放電動作が均衡し、デューティ検出回路の出力信号Ｏｕｔの電位が保持される点にある。つまり、図３（Ａ）のように入力データＤｉｎの「Ｌ」がｎビット連続する場合には、入力データＤｉｎとパルス信号Ｒｅｆが共に「Ｌ」のままとなって、スイッチ５，６はオフ状態のままとなり、入力データＤｉｎの「Ｈ」が連続する場合には、入力データＤｉｎとパルス信号Ｒｅｆが共に「Ｈ」のままとなって、スイッチ５，６はオン状態のままとなる。

したがって、従来のデューティ検出回路で見られたような、式（３）で表される電位差ΔＶ２は全く発生せず、電位差ΔＶに影響を与えることがないので、従来のようにローパスフィルタの値を単位ビットの数千倍の長さに設定する必要がない。コンデンサ７の容量は、１回の充放電時の電位変化がΔＶ（あるいはデューティ補正の精度）に影響を与えない程度に設定すれば良い。これにより、ΔＶの変化の時定数は、従来のデューティ検出回路の数十分の１程度に高速化でき、従来に比べて数十倍高速にデューティ検出が可能である。こうして、本実施の形態では、入力データＤｉｎの１００％からのデューティ変動分δを、少ないビット数のデータから正確に検出することができ、高速かつ高精度なデューティ検出が可能となる。

また、発明者は、図１のＦＦ１の代わりに、図４に示すような回路を用いるデューティ検出回路を提案した（特願２００７−０７５７４９）。４０１，４０２はＦＦ、４０３，４０５は排他的論理和回路、４０４，４０６は論理積回路である。図４の回路を用いる場合には、デューティ１００％からの差分をパルス幅で表す信号Ｅｒｒを図１のスイッチ５に入力して、スイッチ５のオン／オフを制御すると共に、パルス信号Ｒｅｆによりスイッチ６のオン／オフを制御すればよい。

しかしながら、図４に示した回路では、伝達周波数帯域の狭い排他的論理和回路や論理積回路を使用しているため、高速動作時にエラーが発生するという問題点があった。
これに対して、本実施の形態では、このようなエラーが発生することはなく、高速な入力データＤｉｎに対しても正常にデューティを検出することができる。また、図４の回路と同様の機能を１個のＦＦで実現できるので、回路規模を削減することができる。

［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図５は本発明の第２の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。
ＣＤＲ回路は、データデューティ補正回路１０と、デューティ検出回路１１と、クロック再生回路１２と、データ識別回路１３とを備えている。デューティ検出回路１１としては、第１の実施の形態で説明したものが使用される。

図６はクロック再生回路１２とデータ識別回路１３の構成の１例を示すブロック図である。クロック再生回路１２は、ゲーティング回路１２０と、ゲーテッドＶＣＯ（Voltage Controlled Oscillator）１２１とから構成される。ゲーティング回路１２０は、バッファ１２２と、遅延回路１２３と、否定論理積回路１２４とからなり、ゲーテッドＶＣＯ１２１は、インバータ１２５，１２６と、否定論理積回路１２７とからなる。
ゲーティング回路１２０は、入力データＤｉｎの立ち上がりエッジを検出する。ゲーテッドＶＣＯ１２１は、入力データＤｉｎの立ち上がりエッジに位相同期した再生クロックＣＫを生成する。データ識別回路１３は、ＦＦで構成される。

図７（Ａ）〜図７（Ｃ）を用いてクロック再生回路１２とデータ識別回路１３の動作を説明する。図７（Ａ）〜図７（Ｃ）は、入力データＤｉｎのデューティが１００％の場合を示している。ゲーティング回路１２０は、図７（Ａ）に示す入力データＤｉｎの立ち上がりエッジで幅１／２ＵＩのパルスを発生し、ゲーテッドＶＣＯ１２１の否定論理積回路１２７に入力することで、再生クロックＣＫの位相を入力データＤｉｎの位相に一致させる。結果として、入力データＤｉｎの立ち上がりエッジに位相同期した再生クロックＣＫが、クロック再生回路１００から出力される（図７（Ｂ））。

データ識別回路１３では、データ入力端子Ｄに入力データＤｉｎが入力され、クロック入力端子Ｃに再生クロックＣＫが入力される。再生クロックＣＫは、入力データＤｉｎと位相が一致している。データ識別回路１３を構成するＦＦは、再生クロックＣＫの立ち下がりエッジを起点として入力データＤｉｎを波形整形し、再生された出力データＤｏｕｔを出力端子Ｑから出力する（図７（Ｃ））。

図８はデータデューティ補正回路１０の構成の１例を示すブロック図である。データデューティ補正回路１０は、ドライバ１０１と、コンデンサ１０２と、閾値回路１０３とから構成される。
入力データＤａをドライバ１０１の入力に接続し、ドライバ１０１の出力にコンデンサ１０２と閾値回路１０３の入力とを接続する。コンデンサ１０２の他端は、接地される。ドライバ１０１とコンデンサ１０２とは、入力データＤａの立ち上がり時間と立ち下がり時間の両方あるいはそのどちらか一方を延伸する遅延回路を構成している。

閾値回路１０３は、入力データＤａの立ち上がり時間と立ち下がり時間の両方あるいはどちらか一方を延伸した信号を、デューティ検出回路１１の出力である検出信号Ｏｕｔで閾値判定して出力し、この閾値回路１０３の出力がデータデューティ補正回路１０の出力である補正データＤｉｎとなる。

次に、図９（Ａ）〜図９（Ｃ）を用いてデータデューティ補正回路１０の動作を説明する。データデューティ補正回路１０のドライバ１０１の出力に接続されたコンデンサ１０２により、ドライバ１０１の出力であるデータＤａ２は、図９（Ａ）に示す入力データＤａの立ち上がり時間と立ち下がり時間が延伸されたデータとなる（図９（Ｂ））。次段の閾値回路１０３は、検出信号Ｏｕｔの電圧レベルを閾値ＴＨとして、入力データＤａ２の電圧が閾値ＴＨを越えると、出力端子に「Ｈ」レベルの補正データＤｉｎを出力し、入力データＤａ２の電圧が閾値ＴＨを下回ると、出力端子に「Ｌ」レベルの補正データＤｉｎを出力する回路である（図９（Ｃ））。

入力データＤａの立ち上がり時間と立ち下がり時間を延伸したデータＤａ２に対し、入力データＤａとしてデューティが１００％の信号が入力されたとき、出力データＤｏｕｔのデューティが１００％となる検出信号Ｏｕｔの電圧レベルを検出信号Ｏｕｔの中心電位（第１の実施の形態のＶｏ）に設定する。検出信号Ｏｕｔが中心電位Ｖｏより低くなると、データデューティ補正回路１０は、入力データＤａよりデューティの大きい信号を補正データＤｉｎとして出力する。また、検出信号Ｏｕｔが中心電位Ｖｏより高くなると、データデューティ補正回路１０は、入力データＤａよりデューティの小さい信号を補正データＤｉｎとして出力する。以上、データデューティ補正回路１０は、検出信号Ｏｕｔのレベルに応じて入力データＤａのデューティを補正して補正データＤｉｎとして出力する。

デューティ検出回路１１の出力である検出信号Ｏｕｔを、データデューティ補正回路１０の閾値として使用し、データデューティ補正回路１０の出力である補正データＤｉｎをデューティ検出回路１１の入力として使用することにより、図１０（Ａ）に示すように入力データＤａのデューティが１００％のときには、検出信号Ｏｕｔは中心電位Ｖｏに止まり（図１０（Ｂ））、入力データＤａがそのまま補正データＤｉｎとして出力される（図１０（Ｃ））。クロック再生回路１２とデータ識別回路１３の動作は先に説明したとおりであり、データ識別回路１３から出力データＤｏｕｔが出力される（図１０（Ｅ））。

一方、図１１（Ａ）に示すように入力データＤａのデューティが１００％より極めて小さい場合には、検出信号Ｏｕｔが中心電位Ｖｏより低い電位に移動し（図１１（Ｂ））、入力データＤａのデューティが増やされて補正データＤｉｎとして出力される（図１１（Ｃ））。したがって、入力データＤａのデューティが１００％より小さい場合であっても、データ識別回路１３では正常な識別動作が行われ、正常な出力データＤｏｕｔが出力される（図１１（Ｅ））。

なお、特に図示していないが、入力データＤａのデューティが１００％より極めて大きい場合には、検出信号Ｏｕｔが中心電位Ｖｏより高い電位に移動し、入力データＤａのデューティが減じられて補正データＤｉｎとして出力される。したがって、入力データＤａのデューティが１００％より大きい場合であっても、データ識別回路１３では正常な識別動作が行われ、正常な出力データＤｏｕｔが出力される。

ここで、本実施の形態のデータデューティ補正に要する時間について言及する。本実施の形態では、従来の増幅回路等で行われているような、入力データそのものの平均値をとり、「Ｈ」レベルの時間と「Ｌ」レベルの時間に見合った補正信号を使用していない。その理由は、この従来方法では、補正信号の電位変動が、入力データの同一符号の連続ビット長に大きく依存するためである。つまり、入力データの連続ビット長が長くなるほど、平均する時間を長く設定しないと、補正信号の電圧レベルが連続信号の終わりまでに大きく変動して、デューティも大きく変動してしまうためである。

これに対し、本実施の形態では、第１の実施の形態で説明したデューティ検出回路１１を用いることにより、入力データＤａの同一符号の連続ビット長に依存せずに、デューティ検出回路１１のコンデンサ７の出力の平均値の変動のみに注目して、データデューティ補正時間を決定することができる設計自由度を持つ。結果として、本実施の形態では、同一符号の連続ビットが長く続く入力データＤａに対しても、デューティ補正を高速に行うことができる。

本実施の形態の特徴をまとめれば次の通りである。まず、本実施の形態では、入力データＤａのデューティが１００％から大きくずれている場合でも正常な識別動作を可能とする。すなわち、入力データＤａのデューティが１００％からずれている場合、デューティ検出回路１１からデューティ補正量を示す検出信号Ｏｕｔを得ることができ、この検出信号Ｏｕｔに応じて、データデューティ補正回路１０で入力データＤａのデューティ補正を行うことで、正常な識別動作を可能とする。次に、本実施の形態では、入力データＤａのデューティの検出を、データの「Ｈ」レベルと「Ｌ」レベルの平均値ではなく、入力データＤａの立ち下がりエッジと再生クロックＣＫとの時間位置の比較で行っているため、入力データＤａの連続符号長に依存せずに、デューティ補正が完了する時間を決定できる。結果として、本実施の形態では、同一符号の連続ビットが長く続く入力データＤａに対しても、デューティ補正を高速に実現することができる。

本発明は、入力データのデューティを検出する技術、および入力データからクロックを再生して、そのクロックにより入力データを識別する技術に適用することができる。

本発明の第１の実施の形態に係るデューティ検出回路の構成を示すブロック図である。 本発明の第１の実施の形態に係るデューティ検出回路のＤ型フリップフロップの動作を示す波形図である。 本発明の第１の実施の形態に係るデューティ検出回路の出力回路の動作を示す波形図である。 従来のデューティ検出回路の別の例を示すブロック図である。 本発明の第２の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。 本発明の第２の実施の形態に係るＣＤＲ回路のクロック再生回路とデータ識別回路の構成の１例を示すブロック図である。 本発明の第２の実施の形態に係るＣＤＲ回路のクロック再生回路とデータ識別回路の動作を示す波形図である。 本発明の第２の実施の形態に係るＣＤＲ回路のデータデューティ補正回路の構成の１例を示すブロック図である。 本発明の第２の実施の形態に係るＣＤＲ回路のデータデューティ補正回路の動作を示す波形図である。 本発明の第２の実施の形態に係るＣＤＲ回路において入力データのデューティが１００％の場合の動作を示す波形図である。 本発明の第２の実施の形態に係るＣＤＲ回路において入力データのデューティが１００％より小さい場合の動作を示す波形図である。 従来のデューティ検出回路の構成を示すブロック図である。 従来のデューティ検出回路の動作を示す波形図である。

符号の説明

１…Ｄ型フリップフロップ、２…出力回路、３，４…電流源、５，６…スイッチ、７…コンデンサ、１０…データデューティ補正回路、１１…デューティ検出回路、１２…クロック再生回路、１３…データ識別回路。

Claims (5)

1. 入力データとこの入力データに周波数および位相が同期したクロックとを入力とし、前記入力データを前記クロックに同期してラッチして基準パルス幅を示すパルス信号を出力するフリップフロップと、
   前記入力データの平均電圧レベルと前記パルス信号の平均電圧レベルとの差を、前記入力データのデューティ１００％からの変動分を示す検出信号として出力する出力回路とを備えることを特徴とするデューティ検出回路。
2. 請求項１に記載のデューティ検出回路において、
   前記出力回路は、
   一端に第１の電源電位が与えられる第１の電流源と、
   一端に第２の電源電位が与えられる第２の電流源と、
   前記第１の電流源の他端と検出信号出力端子との間に設けられ、前記入力データを制御入力とする第１のスイッチと、
   前記第２の電流源の他端と前記検出信号出力端子との間に設けられ、前記パルス信号を制御入力とする第２のスイッチと、
   前記検出信号出力端子と前記第２の電源電位との間に設けられたコンデンサとからなることを特徴とするデューティ検出回路。
3. 請求項１または２に記載のデューティ検出回路と、
   このデューティ検出回路から出力された検出信号のレベルに応じて、データ識別の対象となる入力データのデューティを補正した補正データを出力するデータデューティ補正回路と、
   前記補正データのエッジタイミングに同期した再生クロックを生成するクロック再生回路と、
   前記再生クロックによって前記補正データのデータ識別を行うデータ識別回路とを備え、
   前記デューティ検出回路は、前記補正データと前記再生クロックとを入力とし、前記補正データのデューティ１００％からの変動分を示す検出信号を、デューティ補正量を示す信号として出力することを特徴とするＣＤＲ回路。
4. 請求項３に記載のＣＤＲ回路において、
   前記クロック再生回路は、
   前記補正データのエッジを検出するゲーティング回路と、
   このゲーティング回路で検出されたエッジに位相同期した前記再生クロックを生成するゲーテッドＶＣＯとからなることを特徴とするＣＤＲ回路。
5. 請求項３に記載のＣＤＲ回路において、
   前記データデューティ補正回路は、
   前記入力データの立ち上がり時間と立ち下がり時間の両方あるいはそのどちらかを延伸する遅延回路と、
   この遅延回路の出力を前記検出信号で閾値判定して出力する閾値回路とからなることを特徴とするＣＤＲ回路。

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