JP5447385B2 - クロック再生回路およびクロック再生方法 - Google Patents

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Description

[関連出願の記載]
本発明は、日本国特許出願:特願2008−238200号(2008年9月17日出願)の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
本発明は、クロック再生回路およびクロック再生方法に係り、特に高速シリアル通信に好適なクロック再生回路に関する。
シリアル通信の受信回路は、入力されるデータ波形を最適なタイミングで受信するために、クロック再生回路を用いて受信に用いるクロック信号の位相を調整する。クロック再生回路を用いることで、入力されたデータ波形に対して、波形の遷移点から最もタイミングマージンの大きい位置にクロック信号の位相を調整することができる。クロック再生回路では、このようなタイミングの調整を行うために、現在のクロック信号の位相が入力されたデータ波形に対して早いか、遅いかを判断する必要がある。このような判断を行う回路は、位相比較器と呼ばれ、位相比較結果を元にしたフィードバック制御によってクロック信号の位相は、最適な位置に調整される。
特に高速なシリアル通信では、位相比較結果をディジタルで出力するバイナリ型の位相比較器が広く用いられている。非特許文献1に示される位相検出器を適用したクロック再生回路の例を図8に示す。図8において、クロック再生回路は、ゼロ閾値判別回路702、703、位相比較回路706、位相調整回路709を備える。
ゼロ閾値判別回路702、703は、オーバサンプルクロック信号710の互いに逆相となるクロック信号Clk、Clkbでそれぞれ入力信号701をサンプリングして信号704、705として位相比較回路706に出力する。また、ゼロ閾値判別回路702の出力を、入力信号701をリタイミングした信号である出力信号711とする。
位相比較回路706は、入力した信号704、705を元にオーバサンプルクロック信号710の位相調整のためのup、down信号に相当する信号707、708を位相調整回路709に出力する。
位相調整回路709は、位相補間回路及びディジタル制御回路、またはVCO及びチャージポンプなどで構成され、信号707、708に応じて、出力するオーバサンプルクロック信号710の位相を前後に変化させる。
このような位相比較器は、図9に示すデータ中心での判別結果Aと判別結果C、データ遷移点での判別結果Bの、計3点の判別結果を用いる。これらのサンプル値は、ゼロ閾値に対してバイナリ判定されたディジタルデータとする。図9(a)に示すように、クロックの位相がデータの中心位置よりも遅い(向かって右方向にずれる)の場合は、判別結果AとBのXOR演算結果が1となり、クロックの位相を遅らせるためのup信号が得られる。また、図9(b)に示すように、クロックの位相がデータの中心位置よりも早い(向かって左方向にずれる)の場合は、判別結果BとCのXOR演算結果が1となり、クロックの位相を早めるためのdown信号が得られる。
Alexander, J. D. H.,"Clock Recovery from Random Binary Signals", Electronics Letters 11, 22 (30th October 1975),p541−542
以下の分析は本発明において与えられる。
しかしながら、従来の技術を用いる場合、データ中心タイミングでの判別結果に加えて、データ遷移点タイミングでの判別結果が必要となる。したがって、データの受信に必要なクロック信号のレート(シンボルレート)と比較して、2倍のレートのクロック信号を用いたサンプル(オーバーサンプル)が必要となる。レートが2倍のクロック信号を用いる代わりに、多相のクロック信号を用いることでオーバーサンプルを実現することもできるが、必要なクロック信号の数が倍になる。その結果、クロック分配に必要な電力が2倍になってしまう。さらに、クロック信号の数が増えることで素子ばらつきの影響が大きくなるために、異なるクロック間の位相差を正確に保つことが困難となる。
したがって、本発明の目的は、バイナリ波形を有する入力信号を高速かつ低消費電力で再生するクロック再生回路およびクロック再生方法を提供することにある。
本発明の1つのアスペクト(側面)に係るクロック再生回路は、バイナリ波形を有する入力信号をデュオバイナリ信号に等化し、シンボルレートクロック信号のタイミングにおいてデュオバイナリ信号のレベルを複数の閾値に対して判別して判別結果を出力する等化回路と、判別結果に基づいてシンボルレートクロック信号の位相のずれを表す位相比較結果を出力する位相比較回路と、位相比較結果に基づいてシンボルレートクロック信号の周期を増加または減少させる位相調整回路と、を備える。
本発明の他のアスペクト(側面)に係るクロック再生方法は、バイナリ波形を有する入力信号をデュオバイナリ信号に等化し、シンボルレートクロック信号のタイミングにおいてデュオバイナリ信号のレベルを複数の閾値に対して判別して判別結果を出力するステップと、判別結果に基づいてシンボルレートクロック信号の位相のずれを表す位相比較結果を得るステップと、位相比較結果に基づいてシンボルレートクロック信号の周期を増加または減少させるステップと、を含む。
本発明によれば、シンボルレートクロック信号のみでクロックタイミングを再生できるため、高速かつ低電力に動作可能である。
本発明の実施例に係るクロック再生回路の構成を示すブロック図である。 デュオバイナリ信号の波形の例を示す図である。 本発明の実施例に係る位相比較回路の一例の回路図である。 位相比較回路の一例におけるデュオバイナリ信号の遷移検出を表す図である。 本発明の実施例に係る位相比較回路の他の回路図である。 位相比較回路の他の例におけるデュオバイナリ信号の遷移検出を表す図である。 本発明の実施例に係るクロック再生回路の動作を表すタイミングチャートである。 従来のクロック再生回路の構成を示すブロック図である。 従来のクロック再生回路における信号検出方法を示す図である。
本発明の実施形態に係るクロック再生回路は、バイナリ波形を有する入力信号をデュオバイナリ信号に等化し、シンボルレートクロック信号のタイミングにおいてデュオバイナリ信号のレベルを複数の閾値に対して判別して判別結果を出力する等化回路と、判別結果に基づいてシンボルレートクロック信号の位相のずれを表す位相比較結果を出力する位相比較回路と、位相比較結果に基づいてシンボルレートクロック信号の周期を増加または減少させる位相調整回路と、を備える。
本発明のクロック再生回路において、複数の閾値は、所定のプラスおよび/またはマイナスの閾値とゼロ閾値とを含むことが好ましい。
本発明のクロック再生回路において、位相比較回路は、プラス閾値またはマイナス閾値を用いた判別結果によって遷移を検出した後に、ゼロ閾値の判別結果の正負を元に位相比較結果を得ることが好ましい。
本発明のクロック再生回路において、位相比較回路は、シンボルレートで時間的に隣接する2ビットの判別結果を用いて4種類の遷移を検出することで位相比較結果を得ることが好ましい。
本発明のクロック再生回路において、等化回路は、判別結果に係る信号を帰還させて入力信号に対する等化を行うことが好ましい。
本発明のクロック再生回路において、等化回路は、判別結果を表す信号に対して所定のインパルス応答を有するフィルタを備え、該フィルタの出力信号を入力信号に加算してデュオバイナリ信号とすることが好ましい。
また、本発明の実施形態に係るクロック再生回路は、デュオバイナリ波形にイコライズされた入力波形に対するシンボルレートの判別結果を用いて位相比較結果を得る。
本発明のクロック再生回路において、入力データ波形をデュオバイナリ波形にイコライズし、イコライズ後の信号波形を複数の閾値に対して判別した結果から位相比較結果を得るようにしてもよい。
本発明のクロック再生回路において、シンボルレートの判別結果が、プラス閾値、マイナス閾値及びゼロ閾値に対しする判別結果であることが好ましい。
本発明のクロック再生回路において、位相比較が、プラス閾値及びマイナス閾値を用いて判別結果で遷移を検出した後に、ゼロ閾値判別結果の正負を元に位相比較の極性(up/down)を選択することが好ましい。
本発明のクロック再生回路において、位相比較が隣接する2ビットの判別結果を用いて4種類の遷移を検出することで行われることが好ましい。
本発明のクロック再生回路において、ゼロ閾値判別結果がバリナリ出力であり、位相比較結果がバリナリデータであることが好ましい。
本発明のクロック再生回路において、デュオバイナリ波形へのイコライズが判定帰還型のイコライズ回路により行われることが好ましい。
以下、実施例に即し、図面を参照して詳細に説明する。
図1は、本発明の実施例に係るクロック再生回路の構成を示すブロック図である。図1において、クロック再生回路は、判定帰還型の等化回路10、位相比較回路11、位相調整回路12、デュオバイナリデコーダ回路13を備える。
等化回路10は、加算器21、ゼロ閾値判別回路22、プラス閾値判別回路23、マイナス閾値判別回路24、FIRフィルタ(Finite Impulse Response Filter)25、26を備え、ディジタル判別値を元にアナログ出力をフィードバックするように構成される。加算器21は、バイナリ波形を有する入力信号Vinと、FIRフィルタ25、26のそれぞれの出力信号とを加算したデュオバイナリ信号Dを、ゼロ閾値判別回路22、プラス閾値判別回路23、マイナス閾値判別回路24に出力する。ゼロ閾値判別回路22、プラス閾値判別回路23、マイナス閾値判別回路24は、シンボルレートクロック信号Clkの例えば立ち上がりタイミングにおいてデュオバイナリ信号Dがそれぞれゼロ閾値V0、プラス閾値V+、マイナス閾値V−を超えたか否かを判別し、それぞれの判別結果信号VC、VH、VLを位相比較回路11に出力する。また、プラス閾値判別回路23は、判別結果信号VHをFIRフィルタ25およびデュオバイナリデコーダ回路13に出力する。また、マイナス閾値判別回路24は、判別結果信号VLをFIRフィルタ26およびデュオバイナリデコーダ回路13に出力する。FIRフィルタ25は、判別結果信号VHに対して所定のインパルス応答を有する信号を加算器21に出力する。FIRフィルタ26は、判別結果信号VLに対して所定のインパルス応答を有する信号を加算器21に出力する。
位相比較回路11は、入力した判別結果信号VC、VH、VLを元にシンボルレートクロック信号Clkの位相調整のための信号Up、Downを位相調整回路12に出力する。
位相調整回路12は、位相補間回路及びディジタル制御回路、またはVCO及びチャージポンプなどで構成され、信号Up、Downに応じて、出力するシンボルレートクロック信号Clkの位相を前後に変化させる。すなわち、信号Upがアクティブの時にシンボルレートクロック信号Clkの位相を早めるように、信号Downがアクティブの時にシンボルレートクロック信号Clkの位相を遅くするように調整したシンボルレートクロック信号Clkを出力する。
このようなフィードバック制御により、デュオバイナリ信号Dに対して適切なタイミングのシンボルレートクロック信号Clkが再生される。
デュオバイナリデコーダ回路13は、デュオバイナリコードを示す判別結果信号VC、VHを元にバイナリ波形を有する出力信号Voutをデコードして出力する。
以上のような構成のクロック再生回路は、バイナリ波形を有する入力信号Vinをデュオバイナリ信号Dを介してシンボルレートクロック信号Clkでリタイミングして出力信号Voutを出力する。このようなシンボルレートでのクロック再生を実現するために、入力信号Vinをデュオバイナリ信号Dへとイコライズ(等化)する。
デュオバイナリ信号Dへのイコライズは、バイナリデータ列(1、−1)を、z関数1+z−1で表される伝達関数で処理することに相当する。1+z−1の伝達関数は、1ビットの符号間干渉に相当し、例えば現在の伝送データが−1であって1ビット前の伝送データが1であるならば、デュオバイナリ信号Dは0になる。また、現在の伝送データと1ビット前の伝送データが共に1であるならば、デュオバイナリ信号Dは、2となる。その結果、デュオバイナリ信号Dは、図2に示すような3値信号となり、準位間の遷移は、1→0→−1、−1→0→1、1→0→0、−1→0→0、0→0→−1、0→0→1となる。これらの遷移の周波数は、元のバイナリデータである入力信号Vinと比較して低周波であるため、シンボルレートの判別結果を用いて低速で位相比較が可能となる。デュオバイナリ信号Dは、適切な電圧値を持ったプラス閾値V+及びマイナス閾値V−に対してシンボルレートクロック信号Clkのクロックタイミングtk−1〜tk+1で判別される。ここでkは、シンボルレートクロックタイミングのカウント値(時間順)を表す。
図3は、位相比較回路の一例の回路図である。位相比較回路11aは、インバータ回路INV1、単位位相比較回路31を備える。単位位相比較回路31は、NOR回路NOR1、インバータ回路INV2〜INV4、NAND回路NAND1、NAND2を備える。位相比較回路11aは、シンボルレートで入力されるプラス閾値の判別結果信号VH[k−1]、VH[k]及びゼロ閾値の判別結果信号VC[k]を元にして論理演算を行い、信号Up[k]または信号Down[k]を出力する。なお、位相比較回路11aは、判別結果信号VH[k]から判別結果信号VH[k−1]を得るために図示されないラッチ回路等を備えることが好ましい。
インバータ回路INV1は、判別結果信号VH[k−1]を反転して、NOR回路NOR1の一方に入力端に出力する。NOR回路NOR1は、他方の入力端に判別結果信号VH[k]を入力し、出力端をNAND回路NAND1、NAND2のそれぞれの一方の入力端に接続する。NAND回路NAND1は、他方の入力端にインバータ回路INV2で反転した判別結果信号VC[k]を入力し、出力をインバータ回路INV3で反転して信号Up[k]を出力する。NAND回路NAND2は、他方の入力端に判別結果信号VC[k]を入力し、出力をインバータ回路INV4で反転して信号Down[k]を出力する。
このような構成の位相比較回路11aにおいて、NOR回路NOR1は、遷移検出部として機能し、インバータ回路INV2〜INV4、NAND回路NAND1、NAND2は、Up/Down決定部として機能する。すなわち、位相比較回路11aは、図4の(a)、(b)に示すいずれかの遷移を検出して信号Upまたは信号Downを出力する。
次に、位相比較回路11aの動作原理について説明する。3値信号における1→0→−1及び1→0→0の遷移に着目すると、データとクロックが信号Upを出力すべき位相関係(図4(a))では、0準位の符号がマイナスになり、信号Downを出力すべき位相関係(図4(b))では、0準位の符号がプラスとなる。一方、1→0→1の遷移に着目すると、0準位の符号とUp/Downの関係が上記とは逆になる。
ここで、入力されるデュオバイナリ信号のデータ列は、1+z−1の伝達関数に従うため、後者の1→0→1の遷移は、データ列に含まれない。なぜならば、[1,0,1]のデータ列をデュオバイナリと逆の伝達関数1/(1+z−1)で処理するとデータ列は、[1,−1,2]となるため、入力がバイナリデータであることと矛盾する。そこで、位相比較回路11aは、隣接する2ビットで1→0の遷移を検出した場合、0準位の符号を元に、出力すべき位相比較結果を一意に決定する。すなわち、VC[k]<0で信号Up、VC[k]>0で信号Downを出力する。判別結果がバイナリデータである場合は、VC[k]==−1で信号Up、VC[k]==1で信号Downを出力する。なお、ここでは「−1」は、論理回路において「0」を表し、以下においても同様とする。
さらに、デュオバイナリ信号は、上記と同様の理由で、隣接2ビット間に−1→1、1→−1の遷移を含まない。つまり、プラス閾値を横切る遷移は、すべて0準位への遷移となる。そこで、位相比較回路11aは、隣接する2ビット間のプラス閾値に対する判別結果を用いて1→0の遷移を検出する。すなわち、VH[k]==1、VH[k−1]==−1で、1→0の遷移を検出する。
以上の関係は、下記の論理演算式で表され、これら論理演算を実現する回路構成の例が図3に示される。
Up[k]=(VH[k]==−1)&&(VH[k−1]==1)&&(VC[k]==−1)
Down[k]=(VH[k]==−1)&&(VH[k−1]==1)&&(VC[k]==1)
このように位相比較回路11aは、隣接する2ビットの非ゼロ閾値判別結果を用いて0準位への遷移を検出し、隣接する2ビットのゼロ閾値の判別結果の正負を元に、信号Up、Downいずれかを出力する。
図5は、本発明のクロック再生回路で用いる位相比較回路の他の例の回路図である。図5において、位相比較回路11bは、インバータ回路INV5〜INV10、単位位相比較回路31a〜31d、OR回路OR1、OR2を備える。ここで単位位相比較回路31a〜31dは、図3に示す単位位相比較回路31と同一である。
単位位相比較回路31aは、プラス閾値の判別結果信号VH[k−1]をインバータ回路INV5を介した信号と、判別結果信号VH[k]と、ゼロ閾値の判別結果信号VC[k]とを入力して、位相比較結果となる信号Upa[k]、Downa[k]を出力する。単位位相比較回路31bは、プラス閾値の判別結果信号VH[k−1]と、判別結果信号VH[k]をインバータ回路INV6を介した信号と、ゼロ閾値の判別結果信号VC[k−1]をインバータ回路INV7を介した信号とを入力して、位相比較結果となる信号Upb[k]、Downb[k]を出力する。単位位相比較回路31cは、マイナス閾値の判別結果信号VL[k−1]をインバータ回路INV8を介した信号と、判別結果信号VL[k]と、ゼロ閾値の判別結果信号VC[k−1]とを入力して、位相比較結果となる信号Upc[k]、Downc[k]を出力する。単位位相比較回路31dは、マイナス閾値の判別結果信号VL[k−1]と、判別結果信号VL[k]をインバータ回路INV9を介した信号と、ゼロ閾値の判別結果信号VC[k]をインバータ回路INV10を介した信号とを入力して、位相比較結果となる信号Upd[k]、Downd[k]を出力する。なお、位相比較回路11bは、判別結果信号VH[k]から判別結果信号VH[k−1]を得るために、判別結果信号VL[k]から判別結果信号VL[k−1]を得るために、判別結果信号VC[k]から判別結果信号VC[k−1]を得るために、それぞれ図示されないラッチ回路等を備えることが好ましい。
OR回路OR1は、信号Upa[k]〜Upd[k]の論理和をとって信号Up[k]として出力する。OR回路OR2は、信号Downa[k]〜Downd[k]の論理和をとって信号Down[k]として出力する。
このような構成の単位位相比較回路31a〜31dは、図6(a)、(b)のそれぞれに示されるように4種類の遷移を検出して4組の位相比較情報である信号Up、Downを出力する。すなわち、図6に示される4つの遷移から信号Up、Downを得るための論理演算式は、下記のように表される。
Upa[k]=(VH[k]==−1)&&(VH[k−1]==1)&&(VC[k]==−1)
Downa[k]=(VH[k]==−1)&&(VH[k−1]==1)&&(VC[k]==1)
Upb[k]=(VH[k]==1)&&(VH[k−1]==−1)&&(VC[k−1]==1)
Downb[k]=(VH[k]==1)&&(VH[k−1]==−1)&&(VC[k−1]==−1)
Upc[k]=(VL[k]==−1)&&(VL[k−1]==1)&&(VC[k−1]==−1)
Downc[k]=(VL[k]==−1)&&(VL[k−1]==1)&&(VC[k−1]==1)
Upd[k]=(VL[k]==1)&&(VL[k−1]==−1)&&(VC[k]==1)
Downd[k]=(VL[k]==1)&&(VL[k−1]==−1)&&(VC[k]==−1)
ここで、単位位相比較回路31aが1→0の遷移、単位位相比較回路31bが0→1の遷移、単位位相比較回路31cが0→−1の遷移、単位位相比較回路31dが−1→0の遷移を検出する。そして、OR回路OR1、OR2が遷移情報のそれぞれの論理和をとることで信号Up、Downを出力する。位相比較回路11bは、単純な論理回路のみで構成されるために高速に動作可能である。また、検出する遷移の数が4であって、図3の1に比べて大きいので、シンボルレートクロックタイミングがきめ細かく制御され、クロック再生における制御特性が向上する。
図7は、クロック再生回路の動作を表すタイミングチャートである。等化回路10は、デュオバイナリ信号Dに対して、シンボルレートクロック信号Clkの例えば立ち上がりでプラス閾値、マイナス閾値、ゼロ閾値を判別し、それぞれの判別結果信号VC、VH、VLを得る。位相比較回路11は、判別結果信号VC、VH、VL、およびこれらの1サンプル前の値を選択的に用いて論理演算によって信号Up[k]または信号Down[k]を出力する。位相調整回路12は、信号Up、Downに応じて、所定の遅延を伴ってシンボルレートクロック信号Clkの位相を変化させる。
クロック再生回路は、以上のように位相変化を伴ったシンボルレートクロック信号Clkに基づいて入力信号Vinをリタイミングして出力信号Voutを出力する。このようなクロック再生回路によれば、シンボルレートクロック信号Clkのみでクロックタイミングを再生できるため、高速かつ低電力に動作可能である。
なお、前述の非特許文献の開示を、本書に引用をもって繰り込むものとする。本発明の全開示(請求の範囲を含む)の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
10 等化回路
11、11a、11b 位相比較回路
12 位相調整回路
13 デュオバイナリデコーダ回路
21 加算器
22 ゼロ閾値判別回路
23 プラス閾値判別回路
24 マイナス閾値判別回路
25、26 FIRフィルタ
31、31a〜31d 単位位相比較回路
Clk シンボルレートクロック信号
D デュオバイナリ信号
Down、Up 信号
INV1〜INV10 インバータ回路
NAND1、NAND2 NAND回路
NOR1 NOR回路
OR1、OR2 OR回路
Vin 入力信号
Vout 出力信号
VC、VH、VL 判別結果信号

Claims (7)

  1. バイナリ波形を有する入力信号をデュオバイナリ信号に等化し、シンボルレートクロック信号のタイミングにおいて前記デュオバイナリ信号のレベルを複数の閾値に対して判別して判別結果を出力する等化回路と、
    前記判別結果に基づいて前記シンボルレートクロック信号の位相のずれを表す位相比較結果を出力する位相比較回路と、
    前記位相比較結果に基づいて前記シンボルレートクロック信号の周期を増加または減少させる位相調整回路と、
    を備えることを特徴とするクロック再生回路。
  2. 前記複数の閾値は、所定のプラスおよび/またはマイナスの閾値とゼロ閾値とを含むことを特徴とする請求項1記載のクロック再生回路。
  3. 前記位相比較回路は、プラス閾値またはマイナス閾値を用いた判別結果によって遷移を検出した後に、ゼロ閾値の判別結果の正負を元に前記位相比較結果を得ることを特徴とする請求項2記載のクロック再生回路。
  4. 前記位相比較回路は、シンボルレートで時間的に隣接する2ビットの判別結果を用いて4種類の遷移を検出することで前記位相比較結果を得ることを特徴とする請求項1記載のクロック再生回路。
  5. 前記等化回路は、前記判別結果に係る信号を帰還させて前記入力信号に対する等化を行うことを特徴とする請求項1記載のクロック再生回路。
  6. 前記等化回路は、前記判別結果を表す信号に対して所定のインパルス応答を有するフィルタを備え、該フィルタの出力信号を前記入力信号に加算して前記デュオバイナリ信号とすることを特徴とする請求項5記載のクロック再生回路。
  7. バイナリ波形を有する入力信号をデュオバイナリ信号に等化し、シンボルレートクロック信号のタイミングにおいて前記デュオバイナリ信号のレベルを複数の閾値に対して判別して判別結果を出力するステップと、
    前記判別結果に基づいて前記シンボルレートクロック信号の位相のずれを表す位相比較結果を得るステップと、
    前記位相比較結果に基づいて前記シンボルレートクロック信号の周期を増加または減少させるステップと、
    を含むことを特徴とするクロック再生方法。
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