JP5447385B2 - クロック再生回路およびクロック再生方法 - Google Patents
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Description
本発明は、日本国特許出願:特願2008−238200号(2008年9月17日出願)の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
本発明は、クロック再生回路およびクロック再生方法に係り、特に高速シリアル通信に好適なクロック再生回路に関する。
本発明のクロック再生回路において、複数の閾値は、所定のプラスおよび/またはマイナスの閾値とゼロ閾値とを含むことが好ましい。
本発明のクロック再生回路において、位相比較回路は、プラス閾値またはマイナス閾値を用いた判別結果によって遷移を検出した後に、ゼロ閾値の判別結果の正負を元に位相比較結果を得ることが好ましい。
本発明のクロック再生回路において、位相比較回路は、シンボルレートで時間的に隣接する2ビットの判別結果を用いて4種類の遷移を検出することで位相比較結果を得ることが好ましい。
本発明のクロック再生回路において、等化回路は、判別結果に係る信号を帰還させて入力信号に対する等化を行うことが好ましい。
本発明のクロック再生回路において、等化回路は、判別結果を表す信号に対して所定のインパルス応答を有するフィルタを備え、該フィルタの出力信号を入力信号に加算してデュオバイナリ信号とすることが好ましい。
また、本発明の実施形態に係るクロック再生回路は、デュオバイナリ波形にイコライズされた入力波形に対するシンボルレートの判別結果を用いて位相比較結果を得る。
Up[k]=(VH[k]==−1)&&(VH[k−1]==1)&&(VC[k]==−1)
Down[k]=(VH[k]==−1)&&(VH[k−1]==1)&&(VC[k]==1)
Upa[k]=(VH[k]==−1)&&(VH[k−1]==1)&&(VC[k]==−1)
Downa[k]=(VH[k]==−1)&&(VH[k−1]==1)&&(VC[k]==1)
Upb[k]=(VH[k]==1)&&(VH[k−1]==−1)&&(VC[k−1]==1)
Downb[k]=(VH[k]==1)&&(VH[k−1]==−1)&&(VC[k−1]==−1)
Upc[k]=(VL[k]==−1)&&(VL[k−1]==1)&&(VC[k−1]==−1)
Downc[k]=(VL[k]==−1)&&(VL[k−1]==1)&&(VC[k−1]==1)
Upd[k]=(VL[k]==1)&&(VL[k−1]==−1)&&(VC[k]==1)
Downd[k]=(VL[k]==1)&&(VL[k−1]==−1)&&(VC[k]==−1)
11、11a、11b 位相比較回路
12 位相調整回路
13 デュオバイナリデコーダ回路
21 加算器
22 ゼロ閾値判別回路
23 プラス閾値判別回路
24 マイナス閾値判別回路
25、26 FIRフィルタ
31、31a〜31d 単位位相比較回路
Clk シンボルレートクロック信号
D デュオバイナリ信号
Down、Up 信号
INV1〜INV10 インバータ回路
NAND1、NAND2 NAND回路
NOR1 NOR回路
OR1、OR2 OR回路
Vin 入力信号
Vout 出力信号
VC、VH、VL 判別結果信号
Claims (7)
- バイナリ波形を有する入力信号をデュオバイナリ信号に等化し、シンボルレートクロック信号のタイミングにおいて前記デュオバイナリ信号のレベルを複数の閾値に対して判別して判別結果を出力する等化回路と、
前記判別結果に基づいて前記シンボルレートクロック信号の位相のずれを表す位相比較結果を出力する位相比較回路と、
前記位相比較結果に基づいて前記シンボルレートクロック信号の周期を増加または減少させる位相調整回路と、
を備えることを特徴とするクロック再生回路。 - 前記複数の閾値は、所定のプラスおよび/またはマイナスの閾値とゼロ閾値とを含むことを特徴とする請求項1記載のクロック再生回路。
- 前記位相比較回路は、プラス閾値またはマイナス閾値を用いた判別結果によって遷移を検出した後に、ゼロ閾値の判別結果の正負を元に前記位相比較結果を得ることを特徴とする請求項2記載のクロック再生回路。
- 前記位相比較回路は、シンボルレートで時間的に隣接する2ビットの判別結果を用いて4種類の遷移を検出することで前記位相比較結果を得ることを特徴とする請求項1記載のクロック再生回路。
- 前記等化回路は、前記判別結果に係る信号を帰還させて前記入力信号に対する等化を行うことを特徴とする請求項1記載のクロック再生回路。
- 前記等化回路は、前記判別結果を表す信号に対して所定のインパルス応答を有するフィルタを備え、該フィルタの出力信号を前記入力信号に加算して前記デュオバイナリ信号とすることを特徴とする請求項5記載のクロック再生回路。
- バイナリ波形を有する入力信号をデュオバイナリ信号に等化し、シンボルレートクロック信号のタイミングにおいて前記デュオバイナリ信号のレベルを複数の閾値に対して判別して判別結果を出力するステップと、
前記判別結果に基づいて前記シンボルレートクロック信号の位相のずれを表す位相比較結果を得るステップと、
前記位相比較結果に基づいて前記シンボルレートクロック信号の周期を増加または減少させるステップと、
を含むことを特徴とするクロック再生方法。
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