JP4699353B2 - 代替のｆｌｍｐパッケージ設計およびそのパッケージ製造方法 - Google Patents

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Description

ＦＬＭＰ（Flipchip in Leaded Molded Package）は、米国特許出願第０９／４６４,７１７号に説明されている。従来のＦＬＭＰパッケージにおいて、シリコンチップの裏面はモールド材の窓を通して露出している。チップの裏面は、例えばＰＣボードのような回路基板と実質的且つ直接的に熱接触および電気接触をすることがある。
ＦＬＭＰパッケージを製造する際に、モールド工程はチップのリードフレーム構造への接着後に行なわれる。チップの裏面をブリード（mold bleed）およびバリ（mold flash）で汚さないために、パッケージは金型キャビティとシリコンチップの裏面との間にギャップがないように設計されている。製造中に、チップは金型によりクランプする金型クランプ上で接触させられる。チップは砕けやすく、パッケージは薄いために、チップの破損およびチップとリードフレーム間の分離の可能性が懸念される。
本発明の実施例は、上記その他の問題に関するものである。
発明の概要
本発明の実施例は、半導体パッケージおよび半導体パッケージの製造方法である。
本発明の１つの実施例は、半導体パッケージの製造方法であり、当該方法は（ａ）チップ接着領域および複数のリードを有するリードフレーム構造の周囲にモールド材をモールドして、前記チップ接着領域をモールド材の窓を通して露出せしめるモールド工程と、（ｂ）前記工程（ａ）の後、フリップチップ実装プロセスを使用して、半導体チップをチップ接着領域に実装する実装工程と、を含んでいる。
本発明の他の実施例は、（ａ）チップ接着領域および複数のリードを含むリードフレーム構造と、（ｂ）リードフレーム構造の少なくとも一部分の周囲にモールドされるモールド材と、（ｃ）チップ接着領域に実装される半導体チップと、を含む半導体パッケージである。
本発明の他の実施例は、半導体パッケージを含む電気アッセンブリ装置であり、該電気アッセンブリ装置は、半導体パッケージと、前記半導体パッケージが実装される回路基板と、を含み、前記半導体パッケージは、（ａ）チップ接着領域と複数のリードを含むリードフレーム構造と、（ｂ）前記リードフレーム構造の少なくとも一部分の周囲にモールドされ窓を有するモールド材と、（ｃ）前記チップ接着領域上に実装され縁部を有する半導体と、からなり、前記半導体チップは前記窓内部にあり、前記縁部と前記モールド材との間には間隙が存在する、ことを特徴としている。
本発明の上記および他の実施例が、以下にさらに詳しく説明されている。
詳細な説明
本特許出願は、本願でその全体を参考のために示している米国特許出願第６０／４４６,９１８号（出願日：２００３年２月１１日）の通常の特許出願であり、その全体を本願に引用して援用している。
本発明の実施例は、ＦＬＭＰパッケージの既存のものに代わる新しい設計および製造方法である。本発明の実施例においては、モールド工程中に半導体チップにかかる機械的応力を実質的に取り除く。前述のとおり、パッケージ製造工程中の機械的応力は、チップの割れやハンダの亀裂の原因となり得る。本発明の実施例は、露出したチップ裏面上のブリードまたはバリによる汚染の可能性をも取り除く。本発明の実施例を使用すると、標準的なＦＬＭＰ製造方法においては難しい薄型のパッケージ（例えば、高さが約０．５ｍｍ未満）を製造することが可能になる。幾つかの実施例においては、パッケージ上面の開口は、より良好な熱放散を与えるヒートプレートのようなさらなるヒートシンクという状況に応じた使用をも与える。
半導体パッケージは、前工程でめっきされたおよび／または前工程で形成された銅を基材としたリードフレーム構造、前工程でモールドされたリードフレーム構造を製造する前工程モールド技術、はんだバンプまたは無はんだバンプが形成された半導体チップおよび媒介はんだペーストを使用してもよい。これら各々の特徴を使用した場合の詳細および利点が、以下に説明されている。
第１に、銅は優れた導電体および熱伝導体であるため、銅のリードフレーム構造が本発明の実施例において好ましい。幾つかの実施例においては、リードフレーム構造はＮｉＰ-ｄＡｕのような金属により前工程でめっきされてもよい。リードフレーム構造を前工程でめっきすることによりパッケージの薬品汚染を低減することができる。その理由は、完成パッケージが、その形成後にめっき薬品のような薬品に曝露されることがないからである。リードフレーム構造を前工程でめっきすることにより、融解すること無く該リードフレーム構造に高リフロー温度をかけることが可能になる。リードフレーム構造を前工程で形成することにより、リード形成工程に起因するパッケージに吸収される機械的応力を除去することもできる。
第２に、前工程でモールドする技術が、本発明の実施例における前工程でモールドされたリードフレーム構造を形成するために使用されてもよい。前工程でモールドされたリードフレーム構造は本発明の実施例の望ましい特徴である。前工程でモールドされたリードフレーム構造においては、リードフレーム構造とモールド材とはともに固定されることができる。前工程でモールドされたリードフレーム構造は、フィルムまたはテープを使用せずにチップ接着のためのリードフレーム露出面を与えることができる。回路基板（例えばＰＣボード）にドレイン、ゲートおよびソースを接続するパッケージ構造に応じて、リードフレーム構造の露出リードに対するチップ裏面の平面性を維持することが可能である。前工程でモールドされたリードフレーム構造は、チップを実装するための第１の窓と、例えば（さらなる熱放散のための）ヒートプレート構造のようなヒートシンクを実装するために必要に応じて第２の窓と、を有する。
第３に、チップにおけるバンプアレイはトランジスタチップのソースおよびゲートの電気端子としての役目を果たしてもよい。該バンプアレイは、チップとリードフレーム構造との間の機械的および熱的な応力吸収体としての役目をも果たす。従来のＦＬＭＰパッケージにおいては、モールド材料がシリコンチップとリードフレーム構造間に流れるために十分な空間が与えられるようにバンプ高さが大きかった。標準的なＦＬＭＰパッケージがモールド工程中にチップに吸収される圧縮応力を最小化するように、軟質はんだバンプ材料もまた理想的である。本発明の実施例においては相対的に、いかなるバンプ材料および小さいバンプ高さを用いることができる。その理由は、モールドがリードフレーム構造へのチップ接着前に行なわれるからである。バンプ材料およびバンプ高さはモールド工程の検討材料とは無関係である。
本発明の実施例においては、パッケージは０．１ｍｍまでの薄さのシリコンチップを使用することができる。また、チップ上のバンプ（特に無はんだバンプのため）をリードフレーム構造に接着させて電気的および機械的接続を与えるように、はんだペーストが使用される。バンプおよびはんだペーストはＰｂを基材としたまたはＰｂを含有しないはんだ材であることができ、いくつかの実施例においては２６０℃を越える融点を有する。バンプは銅および金のような無はんだの材料を含むことができる。
本発明の実施例は、所望の電気的なピン配列構成を満足させるため、または単一パッケージ中に複数チップを可能にするため、のリードフレーム構造のバリエーションをも与える。本発明の実施例は、オプション部品であるヒートシンクを与えるために、モールド材に上部の窓開口部をも与える。いくつかの実施例においては、０．５ｍｍ以下の厚さのパッケージが製造できるように薄いリードフレーム構造、薄いモールド材、薄いチップおよび小さいバンプ高さを使用することも可能である。
図1（ａ）は、本発明の実施例によるパッケージ１００を示している。パッケージ１００は、該パッケージ１００の上部に２つの開口部２０を有するモールド材２２を有する。開口部２０は、パッケージ１００中にあるチップからの良好な熱放散を可能にするために与えられてもよい。例えばエポキシ樹脂モールド材料を含む適当なモールド材２２が使用されてもよい。パッケージ１００は、ゲートリード２４（ｇ）および複数のソースリード２４（ｓ）を含む多くのリード２４も有している。図示されたパッケージ１００は、７つのソースリードおよび１つのゲートリードを有している。パッケージの他の実施例においては、リードの数は上述の数よりも多いか少ないかであってもよい。
パッケージ１００のリード２４は、リードフレーム構造の一部であってもよい。本願で使用されているように、リードフレーム構造という表現はリードフレームに由来する構造を言及することができる。代表的なリードフレーム構造は、ソースリード構造およびゲートリード構造を含む。ソースリード構造とゲートリード構造の各々は、１または２以上のリードを有することができる。
図１（ｂ）はパッケージ１００の底面側の図を示している。パッケージ１００は半導体チップ３０を含む。半導体チップ３０の裏面３０（ａ）は、モールド材２２の窓を通して見えてもよい。チップ３０におけるトランジスタのドレイン領域に対応するチップ３０の裏面３０（ａ）は金属化されてもよく、リードフレーム構造のチップ接着領域に対して遠方位置であってもよい。対向面であるチップ３０の前面は、ソース領域およびゲート領域に一致してもよいしまたは含んでもよいし、リードフレーム構造のチップ接着領域に対して近接位置にあってもよい。チップ裏面３０（ａ）は電気端子を与え、モールド材２２の裏面と同一面にあってもよいし、リード２４の端部と同一面にあってもよい。モールド材２２の窓は、チップ３０の外縁（および面積）よりも僅かに大きくなっている。
モールド材２２とチップ３０の外縁との間にわずかな間隙１１が存在している。このわずかな間隙１１は、チップ３０がモールド材２２とは無関係に熱的に膨張したり収縮したりすることを可能にする。図に示されているように、間隙１１はチップ３０の全周囲に広がってもよい。リードフレーム構造とチップ３０を接続するはんだ接合部との間にモールド材料は存在しない。
図１（ｃ）は電気アッセンブリ装置１０３の側断面図を示している。図１（ａ）および図１（ｂ）に示されているパッケージ１００が、図１（ｃ）における回路基板５５上に実装されている。例えば６３Ｓｎ／３７Ｐｂのようなはんだ（図示せず）が、チップ３０の裏面とリード２４の端部とを回路基板５５における１または２以上の導電性領域に電気的接続するために使用されてもよい。本願で示されているように、モールド材２２とチップ３０の縁との間にわずかな間隙が存在している。
図１（ｄ）はリードフレーム構造３６を示している。チップ３０をリードフレーム構造３６に接着しているバンプ３４も示されている。開口部３８は、モールド材２２がリードフレーム構造３６を通してフローしたり、リードフレーム構造にモールド材を閉じ込めたりすることを可能にするためにリードフレーム構造に設けられ得る。
本発明の好ましい実施例による半導体パッケージにおいて使用される半導体チップは、縦型パワートランジスタを含む。縦型パワートランジスタはＶＤＭＯＳトランジスタを含む。ＶＤＭＯＳトランジスタは、拡散により形成された２または３以上の半導体領域を有するＭＯＳＦＥＴである。該ＶＤＭＯＳトランジスタはソース領域、ドレイン領域およびゲートを有する。ソース領域とドレイン領域が半導体チップの対向面に位置するという点で、デバイスは縦型である。ゲートはトレンチ型ゲート構造または平面的なゲート構造であってもよく、ソース領域と同一面に形成される。トレンチ型ゲート構造は平面的なゲート構造よりもより面積が狭く、空間占有が小さいのでトレンチ型ゲート構造が好ましい。動作中のＶＤＭＯＳデバイスにおけるソース領域からドレイン領域への電流フローは、チップ面に対して実質的に垂直である。
図２は、２つの半導体チップ３０（ａ）、３０（ｂ）および単一のモールド材の中に２つの対応するリードフレーム構造３６（ａ）、３６（ｂ）を有するパッケージ１０１を示している。各リードフレーム構造３６（ａ）、３６（ｂ）はゲートリードおよび複数のソースリードを含む。開口部３８は、リードフレーム構造３６（ａ）、３６（ｂ）のチップ接着領域にある。別の実施例においては、パッケージにつきさらに多くのリードフレーム構造およびチップを含んでもよい。
図３（ａ）は、本発明の他の実施例の上面図を示している。パッケージ１００は、リードフレーム構造２４の上面２４（ｘ）を露出するモールド材２２の上部窓５８を有している。上面２４（ｘ）は、チップが接着される面と対向する面であってもよい。
図３（ｂ）は、図３（ａ）に示されたパッケージ１００の底面側の図を示している。パッケージ１００はモールド材２２の別の窓にあるチップ３０を含む。図に示されているように、チップの裏面３０（ａ）はモールド材２２を通して露出している。従って、パッケージ１００は、パッケージ１００の対向面に第１の窓と第２の窓を有してもよい。
図３（ｃ）は、リードフレーム構造２４の上面２４（ｘ）に接続している金属板構造５２を示している。図に示されているように、金属板構造５２は平面であり且つリードフレーム構造の上面２４（ｘ）に接続している第１の部分を有し、パッケージ１００の側面に下方に延びる脚部を有している。金属板構造５２の脚部は、下方にある回路基板（図示せず）へのパッケージ１００のさらなる電気的および／または熱的な接続を与え得る。
図３（ｄ）は、金属板構造がない状態でのパッケージ１００の側断面図を示している。図に示されているように、チップ３０の外縁とモールド材２２との間に間隙１５が存在している。図に示されているように、モールド材２２の底面はチップ裏面３０（ａ）およびリード２４（ｓ）の端部と同一面である。また図３（ｄ）に示されているように、リードフレーム構造とチップ３０とを接続している接合部間にモールド材は存在しない。
上述の実施例は、任意の適切な態様において製造されてもよい。例えば、第１の選択肢としては、以下の１．前工程でのモールド／ゲート除去／バリ除去の工程、２．ウオータージェットによるバリ除去工程、３．はんだ計量分配／フリップチップ接着の工程、4．リフロー工程、の工程を含んでもよい。リフロー工程の次には、Ａ．リードカット／テスト／マークの工程、およびＢ．切断／テープおよびリールの工程、が続いてもよい。リフロー工程の次には、任意で切断／テスト／マーク／テープおよびリールの工程が続いてもよい。他の例においては、第２の選択肢としては、以下の１．前工程でのモールド／ゲート除去／バリ除去／リードカットの工程、２．はんだ計量分配／フリップチップ接着の工程および３．リフロー工程、の工程である。リフロー工程の次にはさらに、Ａ．テスト／マークの工程、Ｂ．切断／テープおよびリールの工程、が続いてもよい。ＩＲリフロー工程の次には、代わりに切断／テスト／マーク／テープおよびリールの工程が続いてもよい。これらの個々の工程は当業者に公知である。
図４（ａ）から図４（ｅ）を参照すると、第１のステップはモールド材２２をリードフレーム構造２４上にモールドすることである。図４（ａ）を参照すると、リードフレーム構造２４は、所望の、既定であるパッケージ厚さ、形状およびリードフレーム露出に対応するように設計された中空部を有する金型６０中に取り付けられる。モールド材料が液化してモールド中空部に入り、金型６０の成形用金型間で固化する。モールド後、（もしリードフレームが複数のリードフレームのストリップにおける多数のリードフレームのうちの１つであるならば）形成された成形ストリップには、リードまたはリードフレーム構造上の余分なモールドを除去するゲート除去／バリ除去が行なわれる。もし成形ストリップがさらなるクリーニングを必要とするならば、該成形ストリップにウオータージェットのバリ除去工程を行なうことができる。もしさらなるクリーニングが必要とされないならば、１つの選択肢としては、リードフレーム構造のチップ接着パッドの側面に接着しているタイバーを残して、全ての延長リードを完全にカットする工程がある。この工程は、リードフレーム構造に半導体チップを接着する前に行なわれることができる。
モールドされたリードフレーム構造９９が図４（ｂ）に示されており、該モールドされたリードフレーム構造はモールド材２２およびリードフレーム構造を含む。図に示されているように、チップを実装するための比較的大きい窓９８がモールド材２２にある。窓９８により、リードフレーム構造２４のチップ接着領域が露出している。
図４（ｃ）を参照すると、はんだ計量分配工程とフリップチップ接着工程が行なわれてもよい。例えば９５Ｐｂ／５Ｓｎからなるバンプ３４（ａ）が、第１のアレイでチップ３０上に付着してもよい。例えば８８Ｐｂ／１０Ｓｎ／２Ａｇからなるはんだ材３４（ｂ）が、第２でアレイにリードフレーム構造２４のチップ接着領域の露出面上に付着してもよい。バンプ材料３４（ａ）は、はんだペースト材料３４（ｂ）よりも高融点を有してもよい。（完成パッケージを回路基板に接着するために使用されるはんだは、バンプまたははんだペースト材料よりも低融点を有してもよい。）図４（ｃ）に示されているように、バンプされたチップ３０は裏返しにされ、バンプ３４（ａ）およびはんだペースト材料３４（ｂ）のアレイは、リードフレーム構造２４とチップ３０とが接合する接合アレイを形成するように整列され接合される。図に示されているように、半導体チップ３０はモールド材２２における窓内部に取り付けられ、わずかな間隙はチップ３０とモールド材２２における窓の縁との間に存在している。モールド工程は既に行われているので、チップ３０の裏面には余分なモールド材料は付着しない。
図４（ｄ）に示されているように、チップはリードフレーム構造に取り付けられた後、はんだペーストを融解させるためにリフロー炉に入れられ、バンプされたシリコンチップは前工程でモールドされたリードフレームに接着する。適当なリフロー温度は当業者により選択されることができる。
図４（ｅ）と図４（ｆ）を参照すると、電気的試験およびさらなる工程がなされることができる。第１の方法は、切断を行なう前にストリップ試験（strip testing）とマーキングを行ない、その後テープおよびリール工程を行なうものである。リードがカットされていない場合は、リードカットはストリップ試験の前になされることができる。第２の方法は、最初にリードカットおよび切断を行い、その後、テープおよびリール工程を行なう前に単体テストおよびマーキングを行なうものである。図４（ｆ）は、テープおよびリール工程におけるパッケージを示している。
図５は、パッケージの分解立体図を示している。図に示されているように、パッケージはリードフレーム構造２４に接着しているモールド材２２を含む。バンプ３４（ａ）のアレイを有する半導体チップ３０は、はんだペースト材料３４（ｂ）を有するリードフレーム構造２４に接着される。
本発明は、上述の好ましい実施例に限定されるべきではなく、当業者による変更および改良が本発明の精神と範囲内で行なわれることができることは明らかである。さらに、本発明の精神と範囲から逸脱することなしに本発明の１または２以上の実施例は、本発明の１または２以上の実施例と組み合わされ得る。
以上の全ての米国仮特許出願や本特許出願および公報が、本願において参考に示されている。
本発明の実施例に従った半導体パッケージの上部斜視図である。 図１（ａ）におけるパッケージの底部斜視図である。 回路基板上に実装された図１（ａ）および図１（ｂ）における半導体パッケージの側断面図である。 チップを１つだけ有するパッケージ構成である。 ２つのチップを有するパッケージ構成である。 本発明の別の実施例によるパッケージの上部斜視図である。 図３（ａ）におけるパッケージの底部斜視図である。 ヒートプレート構造を含んだ図３（ａ）におけるパッケージの上面斜視図である。 図３（ａ）および図３（ｂ）におけるパッケージの側断面図である。 〜 パッケージが形成される際の、パッケージの多様な説明図である。 本発明の実施例に従ったパッケージの分解立体図である。

Claims (19)

  1. 半導体パッケージの製造方法であって、
    （ａ）チップ接着領域と複数のリードを有するリードフレーム構造の周囲にモールド材をモールドして、前記チップ接着領域を前記モールド材の第１の窓を通して露出せしめかつ前記チップ接着領域とは反対側の前記リードフレーム構造の表面を前記モールド材の第２の窓を通して露出せしめるモールド工程と、
    （ｂ）前記工程（ａ）の後、フリップチップ実装プロセスを使用して前記チップ接着領域に半導体チップを実装する実装工程と、
    を含むことを特徴とする方法。
  2. 前記半導体チップは縦型パワーＭＯＳＦＥＴを含むことを特徴とする請求項１に記載の方法。
  3. 前記複数のリードは、少なくとも１つのソースリードおよび少なくとも１つのゲートリードを含むことを特徴とする請求項１に記載の方法。
  4. 前記工程（ｂ）の後に、前記リードフレームのチップ接着領域と前記半導体チップとの間にあるはんだを溶融させる工程をさらに含むことを特徴とする請求項１に記載の方法。
  5. 前記チップ接着領域は、少なくとも１つの開口部を含むことを特徴とする請求項１に記載の方法。
  6. 前記モールド工程は、リードフレーム構造を金型内に配置する工程を含むことを特徴とする請求項１に記載の方法。
  7. 前記リードフレーム構造のチップ接着領域と前記窓内部にはんだを付着させる工程をさらに含むことを特徴とする請求項１に記載の方法。
  8. 前記複数のリードはソースリードおよびゲートリードを含むことを特徴とする請求項１に記載の方法。
  9. ヒートプレート構造を前記リードフレーム構造に接着する工程をさらに含むことを特徴とする請求項１に記載の方法。
  10. 半導体パッケージであって、
    （ａ）チップ接着領域及び複数のリードを含むリードフレーム構造と、
    （ｂ）前記リードフレーム構造の少なくとも一部分の周囲にモールドされ第１の窓及び第２の窓を有するモールド材と、
    （ｃ）前記チップ接着領域上に実装され縁部を有する半導体チップと、
    を含み、
    前記第１の窓は前記チップ接着領域を露出しかつ前記第２の窓は前記チップ接着領域とは反対側の前記リードフレーム構造の表面を露出し、前記半導体チップは前記第１の窓内部にあり、前記半導体チップの前記縁部と前記モールド材との間に間隙が存在していることを特徴とする半導体パッケージ。
  11. 前記リードフレーム構造は銅からなることを特徴とする請求項１０に記載の半導体パッケージ。
  12. 前記半導体チップは、ソース領域、ゲート領域およびドレイン領域を有する縦型パワートランジスタを含み、前記ソース領域と前記ゲート領域は前記チップ接着領域に対して近接位置にあり、前記ドレイン領域は前記チップ接着領域に対して遠方位置にあることを特徴とする請求項１０に記載の半導体パッケージ。
  13. 前記半導体パッケージは、前記半導体チップと前記リードフレーム構造との間にバンプおよびはんだ接合部を含むことを特徴とする請求項１０に記載の半導体パッケージ。
  14. 前記窓は、前記半導体チップの横寸法よりも大きい寸法を有することを特徴とする請求項１０に記載の半導体パッケージ。
  15. 前記モールド材は、エポキシ樹脂モールド材料を含むことを特徴とする請求項１０に記載の半導体パッケージ。
  16. 前記第２の窓を通して前記リードフレーム構造に接着しているヒートシンクをさらに含むことを特徴とする請求項１０に記載の半導体パッケージ。
  17. 前記半導体チップと前記リードフレーム構造とを接着させる接合アレイをさらに含み、前記接合アレイは、互いに異なる融解温度を有するはんだまたは無はんだのバンプ材料とはんだペースト材料とを含むことを特徴とする請求項１０に記載の半導体パッケージ。
  18. 半導体パッケージを含む電気アッセンブリ装置であって、
    半導体パッケージと、前記半導体パッケージが実装される回路基板と、を含み、
    前記半導体パッケージは、
    （ａ）チップ接着領域及び複数のリードを含むリードフレーム構造と、
    （ｂ）前記リードフレーム構造の少なくとも一部分の周囲にモールドされ第１の窓及び第２の窓を有するモールド材と、
    （ｃ）前記チップ接着領域上に実装され縁部を有する半導体チップと、
    からなり、前記第１の窓は前記チップ接着領域を露出しかつ前記第２の窓は前記チップ接着領域とは反対側の前記リードフレーム構造の表面を露出し、前記半導体チップは前記第１の窓内部にあり、前記縁部と前記モールド材との間には間隙が存在する、ことを特徴とする電気アッセンブリ装置。
  19. 前記半導体チップを接着させるはんだをさらに含むことを特徴とする請求項１８に記載の電気アッセンブリ装置。
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