JP4691890B2 - 電気光学装置および電子機器 - Google Patents

Description

本発明は、複数本毎にデータ線をブロック化して駆動する場合に現れる表示品位の低下
を抑える技術に関する。

近年では、液晶などの電気光学パネルを用いて小型画像を形成するとともに、この小型
画像を光学系によってスクリーンや壁面等に拡大投射するプロジェクタが普及しつつある
。プロジェクタは、それ自体で画像を作成する機能はなく、パソコンやテレビチューナな
どの上位装置から映像データ（または映像信号）の供給を受ける。この映像データは、画
素の階調（明るさ）を指定するものであって、マトリクス状に配列する画素の垂直走査お
よび水平走査した形式で供給されるので、プロジェクタに用いられる電気光学パネルにつ
いても、この形式に準じて駆動するのが適切である。このため、プロジェクタに用いられ
る電気光学パネルでは、走査線を順番に選択するとともに、１本の走査線が選択される期
間（１水平走査期間）において１本ずつデータ線を順番に選択して、映像データを液晶の
駆動に適するように変換した画像信号を、選択したデータ線に供給する、という点順次方
式で駆動するのが一般的であった。

ところで、最近では、ハイビジョンなどに対応するために高精細化の要求が強い。高精
細化は、走査線の本数およびデータ線の本数を増加させることによって達成することがで
きるが、走査線本数の増加によって１水平走査期間が短縮し、さらに、点順次方式では、
データ線本数の増加によって、データ線の選択期間も短縮する。このため、点順次方式で
は、高精細化が進行するにつれてデータ線に画像信号を供給する時間を充分に確保できな
くなって、画素への書き込みが不十分となり始めた。
そこで、このような書き込みが不十分となる点を解消する目的で、相展開駆動という方
式が考え出された（特許文献１参照）。この相展開駆動は、１水平走査期間において、デ
ータ線を予め定められた本数、例えば６本毎に同時に選択するとともに、選択走査線と選
択データ線との交差に対応する画素への画像信号を時間軸に対し６倍に伸長して、選択し
た６本のデータ線の各々に供給する、という方式である。この相展開駆動方式では、デー
タ線に画像信号を供給する時間を、点順次方式と比較して、この例では６倍確保すること
ができるので、高精細化に適している、と考えられている。
特開２０００−１１２４３７号公報

しかしながら、この相展開駆動では、複数本のデータ線を同時に選択することに起因し
て表示品位の低下現象が発生しやすい。
本発明は、上述した事情に鑑みてなされたもので、その目的とするところは、相展開し
たときの表示品位の低下現象を抑えて、高品位な表示を可能とする電気光学装置および電
子機器を提供することにある。

本発明の前提として、複数段接続されたシフトレジスタのうち、初段から出力されるパ
ルス信号は、段目以降から出力されるパルス信号と比較して条件・波形が異なりやすい。
ただし、このパルス信号が出力される領域をすべてダミー画素にすると、その分、シフト
レジスタ等の周辺回路を作り込む面積が減少してしまう。そこで、本発明に係る電気光学
装置は、走査線と複数本毎にブロック化されたデータ線との交差に対応して設けられると
ともに、走査線が選択された期間に、データ線に画像信号がサンプリングされたとき、当
該画像信号に応じた階調となる画素を有する電気光学装置であって、走査線を水平走査期
間毎に順次選択する走査線駆動回路と、水平走査期間の最初に供給される転送開始パルス
信号を、所定のクロックの信号にしたがって順次転送するように複数段接続されたシフト
レジスタと、前記シフトレジスタの各段において転送されたパルス信号を複数に分岐する
経路と、分岐されたパルス信号と所定のイネーブル信号との論理演算信号を、互いにパル
ス幅が重複しないように求める演算回路と、画像信号を供給する画像信号線のいずれかと
前記データ線の各々との間においてそれぞれ電気的に介挿されるとともに、オンすること
によって当該画像信号線に供給された画像信号を当該データ線にサンプリングするサンプ
リングスイッチであって、同一ブロックのデータ線に対応するものは、同一の論理積信号
に基づいて略同時にオンオフするサンプリングスイッチとを備え、前記演算回路によって
出力される論理演算信号のうち、水平走査期間の最初に出力されるものでオンオフされる
べきサンプリングスイッチ、および、当該サンプリングスイッチに対応するデータ線を省
略したことを特徴とする。本発明に係る電気光学装置によれば、水平走査期間の最初に出
力される論理演算信号でオンオフされるべきサンプリングスイッチ、および、当該サンプ
リングスイッチに対応するデータ線が省略されるので、その分、シフトレジスタ等の周辺
回路を作り込む面積を確保することができる。

ところで、水平走査期間の最初に出力される論理演算信号でオンオフされるべきサンプ
リングスイッチ、および、当該サンプリングスイッチに対応するデータ線が省略されると
、表示の中心位置が全画素領域の中心とズレてしまうので、本発明においては、前記演算
回路によって出力される論理演算信号のうち、水平走査期間の最後に出力されるものでオ
ンオフされるべきサンプリングスイッチ、および、当該サンプリングスイッチに対応する
データ線についても省略した構成が好ましい。
さらに、このような構成において、前記演算回路によって出力される論理演算信号のう
ち、水平走査期間の２番目に出力されるものが供給されるブロックにおいて、省略したデ
ータ線寄りのデータ線に対応する画素については、ダミー画素領域として非表示とさせる
構成としても良い。第２段に対応する画素領域のうち、第１段に対応する画素領域に隣接
する領域は、当該第１段に対応する画素領域の影響（容量結合などによる影響）を受けや
すいため等である。なお、本発明に係る電気光学装置において、ダミー画素領域として画
素を非表示とさせるには、例えば、当該画素を表示内容にかかわらず、特定の色（黒、白
、灰）とする態様や、当該画素を遮光層で覆う態様、画素回路の一部または全部を形成し
ない態様など種々の態様が考えられる。
これらの構成においては、左右反転像を形成する場合があるので、表示を行う有効画素
領域の中心に対し前記ダミー画素領域を対称に配置した構成が好ましい。また、初段およ
び最終段に対応する画像領域をダミー画素領域とする場合や、有効画素領域の中心に対し
ダミー画素領域を対称に配置する場合、有効画素領域のデータ線本数が、略同時にオンオ
フするサンプリングスイッチの数の倍数である構成が望ましい。

本発明に係る電気光学装置において、前記演算回路のうち、水平走査期間の最初に論理
演算信号を出力するものは、前記イネーブル信号を入力せずに、前記シフトレジスタの第
１段によって転送されたパルス信号の否定信号を出力するＮＯＴ回路である構成が好まし
い。この構成によれば、当該演算回路がＮＯＴ回路で簡略化されるので、その分、シフト
レジスタ等の周辺回路を作り込む面積を確保することができる。
また、この構成において、前記演算回路のうち、水平走査期間の最後に論理演算信号を
出力するものは、前記イネーブル信号を入力せずに、前記シフトレジスタの最終段によっ
て転送されたパルス信号の否定信号を出力するＮＯＴ回路である構成としても良い。
さらに、前記演算回路は、水平走査期間の最初および最後に論理演算信号を出力するも
のを除いて、前記イネーブル信号と、シフトレジスタのうち、対応する段によって転送さ
れたパルス信号との否定論理積を求めるＮＡＮＤ回路を含む構成としても良い。この構成
によれば、シフトレジスタの各段によって転送されるパルス信号を分岐した経路からみた
とき、インバータ回路と否定論理積信号とのゲート容量をほぼ一致させることができる。
加えて、本発明に係る電子機器は、上記電気光学装置を表示部として有するので、表示
品位の低下を目立たなくすることが可能となる。

以下、本発明を実施するための最良の形態について図面を参照して説明する。図１は、
本発明の実施形態に係る電気光学装置の全体構成を示すブロック図である。
この図に示されるように、電気光学装置は、電気光学パネル１００と、制御回路２００
と、処理回路３００とを含む。
このうち、制御回路２００は、図示しない上位装置から供給される垂直走査信号Ｖｓ、
水平走査信号Ｈｓおよびドットクロック信号ＤＣＬＫにしたがって、各部を制御するため
のタイミング信号やクロック信号などを生成する。

処理回路３００は、さらに、Ｓ／Ｐ変換回路３０２、Ｄ／Ａ変換器群３０４および増幅
・反転回路３０６から構成される。
このうち、Ｓ／Ｐ変換回路３０２は、上位装置から、垂直走査信号Ｖｓ、水平走査信号
Ｈｓおよびドットクロック信号ＤＣＬＫに同期してシリアルで供給され、画素の階調レベ
ル（明るさ）を画素毎にディジタル値で指定する映像データＶｉｄを、図５に示されるよ
うに、チャネルｃｈ１〜ｃｈ４の４系統に分配するとともに、時間軸に４倍に伸長（シリ
アル−パラレル変換）して、映像データＶｄ１ｄ〜Ｖｄ４ｄとして出力するものである。
したがって、映像データの１画素分がドットクロックＤＣＬＫの１周期で供給される場合
、伸長された映像データＶｄ１ｄ〜Ｖｄ４ｄの各々は、ドットクロックＤＣＬＫの４周期
分にわたって供給されることになる。なお、シリアル−パラレル変換する理由は、画像信
号が印加される時間を長くして、後述するサンプリングスイッチにおけるサンプル＆ホー
ルド時間および充放電時間を確保するためである。
また、本実施形態においてＳ／Ｐ変換回路３０２は、後述するダミー画素領域に属する
画素の選択タイミングにあわせて、画素を例えば黒色化させる映像データを出力する。

Ｄ／Ａ変換器群３０４は、チャネルｃｈ１〜ｃｈ４毎に設けられたＤ／Ａ変換器であり
、映像データＶｄ１ｄ〜Ｖｄ４ｄを、それぞれ画素の階調に応じた電圧を有するアナログ
の画像信号に変換するものである。
増幅・反転回路３０６は、アナログ変換された画像信号を、電圧Ｖcを基準にして極性
反転または正転した後、適宜、増幅して画像信号Ｖｄ１〜Ｖｄ４として供給するものであ
る。ここで、極性反転については、（ａ）走査線毎、（ｂ）データ信毎、（ｃ）画素毎、
（ｄ）面（フレーム）毎などの態様があるが、この実施形態にあっては（ａ）走査線毎の
極性反転（１Ｈ反転）であるとする。ただし、本発明をこれに限定する趣旨ではない。
また、電圧Ｖcは、図６に示されるように画像信号の振幅中心電圧であり、対向電極に
印加される電圧ＬＣcomとほぼ等しい。そして、本実施形態では、便宜上、振幅中心電圧
Ｖcよりも高位電圧を正極性と、低位電圧を負極性と、それぞれ称している。

プリチャージ電圧生成回路３１０は、データ線に画像信号をサンプリングする直前の帰
線期間において、プリチャージのための電圧信号Ｖpreを生成するものである。なお、本
実施形態ではプリチャージ電圧信号Ｖpreとして、例えば画素を最高階調の白色と最低階
調の黒色との中間値である灰色とさせる電圧（灰色相当電圧）を用いることにする。
上述したように本実施形態では、走査線毎の極性反転とするので、１垂直走査期間では
、正極性書込と負極性書込とが１水平走査期間毎に交互に実行される。このため、プリチ
ャージ電圧生成回路３１０は、図６に示されるように、正極性書込直前の帰線期間では正
極性の灰色相当電圧Ｖg(+)となるように、また、負極性書込直前の帰線期間では負極性の
灰色相当電圧Ｖg(-)となるように、それぞれプリチャージ電圧信号Ｖpreを１水平走査期
間毎に極性反転して生成する。

説明を図１に戻すと、セレクタ３５０は、例えば信号ＮＲＧがＬレベルであるときに増
幅・反転回路３０６による画像信号Ｖｄ１〜Ｖｄ４を選択する一方、信号ＮＲＧがＨレベ
ルであるときにプリチャージ電圧生成回路３１０によるプリチャージ電圧信号Ｖpreを選
択して、それぞれ選択した信号を電気光学パネル１００にＶｉｄ１〜Ｖｉｄ４として供給
する。ここで、信号ＮＲＧは、制御回路２００から供給され、帰線期間の一部期間である
プリチャージ期間においてＨレベルとなる信号である。
したがって、信号Ｖｉｄ１〜Ｖｉｄ４は、信号ＮＲＧがＨレベルとなるプリチャージ期
間では、共通にプリチャージ電圧信号Ｖpreとなり、それ以外の期間では、それぞれ画像
信号Ｖｄ１〜Ｖｄ４となる。

次に、電気光学パネル１００の詳細な構成について説明する。図２は、電気光学パネル
１００の電気的な構成を示すブロック図である。この電気光学パネル１００は、素子基板
と対向電極が形成された対向基板とを一定の間隙をもって貼り合わせるとともに、この間
隙に液晶を封止した液晶表示パネルである。
この電気光学パネル１００では、図２に示されるように、７６８本の走査線１１２が図
において横（水平）方向に延在して配列する一方、１０３２（＝４×２５８）本のデータ
線１１４が図において縦（垂直）方向に配列している。そして、これらの走査線１１２と
データ線１１４との交差部分の各々に対応するように画素１１０が設けられている。した
がって、画素１１０は、縦７６８行×横１０３２列のマトリクス状に配列することになる
。ただし、本実施形態では、この画素配列において左端４列分および右端４列分は、表示
に寄与しないダミー画素領域として用いられる。このため、本実施形態において表示に寄
与する有効画素領域は、左右各４列分を除いた領域に相当する縦７６８行×横１０２４列
となる。

次に、画素１１０の詳細な構成について図３を参照して説明する。
この図に示されるように、画素１１０においては、Ｎチャネル型のＴＦＴ（薄膜トラン
ジスタ）１１６のソースがデータ線１１４に接続されるとともに、ドレインが画素電極１
１８に接続される一方、ゲートが走査線１１２に接続されている。
また、画素電極１１８に対向するように、一定の電圧ＬＣcomに維持された対向電極１
０８が全画素に対して共通に設けられるとともに、これらの画素電極１１８と対向電極１
０８との間に液晶層１０５が挟持されている。このため、画素毎に、画素電極１１８、対
向電極１０８および液晶層１０５からなる液晶容量が構成されることになる。

なお、特に図示はしないが、両基板の各対向面には、液晶分子の長軸方向が両基板間で
例えば約９０度連続的に捻れるようにラビング処理された配向膜がそれぞれ設けられる一
方、両基板の各背面側には配向方向に応じた偏光子がそれぞれ設けられる。
画素電極１１８と対向電極１０８との間を通過する光は、液晶容量の電圧実効値がゼロ
であれば、液晶分子の捻れに沿って約９０度旋光する一方、当該電圧実効値が大きくなる
につれて、液晶分子が電界方向に傾く結果、その旋光性が消失する。このため、例えば透
過型において、入射側と背面側とに、配向方向に合わせて偏光軸が互いに直交する偏光子
をそれぞれ配置させたノーマリーホワイトモードである場合、液晶容量の電圧実効値がゼ
ロであれば、光の透過率が最大となって白色表示になる一方、電圧実効値が大きくなるに
つれて透過する光量が減少して、ついには透過率が最小である黒色表示になる。
また、液晶容量における電荷のリークを防止するために、蓄積容量１０９が画素毎に形
成されている。この蓄積容量１０９の一端は、画素電極１１８（ＴＦＴ１１６のドレイン
）に接続される一方、その他端は、全画素にわたって共通接地されている。

続いて、有効画素領域およびダミー画素領域の周辺には、走査線駆動回路１３０や、シ
フトレジスタ１４０などの周辺回路が設けられている。このうち、走査線駆動回路１３０
は、図５に示されるように、順番に１水平有効表示期間だけＨレベルになる走査信号Ｇ１
、Ｇ２、Ｇ３、…、Ｇ７６８の各々を、それぞれ１行目、２行目、３行目、…、７６８行
目の走査線１１２に供給するものである。なお、走査線駆動回路１３０の詳細については
、本発明と直接関連しないので省略するが、１垂直走査期間（１Ｆ）の最初に供給される
転送開始パルスＤＹを、クロック信号ＣＬＹのレベルが遷移する（立ち上がる、または、
立ち下がる）毎に順次シフトした後、パルス幅を狭めるなどの波形整形処理をして、走査
信号Ｇ１、Ｇ２、Ｇ３、…、Ｇ７６８として出力する構成となっている。

次に、シフトレジスタ１４０は、１３１段のラッチ回路１４５０を縦続接続したもので
あって、デューティ比がほぼ５０％のクロック信号ＣＬＸと、このクロック信号ＣＬＸと
論理反転の関係にあるクロック信号ＣＬＸinvとにしたがって、転送開始パルスＤＸを順
次転送するものである。ここで、転送開始パルスＤＸは、１水平走査期間の開始時に供給
されるとともに、パルス幅（Ｈレベルとなる期間）がクロック信号ＣＬＸのほぼ１周期分
である信号である。
シフトレジスタ１４０は、転送回路パルスＤＸを、図２において左から右方向（Ｒ方向
または正転方向）にも、右から左方向（Ｌ方向または逆転方向）にも、転送可能な構成と
なっている。この転送方向を規定するものが互いに排他的な論理レベルとなる信号Ｄir-
Ｒ、Ｄir-Ｌであり、信号Ｄir-ＲがＨレベル（信号Ｄir-ＬがＬレベル）の場合には、Ｒ
方向への転送を指示し、信号Ｄir-ＬがＨレベル（信号Ｄir-ＲがＬレベル）の場合には、
Ｌ方向への転送を指示する。

Ｒ方向転送の場合、ラッチ回路１４５０では、その左端が入力となる一方、その右端が
出力となるので、ラッチ回路１４５０については、図において左から順番に、左１段、左
２段、…、左１３０段、左１３１段と表記することにする。このＲ方向転送の場合、信号
Ｆ１、Ｆ２、…、Ｆ１３０は、それぞれ左１段、左２段、…、左１３０段のラッチ回路１
４５０から出力される。
反対に、Ｌ方向転送の場合、ラッチ回路１４５０では、その右端が入力となる一方、そ
の左端が出力となるので、ラッチ回路１４５０については、図において右から順番に、右
１段、右２段、…、右１３０段、右１３１段と表記することにする。このＬ方向転送の場
合、信号Ｆ１３０、Ｆ１２９、…、Ｆ１は、それぞれ右１段、右２段、…、右１３０段の
ラッチ回路１４５０から出力される。
なお、例えば左２段のラッチ回路１４５０は、右１３０段のラッチ回路１４５０と同一
である。このため、本実施形態では、Ｒ方向転送の場合（左から数えて）も、Ｌ方向転送
の場合（右から数えて）も、奇数段、偶数段の区別はない。

クロックドインバータ１５２は、信号Ｄir-ＲがＨレベルとなるＲ方向転送の場合のみ
、転送開始パルスＤＸを左１段のラッチ回路１４５０に入力として供給する。一方、クロ
ックドインバータ１５４は、信号Ｄir-ＬがＨレベルとなるＬ方向転送の場合のみ、転送
開始パルスＤＸを右１段のラッチ回路１４５０に入力として供給する。

ここで、シフトレジスタ１４０におけるラッチ回路１４５０の詳細について図４を参照
して説明する。図４は、奇数をｍとしたときに、奇数ｍ段のラッチ回路１４５０と、偶数
（ｍ＋１）段のラッチ回路１４５０と、奇数（ｍ＋２）段のラッチ回路１４５０との３段
分の構成を示す図である。
いずれのラッチ回路１４５０も、４つのクロックドインバータ１４５１〜１４５４を有
する。このうち、奇数段のラッチ回路１４５０において、クロックドインバータ１４５１
は、クロック信号ＣＬＸがＨレベルである場合に入力信号の論理レベルを反転出力し、ク
ロック信号ＣＬＸがＬレベルである場合に出力をハイインピーダンス状態とし、クロック
ドインバータ１４５２は、クロック信号ＣＬＸinvがＨレベルである場合に入力信号の論
理レベルを反転出力し、クロック信号ＣＬＸinvがＬレベルである場合に出力をハイイン
ピーダンス状態とし、クロックドインバータ１４５３は、信号Ｄir-ＲがＨレベルである
場合に入力信号の論理レベルを反転出力し、信号Ｄir-ＲがＬレベルである場合に出力を
ハイインピーダンス状態とし、クロックドインバータ１４５４は、信号Ｄir-ＬがＨレベ
ルである場合に入力信号の論理レベルを反転出力し、信号Ｄir-ＬがＬレベルである場合
に出力をハイインピーダンス状態とする。
偶数段のラッチ回路１４５０では、クロックドインバータ１４５１、１４５２と、クロ
ック信号ＣＬＸ、ＣＬＸinvとの供給関係が奇数段と逆となっている。このため、偶数段
のラッチ回路１４５０において、クロックドインバータ１４５１は、クロック信号ＣＬＸ
invがＨレベルである場合に入力信号の論理レベルを反転出力し、クロック信号ＣＬＸinv
がＬレベルである場合に出力をハイインピーダンス状態とし、クロックドインバータ１４
５２は、クロック信号ＣＬＸがＨレベルである場合に入力信号の論理レベルを反転出力し
、クロック信号ＣＬＸがＬレベルである場合に出力をハイインピーダンス状態とする。な
お、クロックドインバータ１４５３、１４５４は、奇数段と偶数段とにおいて相違はない
。
シフトレジスタ１４０は、このように奇数段のラッチ回路１４５０と偶数段のラッチ回
路１４５０とを交互に接続した構成となっている。

このような構成において、Ｒ方向転送の場合、全段にわたってクロックドインバータ１
４５４の出力がハイインピーダンス状態となるので、その存在は電気的にみて無視できる
一方、クロックドインバータ１４５３は単なるＮＯＴ回路となる。
まず、クロック信号ＣＬＸがＨレベルになると、奇数段のラッチ回路１４５０において
、クロックドインバータ１４５１は、左端から入力された信号の論理レベルを反転してク
ロックドインバータ１４５３の入力端に供給し、クロックドインバータ１４５３は、入力
端に供給された信号の論理レベルを再反転して、ラッチ回路１４５０による出力信号とす
るとともに、クロックドインバータ１４５２の入力端に供給する。ここで、クロック信号
ＣＬＸがＨレベルである期間では、奇数段におけるクロックドインバータ１４５２の出力
はハイインピーダンス状態となる。このため、クロック信号ＣＬＸがＨレベルになる期間
において、当該奇数段の出力信号となるクロックドインバータ１４５３の出力は、クロッ
クドインバータ１４５１の出力レベルのみによって定まることになる。したがって、Ｒ方
向転送の場合にクロックＣＬＸがＨレベル（クロックＣＬＸinvがＬレベル）となる期間
において奇数ｍ段のラッチ回路１４５０から出力される信号Ｆｍは、左端の入力信号の論
理反転を２回繰り返した正転信号となる。

次に、クロック信号ＣＬＸがＬレベルになり、クロック信号ＣＬＸinvがＨレベルにな
ると、奇数段のラッチ回路１４５０において、クロックドインバータ１４５２は、クロッ
クインバータ１４５３による出力信号の論理レベルを反転して、当該クロックドインバー
タ１４５３に帰還入力にする。また、クロック信号ＣＬＸinvがＨレベルになる期間では
、奇数段におけるクロックドインバータ１４５１の出力はハイインピーダンス状態である
。したがって、Ｒ方向転送の場合にクロック信号ＣＬＸがＬレベル（クロック信号ＣＬＸ
invがＨレベル）となる期間において奇数ｍ段のラッチ回路１４５０から出力される信号
Ｆｍは、クロック信号ＣＬＸがＬレベルとなる直前にてクロックドインバータ１４５３か
ら出力された信号をラッチしたものとなる。

偶数段のラッチ回路１４５０では、クロックドインバータ１４５１、１４５２と、クロ
ック信号ＣＬＸ、ＣＬＸinvとの供給関係が奇数段と逆となっている点を考慮すると、Ｒ
方向転送の場合にクロックＣＬＸがＬレベルとなる期間において、偶数（ｍ＋１）段のラ
ッチ回路１４５０から出力される信号Ｆ（ｍ＋１）は、左端の入力信号の論理反転を２回
繰り返した正転信号、すなわち、１段前の奇数ｍ段のラッチ回路１４５０でラッチされた
信号となる。
また、Ｒ方向転送の場合にクロックＣＬＸがＨレベルとなる期間において出力される信
号Ｆ（ｍ＋１）は、クロック信号ＣＬＸがＨレベルとなる直前にてクロックドインバータ
１４５３から出力された信号をラッチしたものとなる。

このため、Ｒ方向転送の場合、偶数（ｍ＋１）段のラッチ回路１４５０から出力される
信号Ｆ（ｍ＋１）は、その前段たる奇数ｍ段のラッチ回路１４５０から出力される信号Ｆ
ｍよりも、クロック信号ＣＬＸ（クロック信号ＣＬＸinv）の半周期だけ遅延したものと
なる。
シフトレジスタ１４０は、このような奇数段および偶数段のラッチ回路１４５０を交互
に多段接続したものであるので、Ｒ方向転送の場合に転送開始パルスＤＸが左１段のラッ
チ回路１４５０に入力として供給されると、左１段、左２段、左３段、…のラッチ回路１
４５０から出力される信号Ｆ１、Ｆ２、Ｆ３、…は、図５に示される通りとなる。すなわ
ち、第１に、信号Ｆ１は、クロック信号ＣＬＸがＨレベルの期間では、転送開始パルスＤ
Ｘを正転出力したものとなり、クロック信号ＣＬＸがＬレベルの期間では、その直前での
正転出力をラッチしたものとなり、第２に、信号Ｆ２は、クロック信号ＣＬＸがＬレベル
の期間では、左１段のラッチ回路でラッチされた信号の正転信号となり、クロック信号Ｃ
ＬＸがＨレベルの期間では、その直前での正転出力をラッチしたものとなり、以降、同様
となる。したがって、信号Ｆ１、Ｆ２、Ｆ３、…、Ｆ１３０は、クロック信号ＣＬＸ（ク
ロック信号ＣＬＸinv）の半周期だけ順次シフトしたものとなる。

なお、Ｌ方向転送の場合、全段にわたってクロックドインバータ１４５３の出力がハイ
インピーダンス状態となるので、その存在は電気的にみて無視できる一方、クロックドイ
ンバータ１４５４は単なるＮＯＴ回路となる。このため、例えば奇数（ｍ＋２）段のラッ
チ回路１４５０において、クロック信号ＣＬＸがＬレベルになると、クロックドインバー
タ１４５２は、右端から入力された信号の論理レベルを反転してクロックドインバータ１
４５４の入力端に供給し、クロックドインバータ１４５４は、入力端に供給された信号の
論理レベルを再反転して、信号Ｆ（ｍ＋１）として出力するとともに、出力がハイインピ
ーダンス状態となっているクロックドインバータ１４５１の入力端に供給する。したがっ
て、Ｌ方向転送の場合にクロックＣＬＸがＬレベルとなる期間において出力される信号Ｆ
（ｍ＋１）は、右端の入力信号の論理反転を２回繰り返した正転信号となる。
奇数（ｍ＋２）段のラッチ回路１４５０において、クロック信号ＣＬＸがＨレベルにな
ると、クロックドインバータ１４５１は、クロックインバータ１４５４による出力信号の
論理レベルを反転して、当該クロックドインバータ１４５４に帰還入力にする。したがっ
て、Ｌ方向転送の場合にクロック信号ＣＬＸがＨレベルとなる期間において出力される信
号Ｆ（ｍ＋１）は、クロック信号ＣＬＸがＨレベルとなる直前にて奇数（ｍ＋２）段のク
ロックドインバータ１４５４から出力された信号をラッチしたものとなる。
さらに、Ｌ方向転送の場合にクロックＣＬＸがＨレベルとなる期間において偶数（ｍ＋
１）段のラッチ回路１４５０から出力される信号Ｆｍは、右端の入力信号の論理反転を２
回繰り返した正転信号、すなわち、１段前の奇数（ｍ＋２）段のラッチ回路１４５０でラ
ッチされた信号となる。
続いて、Ｌ方向転送の場合にクロックＣＬＸがＬレベルとなる期間において出力される
信号Ｆｍは、クロック信号ＣＬＸがＬレベルとなる直前にて偶数（ｍ＋１）段のクロック
ドインバータ１４５４から出力された信号をラッチしたものとなる。

このため、Ｌ方向転送の場合に転送開始パルスＤＸが右１段のラッチ回路１４５０に入
力として供給されると、右１段、右２段、右３段、…のラッチ回路１４５０から出力され
る信号Ｆ１３０、Ｆ１２９、Ｆ１２８、…は、図７に示される通りとなる。すなわち、第
１に、信号Ｆ１３０は、クロック信号ＣＬＸがＬレベルの期間では、転送開始パルスＤＸ
を正転出力したものとなり、クロック信号ＣＬＸがＨレベルの期間では、その直前での正
転出力をラッチしたものとなり、第２に、信号Ｆ１２９は、クロック信号ＣＬＸがＨレベ
ルの期間では、右１段のラッチ回路でラッチされた信号の正転信号となり、クロック信号
ＣＬＸがＬレベルの期間では、その直前での正転出力をラッチしたものとなり、以降、同
様となる。したがって、信号Ｆ１３０、Ｆ１２９、Ｆ１２８、…、Ｆ１は、クロック信号
ＣＬＸ（クロック信号ＣＬＸinv）の半周期だけ順次シフトしたものとなる。

なお、図４では、説明の理解のため、相補型構成が省略されている。詳細には、クロッ
クドインバータ１４５１、１４５２、１４５３、１４５４の各々は、良く知られているよ
うに、電源の高位側電圧Ｖｄｄから低位側電圧Ｖｓｓまでの間に直列的に接続された２個
のＰチャネル型ＴＦＴおよび２個のＮチャネル型ＴＦＴによって相補型でそれぞれ構成さ
れる。
したがって、例えば奇数段のクロックドインバータ１４５１には、図示されているクロ
ック信号ＣＬＸのほか、図示されていないクロック信号ＣＬＸinvも供給されている。同
様に例えばクロックドインバータ１４５３には、図示されている信号Ｄir-Ｒのほか、図
示されていない信号Ｄir-Ｌも供給されている。

説明を再び図２に戻す。シフトレジスタ１４０による信号Ｆ１、Ｆ２、…、Ｆ１３０の
各信号経路は、それぞれ図２において左右方向の２つに分岐するとともに、原則として、
各分岐経路についてそれぞれＮＡＮＤ回路１４２、ＮＯＴ回路１４３、ＮＡＮＤ回路１４
４、ＮＯＴ回路１４５および１４６を含む演算回路がそれぞれ設けられている。ただし、
信号Ｆ１の経路を２分岐したうちの左方向の分岐経路、および、信号Ｆ１３０の経路を２
分岐したうちの右方向の分岐経路については、例外としてＮＡＮＤ回路１４２のみがそれ
ぞれ設けられている。

ここで、ｍが奇数である信号Ｆｍ、すなわち、Ｒ方向転送において奇数段のラッチ回路
１４５０から出力される信号（または、Ｌ方向転送において偶数段のラッチ回路１４５０
から出力される信号）の供給経路にうち、図２において左方向の分岐経路に対応するＮＡ
ＮＤ回路１４２は、当該信号Ｆｍとイネーブル信号Ｅｎｂ１との否定論理積信号を出力す
る一方、右方向の分岐経路に対応するＮＡＮＤ回路１４２は、当該信号Ｆｍとイネーブル
信号Ｅｎｂ２との否定論理積信号を出力する。
また、（ｍ＋１）が偶数である信号Ｆ（ｍ＋１）、すなわち、Ｒ方向転送において偶数
段のラッチ回路１４５０から出力される信号（または、Ｌ方向転送において奇数段のラッ
チ回路１４５０から出力される信号）のうち、図２において左方向の分岐経路に対応する
ＮＡＮＤ回路１４２は、当該信号Ｆ（ｍ＋１）とイネーブル信号Ｅｎｂ３との否定論理積
信号を出力する一方、右方向の分岐経路に対応するＮＡＮＤ回路１４２は、当該信号Ｆ（
ｍ＋１）とイネーブル信号Ｅｎｂ４との否定論理積信号を出力する。

ここで、イネーブル信号Ｅｎｂ１〜Ｅｎｂ４は、図５に示されるように、互いにＨレベ
ルとなるパルス幅の期間が略同一であって、互いに重複しないように、かつ、当該パルス
の位相が互いに９０度ずつシフトした関係にある。さらに、Ｒ方向転送の場合、イネーブ
ル信号Ｅｎｂ１、Ｅｎｂ２のパルスは、クロック信号ＣＬＸがＨレベルである期間におい
て順番に出力され、また、イネーブル信号Ｅｎｂ３、Ｅｎｂ４のパルスは、クロック信号
ＣＬＸinvがＨレベルである期間において順番に出力される。

ＮＡＮＤ回路１４４は、ＮＡＮＤ回路１４２による否定論理信号と、信号ＮＲＺをＮＯ
Ｔ回路１４３で論理反転した信号との否定論理積信号を出力する。ＮＯＲ回路１４４によ
る否定論理積信号は、ＮＯＴ回路１４５、１４６による偶数回（図２では２回）の論理反
転を経てサンプリング信号として出力される。
ここで、信号Ｆ１、Ｆ２、Ｆ３、…、Ｆ１３０の出力経路のうち、左方向に分岐した経
路を経由して出力されるサンプリング信号をそれぞれＳ１−ａ、Ｓ２−ａ、Ｓ３−ａ、…
、Ｆ１３０−ａと表記し、右方向に分岐した経路を経由して出力されるサンプリング信号
をそれぞれＳ１−ｂ、Ｓ２−ｂ、Ｓ３−ｂ、…、Ｓ１３０−ｂと表記する。
なお、信号Ｆ１の経路を２分岐したうちの左方向の分岐経路、および、信号Ｆ１３０の
経路を２分岐したうちの右方向の分岐経路については、それぞれＮＡＮＤ回路１４２のみ
しか設けられていないので、実際にはサンプリング信号Ｓ１−ａ、Ｓ１３０−ｂは、出力
されることはないが、ここでは説明の便宜上、当該ＮＡＮＤ回路１４２の出力信号が破線
で示されるようにＮＯＴ回路で反転された場合の仮想的な信号として扱うものとする。

サンプリングスイッチ１４８は、例えばＮチャネル型のＴＦＴであり、データ線１１４
毎に設けられ、４本の画像信号線１７１を介して供給される４チャネル分の信号Ｖｉｄ１
〜Ｖｉｄ４の各々をデータ線１１４にサンプリングするためのものである。
詳細には、図２において左から数えてｊ列目のデータ線１１４の一端にドレインが接続
されたサンプリングスイッチ１４８は、ｊを４で割った余りが「１」であるならば、その
ソースが、信号Ｖｉｄ１が供給される画像信号線１７１に接続される。同様に、ｊを４で
割った余りが「２」、「３」、「０」であるデータ線１１４にドレインが接続されたサン
プリングスイッチ１４８の各々は、そのソースが、信号Ｖｉｄ２〜Ｖｉｄ４が供給される
画像信号線１７１にそれぞれ接続されている。例えば、図２において左から数えて１１列
目のデータ線１１４にドレインが接続されたサンプリングスイッチ１４８のソースは、「
１１」を４で割った余りが「３」であるから、信号Ｖｉｄ３が供給される画像信号線１７
１に接続される。

さらに、（ｊ＋３）を８で割った商がｉであって、その余りが「０」〜「３」となるデ
ータ線１１４にドレインが接続される４個のサンプリングスイッチ１４８のゲートには、
それぞれサンプリング信号Ｓ（ｉ＋１）−ａが共通に供給され、その余りが「４」〜「７
」となるデータ線１１４にドレインが接続される４個のサンプリングスイッチ１４８のゲ
ートには、それぞれサンプリング信号Ｓ（ｉ＋１）−ｂが共通に供給される。
例えば、５列〜８列目のデータ線１１４では、（ｊ＋３）が「８」〜「１３」であり、
この数字を８で割った商が「１」であって、余りがそれぞれ「０」〜「３」であるので、
これらのデータ線１１４に対応するサンプリングスイッチ１４８のゲートには、サンプリ
ング信号Ｓ２−ａが共通に供給される。また例えば、１０２５列〜１０２８列目のデータ
線１１４では、（ｊ＋３）が「１０２８」〜「１０３１」であり、この数字を８で割った
商が「１２８」であって、余りがそれぞれ「４」〜「７」であるので、これらのデータ線
１１４に対応するサンプリングスイッチ１４８のゲートには、サンプリング信号Ｓ１２９
−ｂが共通に供給される。
なお、本実施形態では、対応するサンプリングスイッチ１４８のゲートに同一のサンプ
リング信号が供給される関係にある４本のデータ線１１４をブロックとして考える。

次に、本実施形態に係る電気光学装置の動作について、Ｒ方向転送の場合を例にとって
説明する。図５および図６は、Ｒ方向転送の場合における電気光学装置の動作を説明する
ためのタイミングチャートである。
まず、垂直走査期間（１Ｆ）の最初において、転送開始パルスＤＹが走査線駆動回路１
３０に供給される。この供給によって、図５に示されるように、走査信号Ｇ１、Ｇ２、Ｇ
３、…、Ｇ７６８が順次排他的に水平有効表示期間だけＨレベルになる。
ここで、走査信号Ｇ１がＨレベルになる水平有効表示期間に着目すると、当該水平有効
表示期間の先立つ帰線期間において、信号ＮＲＧが、図６に示されるように、その帰線期
間の前後端から隔絶されたプリチャージ期間にてＨレベルになる。この水平有効表示期間
において正極性書込が行われるものとすると、プリチャージ電圧生成回路３１０は、プリ
チャージ電圧信号Ｖpreを正極性書込に対応して電圧Ｖg(+)とする。
信号ＮＲＧがＨレベルになると、セレクタ３５０（図１参照）は、プリチャージ電圧信
号Ｖpreを選択するので、４本の画像信号線１７１（図２参照）は、直後の水平有効表示
期間における正極性書込に対応して電圧Ｖg(+)となる。
また、信号ＮＲＧがＨレベルになると、ＮＡＮＤ回路１４２による否定論理積信号のレ
ベルにかかわらず、ＮＡＮＤ回路１４４による否定倫理積信号が強制的にＨレベルになる
ので、すべてのサンプリングスイッチ１４８がオンする。したがって、信号ＮＲＧがＨレ
ベルになると、すべてのデータ線１１４には、画像信号線１７１の電圧信号Ｖpreがサン
プリングされる結果、正極性書込の事前準備として電圧Ｖg(+)にプリチャージされること
となる。
なお、プリチャージ期間が終了して、信号ＮＲＺがＬレベルになると、ＮＡＮＤ回路１
４４は、ＮＡＮＤ回路１４２による否定論理積信号の論理レベルを反転するＮＯＴ回路と
して機能する。

帰線期間が終了すると、転送開始パルスＤＸは、シフトレジスタ１４０の各ラッチ回路
１４５０によって順次シフトされて、図５に示されるように、水平有効表示期間にわたっ
て、信号Ｆ１、Ｆ２、Ｆ３、…、として出力される。
このうち、奇数ｍの信号Ｆｍを左側に分岐したものは、ＮＡＮＤ回路１４２においてイ
ネーブル信号Ｅｎｂ１との否定論理積が求められることによってパルス幅が狭められ、さ
らにＮＡＮＤ回路１４４、ＮＯＴ回路１４５、１４６を経て、サンプリング信号Ｓｍ−ａ
として出力される。また、奇数ｍの信号Ｆｍを右側に分岐したものは、ＮＡＮＤ回路１４
２においてイネーブル信号Ｅｎｂ２との否定論理積が求められることによってパルス幅が
狭められ、さらにＮＡＮＤ回路１４４、ＮＯＴ回路１４５、１４６を経て、サンプリング
信号Ｓｍ−ｂとして出力される。
さらに、偶数（ｍ＋１）の信号Ｆ（ｍ＋１）を左側に分岐したものは、ＮＡＮＤ回路１
４２によってイネーブル信号Ｅｎｂ３との否定論理積によってパルス幅が狭められて、サ
ンプリング信号Ｓ（ｍ＋１）−ａとして出力され、右側に分岐したものは、ＮＡＮＤ回路
１４２によってイネーブル信号Ｅｎｂ４との否定論理積によってパルス幅が狭められて、
サンプリング信号Ｓ（ｍ＋１）−ｂとして出力される。
ここで、イネーブル信号Ｅｎｂ１、Ｅｎｂ２の正パルス幅（Ｈレベルとなる期間）は、
クロック信号ＣＬＸがＨレベルとなる期間に含まれ、また、イネーブル信号Ｅｎｂ３、Ｅ
ｎｂ４の正パルス幅は、クロック信号ＣＬＸがＬレベル（クロック信号ＣＬＸinvがＨレ
ベル）となる期間に含まれるとともに、正パルス幅が互いに重複しないように出力される
ので、サンプリング信号Ｓ１−ｂ、Ｓ２−ａ、Ｓ２−ｂ、…、も、図５に示されるように
、正パルス幅が重複しないように出力される。なお、サンプリング信号Ｓ１−ａ、Ｓ１３
０−ｂは、上述したように仮想的な信号である。

一方、水平走査に同期して供給される映像データＶｉｄは、第１に、Ｓ／Ｐ変換回路３
０２によって４チャネルに分配されるとともに、時間軸に対して４倍に伸長され、第２に
、Ｄ／Ａ変換器群３０４によってそれぞれアナログ信号に変換されるとともに、正極性書
込に対応して、電圧Ｖcを基準に正転出力される。このため、正転出力される画像信号Ｖ
ｄ１〜Ｖｄ４は、画素を黒色とするにつれて、電圧Ｖcよりも高位電圧となる。
また、水平有効表示期間では、信号ＮＲＧがＬレベルであるため、セレクタ３５０は、
当該画像信号Ｖｄ１〜Ｖｄ４を選択する結果、４本の画像信号線１７１に供給される信号
Ｖｉｄ１〜Ｖｉｄ４は、増幅・反転回路３０６による画像信号Ｖｄ１〜Ｖｄ４となる。
なお、図６では、４本の画像信号線１７１に供給される信号のうち、チャネルｃｈ１に
相当する信号Ｖｉｄ１の電圧変化が示されている。帰線期間において、画像信号Ｖｄ１〜
Ｖｄ４を、極性に応じた黒色相当電圧Ｖb(+)またはＶb(-)とする場合、画像信号線１７１
に供給される信号Ｖｉｄ１も、黒色相当電圧のいずれかとなるが、信号ＮＲＧがＨレベル
であるときは、プリチャージ電圧信号Ｖpreとなるので、直後の書込極性に応じた灰色相
当電圧Ｖg(+)またはＶg(-)となる。

さて、走査信号Ｇ１がＨレベルになる水平有効表示期間において、最初にサンプリング
信号Ｓ１−ａがＨレベルになるものの、この信号はサンプリングスイッチ１４８に供給さ
れないので、表示動作にはなんら関与しない。
次に、サンプリング信号Ｓ１−ｂがＨレベルになると、図２において左から数えて１〜
４列目のデータ線１１４の各々には、それぞれ画像信号Ｖｄ１〜Ｖｄ４がサンプリングさ
れる。そして、サンプリングされた画像信号Ｖｄ１〜Ｖｄ４は、図２において上から数え
て１行目の走査線１１２と１〜４列目のデータ線１１４との交差に対応する画素１１０の
画素電極１１８にそれぞれ印加される。
ただし、１〜４列目のデータ線１１４は、ダミー画素領域に属するので、サンプリング
される画像信号は、正極性書込に対応した黒色相当電圧Ｖb(+)である。このため、１行１
列〜１行４列の画素は黒色化される。

次に、サンプリング信号Ｓ２−ａがＨレベルになると、今度は、５〜８列目のデータ線
１１４の各々に、それぞれ画像信号Ｖｄ１〜Ｖｄ４がサンプリングされて、１行目の走査
線１１２と当該５〜８列目のデータ線１１４との交差に対応する画素１１０の画素電極１
１８にそれぞれ印加される。
これらの５〜８列目のデータ線１１４は、有効画素領域に属するので、サンプリングさ
れる画像信号は、映像データＶｉｄで指示された階調レベルであって、正極性書込に対応
した電圧である。このため、１行５列から１行８列の画素は、映像データＶｉｄで指定さ
れた階調となる。
したがって、本実施形態では、表示に寄与する有効な画素が５列目から開始することに
なる。

続いて、サンプリング信号Ｓ２−ｂがＨレベルになると、今度は、９〜１２列目のデー
タ線１１４の各々に、それぞれ画像信号Ｖｄ１〜Ｖｄ４がサンプリングされ、１行目の走
査線１１２と当該９〜１２列目のデータ線１１４との交差に対応する画素１１０の画素電
極１１８にそれぞれ印加されて、１行９列〜１行１２列の画素が、映像データＶｉｄで指
定された階調となる。
以下同様な書き込みが、サンプリング信号Ｓ１２９−ｂ、Ｓ１３０−ａ、Ｓ１３０−ｂ
が順番にＨレベルになるまで繰り返されて、１行目の画素のすべてに対する書き込みが完
了することになる。
ただし、サンプリング信号Ｓ１３０−ａがＨレベルになるとき、１０２９〜１０３２列
目のデータ線はダミー画素領域に属するので、サンプリングされる画像信号が黒色相当電
圧Ｖb(+)であり、このため、１行１０２９列〜１行１０３２列の画素は黒色化される。ま
た、Ｒ方向転送の場合、転送１水平有効表示期間の最後でサンプリング信号Ｓ１３０−ｂ
がＨレベルになるが、この信号はサンプリングスイッチ１４８に供給されないので、表示
動作にはなんら関与しない。換言すれば、本実施形態では、表示に寄与する有効な画素は
、１０２８列目で終了する。
したがって、本実施形態では、表示に寄与する有効な画素の範囲は５列目から１０２８
列目までの計１０２４列となる。

１行目の画素のすべてに対する書き込みが完了すると、走査信号Ｇ１がＬレベルになる
。走査信号Ｇ１がＬレベルになると、１行目の走査線１１２に接続されたＴＦＴ１１６は
オフするが、蓄積容量１０９や液晶層自身の容量性により、画素電極１１８にはＴＦＴ１
１６のオン時に書き込まれた電圧が保持されて、当該保持電圧に応じた階調が維持される
ことになる。

次に、走査信号Ｇ２がＨレベルとなる直前の帰線期間のうち、信号ＮＲＧがＨレベルと
なるプリチャージ期間になると、上述したように、４本の画像信号線１７１には、プリチ
ャージ電圧生成回路３１０によるプリチャージ電圧信号Ｖpreがそれぞれ供給される。た
だし、走査信号Ｇ２がＨレベルとなる水平有効表示期間では、走査線毎の極性反転のため
に負極性書込となるので、すべてのデータ線１１４は、負極性書込に対応して電圧Ｖg(-)
でプリチャージされることとなる。
他の動作については走査信号Ｇ１がＨレベルになる期間と同様であり、サンプリング信
号Ｓ１−ａ、Ｓ１−ｂ、Ｓ２−ａ、Ｓ２−ｂ、……、Ｓ１３０−ａ、Ｓ１３０−ｂが順次
Ｈレベルとなることによって、２行目の画素のうち、２行１列〜２行４列の画素が黒色化
され、２行５列〜２行１０２８列の画素で有効な表示を行うための書き込みが実行され、
、２行１０２９列〜２行１０３２列の画素が黒色化されることになる。
なお、増幅・反転回路３０６は、Ｄ／Ａ変換器群３０４によるアナログ信号を、それぞ
れ負極性書込に対応して、電圧Ｖcを基準に反転出力するので、信号Ｖｉｄ１〜Ｖｉｄ４
（Ｖｄ１〜Ｖｄ４）は、画素を黒色側とするにつれて、電圧Ｖcよりも低位電圧となる（
図６参照）。

以下同様にして、走査信号Ｇ３、Ｇ４、…、Ｇ７６８がＨレベルになって、３行目、４
行目、…、７６８行目の画素に対して書き込みが行われる。これにより、奇数行目の画素
については正極性書込が行われる一方、偶数行目の画素については負極性書込が行われて
、この１垂直走査期間においては、１〜７６８行目の画素のすべてにわたって書き込みが
完了することになる。
そして、次の１垂直走査期間（１Ｆ）においても、同様な書き込みが行われるが、この
際、各行の画素に対する書込極性が入れ替えられる。すなわち、次の１垂直走査期間にお
いて、奇数行目の画素については負極性書込が行われる一方、偶数行目の画素については
正極性書込が行われることになる。このように、垂直走査期間毎に画素に対する書込極性
が入れ替えられるので、液晶に直流成分が印加されることがなくなり、液晶の劣化が防止
される。なお、書込極性の反転に合わせてプリチャージ電圧信号Ｖpreも極性反転する。

なお、Ｌ方向転送の場合の動作は、図７および図８に示される通りであり、Ｒ方向転送
の場合との相違点は、サンプリング信号がＳ１３０−ｂ、Ｓ１３０−ａ、…、Ｓ２−ｂ、
Ｓ２−ａ、Ｓ１−ｂ、Ｓ１−ａという順番でＨレベルとなる点と、画像信号線１７１とサ
ンプリングスイッチ１４８との接続関係がブロック内において固定である関係上、画像信
号線１７１に対する画像信号Ｖｄ１〜Ｖｄ４の分配順序が逆となっている点などである。
なお、クロック信号ＣＬＸ、ＣＬＸinvと、イネーブル信号Ｅｎｂ１〜Ｅｎｂ４との位相
関係も逆転するが、これらについては、信号供給経路を相互に入れ替えることで対処可能
である。

本実施形態では、信号Ｆ１の出力経路を左方向に分岐した経路、および、信号Ｆ１３０
の出力経路を右方向に分岐した経路の各々については、ＮＡＮＤ回路１４２のみを設け、
ＮＡＮＤ回路１４４以降のサンプリング１４８やデータ線１１４を省略している。さらに
、表示に寄与する有効な画素の範囲を５列目から１０２８列目までの計１０２４列に制限
している。そこで、このように制限したことによる理由・効果について説明する。

上述したように、Ｒ方向転送の場合に、シフトレジスタ１４０から最初に出力される信
号Ｆ１における正パルス（Ｈレベル）の前半部分は、クロック信号ＣＬＸがＨレベルとな
る期間において転送開始パルスＤＸをそのまま正転出力したものであるのに対し、信号Ｆ
２、Ｆ３、…、Ｆ１３０における正パルスの前半部分は、前段のラッチ回路によってラッ
チされた信号の正転出力したものである。すなわち、Ｒ方向転送の場合に、最初に正パル
スとなる信号Ｆ１は、その前段のラッチ回路が存在しないので、他の信号Ｆ２、Ｆ３、…
、Ｆ１３０とは異なる条件・波形にて出力される。
ここで、信号Ｆ１は、左右の２経路に分岐してそれぞれＮＡＮＤ回路１４２に供給され
て、サンプリング信号Ｓ１−ａ、Ｓ１−ｂとなる。仮にサンプリング信号Ｓ１−ａ、Ｓ１
−ｂの各々で画像信号をデータ線１１４にサンプリングする構成を想定すると、本実施形
態では、サンプリング信号Ｓ１−ａ、Ｓ１−ｂの各々によって画像信号がサンプリングさ
れるデータ線１１４は８本となる。サンプリング信号Ｓ１−ａ、Ｓ１−ｂの源信号である
信号Ｆ１は、上述したように、他の信号Ｆ２、Ｆ３、…、Ｆ１３０と異なるので、上記８
本のデータ線１１４には、他のデータ線１１４とは異なる状態で画像信号がサンプリング
され、これを原因として表示品位差が発生する可能性が高い。

このような表示品位差をなくすための方策としては、上記８本のデータ線に対応する画
素を表示に寄与させないダミー画素領域とすることが良い、と考えられる。しかしながら
、この方策では、高精細化を図る場合に、無駄になってしまう非画素領域が多すぎると、
本願発明者は結論付ける。その理由は、本実施形態では、映像データを４チャネル（４相
）に展開して、画像信号を同時にサンプリングするデータ線の本数を「４」とする構成を
採用しているが、これが仮に、映像データを３２チャネル（３２相）に展開して、画像信
号を同時にサンプリングするデータ線の本数を「３２」とする構成であったとした場合、
その２倍の、実に６４本のデータ線に対応する画素領域が少なくともダミー画素領域とな
ってしまうからである。なお、無駄になる非画素領域が多いと、電気光学パネル１００が
それだけ大サイズとなるので、１枚のマザー基板から切り出せる個数が減少する結果、高
コスト化に直結する、という問題がある。

また、画像信号線１７１と対向電極１０８との容量結合や、データ線１１４と対向電極
１０８との容量結合、対向電極１０８の抵抗性などにより、電圧ＬＣcomで一定であるは
ずの対向電極１０８が、画像信号線１７１の電圧変化に応じて変動する場合もある。
実施形態では、Ｒ方向転送の場合に、１水平走査期間において、１〜４列目、５〜８列
目、９〜１２列目という順番でデータ線１１４に画像信号がサンプリングされるが、例え
ば１〜４列目のデータ線１１４が選択されたときの画像信号線１７１の電圧変化や、画像
信号のサンプリングに伴うデータ線１１４の電圧変化などによって、対向電極１０８が電
圧変動する場合がある。この電圧変動が収束していない状態で、次の５〜８列目のデータ
線１１４に画像信号がサンプリングされると、対応する画素の画素電極１１８に画像信号
が正しく印加されても、対向電極１０８が電圧ＬＣcomとなっていないので、液晶容量に
保持される電圧が所期の値にならない。画像信号が同時にサンプリングされる９〜１２列
目以降の各ブロックにおいても同様である。
これに対し、１〜４列目のデータ線１１４については、それ以前に画像信号がサンプリ
ングされるデータ線１１４が存在しないので、対向電極１０８の電圧変動の影響を受けな
い。したがって、１〜４列目のデータ線１１４に対応する画素と、対向電極１０８の電圧
変動の影響を受ける５列目以降のデータ線１１４に対応する画素とでは、表示差が発生す
る可能性がある。

そこでまず、本実施形態では、信号Ｆ１のうち、左側に分岐した信号に基づくサンプリ
ング信号Ｓ１−ａを用いないことにした。これにより、まず４個分のサンプリングスイッ
チ１４８および４本分のデータ線が省略できるので、その分、無駄となる領域を削減する
ことができる。次に、本実施形態では、信号Ｆ１のうち、右側に分岐した信号に基づくサ
ンプリング信号Ｓ１−ｂについては、サンプリングスイッチ１４８によって画像信号を１
〜４列目のデータ線１１４にサンプリングする構成としたが、これらの１〜４列目のデー
タ線１１４に対応する画素については表示に寄与しないダミー画素領域とした。これによ
り、対向電極１０８の電圧変動の影響を受ける５列目以降のデータ線１１４に対応する画
素との表示差が発生しないことなる。
したがって、本実施形態では、信号Ｆ１を左側に分岐したサンプリング信号Ｓ１−ａに
基づいてオンオフされるサンプリングスイッチ１４８、および、データ線１１４を省略す
るとともに、右側に分岐したサンプリング信号Ｓ１−ｂに基づいて画像信号がサンプリン
グされる１〜４列目のデータ線１１４に対応する画素領域をダミー画素領域としたので、
Ｒ方向転送の場合に、１水平走査期間の最初に出力される信号Ｆ１が他の信号Ｆ２、…、
Ｆ１３０と異なる点、および、対向電極の電圧が変動する点に起因する表示品位の低下を
抑えつつ、無駄となるダミー画素領域を削減することができる。

一方、Ｌ方向転送の場合に、シフトレジスタ１４０から最初に出力される信号Ｆ１３０
おける正パルスの前半部分は、クロック信号ＣＬＸがＬレベルとなる期間において転送開
始パルスＤＸをそのまま正転出力したものであるのに対し、信号Ｆ１２９、Ｆ１２８、…
、Ｆ１における正パルスの前半部分は、前段のラッチ回路によってラッチされた信号の正
転出力したものである。このため、信号Ｆ１３０は、他の信号Ｆ１２９、Ｆ１２８、…、
Ｆ１とは異なる条件・波形にて出力される。
また、Ｌ方向転送の場合における対向電極の電圧変動を考えると、１０３２〜１０２９
列目のデータ線１１４に対応する画素と、対向電極１０８の電圧変動の影響を受ける１０
２８〜１列目のデータ線１１４に対応する画素とでは、表示差が発生する可能性がある。
これに対し、本実施形態では、信号Ｆ１３０を右側に分岐したサンプリング信号Ｓ１３
０−ｂに基づいてオンオフされるサンプリングスイッチ１４８、および、データ線１１４
を省略するとともに、左側に分岐したサンプリング信号Ｓ１３０−ａに基づいて画像信号
がサンプリングされる１０３２〜１０２９列目のデータ線１１４に対応する画素領域をダ
ミー画素領域としたので、Ｌ方向転送の場合に、１水平走査期間の最初に出力される信号
Ｆ１３０が他の信号Ｆ１２９、…、Ｆ１と異なる点、および、対向電極の電圧が変動する
点に起因する表示品位の低下を抑えつつ、無駄となるダミー画素領域を削減することがで
きる。

ところで、表示品位の低下が、シフトレジスタ１４０から１水平走査期間の最初に出力
される信号や、対向電極の電圧変動を原因とするのであれば、Ｒ方向転送の場合に、１〜
４列目のデータ線に対応する領域だけをダミー画素領域として、反対側に位置する１０２
９〜１０３２列目のデータ線の画素領域については、ダミー画素領域とする必要がない、
と考えられる。
同様に、Ｌ方向転送の場合に、１０３２〜１０２９列目のデータ線に対応する領域だけ
をダミー画素領域として、４〜１列目のデータ線の画素領域については、ダミー画素領域
とする必要がない、と考えられる。

しかしながら、後述するようにプロジェクタをＲＧＢに対応した３板式として、各色に
対応する画像を３つの電気光学パネルで形成する場合、ある色については、正転像を形成
し、他の色については左右反転像を形成して、これを合成して投射する必要がある。
この場合に、電気光学パネルを正転像形成用と左右反転像形成用とで専用化して使い分
けるのは、高コスト化を招くので、１つの電気光学パネルが正転像も左右反転像も形成す
ることができる構成が得策であると考えられる。
ただし、この構成において、正転像を形成するためにＲ方向転送とする場合に、１〜４
列目のデータ線に対応する領域のみダミー画素領域とする一方、左右反転像を形成するた
めにＬ方向転送とする場合に、１０３２〜１０２９列目のデータ線に対応する領域のみダ
ミー画素領域とするだけでは、正転像の中心と左右反転像の中心とがパネル（全画素領域
）に対して一致しない不都合が発生することになる。

この不都合を解消するために、実施形態では、Ｒ方向転送の場合であっても１０２９〜
１０３２列目のデータ線の画素領域をダミー画素領域とし、Ｌ方向転送の場合であっても
４〜１列目のデータ線の画素領域をダミー画素領域として、パネルに対する形成画像の左
右対称性を確保しているのである。
したがって、このような左右対称性が必要でない場合、Ｒ方向転送であれば１０２９〜
１０３２列目のデータ線の画素領域についてダミー画素領域とする必要がなくなるので、
有効画素領域とし、同様に、Ｌ方向転送であれば４〜１列目のデータ線の画素領域を有効
画素領域として、表示に寄与させても良い。

なお、本実施形態において、ＸＧＡ（eXtended Graphics Array）フォーマットに対応
して、水平方向の有効画素数を「１０２４」にしているので、同一のサンプリング信号に
よって画像信号を同時にサンプリングさせるデータ線１１４の本数（相展開数）を、「１
０２４」で割って余りが「０」の「４」としている。したがって、このフォーマットでは
、相展開数を４のほかに、８や、１６、３２、４８、…、としても良い。相展開数を多く
すると、シフトレジスタ１４０の段数低減やクロック信号ＣＬＸ（ＣＬＸinv）の周波数
低下を図ることできるが、ダミー画素領域が徐々に増加することになる。

また、図９に示されるように、有効画素領域の左端であるブロックのうち５、６列目、
および、有効画素領域の右端であるブロックのうち１０２７、１０２８列目の画素領域を
ダミー画素領域としても良い。
この理由は、上述したように１〜４列目、および、１０２９〜１０３２列目のデータ線
１１４に対応する画素領域は、それぞれ表示品位に差が発生しやすいが、これらのデータ
線１１４と、５、６列目および１０２７、１０２８列目のデータ線１１４とは距離的に近
接しているので、容量結合によって表示に影響を受けやすい、と考えられるからである。
そこで、５、６列目のデータ線１１４に対応する画素領域を、有効画素領域と表示品位に
差が発生しやすい１〜４列目との緩衝的な役割を持たせる一方、１０２７、１０２８列目
のデータ線１１４に対応する画素領域を、有効画素領域と表示品位に差が発生しやすい１
０２９〜１０３２列目との緩衝的な役割を持たせて、有効画素領域への影響をできるだけ
防ぐのである。

なお、図９では、水平方向の有効画素数が「１０２２」となってしまうが、有効画素数
をフォーマットで規定される画素数、例えば「１０２４」とさせるには、相展開数を「６
」として有効画素領域を「１７２」のブロックにするとともに、このうち左右両端の４本
のデータ線１１４に対応する画素領域をダミー画素領域とすれば良い。
このように緩衝的な役割のダミー画素領域を設ける場合には、水平方向の有効画素数で
割り切れるような数に相展開数を設定する必要が低下する。

また、実施形態では、信号Ｆ１の出力経路を左方向に分岐した経路、および、信号Ｆ１
３０の出力経路を右方向に分岐した経路の各々には、他の分岐経路と同様にＮＡＮＤ回路
１４２を設けたが、そもそもこの出力信号はどこにも供給されないので、図１０に示され
るように、単なるＮＯＴ回路１４１に置き換えても良い。
ＮＡＮＤ回路１４２を相補型とする場合、図１１（ａ）に示されるような構成となり、
ＮＯＴ回路１４１を相補型となる場合、図１１（ｂ）に示されるような構成となる。した
がって、信号Ｆ１、Ｆ１３０の分岐経路からみれば、いずれもＰチャネル型のＴＦＴのゲ
ートおよびＮチャネル型のＴＦＴのゲートにそれぞれ並列して供給される点で共通である
ので、信号Ｆ１、Ｆ１３０の出力経路に寄生する容量等は、他の信号Ｆ２、Ｆ３、…、Ｆ
１２９の出力経路に寄生する容量等と略同一となり、ラッチ条件以外の条件で不揃いとな
る状態を回避することができる。

なお、上述した実施形態では、ダミー画素領域の画素を、表示に寄与させないために黒
色化したが、表示に寄与させない例としては、このほかにも種々考えられる。
例えば第１に、ダミー画素領域の画素を、最低階調ではなく、これに近い色としても良
く、また、灰色、最高輝度の白色としても良い。
第２に、ダミー画素領域としてデータ線１１４のみを形成して、画素１１０の全部また
は一部については形成しないようにしても良い。また、データ線１１４を形成しなくても
良い。ただし、表示品位が低下する原因が、シフトレジスタ１４０において初段から出力
される信号が他の段から出力される信号と相違する点よりも、対向電極の電圧が変動する
点の方が支配的である場合、容量結合の程度をダミー画素領域と有効画素領域とで揃える
必要から、ダミー画素領域の画素１１０と、有効画素領域の画素１１０と同一とした方が
望ましい、と考える。
第３に、画素１１０を形成する／しないにかかわらず、ダミー画素領域とする部分に対
応して遮光層（または額縁）を設けても良い。
いずれにしてもダミー画素領域の画素が、有効表示領域の画素と表示上区別される形式
であれば良い。

一方、上述した実施形態において、処理回路３００は、ディジタルの映像信号Ｖｉｄを
処理するものとしたが、アナログの画像信号を処理する構成としても良い。また、処理回
路３００においては、Ｓ／Ｐ展開の後にアナログ変換する構成としたが、最終的な出力が
同じアナログ信号であるならば、アナログ変換した後にＳ／Ｐ展開する構成としても良い
。
さらに、上述した実施形態にあっては、対向電極１０８と画素電極１１８との電圧実効
値が小さい場合に白色表示を行うノーマリーホワイトモードとして説明したが、黒色表示
を行うノーマリーブラックモードとしても良い。
上述した実施形態では、液晶としてＴＮ型を用いたが、ＢＴＮ（Bi-stable Twisted Ne
matic）型・強誘電型などのメモリ性を有する双安定型や、高分子分散型、さらには、分
子の長軸方向と短軸方向とで可視光の吸収に異方性を有する染料（ゲスト）を一定の分子
配列の液晶（ホスト）に溶解して、染料分子を液晶分子と平行に配列させたＧＨ（ゲスト
ホスト）型などの液晶を用いても良い。
また、電圧無印加時には液晶分子が両基板に対して垂直方向に配列する一方、電圧印加
時には液晶分子が両基板に対して水平方向に配列する、という垂直配向（ホメオトロピッ
ク配向）の構成としても良いし、電圧無印加時には液晶分子が両基板に対して水平方向に
配列する一方、電圧印加時には液晶分子が両基板に対して垂直方向に配列する、という平
行（水平）配向（ホモジニアス配向）の構成としても良い。このように、本発明では、液
晶や配向方式として、種々のものに適用することが可能である。
以上については、液晶装置について説明したが、本発明では、映像データ（映像信号）
をＳ／Ｐ展開して画像信号線を介して供給する構成であれば、例えばＥＬ（Electronic L
uminescence）素子、電子放出素子、電気泳動素子、デジタルミラー素子などを用いた装
置や、プラズマディスプレイなどにも適用可能である。

＜電子機器＞
次に、上述した実施形態に係る電気光学装置を用いた電子機器の例として、上述した電
気光学パネル１００をライトバルブとして用いたプロジェクタについて説明する。
図１２は、このプロジェクタの構成を示す平面図である。この図に示されるように、プ
ロジェクタ２１００の内部には、ハロゲンランプ等の白色光源からなるランプユニット２
１０２が設けられている。このランプユニット２１０２から射出された投射光は、内部に
配置された３枚のミラー２１０６および２枚のダイクロイックミラー２１０８によってＲ
（赤）、Ｇ（緑）、Ｂ（青）の３原色に分離されて、各原色に対応するライトバルブ１０
０Ｒ、１００Ｇおよび１００Ｂにそれぞれ導かれる。なお、Ｂ色の光は、他のＲ色やＧ色
と比較すると、光路が長いので、その損失を防ぐために、入射レンズ２１２２、リレーレ
ンズ２１２３および出射レンズ２１２４からなるリレーレンズ系２１２１を介して導かれ
る。

ここで、ライトバルブ１００Ｒ、１００Ｇおよび１００Ｂの構成は、上述した実施形態
における電気光学パネル１００と同様であり、処理回路（図１２では省略）から供給され
るＲ、Ｇ、Ｂの各色に対応する画像信号でそれぞれ駆動されるものである。
ライトバルブ１００Ｒ、１００Ｇ、１００Ｂによってそれぞれ変調された光は、ダイク
ロイックプリズム２１１２に３方向から入射する。そして、このダイクロイックプリズム
２１１２において、Ｒ色およびＢ色の光は９０度に屈折する一方、Ｇ色の光は直進する。
したがって、各色の画像が合成された後、スクリーン２１２０には、投射レンズ２１１４
によってカラー画像が投射されることとなる。

なお、ライトバルブ１００Ｒ、１００Ｇおよび１００Ｂには、ダイクロイックミラー２
１０８によって、Ｒ、Ｇ、Ｂの各原色に対応する光が入射するので、カラーフィルタを設
ける必要はない。また、ライトバルブ１００Ｒ、１００Ｂの透過像は、ダイクロイックプ
リズム２１１２により反射した後に投射されるのに対し、ライトバルブ１００Ｇの透過像
はそのまま投射されるので、ライトバルブ１００Ｒ、１００Ｂによる水平走査方向は、ラ
イトバルブ１００Ｇによる水平走査方向と逆向きにして、左右反転像を表示させる構成と
なっている。

また、電子機器としては、図１２を参照して説明した他にも、直視型、例えば携帯電話
や、パーソナルコンピュータ、テレビジョン、ビデオカメラのモニタ、カーナビゲーショ
ン装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電
話、ＰＯＳ端末、ディジタルスチルカメラ、タッチパネルを備えた機器等などが挙げられ
る。そして、これらの各種の電子機器に対して、本発明に係る電気光学装置が適用可能な
のは言うまでもない。

本発明の実施形態に係る電気光学装置の構成を示すブロック図である。 同電気光学装置における電気光学パネルの構成を示すブロック図である。 同電気光学パネルにおける画素の構成を示す図である。 同電気光学装置におけるシフトレジスタの構成を示す図である。 同電気光学装置の動作を示すタイミングチャートである。 同電気光学装置の動作を示すタイミングチャートである。 同電気光学装置の動作を示すタイミングチャートである。 同電気光学装置の動作を示すタイミングチャートである。 別実施形態の同電気光学装置における電気光学パネルの構成を示すブロック図である。 別実施形態の同電気光学装置における電気光学パネルの構成を示すブロック図である。 同電気光学パネルにおけるＮＡＮＤ回路とＮＯＴ回路との構成を示す図である。 実施形態に係る電気光学装置を適用したプロジェクタの構成を示す図である。

符号の説明

１００…電気光学パネル、１０８…対向電極、１１０…画素、１１２…走査線、１１４
…データ線、１１６…ＴＦＴ、１１８…画素電極、１３０…走査線駆動回路、１４０…シ
フトレジスタ、１４１、１４３、１４５、１４６…ＮＯＴ回路、１４２、１４４…ＮＡＮ
Ｄ回路、１４８…サンプリングスイッチ、２００…制御回路、３００…処理回路、２１０
０…プロジェクタ

Claims (5)

1. 走査線と複数本毎にブロック化されたデータ線との交差に対応して設けられるとともに、走査線が選択された期間に、データ線に画像信号がサンプリングされたとき、当該画像信号に応じた階調となる画素を有する電気光学装置であって、
   走査線を水平走査期間毎に順次選択する走査線駆動回路と、
   水平走査期間の最初に供給される転送開始パルス信号を、所定のクロックの信号にしたがって順次転送するように複数段接続されたシフトレジスタと、
   前記シフトレジスタの各段において転送されたパルス信号をそれぞれ分岐する第１、第２経路と、
   分岐されたパルス信号と所定の複数のイネーブル信号との論理演算信号を、それぞれの前記論理演算信号のパルス幅が互いに重複しないように演算する演算回路と、
   画像信号を供給する画像信号線のいずれかと前記データ線の各々との間においてそれぞれ電気的に介挿されるとともに、オンすることによって当該画像信号線に供給された画像信号を当該データ線にサンプリングするサンプリングスイッチであって、同一ブロックのデータ線に対応するものは、同一の論理演算信号に基づいて略同時にオンオフするサンプリングスイッチと
   を備え、
   前記シフトレジスタの前記複数段のうちの初段、最終段のいずれか、あるいは両方における前記第１経路においては、少なくとも前記第１経路に対応するデータ線は設けられておらず、
   前記初段、前記最終段のいずれか、あるいは両方における前記第２経路においては、前記第２経路に対応してデータ線が設けられ、当該データ線に対応する画素はダミー画素領域とする
   ことを特徴とする電気光学装置。
2. 前記シフトレジスタの前記複数段のうちの前記初段、前記最終段のいずれか、あるいは両方に隣り合う段に対応する前記データ線のブロックにおいて、少なくとも前記初段あるいは前記最終段に対応するブロックと隣り合って配置されるデータ線に対応する画素については、ダミー画素領域とする
   ことを特徴とする請求項１に記載の電気光学装置。
3. 前記演算回路は、前記イネーブル信号と、シフトレジスタのうち、対応する段によって転送されたパルス信号との否定論理積を求めるＮＡＮＤ回路を含む
   ことを特徴とする請求項１又は２に記載の電気光学装置。
4. 前記シフトレジスタの前記複数段のうちの初段、最終段のいずれか、あるいは両方における前記第１経路において、前記シフトレジスタの第１段によって転送されたパルス信号の否定信号を出力するＮＯＴ回路を有する
   ことを特徴とする請求項３に記載の電気光学装置。
5. 請求項１乃至４のいずれか一項に記載の電気光学装置を有することを特徴とする電子機器。

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