JP4689377B2 - 降圧型スイッチングレギュレータおよびその制御回路ならびにそれを用いた電子機器 - Google Patents

Description

本発明は、降圧型スイッチングレギュレータに関し、特に同期整流方式のスイッチングレギュレータの制御技術に関する。

近年の携帯電話、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ノート型パーソナルコンピュータなどのさまざまな電子機器に、デジタル信号処理を行うマイクロプロセッサが搭載されている。こうしたマイクロプロセッサの駆動に必要とされる電源電圧は、半導体製造プロセスの微細化に伴って低下しており、１．５Ｖ以下の低電圧で動作するものがある。

一方、こうした電子機器にはリチウムイオン電池などの電池が電源として搭載される。リチウムイオン電池から出力される電圧は、３Ｖ〜４Ｖ程度であり、この電圧をそのままマイクロプロセッサに供給したのでは、無駄な電力消費が発生するため、降圧型のスイッチングレギュレータや、シリーズレギュレータなどを用いて電池電圧を降圧し、定電圧化してマイクロプロセッサに供給するのが一般的である。

降圧型のスイッチングレギュレータは、整流用のダイオードを用いる方式（以下、ダイオード整流方式という）と、ダイオードの代わりに、整流用トランジスタを用いる方式（以下、同期整流方式という）が存在する。前者の場合、負荷に流れる負荷電流が低いときに高効率が得られるという利点を有するが、制御回路の外部に、出力インダクタ、出力キャパシタに加えてダイオードが必要となるため、回路面積が大きくなる。後者の場合、負荷に供給する電流が小さいときの効率は、前者に比べて劣るが、ダイオードの代わりにトランジスタを用いるため、ＬＳＩの内部に集積化することができ、周辺部品を含めた回路面積としては小型化が可能となる。携帯電話などの電子機器において、小型化が要求される場合には、整流用トランジスタを用いたスイッチングレギュレータ（以下、同期整流方式スイッチングレギュレータという）が用いられることが多い。

ここで、上述の電子機器に用いられるマイクロプロセッサに着目すると、演算処理を行う動作時においては、ある程度の電流が流れる一方、待機時にはわずかな電流しか流れなない。図８（ａ）、（ｂ）はそれぞれ、同期整流方式の降圧型スイッチングレギュレータの重負荷および軽負荷時の電流の時間波形を示す図である。同図において、ＩＬは、出力インダクタに流れる電流（以下、インダクタ電流ＩＬともいう）を、Ｉｏｕｔは負荷電流を表しており、インダクタ電流ＩＬの時間平均値が負荷電流Ｉｏｕｔとなる。図８（ａ）に示すように、重負荷時においては、負荷電流Ｉｏｕｔが大きいため、インダクタ電流ＩＬは常に正の値となる。ここで、インダクタ電流ＩＬは、負荷に向かって流れる方向が正である。ところが、図８（ｂ）に示すように、軽負荷時において負荷電流Ｉｏｕｔが減少すると、インダクタ電流ＩＬが斜線部のように負となり、出力インダクタに流れる電流ＩＬの向きが反転する。その結果、同期整流方式では、軽負荷時において、出力インダクタから同期整流用トランジスタを介して接地に対して電流が流れることになる。この電流は、負荷に供給されず、出力キャパシタから供給されるものであるため、電力を無駄に消費していることになる。

たとえば、特許文献１から３には、負荷電流に応じて同期整流方式とダイオード整流方式とを切り替えるスイッチングレギュレータが開示されている。特許文献２、３に記載される技術では、インダクタ電流ＩＬをモニタし、その向きが正から負に反転すると、同期整流用トランジスタをオフすることにより、高効率化を図っている。
特開２００４−３２８７５号公報 特開２００２−２５２９７１号公報 特開２００３−３１９６４３号公報

インダクタ電流の向きを検出するためには、出力インダクタに直列に抵抗素子を設け、その両端の電圧をモニタする方法の他、スイッチングトランジスタと同期整流用トランジスタの接続点の電圧（以下、スイッチング電圧Ｖｓｗという）をモニタする方法が考えられる。図９（ａ）は、軽負荷時におけるスイッチング電圧Ｖｓｗを示すタイムチャートである。図９（ａ）に示すように、軽負荷時においては、スイッチングトランジスタがオンする期間Ｔｐ１において、スイッチング電圧Ｖｓｗはハイレベルとなる。次に同期整流用トランジスタがオンする期間Ｔｐ２において、スイッチング電圧Ｖｓｗは一旦負電圧となり、インダクタ電流ＩＬが減少するとともに徐々に上昇する。その後、インダクタ電流ＩＬの向きが反転するタイミング（以下、ゼロクロス点ともいう）で、スイッチング電圧Ｖｓｗは０Ｖとなる。このことから、このスイッチング電圧Ｖｓｗを、しきい値電圧Ｖｔｈ＝０Ｖと比較することにより、軽負荷状態を検出することができる。期間Ｔｐ３は、スイッチングトランジスタ、同期整流用トランジスタがともにオフされた状態を示している。

スイッチング電圧Ｖｓｗとしきい値電圧Ｖｔｈとの電圧比較には、コンパレータを用いるのが一般的である。コンパレータは有限の応答速度を有するため、その出力信号は、比較される２つの電圧の大小関係が変化してから、遅延時間ΔＴ経過後に変化することになる。図９（ｂ）は、図９（ａ）に示すスイッチング電圧Ｖｓｗとしきい値電圧Ｖｔｈ＝０Ｖとを比較するコンパレータの出力信号Ｖｃｍｐを示す。ここで出力信号Ｖｃｍｐは、Ｖｓｗ＞Ｖｔｈのときハイレベル、Ｖｓｗ＜Ｖｔｈのときローレベルである。

しきい値電圧Ｖｔｈを０Ｖで常に固定しておく場合、スイッチングトランジスタがオンしている期間Ｔｐ１において、コンパレータの出力信号Ｖｃｍｐはハイレベルである。スイッチングトランジスタがオフするとＶｓｗ＜Ｖｔｈとなるが、コンパレータの出力信号Ｖｃｍｐの遷移は遅延時間Δｔだけ遅れてローレベルとなる。したがって、もし、スイッチングトランジスタがオフし、同期整流用トランジスタがオンしてから、インダクタ電流ＩＬの向きが反転するまでの時間τが遅延時間Δｔよりも短い場合、コンパレータはゼロクロス点を検出できないことになる。

本発明はかかる課題に鑑みてなされたものであり、その目的は、同期整流方式の降圧型スイッチングレギュレータにおいて、軽負荷時にインダクタ電流の向きの反転を確実に検出することが可能な降圧型スイッチングレギュレータおよびその制御回路の提供にある。

本発明のある態様は、同期整流方式の降圧型スイッチングレギュレータの制御回路に関する。この制御回路は、直列に接続されたスイッチングトランジスタおよび同期整流用トランジスタを含み、２つのトランジスタの接続点に現れるスイッチング電圧を、本制御回路の外部に接続されるスイッチングレギュレータ出力回路に供給する出力段と、スイッチングレギュレータの出力電圧が所定の基準電圧に近づくようデューティ比が制御されるパルス信号を生成するパルス信号生成回路と、パルス信号にもとづき、スイッチングトランジスタおよび同期整流用トランジスタのゲートに印加すべき第１、第２ゲート電圧を生成するドライバ回路と、スイッチング電圧を、第２ゲート電圧と同期した電圧であって、同期整流用トランジスタがオフすべき期間においてハイレベルとなり、同期整流用トランジスタがオンすべき期間においてローレベルとなるしきい値電圧と比較し、スイッチング電圧がしきい値電圧を上回ると所定レベルの軽負荷検出信号を出力する軽負荷検出回路と、を備える。ドライバ回路は、軽負荷検出回路から所定レベルの軽負荷検出信号が出力されると、同期整流用トランジスタが強制的にオフするように第２ゲート電圧を制御する。

この態様によれば、スイッチングトランジスタがオンする期間において、しきい値電圧（以下、Ｖｔｈと記す）はハイレベルとなるため、スイッチング電圧（以下、Ｖｓｗと記す）としきい値電圧Ｖｔｈとの間には、Ｖｓｗ＜Ｖｔｈが成り立つことになる。その結果、インダクタ電流の向きの反転（以下、ゼロクロスともいう）の検出に先立って、軽負荷検出コンパレータの出力をあらかじめ所定レベルと異なるレベルに遷移させ、ゼロクロスの検出に備えることができ、結果としてインダクタ電流の向きの反転を確実に検出することができる。

軽負荷検出回路は、第２ゲート電圧と同期した電圧であって、同期整流用トランジスタがオフすべき期間においてハイレベルとなり、同期整流用トランジスタがオンすべき期間においてローレベルとなるしきい値電圧を生成するしきい値電圧生成部と、スイッチング電圧をしきい値電圧と比較する軽負荷検出コンパレータと、を含んでもよい。

しきい値電圧は、第２ゲート電圧を論理反転した信号であってもよい。また、しきい値電圧生成部は、入力端子が同期整流用トランジスタのゲートに接続されたインバータを含み、当該インバータの出力信号を、しきい値電圧として出力してもよい。

ドライバ回路は、軽負荷検出コンパレータから所定レベルの軽負荷検出信号が出力されてから、パルス信号がスイッチングトランジスタのオンを指示するまでの期間、同期整流用トランジスタを強制的にオフしてもよい。また、ドライバ回路は、クロック端子に軽負荷検出信号が入力され、リセット端子にパルス信号に応じた信号が入力され、データ端子にハイレベルが入力されたＤフリップフロップを含み、フリップフロップの出力信号がハイレベルの期間、同期整流用トランジスタを強制的にオフしてもよい。

軽負荷時において、ゼロクロスを検出して同期整流用トランジスタをオフすると、降圧型スイッチングレギュレータの出力電圧は一旦上昇する。その後、負荷に電流が流れることにより、出力電圧が基準電圧付近まで降下し、スイッチングトランジスタのオンが指示されるまでスイッチング動作を停止される。スイッチング動作が停止される期間、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２のゲートドライブ電流が流れないため、制御回路の消費電流を低減することができる。

制御回路は、１つの半導体基板上に一体集積化されてもよい。なお、「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。

本発明の別の態様は、降圧型スイッチングレギュレータである。この降圧型スイッチングレギュレータは、一端が接地された出力キャパシタおよび出力キャパシタの他端にその一端が接続された出力インダクタを含むスイッチングレギュレータ出力回路と、スイッチングレギュレータ出力回路に、スイッチング電圧を供給する上述の制御回路と、を備え、出力キャパシタの他端の電圧を出力する。

この態様によると、降圧型スイッチングレギュレータに接続される負荷の動作状態が変化して軽負荷となった場合に、確実にゼロクロスを検出してスイッチング動作を停止し、回路の消費電流を低減することができる。

本発明のさらに別の態様は、電子機器である。この電子機器は、電池電圧を出力する電池と、マイクロプロセッサと、電池電圧を降圧してマイクロプロセッサに供給する上述の降圧型スイッチングレギュレータと、を備える。
この態様によると、マイクロプロセッサがスリープ状態となって負荷電流が減少した場合に、効率よく降圧動作を行うことができ、電池の長寿命化を図ることができる。

なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明に係る降圧型スイッチングレギュレータおよびその制御回路によれば、軽負荷時にインダクタ電流の向きの反転を確実に検出することができる。

図１は、実施の形態に係る降圧型スイッチングレギュレータ２００の構成を示す回路図である。図２は、図１の降圧型スイッチングレギュレータ２００を搭載した電子機器３００の構成を示すブロック図である。電子機器３００は、たとえば携帯電話端末やＣＤプレイヤ、ＰＤＡなどの電池駆動型の小型情報端末である。以下の実施の形態では、電子機器３００は携帯電話端末として説明する。

電子機器３００は、電池３１０、電源装置３２０、アナログ回路３３０、デジタル回路３４０、マイクロプロセッサ３５０、ＬＥＤ３６０を含む。電池３１０は、たとえばリチウムイオン電池であり、電池電圧Ｖｂａｔとして３〜４Ｖ程度を出力する。アナログ回路３３０は、パワーアンプや、アンテナスイッチ、ＬＮＡ（Ｌｏｗ Ｎｏｉｓｅ Ａｍｐｌｉｆｉｅｒ）、ミキサやＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）などの高周波回路を含み、電源電圧Ｖｃｃ＝３．４Ｖ程度で安定動作する回路ブロックを含む。また、デジタル回路３４０は、各種ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）などを含み、電源電圧Ｖｄｄ＝３．４Ｖ程度で安定動作する回路ブロックを含む。マイクロプロセッサ３５０は、電子機器３００全体を統括的に制御するブロックであり、電源電圧１．５Ｖで動作する。ＬＥＤ３６０は、ＲＧＢ３色のＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を含み、液晶のバックライトや、照明として用いられ、その駆動には、４Ｖ以上の駆動電圧が要求される。

電源装置３２０は、多チャンネルのスイッチング電源であり、各チャンネルごと必要に応じて、電池電圧Ｖｂａｔを降圧、または昇圧する複数のスイッチングレギュレータを備え、アナログ回路３３０、デジタル回路３４０、マイクロプロセッサ３５０、ＬＥＤ３６０に対して適切な電源電圧を供給する。

本実施形態に係る図１の降圧型スイッチングレギュレータ２００は、たとえば１．５Ｖで動作するマイクロプロセッサ３５０のように、消費電流が動作状態に応じて変化する負荷に対して、安定な電圧を駆動する用途に好適に用いられる。以下、図１に戻り、本実施の形態に係る降圧型スイッチングレギュレータ２００の構成について詳細に説明する。

降圧型スイッチングレギュレータ２００は、同期整流方式の降圧型スイッチングレギュレータであり、制御回路１００、スイッチングレギュレータ出力回路１２０を含む。制御回路１００は、ひとつの半導体基板に集積化されたＬＳＩチップであり、スイッチング素子として機能するスイッチングトランジスタＭ１、同期整流用トランジスタＭ２は、この制御回路１００に内蔵される。スイッチングトランジスタＭ１、同期整流用トランジスタＭ２は、ディスクリート素子を用い、制御回路１００の外部に設けてもよい。

スイッチングレギュレータ出力回路１２０は、出力インダクタＬ１、出力キャパシタＣ１を含む。出力キャパシタＣ１は一端が接地され、他端が出力インダクタＬ１の一端に接続される。出力インダクタＬ１の他端は、制御回路１００と接続される。降圧型スイッチングレギュレータ２００は、出力キャパシタＣ１に現れる電圧を出力電圧Ｖｏｕｔとして、図示しない負荷に出力する。本実施の形態において、負荷は、図２のマイクロプロセッサ３５０に相当する。

この降圧型スイッチングレギュレータ２００は、制御回路１００によって出力インダクタＬ１に流れる電流を制御してエネルギ変換を行い、入力電圧Ｖｉｎを降圧する。降圧された電圧は、出力キャパシタＣ１により平滑化され、出力端子２０４に接続される負荷に出力電圧Ｖｏｕｔとして供給される。以下、負荷に流れる電流を負荷電流Ｉｏｕｔ、出力インダクタＬ１に流れる電流をインダクタ電流ＩＬという。また、インダクタ電流ＩＬは、負荷に向かって流れる向きを正方向とする。

制御回路１００は、入力、出力端子として、入力端子１０２、スイッチング端子１０４、電圧帰還端子１０６を備える。入力端子１０２には電池３１０が接続され、入力電圧Ｖｉｎとして電池電圧Ｖｂａｔが入力される。また、スイッチング端子１０４は、出力インダクタＬ１に接続され、制御回路１００の内部で生成したスイッチング電圧Ｖｓｗを出力する。また、電圧帰還端子１０６は、負荷に印加される出力電圧Ｖｏｕｔが帰還される端子である。

制御回路１００は、パルス信号生成回路１０、ドライバ回路２０、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２、軽負荷検出回路４４を含む。

スイッチングトランジスタＭ１は、ＰチャンネルＭＯＳトランジスタであって、ソースは入力端子１０２に接続され、ドレインはスイッチング端子１０４に接続される。スイッチングトランジスタＭ１のバックゲートは入力端子１０２と接続され、バックゲートとドレイン間には、図示しないボディダイオード（寄生ダイオード）が存在する。

同期整流用トランジスタＭ２は、ＮチャンネルＭＯＳトランジスタであって、ソースは接地され、ドレインはスイッチングトランジスタＭ１のドレインおよびスイッチング端子１０４と接続される。また、同期整流用トランジスタＭ２のバックゲートは接地されている。同期整流用トランジスタＭ２のバックゲートとドレイン間には、図示しないボディダイオードが存在する。

スイッチングトランジスタＭ１、同期整流用トランジスタＭ２は、入力電圧Ｖｉｎが印加される入力端子１０２と接地間に直列に接続されており、２つのトランジスタの接続点の電圧を、スイッチング電圧Ｖｓｗとして本制御回路１００の外部にスイッチング端子１０４を介して接続される出力インダクタＬ１の一端に印加する。

パルス信号生成回路１０には、降圧型スイッチングレギュレータ２００の出力電圧Ｖｏｕｔが、電圧帰還端子１０６を介して入力される。図３は、パルス信号生成回路１０の構成を示す回路図である。図３のパルス信号生成回路１０は、パルス幅変調方式によってパルス信号ＳＩＧ１０のデューティ比を制御する。パルス信号生成回路１０は、第１抵抗Ｒ１、第２抵抗Ｒ２、誤差増幅器１２、ＰＷＭコンパレータ１４、オシレータ１６を含む。

電圧帰還端子１０６に帰還された出力電圧Ｖｏｕｔは、第１抵抗Ｒ１、第２抵抗Ｒ２によって分圧される。分圧された出力電圧Ｖｏｕｔ’＝Ｖｏｕｔ×Ｒ２／（Ｒ１＋Ｒ２）は、誤差増幅器１２の反転入力端子に入力される。誤差増幅器１２の非反転入力端子には基準電圧Ｖｒｅｆが入力される。誤差増幅器１２は、基準電圧Ｖｒｅｆと分圧された出力電圧Ｖｏｕｔ’の誤差を増幅した誤差電圧Ｖｅｒｒを出力する。誤差増幅器１２から出力される誤差電圧Ｖｅｒｒは、ＰＷＭコンパレータ１４の非反転入力端子に入力される。

オシレータ１６は、三角波またはのこりぎ波状の周期電圧Ｖｏｓｃを出力し、ＰＷＭコンパレータ１４の反転入力端子へと出力する。ＰＷＭコンパレータ１４は、誤差電圧Ｖｅｒｒと、周期電圧Ｖｏｓｃを比較し、Ｖｅｒｒ＞Ｖｏｓｃのときハイレベル、Ｖｅｒｒ＜Ｖｏｓｃのときローレベルとなるパルス信号ＳＩＧ１０を出力する。

このようにしてパルス信号生成回路１０は、降圧型スイッチングレギュレータ２００の出力電圧Ｖｏｕｔが所定の基準電圧Ｖｒｅｆ’＝Ｖｒｅｆ×（Ｒ１＋Ｒ２）／Ｒ２に近づくように、デューティ比が制御されるパルス信号ＳＩＧ１０を生成する。パルス信号ＳＩＧ１０のデューティ比はスイッチングトランジスタＭ１および同期整流用トランジスタＭ２のオン時間を規定する。

図１に戻る。ドライバ回路２０は、パルス信号生成回路１０から出力されるパルス信号ＳＩＧ１０にもとづき、スイッチングトランジスタＭ１のゲートに印加すべき第１ゲート電圧Ｖｇ１と、同期整流用トランジスタＭ２のゲートに印加すべき第２ゲート電圧Ｖｇ２と、を生成する。スイッチングトランジスタＭ１は、第１ゲート電圧Ｖｇ１がローレベルのときがオンし、ハイレベルのときオフする。また、同期整流用トランジスタＭ２は、第２ゲート電圧Ｖｇ２がハイレベルのときオンし、ローレベルのときオフする。

ドライバ回路２０は、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２がそれぞれオンする時間の比を、パルス信号ＳＩＧ１０のハイレベルとローレベルのデューティ比にもとづいて設定し、２つのトランジスタを交互にオンオフさせる。具体的には、パルス信号ＳＩＧ１０がハイレベルの期間、スイッチングトランジスタＭ１をオン、同期整流用トランジスタＭ２をオフし、パルス信号ＳＩＧ１０がローレベルの期間、スイッチングトランジスタＭ１をオフ、同期整流用トランジスタＭ２をオンとする。さらに、ドライバ回路２０は、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２が同時にオンして貫通電流が流れるのを防止するため、第１ゲート電圧Ｖｇ１がハイレベル、第２ゲート電圧Ｖｇ２がローレベルとなる期間（デッドタイム）を各周期ごとに設けてもよい。

軽負荷検出回路４４は、しきい値電圧生成部４０、軽負荷検出コンパレータ４２を含む。
しきい値電圧生成部４０は、しきい値電圧Ｖｔｈを生成する。このしきい値電圧生成部４０は、その入力端子が同期整流用トランジスタＭ２のゲートに接続されたインバータである。しきい値電圧生成部４０は、インバータの出力信号を、しきい値電圧Ｖｔｈとして軽負荷検出コンパレータ４２に出力する。すなわち、しきい値電圧生成部４０により生成されるしきい値電圧Ｖｔｈは、同期整流用トランジスタＭ２のゲートに印加される第２ゲート電圧Ｖｇ２と同期した電圧であって、同期整流用トランジスタＭ２がオフすべき期間においてハイレベルとなり、同期整流用トランジスタＭ２がオンすべき期間においてローレベルとなる。しきい値電圧Ｖｔｈは、ローレベルのとき接地電位０Ｖ、ハイレベルのとき、入力電圧Ｖｉｎ（＝Ｖｂａｔ）となる。

軽負荷検出コンパレータ４２の非反転入力端子は、スイッチング端子１０４と接続され、スイッチング電圧Ｖｓｗが入力される。また、軽負荷検出コンパレータ４２の反転入力端子は、しきい値電圧生成部４０と接続され、しきい値電圧Ｖｔｈが入力される。軽負荷検出コンパレータ４２は、スイッチング電圧Ｖｓｗをしきい値電圧Ｖｔｈと比較し、Ｖｓｗ＞Ｖｔｈのときハイレベル、Ｖｓｗ＜Ｖｔｈのときローレベルとなる軽負荷検出信号ＳＩＧ１２を出力する。

このように構成された軽負荷検出回路４４は、スイッチング電圧Ｖｓｗを、第２ゲート電圧Ｖｇ２と同期した電圧であって、同期整流用トランジスタＭ２がオフすべき期間においてハイレベルとなり、同期整流用トランジスタＭ２がオンすべき期間においてローレベルとなるしきい値電圧Ｖｔｈと比較し、スイッチング電圧Ｖｓｗがしきい値電圧Ｖｔｈを上回るとハイレベルの軽負荷検出信号ＳＩＧ１２を出力する。

ドライバ回路２０は、軽負荷検出回路４４からハイレベルの軽負荷検出信号ＳＩＧ１２が出力されると、第２ゲート電圧Ｖｇ２をローレベルとして同期整流用トランジスタＭ２を強制的にオフさせる。

図４は、ドライバ回路２０の構成を示す回路図である。ドライバ回路２０は、インバータ２２、バッファ２６、２８、３２、ＡＮＤゲート３０、Ｄフリップフロップ３４、インバータ３６を含む。

インバータ２２は、パルス信号生成回路１０から出力されるパルス信号ＳＩＧ１０の論理値を反転する。スイッチングトランジスタＭ１を駆動するためには、十分な電流能力が必要であるため、インバータ２２の出力信号ＳＩＧ１０’は、バッファ２６およびバッファ２８によって増幅される。バッファ２８の出力信号は第１ゲート電圧Ｖｇ１としてスイッチングトランジスタＭ１のゲートに出力される。

Ｄフリップフロップ３４のクロック端子には、軽負荷検出コンパレータ４２から出力される軽負荷検出信号ＳＩＧ１２が入力される。また、リセット端子はインバータ２２の出力と接続され、パルス信号ＳＩＧ１０を反転した信号ＳＩＧ１０’が入力される。また、データ端子は電源ラインと接続され、ハイレベルが入力されている。Ｄフリップフロップ３４の出力信号ＳＩＧ１４は、インバータ３６により反転される。ＡＮＤゲート３０は、インバータ３６の出力信号ＳＩＧ１６と、インバータ２２の出力信号ＳＩＧ１０’の論理積をバッファ３２に出力する。バッファ３２は、ＡＮＤゲート３０の出力信号を増幅し、第２ゲート電圧Ｖｇ２として同期整流用トランジスタＭ２のゲートに出力する。Ｄフリップフロップ３４は、ＲＳフリップフロップに置換してもよい。

インバータ３６の出力信号ＳＩＧ１６がローレベルのとき、ＡＮＤゲート３０の出力信号は、インバータ２２の出力信号ＳＩＧ１０’の論理値にかかわらずローレベルに固定される。その結果、インバータ３６の出力信号ＳＩＧ１６がローレベルの期間、すなわち、Ｄフリップフロップ３４の出力信号ＳＩＧ１４がハイレベルの期間、同期整流用トランジスタＭ２は強制的にオフされる。

以上のように構成された降圧型スイッチングレギュレータ２００の動作について、図５（ａ）〜（ｈ）および図６（ａ）〜（ｇ）をもとに説明する。これらの図においては、説明を簡潔にするため、縦軸および横軸を適宜拡大、縮小して示している。

図５（ａ）〜（ｈ）は、図１の降圧型スイッチングレギュレータ２００の電流、電圧波形を示すタイムチャートである。図５（ａ）は、出力電流Ｉｏｕｔを、同図（ｂ）は出力電圧Ｖｏｕｔを、同図（ｃ）は、誤差電圧Ｖｅｒｒおよび周期電圧Ｖｏｓｃを、同図（ｄ）は、パルス信号ＳＩＧ１０を、同図（ｅ）は、軽負荷検出信号ＳＩＧ１２を、同図（ｆ）は、Ｄフリップフロップ３４の出力信号ＳＩＧ１４およびインバータ３６の出力信号ＳＩＧ１６を、同図（ｇ）は、第１ゲート電圧Ｖｇ１を、同図（ｈ）は、第２ゲート電圧Ｖｇ２を示す。

時刻Ｔ０〜時刻Ｔ１の期間、降圧型スイッチングレギュレータ２００は、出力電流Ｉｏｕｔが十分に大きい重負荷状態で降圧動作を行っている。時刻Ｔ１に、負荷の動作状態が変化し、出力電流Ｉｏｕｔが小さな軽負荷状態に遷移する。時刻Ｔ２に、Ｖｅｒｒ＜Ｖｏｓｃとなり、パルス信号ＳＩＧ１０がローレベルとなる。パルス信号ＳＩＧ１０がローレベルとなると、同期整流用トランジスタＭ２がオンする。このとき、スイッチング電圧Ｖｓｗは一旦接地電位（０Ｖ）より低くなり、その後、徐々に上昇して時刻Ｔ３に接地電位と等しくなるゼロクロスが発生する。軽負荷検出コンパレータ４２は、ゼロクロスを検出すると、ハイレベルの軽負荷検出信号ＳＩＧ１２を出力する。

時刻Ｔ３に、軽負荷検出信号ＳＩＧ１２がハイレベルとなると、Ｄフリップフロップ３４の出力信号ＳＩＧ１４はハイレベル（インバータ３６の出力信号ＳＩＧ１６はローレベル）となるため、第２ゲート電圧Ｖｇ２はローレベルとなり、同期整流用トランジスタＭ２が強制的にオフされる。

時刻Ｔ３に同期整流用トランジスタＭ２が強制的にオフすると、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２がともにオフ状態となるため、出力電圧Ｖｏｕｔは上昇し、誤差電圧Ｖｅｒｒは低下する。誤差電圧Ｖｅｒｒが低下することにより、Ｖｅｒｒ＜Ｖｏｓｃとなるため、パルス信号ＳＩＧ１０はしばらくの期間、ローレベルとなる。パルス信号ＳＩＧ１０がローレベルとなると、スイッチングトランジスタＭ１がオンしないため、スイッチング動作が停止する。スイッチング動作が停止した状態では、出力キャパシタＣ１から負荷に、出力電流Ｉｏｕｔが徐々に流れるため、出力電圧Ｖｏｕｔは徐々に低下していく。出力電圧Ｖｏｕｔの低下にともなって、誤差電圧Ｖｅｒｒは徐々に上昇していく。

誤差電圧Ｖｅｒｒが上昇し、時刻Ｔ４にＶｅｒｒ＞Ｖｏｓｃとなると、パルス信号ＳＩＧ１０がハイレベル、第１ゲート電圧Ｖｇ１がローレベルとなり、スイッチングトランジスタＭ１がオンする。また、パルス信号ＳＩＧ１０がハイレベルとなると、Ｄフリップフロップ３４がリセットされるため、Ｄフリップフロップ３４の出力信号ＳＩＧ１４はローレベル、インバータ３６の出力信号ＳＩＧ１６はハイレベルとなって、第２ゲート電圧Ｖｇ２の固定が解除される。

時刻Ｔ５にＶｅｒｒ＜Ｖｏｓｃとなると第１ゲート電圧Ｖｇ１、第２ゲート電圧Ｖｇ２がハイレベルとなり、スイッチングトランジスタＭ１がオフするとともに、同期整流用トランジスタＭ２がオンとなる。このとき、軽負荷状態が持続していると、再度、軽負荷検出コンパレータ４２によってゼロクロスが検出され、時刻Ｔ６に強制的に同期整流用トランジスタＭ２がオフされる。

図６（ａ）〜（ｇ）は、降圧型スイッチングレギュレータ２００の動作状態を示すタイムチャートである。同図（ａ）は、スイッチング電圧Ｖｓｗを、同図（ｂ）は、インダクタ電流ＩＬを、同図（ｃ）は、パルス信号ＳＩＧ１０を、同図（ｄ）は、第１ゲート電圧Ｖｇ１を、同図（ｅ）は、第２ゲート電圧Ｖｇ２を、同図（ｆ）は、しきい値電圧Ｖｔｈを、同図（ｇ）は、軽負荷検出信号ＳＩＧ１２を示す。

図中、時刻Ｔ１０〜Ｔ１１の期間、パルス信号ＳＩＧ１０がハイレベルとなり、ドライバ回路２０により生成される第１ゲート電圧Ｖｇ１、第２ゲート電圧Ｖｇ２はいずれもローレベルとなる。第１ゲート電圧Ｖｇ１がローレベルの期間、スイッチングトランジスタＭ１がオンとなり、スイッチング電圧Ｖｓｗは、入力端子１０２に入力される入力電圧Ｖｉｎ（＝Ｖｂａｔ）付近まで上昇している。一方、時刻Ｔ１０〜Ｔ１１の期間、第２ゲート電圧Ｖｇ２を反転したしきい値電圧Ｖｔｈはハイレベルとなる。第２ゲート電圧Ｖｇ２のハイレベルは、制御回路１００に与えられる電池電圧Ｖｂａｔと等しい。

時刻Ｔ１０〜Ｔ１１の期間、Ｖｓｗ＞Ｖｔｈが成り立っているため、軽負荷検出信号ＳＩＧ１２はローレベルとなる。時刻Ｔ１１にパルス信号ＳＩＧ１０がローレベルとなると、第１ゲート電圧Ｖｇ１、第２ゲート電圧Ｖｇ２がともにハイレベルとなり、スイッチングトランジスタＭ１がオフするとともに、同期整流用トランジスタＭ２がオンする。時刻Ｔ１１に同期整流用トランジスタＭ２がオンすると、スイッチング電圧Ｖｓｗが０Ｖ以下まで低下する。また、第２ゲート電圧Ｖｇ２がハイレベルとなると、しきい値電圧生成部４０から出力されるしきい値電圧Ｖｔｈはローレベル（０Ｖ）となる。

時刻Ｔ１１以降、インダクタ電流ＩＬの減少とともにスイッチング電圧Ｖｓｗは上昇していく。時刻Ｔ１２にインダクタ電流ＩＬが０Ａとなり、電流の向きが反転するタイミングでＶｓｗ＝Ｖｔｈ（＝０Ｖ）となり、ゼロクロスが検出される。このタイミングで、軽負荷検出信号ＳＩＧ１２はハイレベルとなる。上述のように軽負荷検出信号ＳＩＧ１２がハイレベルとなると、第２ゲート電圧Ｖｇ２がローレベルに設定され、同期整流用トランジスタＭ２が強制的にオフされる。時刻Ｔ１２に第２ゲート電圧Ｖｇ２がローレベルとなると、しきい値電圧Ｖｔｈはハイレベルとなるため、Ｖｓｗ＜Ｖｔｈとなり、軽負荷検出信号ＳＩＧ１２は速やかにローレベルとなる。

時刻Ｔ１２に同期整流用トランジスタＭ２が強制的にオフされると、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２がともにハイインピーダンス状態となるため、出力インダクタＬ１によって共振が誘起され、スイッチング電圧Ｖｓｗは振動する。この状態は、図５（ａ）〜（ｈ）の時刻Ｔ３〜Ｔ４に相当する。軽負荷状態が持続すると、制御回路１００は、時刻Ｔ１０〜時刻Ｔ１３の動作を周期的に繰り返す。

本実施の形態に係る降圧型スイッチングレギュレータ２００の動作を、しきい値電圧Ｖｔｈを接地電位に固定した場合の動作と比較する。
しきい値電圧Ｖｔｈを接地に固定した場合、図９（ａ）、（ｂ）に示したように、スイッチングトランジスタＭ１がオンの期間、軽負荷検出コンパレータ４２の出力はハイレベルとなる。同期整流用トランジスタＭ２がオンし、スイッチング電圧Ｖｓｗが負電圧となると、軽負荷検出コンパレータ４２の出力は、軽負荷検出コンパレータ４２の遅延時間ΔＴだけ遅れて遷移する。その結果、遅延時間ΔＴの期間、ゼロクロスの検出が行えないことになる。

一方、本実施の形態に係る降圧型スイッチングレギュレータ２００では、しきい値電圧Ｖｔｈを第２ゲート電圧Ｖｇ２と同期して生成する。このため、スイッチングトランジスタＭ１がオンの期間、しきい値電圧Ｖｔｈがハイレベルとなり、軽負荷検出コンパレータ４２の出力をあらかじめローレベルに設定することができる。その結果、ゼロクロスの直前に、軽負荷検出コンパレータ４２の出力の遷移が起きないため、遅延時間ΔＴも発生せず、ゼロクロスを確実に検出することができる。

また、ドライバ回路２０に、軽負荷検出信号ＳＩＧ１２によりセットされ、パルス信号ＳＩＧ１０によりリセットされるＤフリップフロップ３４を設け、その出力信号ＳＩＧ１４にもとづいて第２ゲート電圧Ｖｇ２の論理値を強制的に変化させている。その結果、ゼロクロスを検出してから、出力電圧Ｖｏｕｔが低下して再度スイッチングトランジスタＭ１のオンが指示されるまでの期間、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２のスイッチング動作を好適に停止することができる。

以上のように、本実施の形態に係る降圧型スイッチングレギュレータ２００によれば、ゼロクロスを確実に検出し、軽負荷状態の効率の悪化を防止することができる。さらに、降圧型スイッチングレギュレータ２００の効率が改善することにより、降圧型スイッチングレギュレータ２００が搭載される電子機器３００の電池の寿命を延ばすことができる。

上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

実施の形態では、パルス信号生成回路１０として、出力電圧Ｖｏｕｔをモニタしてパルス信号ＳＩＧ１０を生成するＰＷＭ方式について説明したがこれには限定されない。
図７は、制御回路１００の変形例を示す回路図であり、図１と共通する部分は省略している。図７のパルス信号生成回路１０ａは、ヒステリシスコンパレータ５０、第１抵抗Ｒ１、第２抵抗Ｒ２、パルス変調器５２を含む。第１抵抗Ｒ１、第２抵抗Ｒ２は、出力電圧Ｖｏｕｔを分圧する。ヒステリシスコンパレータ５０は、分圧された出力電圧Ｖｏｕｔ’と基準電圧Ｖｒｅｆを比較する。

パルス変調器５２は、所定のデューティ比を有するパルス信号ＳＩＧ１０をドライバ回路２０ａへと出力する。また、ドライバ回路２０ａはイネーブル端子ＥＮを備え、そのイネーブル端子ＥＮにはヒステリシスコンパレータ５０の出力信号ＳＩＧ２０が入力される。ドライバ回路２０ａは、イネーブル端子にハイレベルが入力される期間、パルス信号ＳＩＧ１０にもとづいてスイッチングトランジスタＭ１、同期整流用トランジスタＭ２をスイッチング動作させる。また、ドライバ回路２０ａは、イネーブル端子にローレベルが入力される期間、スイッチング動作を停止する。

図７の制御回路１００ａは、所定のデューティ比を有するパルス信号ＳＩＧ１０によりスイッチング動作を行う期間と、スイッチング動作を停止する期間を間欠的に繰り返すことにより出力電圧Ｖｏｕｔを目標電圧付近に安定化させる。すなわち、パルス信号ＳＩＧ１０によりスイッチング動作を行う期間、出力電圧Ｖｏｕｔは時間とともに上昇する。出力電圧Ｖｏｕｔが、第１のしきい値電圧Ｖｍａｘに達すると、ヒステリシスコンパレータ５０の出力信号ＳＩＧ２０はローレベルとなる。出力信号ＳＩＧ２０がローレベルとなると、ドライバ回路２０ａはスイッチング動作を停止する。スイッチング動作が停止すると、出力電圧Ｖｏｕｔは時間とともに低下し始める。スイッチング動作を停止し、出力電圧Ｖｏｕｔが第１のしきい値電圧Ｖｍａｘより低い第２のしきい値電圧Ｖｍｉｎまで低下すると、ヒステリシスコンパレータ５０の出力信号ＳＩＧ２０はハイレベルとなり、ドライバ回路２０ａはスイッチング動作を再開する。第１のしきい値電圧Ｖｍａｘおよび第２のしきい値電圧Ｖｍｉｎは、ヒステリシスコンパレータ５０のヒステリシス幅により決定される。

このように、図７の制御回路１００ａは、出力電圧Ｖｏｕｔをモニタし、ヒステリシスコンパレータ５０の２つのしきい値電圧を利用することにより、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２を、スイッチング期間と停止期間の２つの状態を交互に繰り返すことにより、出力電圧Ｖｏｕｔが目標電圧に近づくように制御する。本実施の形態に係るしきい値電圧生成部４０、軽負荷検出コンパレータ４２を用いた軽負荷検出技術は、図７のように、ヒステリシスコンパレータを用いた制御回路１００ａにおいても好適に用いることができる。

さらに、実施の形態に係るしきい値電圧生成部４０、軽負荷検出コンパレータ４２を用いた軽負荷検出技術は、図１、図７に示した出力電圧Ｖｏｕｔにもとづいてスイッチング動作を制御する電圧モード制御のみでなく、出力インダクタＬ１に流れる電流にもとづいてスイッチング動作を制御する電流モード制御の制御回路にも適用することができる。電流モード制御の例としては、ピーク電流モード制御や平均電流モード制御などが広く用いられるが、本発明に係る軽負荷検出技術は、いずれの制御においても好適に用いることができる。

実施の形態では、制御回路１００を含む降圧型スイッチングレギュレータ２００により駆動される負荷としてマイクロプロセッサを例に説明したが、これには限定されず、負荷電流が減少し、軽負荷状態で動作するさまざまな負荷に対して、駆動電圧を供給することができる。

実施の形態では、制御回路１００がひとつのＬＳＩに一体集積化される場合について説明したが、これには限定されず、一部の構成要素がＬＳＩの外部にディスクリート素子あるいはチップ部品として設けられ、あるいは複数のＬＳＩにより構成されてもよい。

また、本実施の形態において、ハイレベル、ローレベルの論理値の設定は一例であって、インバータなどによって適宜反転させることにより自由に変更することが可能である。

実施の形態に係る降圧型スイッチングレギュレータの構成を示す回路図である。 図１の降圧型スイッチングレギュレータを搭載した電子機器の構成を示すブロック図である。 図１のパルス信号生成回路の構成例を示す回路図である。 図１のドライバ回路の構成を示す回路図である。 図５（ａ）〜（ｈ）は、図１の降圧型スイッチングレギュレータの電流、電圧波形を示すタイムチャートである。 図６（ａ）〜（ｇ）は、図１の降圧型スイッチングレギュレータの電流、電圧波形を示すタイムチャートである。 図１の制御回路の変形例を示す回路図である。 図８（ａ）、（ｂ）はそれぞれ、同期整流方式の降圧型スイッチングレギュレータの重負荷および軽負荷時の電流の時間波形を示す図である。 図９（ａ）、（ｂ）は、軽負荷状態の検出について説明するためのタイムチャートである。

符号の説明

１０ パルス信号生成回路、 ２０ ドライバ回路、 ２２ インバータ、 ３０ ＡＮＤゲート、 ３４ Ｄフリップフロップ、 ３６ インバータ、 ４０ しきい値電圧生成部、 ４２ 軽負荷検出コンパレータ、 ４４ 軽負荷検出回路、 １００ 制御回路、 １０２ 入力端子、 １２０ スイッチングレギュレータ出力回路、 Ｍ１ スイッチングトランジスタ、 Ｍ２ 同期整流用トランジスタ、 Ｌ１ 出力インダクタ、 Ｃ１ 出力キャパシタ、 Ｖｇ１ 第１ゲート電圧、 Ｖｇ２ 第２ゲート電圧、 Ｖｔｈ しきい値電圧、 ＳＩＧ１０ パルス信号、 ＳＩＧ１２ 軽負荷検出信号、 ２００ 降圧型スイッチングレギュレータ、 ３００ 電子機器、 ３１０ 電池、 ３５０ マイクロプロセッサ。

Claims (10)

1. 同期整流方式の降圧型スイッチングレギュレータの制御回路であって、
   直列に接続されたスイッチングトランジスタおよび同期整流用トランジスタを含み、２つのトランジスタの接続点に現れるスイッチング電圧を、本制御回路の外部に接続されるスイッチングレギュレータ出力回路に供給する出力段と、
   前記スイッチングレギュレータの出力電圧が所定の基準電圧に近づくようデューティ比が制御されるパルス信号を生成するパルス信号生成回路と、
   前記パルス信号にもとづき、前記スイッチングトランジスタおよび前記同期整流用トランジスタのゲートに印加すべき第１、第２ゲート電圧を生成するドライバ回路と、
   前記スイッチング電圧を、前記第２ゲート電圧と同期した電圧であって、前記同期整流用トランジスタがオフすべき期間においてハイレベルとなり、前記同期整流用トランジスタがオンすべき期間においてローレベルとなるしきい値電圧と比較し、前記スイッチング電圧が前記しきい値電圧を上回ると所定レベルの軽負荷検出信号を出力する軽負荷検出回路と、を備え、
   前記ドライバ回路は、前記軽負荷検出回路から前記所定レベルの軽負荷検出信号が出力されると、前記同期整流用トランジスタが強制的にオフするように前記第２ゲート電圧を制御することを特徴とする制御回路。
2. 前記軽負荷検出回路は、
   前記第２ゲート電圧と同期した電圧であって、前記同期整流用トランジスタがオフすべき期間においてハイレベルとなり、前記同期整流用トランジスタがオンすべき期間においてローレベルとなるしきい値電圧を生成するしきい値電圧生成部と、
   前記スイッチング電圧を前記しきい値電圧と比較する軽負荷検出コンパレータと、
   を含むことを特徴とする請求項１に記載の制御回路。
3. 前記しきい値電圧は、前記第２ゲート電圧を論理反転した信号であることを特徴とする請求項１に記載の制御回路。
4. 前記しきい値電圧生成部は、入力端子が前記同期整流用トランジスタのゲートに接続されたインバータを含み、当該インバータの出力信号を、前記しきい値電圧として出力することを特徴とする請求項２に記載の制御回路。
5. 前記ドライバ回路は、前記軽負荷検出回路から前記所定レベルの軽負荷検出信号が出力されてから、前記パルス信号が前記スイッチングトランジスタのオンを指示するまでの期間、前記同期整流用トランジスタを強制的にオフすることを特徴とする請求項１から４のいずれかに記載の制御回路。
6. 前記ドライバ回路は、クロック端子に前記軽負荷検出信号が入力され、リセット端子に前記パルス信号に応じた信号が入力され、データ端子にハイレベルが入力されたＤフリップフロップを含み、前記フリップフロップの出力信号がハイレベルの期間、前記同期整流用トランジスタを強制的にオフすることを特徴とする請求項５に記載の制御回路。
7. 前記同期整流用トランジスタは、ＮチャンネルＭＯＳトランジスタであることを特徴とする請求項１から４のいずれかに記載の制御回路。
8. 前記制御回路は、１つの半導体基板上に一体集積化されることを特徴とする請求項１から４のいずれかに記載の制御回路。
9. 一端が接地された出力キャパシタおよび前記出力キャパシタの他端にその一端が接続された出力インダクタを含むスイッチングレギュレータ出力回路と、
   前記スイッチングレギュレータ出力回路に、スイッチング電圧を供給する請求項１から４のいずれかに記載の制御回路と、
   を備え、前記出力キャパシタの他端の電圧を出力することを特徴とする降圧型スイッチングレギュレータ。
10. 電池電圧を出力する電池と、
    マイクロプロセッサと、
    前記電池電圧を降圧して前記マイクロプロセッサに供給する請求項９に記載の降圧型スイッチングレギュレータと、
    を備えることを特徴とする電子機器。

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