JP4755455B2 - パワートランジスタのオンオフを制御する制御回路およびそれを用いたスイッチングレギュレータならびに電子機器 - Google Patents

Description

本発明は、スイッチングレギュレータ等に用いられるパワートランジスタの駆動技術に関し、特にその低消費電力化のための技術に関する。

近年の携帯電話、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ノート型パーソナルコンピュータなどのさまざまな電子機器に、デジタル信号処理を行うマイクロプロセッサが搭載されている。こうしたマイクロプロセッサの駆動に必要とされる電源電圧は、半導体製造プロセスの微細化に伴って低下しており、なかには１．５Ｖ以下の低電圧で動作するものもある。

一方、こうした電子機器には電源としてリチウムイオン電池などの電池が搭載される。リチウムイオン電池から出力される電池電圧は、３Ｖ〜４Ｖ程度であり、電池電圧をそのままマイクロプロセッサに供給したのでは、無駄な電力消費が発生する。そこで、降圧型のスイッチングレギュレータなどを用いて電池電圧を降圧し、定電圧化してマイクロプロセッサに供給するのが一般的である。たとえば、特許文献１から３には、降圧型のスイッチングレギュレータに関する技術が開示されている。

特開２００４−３２８７５号公報 特開２００２−２５２９７１号公報 特開２００３−３１９６４３号公報

電池の長寿命化が求められる電子機器において、スイッチングレギュレータの高効率化は、非常に重要な技術的課題である。スイッチングレギュレータの効率を制限する要因のひとつとして、スイッチング素子として使用されるパワートランジスタのオン抵抗が挙げられる。スイッチングレギュレータの効率を高めるためには、損失として働くオン抵抗を可能な限り小さく、すなわちトランジスタサイズを大きく設計することが望ましい。

しかしながら、パワートランジスタにある程度の電流が流れる重負荷時の効率を重視してトランジスタサイズを大きく設計すると、パワートランジスタのゲート容量が大きくなる。半導体製造プロセスにも依存するが、パワートランジスタのゲート容量は、数１０ｐＦから数百ｐＦのオーダーと大きい。その結果、パワートランジスタをオンオフさせるためにゲート電圧を変化させる際に必要となるゲートドライブ電流が大きくなるという問題が発生する。特に、パワートランジスタに流れる電流が小さい軽負荷時においては、ゲートドライブ電流により効率が制限されてしまうことになる。

本発明はかかる課題に鑑みてなされたものであり、その目的のひとつは、スイッチングレギュレータのスイッチング素子として機能するパワートランジスタのゲートドライブ電流を低減することにある。

本発明のある態様は、時分割的にオンオフを繰り返すパワートランジスタのゲート電圧を制御する制御回路に関する。この制御回路は、パワートランジスタのゲートと固定電圧端子間に直列に設けられた、電荷転送用スイッチおよび電荷保存用キャパシタと、パワートランジスタのゲートに第１電圧または前記第１電圧より低い第２電圧を印加してパワートランジスタのオンオフを切り替えるとともに、それと同期して電荷転送用スイッチのオンオフを制御するドライバ回路と、を備える。

この態様によると、パワートランジスタのゲートに蓄えられた電荷を、電荷保存用キャパシタに転送して蓄えておき、次にゲート電圧を遷移させるときに、蓄えた電荷をゲートに再転送する。結果としてゲートドライブ電流を低減し、低消費電力化を図ることができる。

電荷保存用キャパシタの容量を、パワートランジスタのゲート容量よりも大きく設定してもよい。電荷保存用キャパシタの容量値を大きくするほど、ゲートドライブ電流を低減することができる。

ドライバ回路は、パワートランジスタのゲート電圧を第２電圧から第１電圧に上昇させるとき、電荷転送用スイッチをオンして電荷保存用キャパシタからパワートランジスタのゲートに電荷を転送し、その後、電荷転送用スイッチをオフするとともに、パワートランジスタのゲートに、第１電圧を印加してもよい。

また、ドライバ回路は、パワートランジスタのゲート電圧を第１電圧から第２電圧に下降させるとき、電荷転送用スイッチをオンしてパワートランジスタのゲートから電荷保存用キャパシタに電荷を転送し、その後、電荷転送用スイッチをオフするとともに、パワートランジスタのゲートに、第２電圧を印加してもよい。

電荷転送用スイッチと、電荷保存用キャパシタと、ドライバ回路と、を１つの半導体基板上に一体集積化してもよい。また、制御対象となるパワートランジスタをさらに一体集積化してもよい。
なお、「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。

本発明の別の態様は、降圧型のスイッチングレギュレータである。このスイッチングレギュレータは、一端に入力電圧が印加されたスイッチングトランジスタと、カソードがスイッチングトランジスタの他端に接続され、アノードが接地された整流用ダイオードと、スイッチングトランジスタと整流用ダイオードの接続点に一端が接続される出力インダクタと、出力インダクタの他端と接地間に設けられた出力キャパシタと、スイッチングトランジスタのオンオフを時分割的に制御する上述の制御回路と、を備える。

また、スイッチングレギュレータは、整流用ダイオードに代えて同期整流用トランジスタを備えてもよい。制御回路は、スイッチングトランジスタおよび同期整流用トランジスタのオンオフを制御し、かつ電荷保存用キャパシタおよび電荷転送用スイッチを、スイッチングトランジスタまたは同期整流用トランジスタの少なくとも一方のゲートと接地間に設けてもよい。

この態様によると、降圧型のスイッチングトランジスタのゲートドライブ電流を低減することができ、スイッチングレギュレータの効率を改善することができる。

本発明のさらに別の態様は、昇圧型のスイッチングレギュレータである。このスイッチングレギュレータは、一端に入力電圧が印加されたインダクタと、インダクタの他端と接地間に設けられたスイッチングトランジスタと、インダクタおよびスイッチングトランジスタの接続点にアノードが接続された整流用ダイオードと、整流用ダイオードのカソードと接地間に設けられた出力キャパシタと、スイッチングトランジスタのオンオフを時分割的に制御する上述の制御回路と、を備える。

スイッチングレギュレータは、整流用ダイオードに代えて同期整流用トランジスタを備えてもよい。制御回路は、スイッチングトランジスタおよび同期整流用トランジスタのオンオフを制御し、かつ電荷転送用スイッチおよび電荷保存用キャパシタを、スイッチングトランジスタまたは同期整流用トランジスタの少なくとも一方のゲートと接地間に設けてもよい。

この態様によると、昇圧型のスイッチングトランジスタのゲートドライブ電流を低減することができ、スイッチングレギュレータの効率を改善することができる。

本発明のさらに別の態様は、電子機器である。この電子機器は、電池と、電池から出力される電池電圧を降圧または昇圧して負荷に供給する上述のスイッチングレギュレータと、を備える。

この態様によると、パワートランジスタのゲートドライブ電流を低減することにより、スイッチングレギュレータの効率を改善することができ、ひいては電池の寿命を延ばすことができる。

なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明に係るパワートランジスタのゲート電圧を制御する制御回路によれば、ゲートドライブ電流を低減することができる。

（第１の実施の形態）
第１の実施の形態は、スイッチングレギュレータや、モータドライバのＨブリッジ回路、チャージポンプ回路に、スイッチング素子として使用されるパワートランジスタのオンオフを時分割に制御する制御回路に関する。

図１は、第１の実施の形態に係る制御回路１００の構成を示す回路図である。本実施の形態では、駆動対象のパワートランジスタＭ１が、ＰチャンネルＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の場合について説明する。なお、駆動対象のパワートランジスタはＮチャンネルＭＯＳＦＥＥＴであってもよく、この場合、ゲート電圧のハイレベルとローレベルを反転すればよい。

パワートランジスタＭ１のソースには電源電圧Ｖｄｄが印加されており、制御回路１００は、パワートランジスタＭ１のゲート電圧を切り替えることによりパワートランジスタＭ１のオンオフを制御する。パワートランジスタＭ１のドレインには、ＮチャンネルＭＯＳＦＥＴや抵抗などの図示しない負荷が接続される。

制御回路１００は、電荷転送用スイッチＳＷ１、電荷保存用キャパシタＣ１、ドライバ回路１０を含む。以下の説明において、信号およびキャパシタに付された符号は、必要に応じてそれぞれの電圧値および容量値を表すものとして用いることとする。
電荷転送用スイッチＳＷ１および電荷保存用キャパシタＣ１は、パワートランジスタＭ１のゲートと、固定電圧端子である接地間に直列に設けられる。電荷保存用キャパシタＣ１の容量は、パワートランジスタＭ１のゲート容量Ｃｇ１よりも大きく設定しておく。電荷保存用キャパシタＣ１の容量は、パワートランジスタＭ１のゲート容量Ｃｇ１の少なくとも１．５倍以上、望ましくは３倍から１０倍以上となるように、可能な限り大きく設計することが望ましい。

ドライバ回路１０には、パワートランジスタＭ１のオン、オフを指示するパルス信号ＳＩＧ１が入力される。ドライバ回路１０は、パルス信号ＳＩＧ１がローレベルのときパワートランジスタＭ１をオンし、パルス信号ＳＩＧ１がハイレベルのときパワートランジスタＭ１をオフする。ドライバ回路１０は、その出力端子１２から第１電圧Ｖ１、または第１電圧Ｖ１より低い第２電圧Ｖ２を出力し、パワートランジスタＭ１のゲートに印加する。本実施の形態において、第１電圧Ｖ１および第２電圧Ｖ２はそれぞれ、電源電圧Ｖｄｄおよび接地電位０Ｖであるとする。パワートランジスタＭ１は、ドライバ回路１０によりゲートに第１電圧Ｖ１＝Ｖｄｄが印加されるときオフし、ゲートに第２電圧Ｖ２＝０Ｖが印加されるときオンとなる。

さらに、ドライバ回路１０は、パワートランジスタＭ１のゲート電圧Ｖｇ１の制御と同期して電荷転送用スイッチＳＷ１のオンオフを制御する。ドライバ回路１０から電荷転送用スイッチＳＷ１に出力される信号をスイッチ制御信号ＳＩＧ２という。電荷転送用スイッチＳＷ１は、このスイッチ制御信号ＳＩＧ２がハイレベルのときオン、ローレベルのときオフする。ドライバ回路１０の出力端子１２は、電荷転送用スイッチＳＷ１がオンする期間、ハイインピーダンスとなるように構成される。

ドライバ回路１０は、パワートランジスタＭ１のゲート電圧Ｖｇ１を第２電圧Ｖ２＝０Ｖから第１電圧Ｖ１＝Ｖｄｄに上昇させるとき、すなわち、パワートランジスタＭ１をオンからオフに切り替えるとき、電荷転送用スイッチＳＷ１をオンして電荷保存用キャパシタＣ１からパワートランジスタＭ１のゲートに電荷を転送し、その後、電荷転送用スイッチＳＷ１をオフするとともに、パワートランジスタＭ１のゲートに、第１電圧Ｖ１＝Ｖｄｄを印加する。

逆に、ドライバ回路１０は、パワートランジスタＭ１のゲート電圧Ｖｇ１を第１電圧Ｖ１＝Ｖｄｄから第２電圧Ｖ２＝０Ｖに下降させるとき、すなわちパワートランジスタＭ１をオフからオンに切り替えるとき、電荷転送用スイッチＳＷ１をオンしてパワートランジスタＭ１のゲートから電荷保存用キャパシタＣ１に電荷を転送し、その後、電荷転送用スイッチＳＷ１をオフするとともに、パワートランジスタＭ１のゲートに、第２電圧Ｖ２＝０Ｖを印加する。

図２（ａ）〜（ｄ）は、図１の制御回路１００の動作状態を示すタイミングチャートである。図２（ａ）は、ドライバ回路１０に入力されるパルス信号ＳＩＧ１を、図２（ｂ）は、スイッチ制御信号ＳＩＧ２を、図２（ｃ）は、パワートランジスタＭ１のゲート電圧Ｖｇ１を、図２（ｄ）は、電荷保存用キャパシタＣ１に現れる電圧Ｖｃ１を示す。

はじめに、ドライバ回路１０が、パワートランジスタＭ１のゲート電圧Ｖｇ１を第２電圧Ｖ２＝０Ｖから第１電圧Ｖ１＝Ｖｄｄに上昇させるときの動作について説明する。時刻Ｔ１以前の状態φ０において、パワートランジスタＭ１のゲート電圧Ｖｇ１は第２電圧Ｖ２に固定されている。

時刻Ｔ１にパルス信号ＳＩＧ１がハイレベルとなり、パワートランジスタＭ１のオフが指示される。ドライバ回路１０は、所定時間Δｔの間、スイッチ制御信号ＳＩＧ２をハイレベルとして電荷転送用スイッチＳＷ１をオンするとともに、出力端子１２をハイインピーダンスとする。電荷転送用スイッチＳＷ１がオンすると、電荷保存用キャパシタＣ１に蓄えられた電荷がパワートランジスタＭ１のゲートに転送される。電荷転送用スイッチＳＷ１がオンすると、パワートランジスタＭ１のゲート電圧Ｖｇ１は上昇し、電荷保存用キャパシタＣ１に現れる電圧Ｖｃ１は低下し、２つの電圧は等しくなる。

時刻Ｔ２にドライバ回路１０は、スイッチ制御信号ＳＩＧ２をローレベルとして電荷転送用スイッチＳＷ１をオフするとともに、パワートランジスタＭ１のゲートに第１電圧Ｖ１＝Ｖｄｄを印加する。その結果、パワートランジスタＭ１のゲート電圧Ｖｇ１はただちに電源電圧Ｖｄｄまで上昇する。時刻Ｔ３にパルス信号ＳＩＧ１がローレベルとなるまでの期間φ２において、パワートランジスタＭ１のゲートには第１電圧Ｖ１＝Ｖｄｄが印加され続け、パワートランジスタＭ１はオフとなる。また、この間、電荷転送用スイッチＳＷ１はオフとなるため、電荷保存用キャパシタＣ１に現れる電圧Ｖｃ１は一定値に保たれる。

つぎに、ドライバ回路１０が、パワートランジスタＭ１のゲート電圧Ｖｇ１を第１電圧Ｖ１＝Ｖｄｄから第２電圧Ｖ２＝０Ｖに下降させるときの動作について説明する。

時刻Ｔ３にパルス信号ＳＩＧ１がローレベルとなり、パワートランジスタＭ１のオンが指示される。時刻Ｔ３から、所定時間Δｔ経過後の時刻Ｔ４までの期間φ３において、ドライバ回路１０はスイッチ制御信号ＳＩＧ２をハイレベルとして電荷転送用スイッチＳＷ１をオンするとともに、出力端子１２をハイインピーダンスとする。電荷転送用スイッチＳＷ１がオンすると、パワートランジスタＭ１のゲートに蓄えられた電荷が、電荷保存用キャパシタＣ１に転送され、パワートランジスタＭ１のゲート電圧Ｖｇ１は低下し、電荷保存用キャパシタＣ１に現れる電圧Ｖｃ１は上昇し、２つの電圧は等しくなる。

時刻Ｔ４にドライバ回路１０は、スイッチ制御信号ＳＩＧ２をローレベルとして電荷転送用スイッチＳＷ１をオフするとともに、パワートランジスタＭ１のゲートに第２電圧Ｖ２＝０Ｖを印加する。その結果、パワートランジスタＭ１のゲート電圧Ｖｇ１はただちに接地電位０Ｖまで下降する。その後、時刻Ｔ５にパルス信号ＳＩＧ１が再びハイレベルとなるまでの期間φ４において、パワートランジスタＭ１のゲートには第２電圧Ｖ２＝０Ｖが印加され続け、パワートランジスタＭ１はオンとなる。また、この間、電荷転送用スイッチＳＷ１はオフとなるため、電荷保存用キャパシタＣ１に現れる電圧Ｖｃ１は一定値に保たれる。

ここで、パワートランジスタＭ１のゲート電圧Ｖｇ１および電荷保存用キャパシタＣ１に現れる電圧Ｖｃ１に着目する。パワートランジスタＭ１のゲートに第１電圧Ｖ１＝Ｖｄｄが印加される期間φ２において、電荷保存用キャパシタＣ１に現れる電圧をＶｃＬとし、パワートランジスタＭ１のゲートに第２電圧Ｖ２＝０Ｖが印加される期間φ４において、電荷保存用キャパシタＣ１に現れる電圧をＶｃＨとする。時刻Ｔ１からＴ２までの期間φ１において、パワートランジスタＭ１のゲートに蓄えられている電荷Ｑｇ１の変化量ΔＱｇ１と、電荷保存用キャパシタＣ１に蓄えられている電荷Ｑｃ１の変化量ΔＱｃ１は電荷保存の法則から等しくなる。したがって、各電圧および容量値との間には、下記式（１）の関係が成り立つ。
ＶｃＬ×Ｃｇ１＝（ＶｃＨ−ＶｃＬ）×Ｃ１ …（１）

また、時刻Ｔ３からＴ４までの期間φ３において、パワートランジスタＭ１のゲートに蓄えられている電荷Ｑｇ１の変化量ΔＱｇ１と、電荷保存用キャパシタＣ１に蓄えられている電荷Ｑｃ１の変化量ΔＱｃ１も等しい。したがって、各電圧および容量値との間には、下記式（２）の関係が成り立つ。
（Ｖｄｄ−ＶｃＨ）×Ｃｇ１＝（ＶｃＨ−ＶｃＬ）×Ｃ１ …（２）

式（１）（２）より、電圧ＶｃＬおよび電圧ＶｃＨとして下記式（３）、（４）を得る。
ＶｃＬ＝Ｃ１／（Ｃｇ１＋２×Ｃ１）×Ｖｄｄ …（３）
ＶｃＨ＝（Ｃｇ１＋Ｃ１）（Ｃｇ１＋２×Ｃ１）×Ｖｄｄ …（４）

いま、電荷保存用キャパシタＣ１の容量値が、パワートランジスタＭ１のゲート容量に対して十分に大きくなるように設計した場合、すなわちＣ１≫Ｃｇ１が成り立つとき、下記式（５）の関係が成り立つ。
ＶｃＬ＝ＶｃＨ＝Ｖｄｄ／２ …（５）

電荷保存用キャパシタＣ１および電荷転送用スイッチＳＷ１を有さない従来の制御回路においては、パワートランジスタＭ１をオフからオンに切り替える際に、ゲート電圧Ｖｇ１を０ＶからＶｄｄまで変化させる必要があった。このときに必要とされる電荷量は、Ｖｄｄ×Ｃｇ１となり、スイッチング動作の周波数をｆとすると、ゲートドライブ電流Ｉｄｒｖとして、Ｉｄｒｖ＝Ｖｄｄ×Ｃｇ１×ｆの電流が必要であった。
一方、上述したように、電荷保存用キャパシタＣ１の容量値を十分に大きく設計した場合、ドライバ回路１０は、パワートランジスタＭ１をオフからオンに切り替える際に、ゲート電圧Ｖｇ１を、Ｖｄｄ／２からＶｄｄまで変化させればよい。すなわち、従来よりもゲートドライブ電流Ｉｄｒｖを、５０％低減することが可能となる。

図３は、図１のドライバ回路１０の構成例を示す回路図である。以降の図において、既出の構成要素と同一もしくは同等の構成要素には同一の符号を付し、適宜重複した説明を省略するものとする。図３において、図１の電荷転送用スイッチＳＷ１はＮチャンネルＭＯＳＦＥＴとして構成される。

ドライバ回路１０は、第１インバータＩＮＶ１〜第３インバータＩＮＶ３、ハイサイドトランジスタ１４、ローサイドトランジスタ１６、ＡＮＤゲート１８を含む。

ハイサイドトランジスタ１４は、ＰチャンネルＭＯＳＦＥＴであって、出力端子１２と第１電圧Ｖ１＝Ｖｄｄが供給される第１端子２０間に設けられる。ハイサイドトランジスタ１４がオンすると、出力端子１２には第１電圧Ｖ１が現れ、パワートランジスタＭ１のゲートに第１電圧Ｖ１が印加される。また、ローサイドトランジスタ１６は、ＮチャンネルＭＯＳＦＥＴであって、出力端子１２と第２電圧Ｖ２＝０Ｖが供給される第２端子２２間に設けられる。ローサイドトランジスタ１６がオンすると、出力端子１２には第２電圧Ｖ２が現れ、パワートランジスタＭ１のゲートに第２電圧Ｖ２が印加される。ハイサイドトランジスタ１４、ローサイドトランジスタ１６のオン、オフはそれぞれ、第１インバータＩＮＶ１および第２インバータＩＮＶ２の出力信号ＳＩＧ３、ＳＩＧ４によって制御される。ハイサイドトランジスタ１４、ローサイドトランジスタ１６がともにオフのとき、出力端子１２はハイインピーダンスとなる。

ドライバ回路１０に入力されたパルス信号ＳＩＧ１は、第１インバータＩＮＶ１、第２インバータＩＮＶ２に入力される。第１インバータＩＮＶ１は、パルス信号ＳＩＧ１の立ち上がりエッジ（以下、ポジエッジともいう）を所定時間Δｔ遅延させる。また、第２インバータＩＮＶ２は、パルス信号ＳＩＧ１の立ち下がりエッジ（以下、ネガエッジともいう）を所定時間Δｔ遅延させる。ポジエッジ、あるいはネガエッジを遅延させるインバータは、ＰチャンネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴを接続した一般的なインバータの電流経路上に抵抗素子を設け、容量成分と組み合わせてＣＲ時定数回路を構成することにより実現できる。

第１インバータＩＮＶ１の出力信号ＳＩＧ３は、ハイサイドトランジスタ１４のゲートに入力され、第２インバータＩＮＶ２の出力信号ＳＩＧ４は、ローサイドトランジスタ１６のゲートに入力される。出力信号ＳＩＧ３、ＳＩＧ４は、それぞれハイサイドトランジスタ１４およびローサイドトランジスタ１６のオンオフを制御する。

また、第１インバータＩＮＶ１、第２インバータＩＮＶ２、第３インバータＩＮＶ３、ＡＮＤゲート１８は、電荷転送用スイッチＳＷ１のオンオフを制御するスイッチ制御信号ＳＩＧ２を生成するスイッチ制御信号生成回路として機能する。
第３インバータＩＮＶ３は、第２インバータＩＮＶ２の出力信号ＳＩＧ４を反転する。ＡＮＤゲート１８は、第１インバータＩＮＶ１の出力信号ＳＩＧ３と、第３インバータＩＮＶ３の出力信号ＳＩＧ５の論理積をスイッチ制御信号ＳＩＧ２として出力する。

図４（ａ）〜（ｆ）は、図３のドライバ回路１０の動作状態を示すタイミングチャートである。図４（ａ）は、パルス信号ＳＩＧ１を、図４（ｂ）は、第１インバータＩＮＶ１の出力信号ＳＩＧ３を、図４（ｃ）は、第２インバータＩＮＶ２の出力信号ＳＩＧ４を、図４（ｄ）は、第３インバータＩＮＶ３の出力信号ＳＩＧ５を、図４（ｅ）は、スイッチ制御信号ＳＩＧ２を、図４（ｆ）は、ドライバ回路１０によってパワートランジスタＭ１のゲートに印加される電圧を表す。

時刻Ｔ１にパルス信号ＳＩＧ１がローレベルからハイレベルに変化すると、第１インバータＩＮＶ１の出力信号ＳＩＧ３は、所定時間Δｔ経過後の時刻Ｔ２にハイレベルからローレベルへと遷移する。また、第２インバータＩＮＶ２の出力信号ＳＩＧ４は、時刻Ｔ１に遅延無くハイレベルからローレベルへと遷移する。第３インバータＩＮＶ３により出力信号ＳＩＧ４を反転して得られる出力信号ＳＩＧ５は、時刻Ｔ１にローレベルからハイレベルへと遷移する。

時刻Ｔ１から時刻Ｔ２の期間、第１インバータＩＮＶ１の出力信号ＳＩＧ３はハイレベルであるため、ハイサイドトランジスタ１４はオフとなる。また第２インバータＩＮＶ２の出力信号ＳＩＧ４はローレベルであるため、ローサイドトランジスタ１６もオフとなる。その結果、出力端子１２はハイインピーダンスとなる。この期間、ＡＮＤゲート１８の出力信号であるスイッチ制御信号ＳＩＧ２はハイレベルとなるため、電荷転送用スイッチＳＷ１はオンし、電荷転送が行われる。

時刻Ｔ２に第１インバータＩＮＶ１の出力信号ＳＩＧ３がローレベルとなると、ハイサイドトランジスタ１４がオンとなり、出力端子１２には第１電圧Ｖ１＝Ｖｄｄが現れる。時刻Ｔ３に、パルス信号ＳＩＧ１がローレベルとなると同時に、第１インバータＩＮＶ１の出力信号ＳＩＧ３はローレベルからハイレベルへと遷移する。また、第２インバータＩＮＶ２の出力信号ＳＩＧ４は、時刻Ｔ３から所定時間Δｔ経過後の時刻Ｔ４にローレベルからハイレベルへと遷移する。時刻Ｔ３から時刻Ｔ４の期間、スイッチ制御信号ＳＩＧ２は再びハイレベルとなり、電荷転送用スイッチＳＷ１がオンされて電荷転送が行われる。また、この間、ハイサイドトランジスタ１４、ローサイドトランジスタ１６はともにオフとなるため、出力端子１２はハイインピーダンスとなる。時刻Ｔ４に第２インバータＩＮＶ２の出力信号ＳＩＧ４がハイレベルとなると、ローサイドトランジスタ１６がオンし、出力端子１２には第２電圧Ｖ２＝０Ｖが現れる。

このように、ドライバ回路１０を図３に示す構成とすることにより、パワートランジスタＭ１のゲート電圧の制御と、電荷転送用スイッチＳＷ１のオンオフの制御を好適に行うことができる。

（第２の実施の形態）
第２の実施の形態では、第１の実施の形態で説明した制御回路１００の具体的な回路への応用例として降圧型のスイッチングレギュレータについて説明する。
図５は、図１の制御回路１００を用いたスイッチングレギュレータ制御回路１１０および降圧型スイッチングレギュレータ２００全体の構成を示す回路図である。同期整流方式の降圧型スイッチングレギュレータ２００は、スイッチングレギュレータ制御回路１１０、出力インダクタＬ１、出力キャパシタＣ２を備える。スイッチングレギュレータ制御回路１１０は、ひとつの半導体基板に集積化されたＬＳＩチップであり、スイッチング素子として機能するスイッチングトランジスタＭ１、同期整流用トランジスタＭ２は、スイッチングレギュレータ制御回路１１０に内蔵される。

出力キャパシタＣ２は一端が接地され、他端が出力インダクタＬ１の一端に接続される。出力インダクタＬ１の他端は、スイッチングレギュレータ制御回路１１０と接続される。この降圧型スイッチングレギュレータ２００は、スイッチングレギュレータ制御回路１１０によって出力インダクタＬ１に流れる電流を制御してエネルギ変換を行い、入力電圧Ｖｉｎを降圧する。降圧された電圧は、出力キャパシタＣ２により平滑化され、出力端子２０４に接続される負荷（図示せず）に出力電圧Ｖｏｕｔとして供給される。

スイッチングレギュレータ制御回路１１０は、入力・出力端子として、入力端子１０２、スイッチング端子１０４、電圧帰還端子１０６を備える。入力端子１０２には電池が接続され、入力電圧Ｖｉｎとして電池電圧Ｖｂａｔが入力される。また、スイッチング端子１０４は、出力インダクタＬ１に接続され、スイッチングレギュレータ制御回路１１０の内部で生成したスイッチング電圧Ｖｓｗを出力する。また、電圧帰還端子１０６は、負荷に印加される出力電圧Ｖｏｕｔが帰還される端子である。

スイッチングレギュレータ制御回路１１０は、パルス信号生成回路３０、制御回路１００、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２を備える。パルス信号生成回路３０には、降圧型スイッチングレギュレータ２００の出力電圧Ｖｏｕｔが、電圧帰還端子１０６を介して入力される。パルス信号生成回路３０は、出力電圧Ｖｏｕｔが所望の目標電圧Ｖｓｅｔに近づくようにデューティ比が変化するパルス信号ＳＩＧ１を出力する。パルス信号生成回路３０の構成は、一般的に知られた技術を用いることができるため説明を省略する。パルス信号生成回路３０によるパルス信号ＳＩＧ１の生成方法としては、上述した出力電圧Ｖｏｕｔをモニタする電圧モード制御や、出力インダクタＬ１に流れる電流をモニタする電流モード制御などが知られており、これらの中から設計仕様を満たす方式を適宜選択して構成すればよい。

スイッチングトランジスタＭ１、同期整流用トランジスタＭ２は、入力電圧Ｖｉｎが印加される入力端子１０２と接地端子間に直列に接続されており、２つのトランジスタの接続点の電圧を、スイッチング電圧Ｖｓｗとして、スイッチングレギュレータ制御回路１１０の外部に接続される出力インダクタＬ１の一端に印加する。スイッチングトランジスタＭ１は、第１ゲート電圧Ｖｇ１がローレベルのときがオンし、ハイレベルのときオフする。また、同期整流用トランジスタＭ２は、第２ゲート電圧Ｖｇ２がハイレベルのときオンし、ローレベルのときオフする。

図１の制御回路１００は、図５に示すパワートランジスタＭ１、同期整流用トランジスタＭ２を駆動するために好適に用いることができる。制御回路１００は、ドライバ回路１０、第１電荷転送用スイッチＳＷ１ａ、第２電荷転送用スイッチＳＷ１ｂ、第１電荷保存用キャパシタＣ１ａ、第２電荷保存用キャパシタＣ１ｂを含む。

ドライバ回路１０は、パルス信号ＳＩＧ１にもとづいて、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２を相補的にオンオフする。ドライバ回路１０は、スイッチングトランジスタＭ１をオンオフするための第１ドライバユニット１０ａと、同期整流用トランジスタＭ２をオンオフするための第２ドライバユニット１０ｂを含む。スイッチングトランジスタＭ１のゲートと接地間には、第１電荷転送用スイッチＳＷ１ａ、第１電荷保存用キャパシタＣ１ａが直列に接続されている。第１ドライバユニット１０ａは、第１電荷転送用スイッチＳＷ１ａのオンオフを制御する。同様に、第２ドライバユニット１０ｂは、第２電荷転送用スイッチＳＷ１ｂのオンオフを制御する。第１ドライバユニット１０ａ、第２ドライバユニット１０ｂは、図３と同様の構成とすればよい。

以上のように構成した降圧型スイッチングレギュレータ２００によれば、スイッチングトランジスタＭ１および同期整流用トランジスタＭ２のオンオフを制御するためのゲートドライブ電流を低減することができ、効率を改善することができる。

なお、図５のスイッチングレギュレータ制御回路１１０においては、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２の両方のゲートに第１電荷保存用キャパシタＣ１ａ、第２電荷保存用キャパシタＣ１ｂを設けたが、いずれか一方にのみ設けてもよい。たとえば、スイッチングトランジスタＭ１をＰチャンネルＭＯＳＦＥＴで構成し、同期整流用トランジスタＭ２をＮチャンネルＭＯＳＦＥＴで構成する場合には、スイッチングトランジスタＭ１の方が面積が大きくなる。このような場合には、スイッチングトランジスタＭ１のゲートにのみ電荷保存用キャパシタＣ１を設けてもよい。また、同期整流用トランジスタＭ２を、整流用ダイオードに置換してもよい。

さらに、図１の制御回路の応用は、降圧型のスイッチングレギュレータに限定されるものではなく、昇圧型のスイッチングレギュレータに適用してもよい。図６は、図１の制御回路１００を用いた昇圧型スイッチングレギュレータ２１０の構成を示す回路図である。昇圧型スイッチングレギュレータ２１０は、スイッチングレギュレータ制御回路１２０、インダクタＬ２、出力キャパシタＣ３を含む。インダクタＬ２の一端には、入力電圧Ｖｉｎが印加される。スイッチングトランジスタＭ３は、インダクタＬ２の他端と接地間に設けられる。同期整流用トランジスタＭ４は、インダクタＬ２およびスイッチングトランジスタＭ３の接続点に接続される。同期整流用トランジスタＭ４の他端と、接地間には出力キャパシタＣ３が接続される。スイッチングレギュレータ制御回路１２０は、スイッチングトランジスタＭ３および同期整流用トランジスタＭ４のオンオフを時分割的に制御する。

このようにして構成された昇圧型スイッチングレギュレータ２１０によれば、スイッチングトランジスタＭ３および同期整流用トランジスタＭ４のゲートドライブ電流を好適に削減し、高効率化を図ることができる。図６の同期整流用トランジスタＭ４は、整流用ダイオードに置換してもよい。

図７は、図５または図６のスイッチングレギュレータを含む電子機器３００の構成を示すブロック図である。電子機器３００は、たとえば携帯電話端末やＣＤプレイヤ、ＰＤＡなどの電池駆動型の小型情報端末である。以下、電子機器３００は携帯電話端末であるとして説明する。電子機器３００は、電池３１０、電源装置３２０、アナログ回路３３０、デジタル回路３４０、マイクロプロセッサ３５０、ＬＥＤ３６０を含む。電池３１０は、たとえばリチウムイオン電池であり、電池電圧Ｖｂａｔとして３〜４Ｖ程度を出力する。アナログ回路３３０は、パワーアンプや、アンテナスイッチ、ＬＮＡ（Ｌｏｗ Ｎｏｉｓｅ Ａｍｐｌｉｆｉｅｒ）、ミキサやＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）などの高周波回路を含み、電源電圧Ｖｃｃ＝３．４Ｖ程度で安定動作する回路ブロックを含む。また、デジタル回路３４０は、各種ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）などを含み、電源電圧Ｖｄｄ＝３．４Ｖ程度で安定動作する回路ブロックを含む。マイクロプロセッサ３５０は、電子機器３００全体を統括的に制御するブロックであり、電源電圧１．５Ｖで動作する。ＬＥＤ３６０は、ＲＧＢ３色のＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を含み、液晶のバックライトや、照明として用いられ、その駆動には、４Ｖ以上の駆動電圧が要求される。

電源装置３２０は、多チャンネルのスイッチング電源であり、チャンネルごと必要に応じて、電池電圧Ｖｂａｔを降圧、または昇圧する複数のスイッチングレギュレータやリニアレギュレータを備え、アナログ回路３３０、デジタル回路３４０、マイクロプロセッサ３５０、ＬＥＤ３６０に対して適切な電源電圧を供給する。

本実施の形態に係る図５の降圧型スイッチングレギュレータ２００や図６の昇圧型スイッチングレギュレータ２１０は、図７の電源装置３２０の各チャンネルに用いることができる。たとえば１．５Ｖで動作するマイクロプロセッサ３５０に対しては降圧型スイッチングレギュレータ２００を、高電圧が必要とされるＬＥＤ３６０に対しては昇圧型スイッチングレギュレータ２１０を適用することができる。このような電源装置３２０の各チャンネルに使用されるスイッチングレギュレータのパワートランジスタを、上述した制御回路１００を用いて駆動することにより、回路の消費電流を削減し、電池の寿命を延ばすことができる。

上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

実施の形態では、パワートランジスタを時分割的にオンオフさせるアプリケーションとしてスイッチングレギュレータを例に説明したがこれには限定されない。制御回路１００はその他のアプリケーションにも好適に使用することができ、たとえば、チャージポンプ回路のスイッチング素子として用いられるＭＯＳＦＥＴの駆動や、モータドライバ回路のＨブリッジ回路などの駆動にも好適に用いることができる。

実施の形態では、制御回路１００がひとつのＬＳＩに一体集積化される場合について説明したが、これには限定されず、一部の構成要素がＬＳＩの外部にディスクリート素子あるいはチップ部品として設けられ、あるいは複数のＬＳＩにより構成されてもよい。

実施の形態で説明したハイレベル、ローレベルの論理値の設定は一例であって、インバータなどによって適宜反転させることにより自由に変更することが可能である。

第１の実施の形態に係る制御回路の構成を示す回路図である。 図２（ａ）〜（ｄ）は、図１の制御回路の動作状態を示すタイミングチャートである。 図１のドライバ回路の構成例を示す回路図である。 図４（ａ）〜（ｆ）は、図３のドライバ回路の動作状態を示すタイミングチャートである。 第２の実施の形態に係る降圧型スイッチングレギュレータ全体の構成を示す回路図である。 第２の実施の形態に係る昇圧型スイッチングレギュレータ全体の構成を示す回路図である。 図５または図６のスイッチングレギュレータを含む電子機器の構成を示すブロック図である。

符号の説明

Ｃ１ 電荷保存用キャパシタ、 ＳＷ１ 電荷転送用スイッチ、 １０ ドライバ回路、 Ｍ１ パワートランジスタ、 １００ 制御回路、 ＳＩＧ１ パルス信号、 ＳＩＧ２ スイッチ制御信号。

Claims (11)

1. 時分割的にオンオフを繰り返すパワートランジスタのゲート電圧を制御する制御回路であって、
   前記パワートランジスタのゲートと固定電圧端子間に直列に設けられた、電荷転送用スイッチおよび電荷保存用キャパシタと、
   前記パワートランジスタのゲートに、第１電圧または前記第１電圧より低い第２電圧を印加して前記パワートランジスタのオンオフを切り替えるとともに、それと同期して前記電荷転送用スイッチのオンオフを制御するドライバ回路と、
   を備え、
   前記ドライバ回路は、前記パワートランジスタのゲート電圧を前記第２電圧から前記第１電圧に上昇させるとき、
   前記電荷転送用スイッチをオンして前記電荷保存用キャパシタから前記パワートランジスタのゲートに電荷を転送し、その後、前記電荷転送用スイッチをオフするとともに、前記パワートランジスタのゲートに、前記第１電圧を印加することを特徴とする制御回路。
2. 前記電荷保存用キャパシタの容量を、前記パワートランジスタのゲート容量よりも大きく設定したことを特徴とする請求項１に記載の制御回路。
3. 前記ドライバ回路は、前記パワートランジスタのゲート電圧を前記第１電圧から前記第２電圧に下降させるとき、
   前記電荷転送用スイッチをオンして前記パワートランジスタのゲートから前記電荷保存用キャパシタに電荷を転送し、その後、前記電荷転送用スイッチをオフするとともに、前記パワートランジスタのゲートに、前記第２電圧を印加することを特徴とする請求項１または２に記載の制御回路。
4. 前記ドライバ回路は、
   前記パワートランジスタのオン、オフを指示するパルス信号を反転する第１インバータと、
   前記パルス信号を反転する第２インバータと、
   前記第２インバータの出力を反転する第３インバータと、
   前記第１インバータの出力と前記第３インバータの出力の論理積に応じた信号を、前記電荷転送用スイッチに出力するＡＮＤゲートと、
   そのソースに前記第１電圧が印加され、そのゲートに前記第１インバータの出力が印加されたハイサイドトランジスタと、
   そのドレインが前記ハイサイドトランジスタのドレインと接続され、そのソースに前記第２電圧が印加され、そのゲートに前記第２インバータの出力が印加されたローサイドトランジスタと、
   を含むことを特徴とする請求項１から３のいずれかに記載の制御回路。
5. 前記電荷転送用スイッチと、前記電荷保存用キャパシタと、前記ドライバ回路と、を１つの半導体基板上に一体集積化したことを特徴とする請求項１から４のいずれかに記載の制御回路。
6. 制御対象となる前記パワートランジスタをさらに一体集積化したことを特徴とする請求項５に記載の制御回路。
7. 一端に入力電圧が印加されたスイッチングトランジスタと、
   カソードが前記スイッチングトランジスタの他端に接続され、アノードが接地された整流用ダイオードと、
   前記スイッチングトランジスタと前記整流用ダイオードの接続点に一端が接続される出力インダクタと、
   前記出力インダクタの他端と接地間に設けられた出力キャパシタと、
   前記スイッチングトランジスタのオンオフを時分割的に制御する請求項１から６のいずれかに記載の制御回路と、
   を備えることを特徴とするスイッチングレギュレータ。
8. 前記整流用ダイオードに代えて同期整流用トランジスタを備え、
   前記制御回路は、前記スイッチングトランジスタおよび前記同期整流用トランジスタのオンオフを制御し、かつ前記電荷転送用スイッチおよび前記電荷保存用キャパシタを、前記スイッチングトランジスタまたは前記同期整流用トランジスタの少なくとも一方のゲートと接地間に設けたことを特徴とする請求項７に記載のスイッチングレギュレータ。
9. 一端に入力電圧が印加されたインダクタと、
   前記インダクタの他端と接地間に設けられたスイッチングトランジスタと、
   前記インダクタおよび前記スイッチングトランジスタの接続点にアノードが接続された整流用ダイオードと、
   前記整流用ダイオードのカソードと接地間に設けられた出力キャパシタと、
   前記スイッチングトランジスタのオンオフを時分割的に制御する請求項１から６のいずれかに記載の制御回路と、
   を備えることを特徴とするスイッチングレギュレータ。
10. 前記整流用ダイオードに代えて同期整流用トランジスタを備え、
    前記制御回路は、前記スイッチングトランジスタおよび前記同期整流用トランジスタのオンオフを制御し、かつ前記電荷転送用スイッチおよび前記電荷保存用キャパシタを、前記スイッチングトランジスタまたは前記同期整流用トランジスタの少なくとも一方のゲートと接地間に設けたことを特徴とする請求項９に記載のスイッチングレギュレータ。
11. 電池と、
    前記電池から出力される電池電圧を降圧または昇圧して負荷に供給する請求項７から１０のいずれかに記載のスイッチングレギュレータと、
    を備えることを特徴とする電子機器。

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