JP5839863B2 - 降圧スイッチングレギュレータおよびその制御回路ならびにそれを用いた電子機器 - Google Patents
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Description
この場合、スイッチングトランジスタに流れる電流がしきい値電流付近で変動する場合に、通常モードと軽負荷モードを交互に行き来する発振を抑制できる。
「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。
図4(a)は、通常モードにおける第1パルス信号SPWMを示す。図4(b)は、異なる3つの負荷電流に対応するインダクタ電流IL1〜IL3を示す。インダクタ電流ILiの平均値が負荷電流IOUTとなる。図4(c)、(d)は、インダクタ電流IL1に対応する検出電流IM1および比較信号S11を、図4(e)、(f)は、インダクタ電流IL2に対応する検出電流IM2および比較信号S12を、図4(g)、(h)は、インダクタ電流IL3に対応する検出電流IM3および比較信号S13を示す。
この制御回路100によれば、同期整流トランジスタM2に流れる電流ではなく、スイッチングトランジスタM1に流れる電流に応じて、軽負荷の判定を行うことができる。これには、以下の利点がある。
比較技術に関連して説明したように、降圧スイッチングレギュレータ2の通常モードにおけるスイッチングトランジスタM1と同期整流トランジスタM2のデューティ比は、入力電圧VINと出力電圧VOUTに応じて制御される。具体的には、デューティ比TON/TPは、VOUT/VINで与えられる。
また、図3の制御回路100では、しきい値電流ITH1を任意に設定できるという利点がある。図5は、通常モード(I)と軽負荷モード(II)の効率を示す図である。横軸が負荷電流IOUTを、縦軸が効率を示す。負荷電流IOUTがあるしきい値Iaより大きな領域では、通常モードの方が高効率であり、負荷電流IOUTがしきい値Iaより小さな領域では、軽負荷モードの方が高効率である。ここで、通常モードおよび軽負荷モードの効率はそれぞれ、出力電圧VOUTの目標値、入力電圧VIN、インダクタL1のインダクタンスや出力キャパシタC1の容量値、通常モードにおけるスイッチング周波数などに応じて変化するため、2つの曲線が交差する点におけるしきい値Iaも変化しうる。
スイッチングトランジスタM1には、検出電流IM1に比例した電圧降下ΔVM1(=IM1×RON1)が発生する。RON1は、スイッチングトランジスタM1のオン抵抗である。軽負荷検出コンパレータ40は、スイッチングトランジスタM1のオン期間におけるスイッチングトランジスタM1の電圧降下ΔVM1を、第1しきい値電流ITH1に応じたしきい値電圧ΔVTH1と比較する。
VTH1=VIN−ΔVTH1 …(1)
VTH1=VIN−RON3・IC …(2)
ΔVTH1=RON3×IC …(3)
VLX=VIN−ΔVM1=VIN−RON1×IM1 …(4)
IC=ITH1×RON1/RON3 …(5)
スイッチングトランジスタM1のトランジスタサイズが第1トランジスタM3のそれのN倍であるとき、RON1/RON3=1/Nであるから、IC=ITH1/Nとしてもよい。
Claims (9)
- 同期整流型の降圧スイッチングレギュレータの制御回路であって、
通常モードにおいてアクティブとなり、前記スイッチングレギュレータの出力電圧に応じたフィードバック電圧が目標値に近づくようにデューティ比が調節される第1パルス信号を生成する第1コントローラと、
軽負荷モードにおいてアクティブとなり、前記スイッチングレギュレータのスイッチングトランジスタおよび同期整流トランジスタを間欠的にスイッチングさせる第2パルス信号を生成する第2コントローラと、
通常モードにおいて前記第1パルス信号にもとづいて、軽負荷モードにおいて前記第2パルス信号にもとづいて、前記スイッチングトランジスタおよび前記同期整流トランジスタを駆動するドライバと、
前記スイッチングトランジスタのオン期間において前記スイッチングトランジスタに流れる電流を所定の第1しきい値電流と比較し、前記スイッチングトランジスタに流れる電流が前記第1しきい値電流を超えるとアサートされる比較信号を生成する軽負荷検出コンパレータと、
を備え、
前記比較信号がアサートされるとき通常モードに、前記比較信号がアサートされないとき、前記軽負荷モードに設定され、
前記軽負荷モードにおいて、前記第2コントローラは、(1)前記スイッチングトランジスタをオンし、その後前記スイッチングトランジスタに流れる電流が所定の第2しきい値電流に達すると前記スイッチングトランジスタをオフし、(2)続いて前記同期整流トランジスタをオンし、前記同期整流トランジスタに流れる電流がゼロとなると前記同期整流トランジスタをオフし、(3)その後、前記スイッチングトランジスタおよび前記同期整流トランジスタを両方オフするように前記第2パルス信号を生成することを特徴とする制御回路。 - 前記軽負荷検出コンパレータは、
前記スイッチングトランジスタのオン期間における前記スイッチングトランジスタの電圧降下を、前記第1しきい値電流に応じたしきい値電圧と比較することを特徴とする請求項1に記載の制御回路。 - 前記降圧スイッチングレギュレータの入力電圧よりも前記第1しきい値電流に応じた電位差低いしきい値電圧を生成するしきい値電圧生成回路をさらに備え、
前記軽負荷検出コンパレータは、前記スイッチングトランジスタのオン期間における前記スイッチングトランジスタと前記同期整流トランジスタの接続点の電位を、前記しきい値電圧と比較することを特徴とする請求項1に記載の制御回路。 - 前記しきい値電圧生成回路は、
前記スイッチングトランジスタと同型の第1トランジスタであって、その第1端子が前記降圧スイッチングレギュレータの入力端子と接続され、その制御端子に、前記スイッチングトランジスタのオン状態における前記スイッチングトランジスタの制御端子の電位が印加された第1トランジスタと、
前記第1トランジスタの第2端子に接続され、前記第1しきい値電流に対応する基準電流を生成する電流源と、
を含み、前記スイッチングトランジスタの前記第2端子の電位を、前記しきい値電圧として出力することを特徴とする請求項3に記載の制御回路。 - 前記通常モードと前記軽負荷モードに応じて、前記しきい値電流にはヒステリシスが設定されることを特徴とする請求項1から4のいずれかに記載の制御回路。
- 前記第2コントローラは、
前記スイッチングトランジスタのオン期間において前記スイッチングトランジスタに流れる電流が所定の第2しきい値電流を超えるとアサートされる第1比較信号を生成する第1コンパレータと、
前記同期整流トランジスタのオン期間において前記同期整流トランジスタに流れる電流が所定の第3しきい値より低くなるとアサートされる第2比較信号を生成する第2コンパレータと、
前記スイッチングレギュレータの出力電圧に応じたフィードバック電圧が前記目標値より低くなるとアサートされる第3比較信号を生成する第3コンパレータと、
を含むことを特徴とする請求項1から5のいずれかに記載の制御回路。 - 前記制御回路は、1つの半導体基板上に一体集積化されることを特徴とする請求項1から6のいずれかに記載の制御回路。
- 入力端子と接地端子の間に順に直列に設けられたスイッチングトランジスタおよび同期整流トランジスタと、
前記スイッチングトランジスタと前記同期整流トランジスタの接続点と出力端子の間に設けられたインダクタと、
前記出力端子と接地端子の間に設けられた出力キャパシタと、
前記スイッチングトランジスタおよび前記同期整流トランジスタを駆動する請求項1から7のいずれかに記載の制御回路と、
を備えることを特徴とする降圧スイッチングレギュレータ。 - 電池電圧を出力する電池と、
前記電池電圧を降圧して負荷に供給する請求項8に記載の降圧スイッチングレギュレータと、
を備えることを特徴とする電子機器。
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