JP2002281743A - 半導体集積回路および携帯用電子機器 - Google Patents
半導体集積回路および携帯用電子機器Info
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- JP2002281743A JP2002281743A JP2001077575A JP2001077575A JP2002281743A JP 2002281743 A JP2002281743 A JP 2002281743A JP 2001077575 A JP2001077575 A JP 2001077575A JP 2001077575 A JP2001077575 A JP 2001077575A JP 2002281743 A JP2002281743 A JP 2002281743A
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Abstract
(57)【要約】
【課題】 従来の一般的な同期整流型スイッチングレギ
ュレータにあっては、負荷が比較的重いときは電力損失
が少なくて済むが、負荷が軽くなると電力損失が多くな
るという問題点があった。 【解決手段】 相補的にオン、オフ制御されてインダク
タンスに電流を流す一対のスイッチ素子（ＳＷ１，ＳＷ
２）を有する同期整流型スイッチングレギュレータにお
いて、電圧入力端子側のスイッチ（ＳＷ１）に流れる逆
方向電流を検出する逆流検出回路（２２）を設け、逆流
を検出したときは基準電位側のスイッチ（ＳＷ２）をオ
フさせるようにした。
ュレータにあっては、負荷が比較的重いときは電力損失
が少なくて済むが、負荷が軽くなると電力損失が多くな
るという問題点があった。 【解決手段】 相補的にオン、オフ制御されてインダク
タンスに電流を流す一対のスイッチ素子（ＳＷ１，ＳＷ
２）を有する同期整流型スイッチングレギュレータにお
いて、電圧入力端子側のスイッチ（ＳＷ１）に流れる逆
方向電流を検出する逆流検出回路（２２）を設け、逆流
を検出したときは基準電位側のスイッチ（ＳＷ２）をオ
フさせるようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、スイッチングレギ
ュレータの変換効率向上技術さらには降圧型スイッチン
グレギュレータにおいて負荷の大小に応じてスイッチ素
子のオン、オフのタイミングを切り替えることで変換効
率を向上させる場合に適用して有効な技術に関し、例え
ば携帯用電子機器に搭載されるスイッチング電源回路に
利用して有効な技術に関する。
ュレータの変換効率向上技術さらには降圧型スイッチン
グレギュレータにおいて負荷の大小に応じてスイッチ素
子のオン、オフのタイミングを切り替えることで変換効
率を向上させる場合に適用して有効な技術に関し、例え
ば携帯用電子機器に搭載されるスイッチング電源回路に
利用して有効な技術に関する。
【０００２】
【従来の技術】降圧型スイッチングレギュレータは、図
１１に示すように、電池などから供給される電源電圧が
印加される電圧入力端子ＶINと基準電圧端子ＧＮＤとの
間に直列形態に接続されたスイッチ素子ＳＷ１および逆
方向ダイオードＤ１と、前記スイッチ素子ＳＷ１とダイ
オードＤ１との接続ノードｎ１と出力端子ＶOUTとの間
に接続されたインダクタンス素子Ｌ１とから構成され、
スイッチ素子ＳＷ１をオン、オフ動作させてインダクタ
ンス素子Ｌ１を介して容量性負荷ＣLおよび抵抗性負荷
ＲLに電流を供給することでスイッチ素子の制御パルス
Ｐｃのデューティ比に応じた電圧を出力する。
１１に示すように、電池などから供給される電源電圧が
印加される電圧入力端子ＶINと基準電圧端子ＧＮＤとの
間に直列形態に接続されたスイッチ素子ＳＷ１および逆
方向ダイオードＤ１と、前記スイッチ素子ＳＷ１とダイ
オードＤ１との接続ノードｎ１と出力端子ＶOUTとの間
に接続されたインダクタンス素子Ｌ１とから構成され、
スイッチ素子ＳＷ１をオン、オフ動作させてインダクタ
ンス素子Ｌ１を介して容量性負荷ＣLおよび抵抗性負荷
ＲLに電流を供給することでスイッチ素子の制御パルス
Ｐｃのデューティ比に応じた電圧を出力する。
【０００３】かかるスイッチングレギュレータにおいて
は、スイッチ素子ＳＷ１がオフ状態のときは基準電圧端
子ＧＮＤからダイオードＤ１を通してインダクタンス素
子Ｌ１へ電流が流れるが、このときダイオードＤ１の順
方向電圧ＶFで損失が発生する。そこで、図１２に示す
ように、ダイオードＤ１をスイッチＳＷ２に置き換えて
ＳＷ１と相補的にオン、オフ制御することで損失を低減
するようにした同期整流型スイッチングレギュレータが
開発された。
は、スイッチ素子ＳＷ１がオフ状態のときは基準電圧端
子ＧＮＤからダイオードＤ１を通してインダクタンス素
子Ｌ１へ電流が流れるが、このときダイオードＤ１の順
方向電圧ＶFで損失が発生する。そこで、図１２に示す
ように、ダイオードＤ１をスイッチＳＷ２に置き換えて
ＳＷ１と相補的にオン、オフ制御することで損失を低減
するようにした同期整流型スイッチングレギュレータが
開発された。
【０００４】
【発明が解決しようとする課題】図１２に示す同期整流
型スイッチングレギュレータにあっては、負荷が比較的
重いとき（負荷抵抗ＲLが小さいとき）は電力損失が少
なくて済むが、負荷が軽くなる（負荷抵抗ＲLが大きく
なる）と電力損失が多くなるという問題点がある。これ
は、インダクタンス素子Ｌ１に流れる電流の向きを考え
ると、負荷が重いときは図１３（Ｂ）に示すように、イ
ンダクタンス素子Ｌ１に流れる電流は常に出力端子ＶOU
Tへ向かう電流（正）方向であるが、負荷が軽くなると
図１３（Ｃ）に示すように、インダクタンス素子Ｌに流
れる電流の向きが逆転しインダクタンス素子Ｌ１からス
イッチ素子ＳＷ２を通して基準電圧端子ＧＮＤへ向かっ
て流れる電流（負）が発生するようになり、ハッチング
ａで示す部分が損失となるためである。なお、ｂで部分
が損失にならないのは、この部分の電流はスイッチＳＷ
１の基体に寄生するダイオードを通して電圧入力端子Ｖ
INへ向かう電流であり、これは電池を充電させる電流と
なるためである。
型スイッチングレギュレータにあっては、負荷が比較的
重いとき（負荷抵抗ＲLが小さいとき）は電力損失が少
なくて済むが、負荷が軽くなる（負荷抵抗ＲLが大きく
なる）と電力損失が多くなるという問題点がある。これ
は、インダクタンス素子Ｌ１に流れる電流の向きを考え
ると、負荷が重いときは図１３（Ｂ）に示すように、イ
ンダクタンス素子Ｌ１に流れる電流は常に出力端子ＶOU
Tへ向かう電流（正）方向であるが、負荷が軽くなると
図１３（Ｃ）に示すように、インダクタンス素子Ｌに流
れる電流の向きが逆転しインダクタンス素子Ｌ１からス
イッチ素子ＳＷ２を通して基準電圧端子ＧＮＤへ向かっ
て流れる電流（負）が発生するようになり、ハッチング
ａで示す部分が損失となるためである。なお、ｂで部分
が損失にならないのは、この部分の電流はスイッチＳＷ
１の基体に寄生するダイオードを通して電圧入力端子Ｖ
INへ向かう電流であり、これは電池を充電させる電流と
なるためである。
【０００５】上記のような損失を減らすため、インダク
タンス素子Ｌ１に逆方向の電流が流れる軽負荷状態にあ
ることを検出してグランド側のスイッチ素子ＳＷ２をオ
フさせるようにした発明が提案されている（特開２００
０−９２８２４号公報など）。ただし、前記先願発明は
グランド側へ流れる電流を検出してスイッチ素子ＳＷ２
をオフさせるようにしている。
タンス素子Ｌ１に逆方向の電流が流れる軽負荷状態にあ
ることを検出してグランド側のスイッチ素子ＳＷ２をオ
フさせるようにした発明が提案されている（特開２００
０−９２８２４号公報など）。ただし、前記先願発明は
グランド側へ流れる電流を検出してスイッチ素子ＳＷ２
をオフさせるようにしている。
【０００６】この発明の目的は、従来とは異なる方式で
インダクタンス素子に流れる逆流を検出して軽負荷時に
おける電力損失を低減可能な同期整流型のスイッチング
レギュレータを構成するための半導体集積回路およびそ
れを用いたスイッチング電源回路を提供することにあ
る。
インダクタンス素子に流れる逆流を検出して軽負荷時に
おける電力損失を低減可能な同期整流型のスイッチング
レギュレータを構成するための半導体集積回路およびそ
れを用いたスイッチング電源回路を提供することにあ
る。
【０００７】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【０００８】
【課題を解決するための手段】同期整流型のスイッチン
グレギュレータにおいて、電圧入力端子側のスイッチ素
子と基準電位端子（グランド）側のスイッチ素子が共に
オフ状態にされる期間（デットタイム）に着目すると、
この期間では、負荷が重くインダクタンス素子の電流が
逆転を起こしていないときは上記スイッチ素子の中間ノ
ードの電位は基準電位よりも少し低くなり、負荷が軽く
インダクタンス素子の電流が逆転を起こしているときは
上記スイッチ素子の中間ノードの電位は入力電圧よりも
高くなる。つまり、逆流の有無によりデットタイムにお
けるスイッチ素子の中間ノードの電位に顕著な差異が生
じるので、この中間ノードの電位を検出することで極め
て容易かつ確実に逆流の有無を検出することができる。
グレギュレータにおいて、電圧入力端子側のスイッチ素
子と基準電位端子（グランド）側のスイッチ素子が共に
オフ状態にされる期間（デットタイム）に着目すると、
この期間では、負荷が重くインダクタンス素子の電流が
逆転を起こしていないときは上記スイッチ素子の中間ノ
ードの電位は基準電位よりも少し低くなり、負荷が軽く
インダクタンス素子の電流が逆転を起こしているときは
上記スイッチ素子の中間ノードの電位は入力電圧よりも
高くなる。つまり、逆流の有無によりデットタイムにお
けるスイッチ素子の中間ノードの電位に顕著な差異が生
じるので、この中間ノードの電位を検出することで極め
て容易かつ確実に逆流の有無を検出することができる。
【０００９】本発明はかかる知見に基づいてなされたも
ので、電圧入力端子と基準電位端子との間に直列に接続
された第１のスイッチ素子および第２のスイッチ素子を
相補的にオン、オフ制御して、前記第１および第２のス
イッチ素子の中間接続ノードと出力端子との間に接続さ
れるインダクタンス素子に対して電流を流して前記電圧
入力端子に印加されている電圧を降圧した電圧を出力さ
せるための半導体集積回路であって、前記第１および第
２のスイッチ素子のオン、オフ制御パルスを生成するパ
ルス生成回路と、該パルス生成回路におけるパルスの生
成に必要なクロック信号を生成するクロック生成回路
と、前記第１および第２のスイッチ素子が共にオフ状態
にされる期間における前記中間接続ノードの電位に基づ
いて前記中間接続ノードから前記電圧入力端子に向かっ
て流れる電流を検出するための検出回路を含み該検出回
路が上記電流を検出した場合には、少なくとも次に上記
第２のスイッチ素子がオンされるべき期間に該第２のス
イッチ素子をオンさせないようにするスイッチング制御
回路とを備えるようにしたものである。
ので、電圧入力端子と基準電位端子との間に直列に接続
された第１のスイッチ素子および第２のスイッチ素子を
相補的にオン、オフ制御して、前記第１および第２のス
イッチ素子の中間接続ノードと出力端子との間に接続さ
れるインダクタンス素子に対して電流を流して前記電圧
入力端子に印加されている電圧を降圧した電圧を出力さ
せるための半導体集積回路であって、前記第１および第
２のスイッチ素子のオン、オフ制御パルスを生成するパ
ルス生成回路と、該パルス生成回路におけるパルスの生
成に必要なクロック信号を生成するクロック生成回路
と、前記第１および第２のスイッチ素子が共にオフ状態
にされる期間における前記中間接続ノードの電位に基づ
いて前記中間接続ノードから前記電圧入力端子に向かっ
て流れる電流を検出するための検出回路を含み該検出回
路が上記電流を検出した場合には、少なくとも次に上記
第２のスイッチ素子がオンされるべき期間に該第２のス
イッチ素子をオンさせないようにするスイッチング制御
回路とを備えるようにしたものである。
【００１０】上記した手段によれば、逆電流（中間接続
ノードから前記電圧入力端子に向かって流れる電流）の
有無によりデットタイムにおけるスイッチ素子の中間ノ
ードの電位に顕著な差異が生じるので、極めて容易かつ
確実に逆電流の有無を検出することができる。ただし、
前記中間接続ノードの電位を検出する代わりに中間接続
ノードから前記電圧入力端子に向かう電流を検出する電
流検出回路を設けるようにしても良い。パルス生成回路
におけるパルスの生成に必要なクロック信号はチップ外
部から与えるようにしても良い。
ノードから前記電圧入力端子に向かって流れる電流）の
有無によりデットタイムにおけるスイッチ素子の中間ノ
ードの電位に顕著な差異が生じるので、極めて容易かつ
確実に逆電流の有無を検出することができる。ただし、
前記中間接続ノードの電位を検出する代わりに中間接続
ノードから前記電圧入力端子に向かう電流を検出する電
流検出回路を設けるようにしても良い。パルス生成回路
におけるパルスの生成に必要なクロック信号はチップ外
部から与えるようにしても良い。
【００１１】また、上記検出回路は、上記第１のスイッ
チ素子の両端子間の電位差を検出するコンパレータによ
り構成する。これにより、既存の簡単な回路で逆電流検
出回路を構成することができる。
チ素子の両端子間の電位差を検出するコンパレータによ
り構成する。これにより、既存の簡単な回路で逆電流検
出回路を構成することができる。
【００１２】さらに、上記検出回路は、上記電圧入力端
子と上記中間接続ノードとの間に上記第１のスイッチ素
子と直列に接続された抵抗素子と、該抵抗素子の両端子
間の電位差を検出するコンパレータとから構成する。ス
イッチ素子の両端子間の電位差は比較的小さく検出しず
らいが、スイッチ素子と直列に抵抗を接続しその両端子
間電圧を検出することにより、確実に逆電流を検出する
ことができる。
子と上記中間接続ノードとの間に上記第１のスイッチ素
子と直列に接続された抵抗素子と、該抵抗素子の両端子
間の電位差を検出するコンパレータとから構成する。ス
イッチ素子の両端子間の電位差は比較的小さく検出しず
らいが、スイッチ素子と直列に抵抗を接続しその両端子
間電圧を検出することにより、確実に逆電流を検出する
ことができる。
【００１３】さらに、上記検出回路には、上記中間接続
ノード側の電位にオフセットを与えて上記コンパレータ
の入力端子に印加するオフセット手段を設ける。これに
より、逆電流が流れているときと流れていないときのい
ずれの場合においてもコンパレータの検出電位と比較電
位との差を大きくし、確実に逆電流を検出することがで
きるとともに、コンパレータの応答を早くすることがで
きる。
ノード側の電位にオフセットを与えて上記コンパレータ
の入力端子に印加するオフセット手段を設ける。これに
より、逆電流が流れているときと流れていないときのい
ずれの場合においてもコンパレータの検出電位と比較電
位との差を大きくし、確実に逆電流を検出することがで
きるとともに、コンパレータの応答を早くすることがで
きる。
【００１４】上記検出回路は、出力端子に向かって電流
が流れているときの上記中間接続ノードの電位と電圧入
力端子に向かって電流が流れているときの中間接続ノー
ドの電位との間の電位を発生する定電圧発生回路と、該
停電圧発生回路で発生された電圧と上記中間接続ノード
の電位とを比較して逆流を検出するコンパレータとから
構成する。このようにしても、逆流が流れているときと
流れていないときのいずれの場合においてもコンパレー
タの検出電位と比較電位との差を大きくし、確実に逆電
流を検出することができる。
が流れているときの上記中間接続ノードの電位と電圧入
力端子に向かって電流が流れているときの中間接続ノー
ドの電位との間の電位を発生する定電圧発生回路と、該
停電圧発生回路で発生された電圧と上記中間接続ノード
の電位とを比較して逆流を検出するコンパレータとから
構成する。このようにしても、逆流が流れているときと
流れていないときのいずれの場合においてもコンパレー
タの検出電位と比較電位との差を大きくし、確実に逆電
流を検出することができる。
【００１５】さらに望ましくは、上記クロック生成回路
は発振回路を有し、該発振回路は上記検出回路が逆流を
検出した場合に発振周波数を下げるように構成する。こ
れにより、インダクタンス素子に流れる電流を減らして
逆電流が流れる時間そのものを減らすことができる。
は発振回路を有し、該発振回路は上記検出回路が逆流を
検出した場合に発振周波数を下げるように構成する。こ
れにより、インダクタンス素子に流れる電流を減らして
逆電流が流れる時間そのものを減らすことができる。
【００１６】本発明の携帯用電子機器は、上記のような
構成を有する半導体集積回路と、該半導体集積回路から
出力される制御パルスによってオン、オフ動作される上
記第１のスイッチ素子および第２のスイッチ素子と、こ
れらのスイッチ素子の中間接続ノードに一方の端子が結
合されるインダクタンス素子と、該インダクタンス素子
の他方の端子と定電位点との間に接続された容量素子と
を含み、上記スイッチ素子と上記インダクタンス素子と
上記容量素子が上記半導体集積回路に外付け素子として
接続されたスイッチング電源装置を設けたものである。
これにより、軽負荷時におけるスイッチング電源装置の
電力損失を低減し電池消耗を少なくすることができ、電
池により長時間駆動可能な携帯用電子機器が得られる。
構成を有する半導体集積回路と、該半導体集積回路から
出力される制御パルスによってオン、オフ動作される上
記第１のスイッチ素子および第２のスイッチ素子と、こ
れらのスイッチ素子の中間接続ノードに一方の端子が結
合されるインダクタンス素子と、該インダクタンス素子
の他方の端子と定電位点との間に接続された容量素子と
を含み、上記スイッチ素子と上記インダクタンス素子と
上記容量素子が上記半導体集積回路に外付け素子として
接続されたスイッチング電源装置を設けたものである。
これにより、軽負荷時におけるスイッチング電源装置の
電力損失を低減し電池消耗を少なくすることができ、電
池により長時間駆動可能な携帯用電子機器が得られる。
【００１７】また、本願の他の発明は、電圧入力端子と
基準電位端子との間に直列に接続された第１のスイッチ
素子および第２のスイッチ素子を相補的にオン、オフ制
御して、前記第１および第２のスイッチ素子の中間接続
ノードと出力端子との間に接続されるインダクタンス素
子に対して電流を流して前記電圧入力端子に印加されて
いる電圧を降圧した電圧を出力させるための半導体集積
回路であって、前記第１および第２のスイッチ素子と、
これらのスイッチ素子のオン、オフ制御パルスを生成す
るパルス生成回路と、該パルス生成回路におけるパルス
の生成に必要なクロック信号を生成するクロック生成回
路と、前記第１および第２のスイッチ素子が共にオフ状
態にされる期間における前記中間接続ノードの電位に基
づいて前記インダクタンス素子に流れる電流を検出する
ための検出回路を含み該検出回路が上記電流を検出した
場合には、少なくとも次に上記第２のスイッチ素子がオ
ンされるべき期間に該第２のスイッチ素子をオンさせな
いようにするスイッチング制御回路とを備えた半導体集
積回路である。
基準電位端子との間に直列に接続された第１のスイッチ
素子および第２のスイッチ素子を相補的にオン、オフ制
御して、前記第１および第２のスイッチ素子の中間接続
ノードと出力端子との間に接続されるインダクタンス素
子に対して電流を流して前記電圧入力端子に印加されて
いる電圧を降圧した電圧を出力させるための半導体集積
回路であって、前記第１および第２のスイッチ素子と、
これらのスイッチ素子のオン、オフ制御パルスを生成す
るパルス生成回路と、該パルス生成回路におけるパルス
の生成に必要なクロック信号を生成するクロック生成回
路と、前記第１および第２のスイッチ素子が共にオフ状
態にされる期間における前記中間接続ノードの電位に基
づいて前記インダクタンス素子に流れる電流を検出する
ための検出回路を含み該検出回路が上記電流を検出した
場合には、少なくとも次に上記第２のスイッチ素子がオ
ンされるべき期間に該第２のスイッチ素子をオンさせな
いようにするスイッチング制御回路とを備えた半導体集
積回路である。
【００１８】上記した手段によれば、逆電流の有無によ
りデットタイムにおけるスイッチ素子の中間ノードの電
位に顕著な差異が生じるので、極めて容易かつ確実に逆
電流の有無を検出することができる。しかも、第１の発
明と異なり、第１および第２のスイッチ素子がスイッチ
ング制御回路と同一の半導体チップ上に設けられている
ため、外付け素子数すなわち構成部品点数が少なくて済
み、実装密度を高めることができる。ただし、前記中間
接続ノードの電位を検出する代わりに中間接続ノードか
ら前記電圧入力端子に向かう電流を直接検出する電流検
出回路を設けるようにしても良い。パルス生成回路にお
けるパルスの生成に必要なクロック信号はチップ外部か
ら与えるようにしても良い。
りデットタイムにおけるスイッチ素子の中間ノードの電
位に顕著な差異が生じるので、極めて容易かつ確実に逆
電流の有無を検出することができる。しかも、第１の発
明と異なり、第１および第２のスイッチ素子がスイッチ
ング制御回路と同一の半導体チップ上に設けられている
ため、外付け素子数すなわち構成部品点数が少なくて済
み、実装密度を高めることができる。ただし、前記中間
接続ノードの電位を検出する代わりに中間接続ノードか
ら前記電圧入力端子に向かう電流を直接検出する電流検
出回路を設けるようにしても良い。パルス生成回路にお
けるパルスの生成に必要なクロック信号はチップ外部か
ら与えるようにしても良い。
【００１９】また、上記検出回路は、上記第１のスイッ
チ素子の両端子間の電位差を検出するコンパレータによ
り構成する。これにより、既存の簡単な回路で逆電流検
出回路を構成することができる。
チ素子の両端子間の電位差を検出するコンパレータによ
り構成する。これにより、既存の簡単な回路で逆電流検
出回路を構成することができる。
【００２０】さらに、上記検出回路は、上記電圧入力端
子と上記中間接続ノードとの間に上記第１のスイッチ素
子と直列に接続された抵抗素子と、該抵抗素子の両端子
間の電位差を検出するコンパレータとから構成する。ス
イッチ素子の両端子間の電位差は比較的小さく検出しず
らいが、スイッチ素子と直列に抵抗を接続しその両端子
間電圧を検出することにより、確実に逆電流を検出する
ことができる。
子と上記中間接続ノードとの間に上記第１のスイッチ素
子と直列に接続された抵抗素子と、該抵抗素子の両端子
間の電位差を検出するコンパレータとから構成する。ス
イッチ素子の両端子間の電位差は比較的小さく検出しず
らいが、スイッチ素子と直列に抵抗を接続しその両端子
間電圧を検出することにより、確実に逆電流を検出する
ことができる。
【００２１】さらに、上記検出回路には、上記中間接続
ノード側の電位にオフセットを与えて上記コンパレータ
の一方の入力端子に印加するオフセット手段を設ける。
これにより、逆電流が流れているときと流れていないと
きのいずれの場合においてもコンパレータの検出電位と
比較電位との差を大きくし、確実に逆電流を検出するこ
とができる。
ノード側の電位にオフセットを与えて上記コンパレータ
の一方の入力端子に印加するオフセット手段を設ける。
これにより、逆電流が流れているときと流れていないと
きのいずれの場合においてもコンパレータの検出電位と
比較電位との差を大きくし、確実に逆電流を検出するこ
とができる。
【００２２】上記検出回路は、出力端子に向かって電流
が流れているときの上記中間接続ノードの電位と電圧入
力端子に向かって電流が流れているときの中間接続ノー
ドの電位との間の電位を発生する定電圧発生回路と、該
停電圧発生回路で発生された電圧と上記中間接続ノード
の電位とを比較して逆電流を検出するコンパレータとか
ら構成する。このようにしても、逆電流が流れていると
きと流れていないときのいずれの場合においてもコンパ
レータの検出電位と比較電位との差を大きくし、確実に
逆電流を検出することができる。
が流れているときの上記中間接続ノードの電位と電圧入
力端子に向かって電流が流れているときの中間接続ノー
ドの電位との間の電位を発生する定電圧発生回路と、該
停電圧発生回路で発生された電圧と上記中間接続ノード
の電位とを比較して逆電流を検出するコンパレータとか
ら構成する。このようにしても、逆電流が流れていると
きと流れていないときのいずれの場合においてもコンパ
レータの検出電位と比較電位との差を大きくし、確実に
逆電流を検出することができる。
【００２３】さらに望ましくは、上記クロック生成回路
は発振回路を有し、該発振回路は上記検出回路が電流を
検出した場合に発振周波数を下げるように構成する。こ
れにより、インダクタンス素子に流れる電流を減らして
逆電流が流れる時間そのものを減らすことができる。
は発振回路を有し、該発振回路は上記検出回路が電流を
検出した場合に発振周波数を下げるように構成する。こ
れにより、インダクタンス素子に流れる電流を減らして
逆電流が流れる時間そのものを減らすことができる。
【００２４】本発明の携帯用電子機器は、上記のような
構成を有する半導体集積回路と、上記第１のスイッチ素
子および第２のスイッチ素子の中間接続ノードに一方の
端子が結合されたインダクタンス素子と、該インダクタ
ンス素子の他方の端子と定電位点との間に接続された容
量素子とを含み、上記インダクタンス素子と上記容量素
子が上記半導体集積回路に外付け素子として接続された
スイッチング電源装置を設けたものである。これによ
り、軽負荷時におけるスイッチング電源装置の電力損失
を低減し電池消耗を少なくすることができ、電池により
長時間駆動可能な携帯用電子機器が得られるとともに、
第１および第２のスイッチ素子がスイッチング制御回路
と同一の半導体チップ上に形成されているため、スイッ
チング電源装置を構成する部品点数が少なくて済み携帯
用電子機器の小型化が可能となる。
構成を有する半導体集積回路と、上記第１のスイッチ素
子および第２のスイッチ素子の中間接続ノードに一方の
端子が結合されたインダクタンス素子と、該インダクタ
ンス素子の他方の端子と定電位点との間に接続された容
量素子とを含み、上記インダクタンス素子と上記容量素
子が上記半導体集積回路に外付け素子として接続された
スイッチング電源装置を設けたものである。これによ
り、軽負荷時におけるスイッチング電源装置の電力損失
を低減し電池消耗を少なくすることができ、電池により
長時間駆動可能な携帯用電子機器が得られるとともに、
第１および第２のスイッチ素子がスイッチング制御回路
と同一の半導体チップ上に形成されているため、スイッ
チング電源装置を構成する部品点数が少なくて済み携帯
用電子機器の小型化が可能となる。
【００２５】
【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。
面に基づいて説明する。
【００２６】図１は本発明を適用した降圧型スイッチン
グレギュレータの一実施例を示す。図１において、一点
鎖線１０で囲まれた回路部分は、単結晶シリコンのよう
な１個の半導体チップ上に形成される。回路１０以外の
素子は、ディスクリートの電子部品で構成される。これ
らの素子のうち抵抗性負荷ＲLとして示されているの
は、本実施例のスイッチングレギュレータからの電圧の
供給を受けて動作する半導体集積回路（ＩＣ）のような
回路である。容量性負荷ＣLとして示されているのは、
出力電圧の変動を抑制する平滑容量である。なお、一点
鎖線１０ではなく、破線１１で囲まれた回路部分を１個
の半導体チップ上に半導体集積回路として形成するよう
にしても良い。
グレギュレータの一実施例を示す。図１において、一点
鎖線１０で囲まれた回路部分は、単結晶シリコンのよう
な１個の半導体チップ上に形成される。回路１０以外の
素子は、ディスクリートの電子部品で構成される。これ
らの素子のうち抵抗性負荷ＲLとして示されているの
は、本実施例のスイッチングレギュレータからの電圧の
供給を受けて動作する半導体集積回路（ＩＣ）のような
回路である。容量性負荷ＣLとして示されているのは、
出力電圧の変動を抑制する平滑容量である。なお、一点
鎖線１０ではなく、破線１１で囲まれた回路部分を１個
の半導体チップ上に半導体集積回路として形成するよう
にしても良い。
【００２７】この実施例のスイッチングレギュレータ
は、上記制御用の半導体集積回路１０と、電池などから
供給される直流電圧が入力される電圧入力端子ＶINと基
準電位端子ＧＮＤとの間に直列に接続されたＭＯＳＦＥ
ＴからなるスイッチＳＷ１，ＳＷ２と、該スイッチＳＷ
１とＳＷ２の中間ノードｎ１と出力端子ＶOUTとの間に
接続されたインダクタンス素子Ｌ１と、出力端子ＶOUT
と接地点との間に接続された平滑容量ＣLと、上記スイ
ッチＳＷ１，ＳＷ２のゲートに印加されてこれらをオ
ン、オフ制御する信号（制御パルス）を生成するスイッ
チング制御回路２０と、制御パルスの生成に必要なクロ
ック信号（以下、単にクロックと称する）を生成するク
ロック生成回路３０とから構成されている。
は、上記制御用の半導体集積回路１０と、電池などから
供給される直流電圧が入力される電圧入力端子ＶINと基
準電位端子ＧＮＤとの間に直列に接続されたＭＯＳＦＥ
ＴからなるスイッチＳＷ１，ＳＷ２と、該スイッチＳＷ
１とＳＷ２の中間ノードｎ１と出力端子ＶOUTとの間に
接続されたインダクタンス素子Ｌ１と、出力端子ＶOUT
と接地点との間に接続された平滑容量ＣLと、上記スイ
ッチＳＷ１，ＳＷ２のゲートに印加されてこれらをオ
ン、オフ制御する信号（制御パルス）を生成するスイッ
チング制御回路２０と、制御パルスの生成に必要なクロ
ック信号（以下、単にクロックと称する）を生成するク
ロック生成回路３０とから構成されている。
【００２８】特に制限されるものでないが、この実施例
においては、スイッチＳＷ１はｐチャネル型ＭＯＳＦＥ
Ｔで、またスイッチＳＷ２はｎチャネル型ＭＯＳＦＥＴ
で構成されている。これらのスイッチＭＯＳＦＥＴ Ｓ
Ｗ１，ＳＷ２がスイッチング制御回路２０を含む半導体
集積回路（破線１１）とは別個の部品で構成される場
合、ＳＷ１とＳＷ２は各々別個の部品（パワーＭＯＳＦ
ＥＴ）で構成されていても良いが、ｐチャネル型ＭＯＳ
ＦＥＴとｎチャネル型ＭＯＳＦＥＴとが１つのパッケー
ジに封入されたＩＣも提供されているので、それを使用
するようにしても良い。
においては、スイッチＳＷ１はｐチャネル型ＭＯＳＦＥ
Ｔで、またスイッチＳＷ２はｎチャネル型ＭＯＳＦＥＴ
で構成されている。これらのスイッチＭＯＳＦＥＴ Ｓ
Ｗ１，ＳＷ２がスイッチング制御回路２０を含む半導体
集積回路（破線１１）とは別個の部品で構成される場
合、ＳＷ１とＳＷ２は各々別個の部品（パワーＭＯＳＦ
ＥＴ）で構成されていても良いが、ｐチャネル型ＭＯＳ
ＦＥＴとｎチャネル型ＭＯＳＦＥＴとが１つのパッケー
ジに封入されたＩＣも提供されているので、それを使用
するようにしても良い。
【００２９】上記スイッチング制御回路２０は、基準と
なるクロックＣＬＫを受けて、スイッチＳＷ１を制御す
るためのクロック／ＣＬＫ１と、スイッチＳＷ２を制御
するためのクロック／ＣＬＫ２とを生成する制御パルス
生成回路２１と、インダクタンス素子Ｌ１から電圧入力
端子ＶINへ向かう逆電流を検出する逆電流検出回路２２
と、該逆電流検出回路２２の出力信号ＤＴと上記クロッ
ク／ＣＬＫ１との論理積をとるＮＡＮＤゲート回路２３
と、該ＮＡＮＤゲート回路２３の出力をセット端子Ｓに
また上記クロック／ＣＬＫ１をリセット端子Ｒに受けて
セット・リセット動作をするフリップフロップ２４と、
該フリップフロップ２４の反転出力／Ｑと上記クロック
／ＣＬＫ２との論理積をとるＮＡＮＤゲート回路２５
と、該ＮＡＮＤゲート回路２５の出力を反転してスイッ
チＳＷ２のゲートに印加するインバータ２６とから構成
されている。
なるクロックＣＬＫを受けて、スイッチＳＷ１を制御す
るためのクロック／ＣＬＫ１と、スイッチＳＷ２を制御
するためのクロック／ＣＬＫ２とを生成する制御パルス
生成回路２１と、インダクタンス素子Ｌ１から電圧入力
端子ＶINへ向かう逆電流を検出する逆電流検出回路２２
と、該逆電流検出回路２２の出力信号ＤＴと上記クロッ
ク／ＣＬＫ１との論理積をとるＮＡＮＤゲート回路２３
と、該ＮＡＮＤゲート回路２３の出力をセット端子Ｓに
また上記クロック／ＣＬＫ１をリセット端子Ｒに受けて
セット・リセット動作をするフリップフロップ２４と、
該フリップフロップ２４の反転出力／Ｑと上記クロック
／ＣＬＫ２との論理積をとるＮＡＮＤゲート回路２５
と、該ＮＡＮＤゲート回路２５の出力を反転してスイッ
チＳＷ２のゲートに印加するインバータ２６とから構成
されている。
【００３０】上記制御パルス生成回路２１はスイッチＳ
Ｗ１とＳＷ２が同時にオン状態にされて貫通電流が流れ
るのを防止するためのデットタイムを含む制御クロック
／ＣＬＫ１，／ＣＬＫ２を生成する。フリップフロップ
２４は、上記逆電流検出回路２２がデットタイムにおい
て逆電流を検出したときにセットされてＮＡＮＤゲート
２５を制御し、次のステージのときにクロックＣＬＫ２
がＭＯＳＦＥＴ ＳＷ２のゲートに供給されないように
してスイッチＳＷ２をオフ状態とするように動作する。
特に制限されるものでないが、フリップフロップ２４の
出力Ｑは軽負荷検出信号ＬＬＤとしてクロック生成回路
３０へ出力される。
Ｗ１とＳＷ２が同時にオン状態にされて貫通電流が流れ
るのを防止するためのデットタイムを含む制御クロック
／ＣＬＫ１，／ＣＬＫ２を生成する。フリップフロップ
２４は、上記逆電流検出回路２２がデットタイムにおい
て逆電流を検出したときにセットされてＮＡＮＤゲート
２５を制御し、次のステージのときにクロックＣＬＫ２
がＭＯＳＦＥＴ ＳＷ２のゲートに供給されないように
してスイッチＳＷ２をオフ状態とするように動作する。
特に制限されるものでないが、フリップフロップ２４の
出力Ｑは軽負荷検出信号ＬＬＤとしてクロック生成回路
３０へ出力される。
【００３１】クロック生成回路３０は、所定の周波数の
信号を出力する発振回路３１と、発振回路３１から出力
される信号（三角波）を整形して矩形パルスからなる基
準クロックＣＬＫを生成し出力する波形整形用コンパレ
ータ３２と、出力電圧ＶOUTが所定のレベル以下に下が
ったか否かを検出する出力レベル検出用のコンパレータ
３３とから構成されている。そして、出力レベル検出用
コンパレータ３３が出力電圧ＶOUTのレベル低下を検出
すると、その出力が変化することで波形整形用コンパレ
ータ３２の比較電圧が変化する。これによって、発振回
路３１の出力信号を弁別するレベルが変化され、生成さ
れるクロックＣＬＫのパルス幅が切り替わる。つまり、
出力電圧ＶOUTのレベルに応じて生成クロックＣＬＫの
デューティ比が切り替わる。
信号を出力する発振回路３１と、発振回路３１から出力
される信号（三角波）を整形して矩形パルスからなる基
準クロックＣＬＫを生成し出力する波形整形用コンパレ
ータ３２と、出力電圧ＶOUTが所定のレベル以下に下が
ったか否かを検出する出力レベル検出用のコンパレータ
３３とから構成されている。そして、出力レベル検出用
コンパレータ３３が出力電圧ＶOUTのレベル低下を検出
すると、その出力が変化することで波形整形用コンパレ
ータ３２の比較電圧が変化する。これによって、発振回
路３１の出力信号を弁別するレベルが変化され、生成さ
れるクロックＣＬＫのパルス幅が切り替わる。つまり、
出力電圧ＶOUTのレベルに応じて生成クロックＣＬＫの
デューティ比が切り替わる。
【００３２】また、発振回路３１はスイッチング制御回
路２０からの軽負荷検出信号ＬＬＤに基づいて周波数が
切り替えられるようにされており、負荷に応じて周波数
の異なるクロックを形成して出力する。具体的には、後
述のように負荷が軽いときは発振回路３１の発振周波数
が下がり、クロック生成回路３０において負荷が重いと
きよりも周波数の低い基準クロックＣＬＫが生成されて
出力される。
路２０からの軽負荷検出信号ＬＬＤに基づいて周波数が
切り替えられるようにされており、負荷に応じて周波数
の異なるクロックを形成して出力する。具体的には、後
述のように負荷が軽いときは発振回路３１の発振周波数
が下がり、クロック生成回路３０において負荷が重いと
きよりも周波数の低い基準クロックＣＬＫが生成されて
出力される。
【００３３】次に、上記実施例のスイッチングレギュレ
ータの具体的な動作を、図２のタイミングチャートを用
いて説明する。
ータの具体的な動作を、図２のタイミングチャートを用
いて説明する。
【００３４】パルス生成回路２１は、基準クロックＣＬ
Ｋに基づいて、図２（Ｂ），（Ｃ）のように基準クロッ
クＣＬＫの立上りに応じてロウレベルに変化するクロッ
ク／ＣＬＫ２と、／ＣＬＫ２がロウレベルに変化した
後、所定遅延時間ＴDB経過したときにロウレベルに変化
するクロック／ＣＬＫ１とを生成する。クロック／ＣＬ
Ｋ１がロウレベルに変化する前にクロック／ＣＬＫ２が
ロウレベルに変化することで、スイッチＳＷ１とＳＷ２
が共にオフとなる状態が生じる。本明細書ではこの期間
ＴDBをデットタイムと呼んでいる。
Ｋに基づいて、図２（Ｂ），（Ｃ）のように基準クロッ
クＣＬＫの立上りに応じてロウレベルに変化するクロッ
ク／ＣＬＫ２と、／ＣＬＫ２がロウレベルに変化した
後、所定遅延時間ＴDB経過したときにロウレベルに変化
するクロック／ＣＬＫ１とを生成する。クロック／ＣＬ
Ｋ１がロウレベルに変化する前にクロック／ＣＬＫ２が
ロウレベルに変化することで、スイッチＳＷ１とＳＷ２
が共にオフとなる状態が生じる。本明細書ではこの期間
ＴDBをデットタイムと呼んでいる。
【００３５】デットタイムＴDBにおいては、負荷が重い
場合には図２（Ｄ）のようにインダクタンス素子Ｌ１に
は常に出力端子ＶOUTに向かう電流ＩL（この明細書では
この向きの電流を正とする）が流れ、負荷が軽い場合に
は図２（Ｆ）のようにインダクタンス素子Ｌ１に流れる
電流ＩLが正と負に変化する。つまり、電流の向きが変
化する。そして、これに応じて、インダクタンス素子Ｌ
１が接続されている中間ノードｎ１の電位Ｖｃに、図２
（Ｅ），（Ｇ）のように著しい差異が生じる。これは、
インダクタンス素子Ｌ１の性質として、そこに流れる電
流を連続的に維持しようとする作用を有するためであ
る。
場合には図２（Ｄ）のようにインダクタンス素子Ｌ１に
は常に出力端子ＶOUTに向かう電流ＩL（この明細書では
この向きの電流を正とする）が流れ、負荷が軽い場合に
は図２（Ｆ）のようにインダクタンス素子Ｌ１に流れる
電流ＩLが正と負に変化する。つまり、電流の向きが変
化する。そして、これに応じて、インダクタンス素子Ｌ
１が接続されている中間ノードｎ１の電位Ｖｃに、図２
（Ｅ），（Ｇ）のように著しい差異が生じる。これは、
インダクタンス素子Ｌ１の性質として、そこに流れる電
流を連続的に維持しようとする作用を有するためであ
る。
【００３６】すなわち、負荷が重くインダクタンス素子
Ｌ１に流れる電流の向きが図２（Ｄ）のように常に正の
ときは、タイミングｔ１でスイッチＳＷ２がオフされる
と、スイッチＳＷ２の基体に寄生するダイオードＤ２を
通してインダクタンス素子Ｌ１に流れる電流ＩLが供給
されるようになる。なお、電圧入力端子側のスイッチＳ
Ｗ１の基体にも寄生ダイオードＤ１が存在するが、この
ダイオードＤ１は出力端子に向かって逆向きであるの
で、インダクタンス素子Ｌ１に向かって流れようとする
電流を阻止するため、インダクタンス素子Ｌ１に流れる
電流ＩLはスイッチＳＷ２の基体に寄生するダイオード
Ｄ２を通して供給される。
Ｌ１に流れる電流の向きが図２（Ｄ）のように常に正の
ときは、タイミングｔ１でスイッチＳＷ２がオフされる
と、スイッチＳＷ２の基体に寄生するダイオードＤ２を
通してインダクタンス素子Ｌ１に流れる電流ＩLが供給
されるようになる。なお、電圧入力端子側のスイッチＳ
Ｗ１の基体にも寄生ダイオードＤ１が存在するが、この
ダイオードＤ１は出力端子に向かって逆向きであるの
で、インダクタンス素子Ｌ１に向かって流れようとする
電流を阻止するため、インダクタンス素子Ｌ１に流れる
電流ＩLはスイッチＳＷ２の基体に寄生するダイオード
Ｄ２を通して供給される。
【００３７】そして、インダクタンス素子Ｌ１に流れる
電流がスイッチＳＷ２の基体に寄生するダイオードＤ２
を通して出力端子ＶOUTに向かうように流れるために
は、中間ノードｎ１の電位はグランド端子ＧＮＤの電位
（例えば０Ｖ）よりも低くなくてはならない。そのた
め、負荷が重い場合には図２（Ｅ）のように中間ノード
ｎ１の電位ＶｃがデットタイムＴDBの間、グランド電位
ＧＮＤよりもダイオードＤ２の順方向電圧ＶF分だけ低
い電位に維持されることとなる。
電流がスイッチＳＷ２の基体に寄生するダイオードＤ２
を通して出力端子ＶOUTに向かうように流れるために
は、中間ノードｎ１の電位はグランド端子ＧＮＤの電位
（例えば０Ｖ）よりも低くなくてはならない。そのた
め、負荷が重い場合には図２（Ｅ）のように中間ノード
ｎ１の電位ＶｃがデットタイムＴDBの間、グランド電位
ＧＮＤよりもダイオードＤ２の順方向電圧ＶF分だけ低
い電位に維持されることとなる。
【００３８】一方、負荷が軽い場合にはスイッチＳＷ１
がオフされＳＷ２がオンされている間にインダクタンス
素子Ｌ１に流れる電流ＩLの向きが図２（Ｆ）のように
正から負に切り替わる。そして、タイミングｔ１でスイ
ッチＳＷ１とＳＷ２がオフされると、スイッチＳＷ２を
通してグランドに向かって流れていた電流が遮断される
が、インダクタンス素子Ｌ１はその向き（負）の電流を
流し続けようとするため、その電流に対して順方向とな
るスイッチＳＷ１の基体に寄生するダイオードＤ１を通
して電圧入力端子ＶINに向かって流れることとなる。こ
のとき、グランド端子側のスイッチＳＷ２の寄生ダイオ
ードＤ２は、出力端子から中間ノードｎ１に向かう電流
に対して逆向きであるので、グランド端子に向かって流
れようとする電流を阻止する。
がオフされＳＷ２がオンされている間にインダクタンス
素子Ｌ１に流れる電流ＩLの向きが図２（Ｆ）のように
正から負に切り替わる。そして、タイミングｔ１でスイ
ッチＳＷ１とＳＷ２がオフされると、スイッチＳＷ２を
通してグランドに向かって流れていた電流が遮断される
が、インダクタンス素子Ｌ１はその向き（負）の電流を
流し続けようとするため、その電流に対して順方向とな
るスイッチＳＷ１の基体に寄生するダイオードＤ１を通
して電圧入力端子ＶINに向かって流れることとなる。こ
のとき、グランド端子側のスイッチＳＷ２の寄生ダイオ
ードＤ２は、出力端子から中間ノードｎ１に向かう電流
に対して逆向きであるので、グランド端子に向かって流
れようとする電流を阻止する。
【００３９】そして、インダクタンス素子Ｌ１に流れる
電流がスイッチＳＷ１の基体に寄生するダイオードＤ１
を通して電圧入力端子ＶINに向かうように流れるために
は、中間ノードｎ１の電位は電圧入力端子ＶINの電位よ
りも高くなくてはならない。そのため、負荷が軽い場合
には図２（Ｇ）のように中間ノードｎ１の電位Ｖｃがデ
ットタイムＴDBの間、電圧入力端子ＶINの電位よりもダ
イオードＤ１の順方向電圧ＶF分だけ高い電位に維持さ
れることとなる。図２において、デットタイムＴDBの負
荷が重い場合の中間ノードｎ１の電位Ｖｃ（Ｅ）と、デ
ットタイムＴDBの負荷が軽い場合の中間ノードｎ１の電
位Ｖｃ（Ｇ）とを比較すると明らかなように、両者は正
電圧と負電圧に分かれておりかつその電位差も大きいの
で、極めて顕著な相違を有する。
電流がスイッチＳＷ１の基体に寄生するダイオードＤ１
を通して電圧入力端子ＶINに向かうように流れるために
は、中間ノードｎ１の電位は電圧入力端子ＶINの電位よ
りも高くなくてはならない。そのため、負荷が軽い場合
には図２（Ｇ）のように中間ノードｎ１の電位Ｖｃがデ
ットタイムＴDBの間、電圧入力端子ＶINの電位よりもダ
イオードＤ１の順方向電圧ＶF分だけ高い電位に維持さ
れることとなる。図２において、デットタイムＴDBの負
荷が重い場合の中間ノードｎ１の電位Ｖｃ（Ｅ）と、デ
ットタイムＴDBの負荷が軽い場合の中間ノードｎ１の電
位Ｖｃ（Ｇ）とを比較すると明らかなように、両者は正
電圧と負電圧に分かれておりかつその電位差も大きいの
で、極めて顕著な相違を有する。
【００４０】本発明のスイッチングレギュレータにおい
ては、デットタイムＴDBにおける逆電流もしくはそれに
よって生じる中間ノードｎ１の電位Ｖｃの差異を逆流検
出回路２２によって検出するようにしたものである。図
３には、この逆流検出回路２２の出力ＤＴと、それによ
ってラッチ動作されるフリップフロップ２４の出力／Ｑ
およびスイッチＳＷ２のゲートに供給されるクロック／
ＣＬＫ２’の波形が示されている。ただし、デットタイ
ムＴDBは比較的短いので、図３においては省略されてい
る。
ては、デットタイムＴDBにおける逆電流もしくはそれに
よって生じる中間ノードｎ１の電位Ｖｃの差異を逆流検
出回路２２によって検出するようにしたものである。図
３には、この逆流検出回路２２の出力ＤＴと、それによ
ってラッチ動作されるフリップフロップ２４の出力／Ｑ
およびスイッチＳＷ２のゲートに供給されるクロック／
ＣＬＫ２’の波形が示されている。ただし、デットタイ
ムＴDBは比較的短いので、図３においては省略されてい
る。
【００４１】図３に示されているように、インダクタン
ス素子Ｌ１に流れる電流に逆流（負電流）が発生する
と、逆流検出回路２２によって検出されてその出力ＤＴ
がハイレベルに変化する（タイミングｔ２）。すると、
スイッチＳＷ１のゲートを制御するクロック／ＣＬＫ１
の立上がりタイミングｔ３でフリップフロップ２４がセ
ットされ、その出力／Ｑがロウレベルに変化する。これ
によって、パルス生成回路２１からＮＡＮＤゲート２
５，インバータ２６を経てスイッチＳＷ２のゲートに供
給されるクロック／ＣＬＫ２が遮断され、次のステージ
におけるスイッチＳＷ２のオン状態への移行が行なわれ
なくなる。その結果、インダクタンス素子Ｌ１に流れる
逆方向電流がカットされる。
ス素子Ｌ１に流れる電流に逆流（負電流）が発生する
と、逆流検出回路２２によって検出されてその出力ＤＴ
がハイレベルに変化する（タイミングｔ２）。すると、
スイッチＳＷ１のゲートを制御するクロック／ＣＬＫ１
の立上がりタイミングｔ３でフリップフロップ２４がセ
ットされ、その出力／Ｑがロウレベルに変化する。これ
によって、パルス生成回路２１からＮＡＮＤゲート２
５，インバータ２６を経てスイッチＳＷ２のゲートに供
給されるクロック／ＣＬＫ２が遮断され、次のステージ
におけるスイッチＳＷ２のオン状態への移行が行なわれ
なくなる。その結果、インダクタンス素子Ｌ１に流れる
逆方向電流がカットされる。
【００４２】なお、逆方向電流がカットされたサイクル
では逆流検出回路２２が逆方向電流を検出することはな
いのでその出力ＤＴはロウレベルを保持し、次のサイク
ルの開始時にクロックＣＬＫの立上がりタイミングｔ４
でフリップフロップ２４がリセットされ、その出力／Ｑ
がハイレベルに変化する。その結果、再びパルス生成回
路２１からのクロック／ＣＬＫ２がＮＡＮＤゲート２
５，インバータ２６を経てスイッチＳＷ２のゲートに供
給されるようになり、スイッチＳＷ２はオンされること
となる。
では逆流検出回路２２が逆方向電流を検出することはな
いのでその出力ＤＴはロウレベルを保持し、次のサイク
ルの開始時にクロックＣＬＫの立上がりタイミングｔ４
でフリップフロップ２４がリセットされ、その出力／Ｑ
がハイレベルに変化する。その結果、再びパルス生成回
路２１からのクロック／ＣＬＫ２がＮＡＮＤゲート２
５，インバータ２６を経てスイッチＳＷ２のゲートに供
給されるようになり、スイッチＳＷ２はオンされること
となる。
【００４３】この実施例では、インダクタンス素子Ｌ１
に流れる電流の逆流が逆流検出回路２２によって検出さ
れると、次のステージでグランド側のスイッチＳＷ２を
オンさせるクロック／ＣＬＫ２のパルスが１回だけカッ
トされるようにスイッチング制御回路２０が構成されて
いるが、クロック／ＣＬＫ２のパルスを２回あるいは３
回以上カットするように構成することも可能である。
に流れる電流の逆流が逆流検出回路２２によって検出さ
れると、次のステージでグランド側のスイッチＳＷ２を
オンさせるクロック／ＣＬＫ２のパルスが１回だけカッ
トされるようにスイッチング制御回路２０が構成されて
いるが、クロック／ＣＬＫ２のパルスを２回あるいは３
回以上カットするように構成することも可能である。
【００４４】図４には、スイッチング制御回路２０に設
けられた逆流検出回路２２のより具体的な実施例が示さ
れている。この実施例は、電圧入力端子側のスイッチＳ
Ｗ１とインダクタンス素子Ｌ１が接続されている中間ノ
ードｎ１との間に、電流−電圧変換用の抵抗Ｒｄを設け
るとともに、この抵抗Ｒｄの両端子間の電圧を検出する
コンパレータＣＭＰを設けたものである。他の構成は図
１の実施例のスイッチング制御回路と同一である。
けられた逆流検出回路２２のより具体的な実施例が示さ
れている。この実施例は、電圧入力端子側のスイッチＳ
Ｗ１とインダクタンス素子Ｌ１が接続されている中間ノ
ードｎ１との間に、電流−電圧変換用の抵抗Ｒｄを設け
るとともに、この抵抗Ｒｄの両端子間の電圧を検出する
コンパレータＣＭＰを設けたものである。他の構成は図
１の実施例のスイッチング制御回路と同一である。
【００４５】抵抗ＲｄのスイッチＳＷ１側の端子電圧Ｖ
ａは、インダクタンス素子Ｌ１に出力端子に向かう順方
向の電流が流れているときには中間ノードｎ１の電位Ｖ
ｃよりも高くなっているが、スイッチＳＷ１とＳＷ２が
共にオフ状態になる前記デットタイムＴDBにおいては中
間ノードｎ１の電位Ｖｃよりもダイオードの順方向電圧
ＶF分だけ低くなる。コンパレータＣＭＰはこの電位の
逆転を検出してハイレベルの検出信号を出力する。
ａは、インダクタンス素子Ｌ１に出力端子に向かう順方
向の電流が流れているときには中間ノードｎ１の電位Ｖ
ｃよりも高くなっているが、スイッチＳＷ１とＳＷ２が
共にオフ状態になる前記デットタイムＴDBにおいては中
間ノードｎ１の電位Ｖｃよりもダイオードの順方向電圧
ＶF分だけ低くなる。コンパレータＣＭＰはこの電位の
逆転を検出してハイレベルの検出信号を出力する。
【００４６】なお、電流逆流時に抵抗Ｒｄを流れる電流
は順方向に電流が流れるときの電流よりも小さく、電位
が逆転しているときの抵抗Ｒｄの両端子間の電位差は比
較的小さいので、中間ノードｎ１とコンパレータＣＭＰ
の非反転入力端子との間には、中間ノードｎ１の電位Ｖ
ｃをΔＶだけ高くしてコンパレータＣＭＰに供給するオ
フセット手段が設けられている。このオフセット手段に
よって付与されるオフセット量ΔＶは、例えば抵抗Ｒｄ
の抵抗値をｒ、順方向の平均電流をｉとすると、ｉ・ｒ
／２以下に設定するのが望ましい。また、上記抵抗Ｒｄ
を設ける位置は、スイッチＳＷ１と中間ノードｎ１との
間でなく、電圧入力端子ＶINとスイッチＳＷ１との間で
あっても良い。
は順方向に電流が流れるときの電流よりも小さく、電位
が逆転しているときの抵抗Ｒｄの両端子間の電位差は比
較的小さいので、中間ノードｎ１とコンパレータＣＭＰ
の非反転入力端子との間には、中間ノードｎ１の電位Ｖ
ｃをΔＶだけ高くしてコンパレータＣＭＰに供給するオ
フセット手段が設けられている。このオフセット手段に
よって付与されるオフセット量ΔＶは、例えば抵抗Ｒｄ
の抵抗値をｒ、順方向の平均電流をｉとすると、ｉ・ｒ
／２以下に設定するのが望ましい。また、上記抵抗Ｒｄ
を設ける位置は、スイッチＳＷ１と中間ノードｎ１との
間でなく、電圧入力端子ＶINとスイッチＳＷ１との間で
あっても良い。
【００４７】図５には、スイッチング制御回路２０に設
けられる逆流検出回路２２の他の実施例が示されてい
る。この実施例は、電圧入力端子側のスイッチＳＷ１の
ソース・ドレイン間の電圧を検出するコンパレータＣＭ
Ｐを設けたものである。この実施例においても、コンパ
レータＣＭＰによる検出を確実に行えるようにするた
め、中間ノードｎ１とコンパレータＣＭＰの非反転入力
端子との間に、中間ノードｎ１の電位ＶｃをΔＶだけ高
くしてコンパレータＣＭＰに供給するオフセット手段が
設けられている。この実施例におけるオフセット手段に
よって付与されるオフセット量ΔＶは、例えば出力端子
に向かって電流が流れているときスイッチＳＷ１のオン
抵抗によりソース・ドレイン間に生じる電位差の１／２
以下に設定するのが望ましい。オフセット手段は例えば
レベルシフタなどで構成することができる。
けられる逆流検出回路２２の他の実施例が示されてい
る。この実施例は、電圧入力端子側のスイッチＳＷ１の
ソース・ドレイン間の電圧を検出するコンパレータＣＭ
Ｐを設けたものである。この実施例においても、コンパ
レータＣＭＰによる検出を確実に行えるようにするた
め、中間ノードｎ１とコンパレータＣＭＰの非反転入力
端子との間に、中間ノードｎ１の電位ＶｃをΔＶだけ高
くしてコンパレータＣＭＰに供給するオフセット手段が
設けられている。この実施例におけるオフセット手段に
よって付与されるオフセット量ΔＶは、例えば出力端子
に向かって電流が流れているときスイッチＳＷ１のオン
抵抗によりソース・ドレイン間に生じる電位差の１／２
以下に設定するのが望ましい。オフセット手段は例えば
レベルシフタなどで構成することができる。
【００４８】図６には、スイッチング制御回路２０に設
けられる逆流検出回路２２のさらに他の実施例が示され
ている。この実施例は、基準電圧ＶTHを発生する基準電
圧回路と、インダクタンス素子Ｌ１が接続されている中
間ノードｎ１の電位Ｖｃと基準電圧ＶTHとを比較して逆
流発生を検出するコンパレータＣＣＭＰを設けたもので
ある。このコンパレータＣＣＭＰの非反転力端子に印加
される基準電圧ＶTHは、出力端子に向かって電流が流れ
ているときの中間ノードｎ１の電位Ｖｃ１と、逆方向電
流が流れているときの中間ノードｎ１の電位Ｖｃ２との
中間の電位（Ｖｃ１＋Ｖｃ２）／２に設定するのが望ま
しい。
けられる逆流検出回路２２のさらに他の実施例が示され
ている。この実施例は、基準電圧ＶTHを発生する基準電
圧回路と、インダクタンス素子Ｌ１が接続されている中
間ノードｎ１の電位Ｖｃと基準電圧ＶTHとを比較して逆
流発生を検出するコンパレータＣＣＭＰを設けたもので
ある。このコンパレータＣＣＭＰの非反転力端子に印加
される基準電圧ＶTHは、出力端子に向かって電流が流れ
ているときの中間ノードｎ１の電位Ｖｃ１と、逆方向電
流が流れているときの中間ノードｎ１の電位Ｖｃ２との
中間の電位（Ｖｃ１＋Ｖｃ２）／２に設定するのが望ま
しい。
【００４９】なお、この実施例においては、コンパレー
タＣＣＭＰにより中間ノードｎ１の電位Ｖｃを常時検出
していると、中間ノードｎ１の電位Ｖｃは連続して変化
しているためデットタイムＴDB以外にも検出信号が出力
される場合が考えられるので、コンパレータＣＣＭＰと
してクロックに同期して比較を行なうクロックド・コン
パレータを使用するとともに、基準クロックＣＬＫに基
づいてクロックド・コンパレータＣＣＭＰに必要な位相
の揃った正相と逆相のクロックＣＬＫ’，／ＣＬＫ’を
生成する位相揃え回路２８を設けている。
タＣＣＭＰにより中間ノードｎ１の電位Ｖｃを常時検出
していると、中間ノードｎ１の電位Ｖｃは連続して変化
しているためデットタイムＴDB以外にも検出信号が出力
される場合が考えられるので、コンパレータＣＣＭＰと
してクロックに同期して比較を行なうクロックド・コン
パレータを使用するとともに、基準クロックＣＬＫに基
づいてクロックド・コンパレータＣＣＭＰに必要な位相
の揃った正相と逆相のクロックＣＬＫ’，／ＣＬＫ’を
生成する位相揃え回路２８を設けている。
【００５０】また、この実施例においては、逆流検出回
路２２の出力をラッチするフリップフロップ２４を省略
するとともに、逆流検出信号によりスイッチＳＷ２を制
御するクロック／ＣＬＫ２を遮断するＮＡＮＤゲート２
５の代わりにＮＯＲゲート２５’を用い、クロック／Ｃ
ＬＫ２を反転するインバータ２６をこのＮＯＲゲート２
５’の次段ではなく前段に設けている。ただし、図１の
実施例と同様に構成することも可能である。
路２２の出力をラッチするフリップフロップ２４を省略
するとともに、逆流検出信号によりスイッチＳＷ２を制
御するクロック／ＣＬＫ２を遮断するＮＡＮＤゲート２
５の代わりにＮＯＲゲート２５’を用い、クロック／Ｃ
ＬＫ２を反転するインバータ２６をこのＮＯＲゲート２
５’の次段ではなく前段に設けている。ただし、図１の
実施例と同様に構成することも可能である。
【００５１】図７には、図６の実施例における位相揃え
回路２８の具体例が示されている。図７に示されている
ように、位相揃え回路２８は、入力クロックＣＬＫを反
転するインバータ８１と、ＮＡＮＤゲート８２と８３と
からなり、前記インバータ８１で反転されたクロック／
ＣＬＫおよび反転する前のクロックＣＬＫを入力信号と
するフリップフロップとから構成されている。このよう
な構成の回路を使用することで、正相側クロックＣＬ
Ｋ’と逆相側のクロック／ＣＬＫ’の位相を合わせるこ
とができ、正相と逆相のクロックＣＬＫ’，／ＣＬＫ’
に同期して動作するクロックド・コンパレータＣＣＭＰ
が、クロックの位相ずれで誤動作するのを防止すること
ができる。
回路２８の具体例が示されている。図７に示されている
ように、位相揃え回路２８は、入力クロックＣＬＫを反
転するインバータ８１と、ＮＡＮＤゲート８２と８３と
からなり、前記インバータ８１で反転されたクロック／
ＣＬＫおよび反転する前のクロックＣＬＫを入力信号と
するフリップフロップとから構成されている。このよう
な構成の回路を使用することで、正相側クロックＣＬ
Ｋ’と逆相側のクロック／ＣＬＫ’の位相を合わせるこ
とができ、正相と逆相のクロックＣＬＫ’，／ＣＬＫ’
に同期して動作するクロックド・コンパレータＣＣＭＰ
が、クロックの位相ずれで誤動作するのを防止すること
ができる。
【００５２】図８には、図６の実施例におけるクロック
ド・コンパレータＣＣＭＰの具体例が示されている。こ
のうち、図８（Ａ）はスタティック動作に適した回路、
図８（Ｂ）は浮遊容量を利用したダイナミック動作に適
した回路である。図８（Ｂ）の回路は同図（Ａ）の回路
に比べて素子数が少なく消費電力も少なくて済むが、コ
ンパレータの動作が頻繁に行われない場合には浮遊容量
の電荷がリークすることで精度が低下するおそれがある
ので、使用するシステムに応じて選択する必要がある。
ド・コンパレータＣＣＭＰの具体例が示されている。こ
のうち、図８（Ａ）はスタティック動作に適した回路、
図８（Ｂ）は浮遊容量を利用したダイナミック動作に適
した回路である。図８（Ｂ）の回路は同図（Ａ）の回路
に比べて素子数が少なく消費電力も少なくて済むが、コ
ンパレータの動作が頻繁に行われない場合には浮遊容量
の電荷がリークすることで精度が低下するおそれがある
ので、使用するシステムに応じて選択する必要がある。
【００５３】図８（Ａ）の回路は、コンパレータＣＭＰ
の後段に伝送スイッチＴＳ１を介してマスタフリップフ
ロップＭ−ＦＦを接続し、さらにその後段に伝送スイッ
チＴＳ２を介してスレーブフリップフロップＳ−ＦＦを
接続したもので、伝送スイッチＴＳ１がクロック／ＣＬ
Ｋ’により、またＴＳ２がクロック／ＣＬＫ’と逆相の
クロックＣＬＫ’によりオン、オフ制御されることによ
り、クロック／ＣＬＫ’がハイレベルの期間におけるコ
ンパレータＣＭＰの比較結果をラッチして出力すること
ができる。
の後段に伝送スイッチＴＳ１を介してマスタフリップフ
ロップＭ−ＦＦを接続し、さらにその後段に伝送スイッ
チＴＳ２を介してスレーブフリップフロップＳ−ＦＦを
接続したもので、伝送スイッチＴＳ１がクロック／ＣＬ
Ｋ’により、またＴＳ２がクロック／ＣＬＫ’と逆相の
クロックＣＬＫ’によりオン、オフ制御されることによ
り、クロック／ＣＬＫ’がハイレベルの期間におけるコ
ンパレータＣＭＰの比較結果をラッチして出力すること
ができる。
【００５４】図８（Ｂ）の回路は、コンパレータＣＭＰ
の後段に伝送スイッチＴＳ１を介してインバータＩＮＶ
１を接続し、さらにその後段に伝送スイッチＴＳ２を介
してインバータＩＮＶ２を接続したもので、伝送スイッ
チＴＳ１がクロック／ＣＬＫ’により、またＴＳ２がク
ロック／ＣＬＫ’と逆相のクロックＣＬＫ’によりオ
ン、オフ制御されることにより、クロック／ＣＬＫ’が
ハイレベルの期間におけるコンパレータＣＭＰの比較結
果を浮遊容量Ｃｓに保持して出力することができる。
の後段に伝送スイッチＴＳ１を介してインバータＩＮＶ
１を接続し、さらにその後段に伝送スイッチＴＳ２を介
してインバータＩＮＶ２を接続したもので、伝送スイッ
チＴＳ１がクロック／ＣＬＫ’により、またＴＳ２がク
ロック／ＣＬＫ’と逆相のクロックＣＬＫ’によりオ
ン、オフ制御されることにより、クロック／ＣＬＫ’が
ハイレベルの期間におけるコンパレータＣＭＰの比較結
果を浮遊容量Ｃｓに保持して出力することができる。
【００５５】図９にはクロック生成回路３０を構成する
発振回路３１の具体例が示されている。この実施例の発
振回路は、コンデンサ３１１と、該コンデンサ３１１を
充電するための定電流源３１２と、コンデンサ３１１を
放電するため一対の並列形態の定電流源３１３ａ，３１
３ｂと、コンデンサ３１１の充電電圧と基準電圧Ｖｒと
を比較するコンパレータ３１４と、コンデンサ３１１の
充電側端子と前記定電流源３１３ａ，３１３ｂとの間に
接続され前記コンパレータ３１４の出力信号によってオ
ン、オフ制御されるスイッチ３１５と、定電流源３１３
ｂと直列に接続され前記スイッチング制御回路２０から
の軽負荷検出信号ＬＬＤによってオン、オフ制御される
スイッチ３１６とから構成されている。上記コンパレー
タ３１４はヒステリシス特性を有するものが使用され
る。
発振回路３１の具体例が示されている。この実施例の発
振回路は、コンデンサ３１１と、該コンデンサ３１１を
充電するための定電流源３１２と、コンデンサ３１１を
放電するため一対の並列形態の定電流源３１３ａ，３１
３ｂと、コンデンサ３１１の充電電圧と基準電圧Ｖｒと
を比較するコンパレータ３１４と、コンデンサ３１１の
充電側端子と前記定電流源３１３ａ，３１３ｂとの間に
接続され前記コンパレータ３１４の出力信号によってオ
ン、オフ制御されるスイッチ３１５と、定電流源３１３
ｂと直列に接続され前記スイッチング制御回路２０から
の軽負荷検出信号ＬＬＤによってオン、オフ制御される
スイッチ３１６とから構成されている。上記コンパレー
タ３１４はヒステリシス特性を有するものが使用され
る。
【００５６】上記構成の発振回路３１と波形整形用コン
パレータ３２の動作を、図１０を用いて説明する。先
ず、スイッチ３１５がオフ、スイッチ３１６がオンされ
ている状態を考える。この状態においては、コンデンサ
３１１が定電流源３１２の電流によって充電され、その
電圧Ｖｂが図１０（ａ）の期間Ｔａのように徐々に上昇
し、基準電圧Ｖｒに達するとコンパレータ３１４の出力
が反転してスイッチ３１６がオンされる。すると、定電
流源３１３ａ，３１３ｂの電流によってコンデンサ３１
１の充電電荷が引き抜かれ、電圧Ｖｂが図１０（ａ）の
期間Ｔｂのように急速に下がる。それによってコンパレ
ータ３１４の出力が反転し、スイッチ３１５がオフさ
れ、再びコンデンサ３１１が定電流源３１２の電流によ
って充電され、その電圧Ｖｂが徐々に上昇する。これを
繰り返すことによって、発振回路３１から図１０（ａ）
のような三角波の発振信号が出力される。
パレータ３２の動作を、図１０を用いて説明する。先
ず、スイッチ３１５がオフ、スイッチ３１６がオンされ
ている状態を考える。この状態においては、コンデンサ
３１１が定電流源３１２の電流によって充電され、その
電圧Ｖｂが図１０（ａ）の期間Ｔａのように徐々に上昇
し、基準電圧Ｖｒに達するとコンパレータ３１４の出力
が反転してスイッチ３１６がオンされる。すると、定電
流源３１３ａ，３１３ｂの電流によってコンデンサ３１
１の充電電荷が引き抜かれ、電圧Ｖｂが図１０（ａ）の
期間Ｔｂのように急速に下がる。それによってコンパレ
ータ３１４の出力が反転し、スイッチ３１５がオフさ
れ、再びコンデンサ３１１が定電流源３１２の電流によ
って充電され、その電圧Ｖｂが徐々に上昇する。これを
繰り返すことによって、発振回路３１から図１０（ａ）
のような三角波の発振信号が出力される。
【００５７】図９の回路において、スイッチ３１６は軽
負荷が検出されたときに出力されるスイッチング制御回
路２０からの軽負荷検出信号ＬＬＤによってオフ状態に
される。スイッチ３１６がオフされるとコンデンサ３１
１の放電の際の引き抜き電流が定電流源３１３ａのみと
されることで、図１０（ｄ）の期間Ｔｃのように、電圧
Ｖｂの変化が緩やかになる。これによって発振回路の出
力信号の周波数が低くされる。
負荷が検出されたときに出力されるスイッチング制御回
路２０からの軽負荷検出信号ＬＬＤによってオフ状態に
される。スイッチ３１６がオフされるとコンデンサ３１
１の放電の際の引き抜き電流が定電流源３１３ａのみと
されることで、図１０（ｄ）の期間Ｔｃのように、電圧
Ｖｂの変化が緩やかになる。これによって発振回路の出
力信号の周波数が低くされる。
【００５８】波形整形用コンパレータ３２は、通常状態
では図１０（ａ）に一点鎖線で示すようなレベルの弁別
電圧Ｖ１が供給されており、この電圧Ｖ１で発振回路３
１の発振出力Ｖｂを弁別することで図１０（ｂ），
（ｅ）のような矩形パルスを出力する。一方、図１に示
されているコンパレータ３３が出力電圧ＶOUTの低下を
検出すると、コンパレータ３２の弁別電圧Ｖ１がそれよ
りも低いＶ２のような電圧に切り替えられる。
では図１０（ａ）に一点鎖線で示すようなレベルの弁別
電圧Ｖ１が供給されており、この電圧Ｖ１で発振回路３
１の発振出力Ｖｂを弁別することで図１０（ｂ），
（ｅ）のような矩形パルスを出力する。一方、図１に示
されているコンパレータ３３が出力電圧ＶOUTの低下を
検出すると、コンパレータ３２の弁別電圧Ｖ１がそれよ
りも低いＶ２のような電圧に切り替えられる。
【００５９】これによって、コンパレータ３２は、図１
０（ｃ），（ｆ）のように（ｂ）のパルスに比べてパル
ス幅の広いつまりデューティ比の大きな矩形パルスを基
準クロックＣＬＫとしてスイッチング制御回路２０へ出
力する。その結果、スイッチＳＷ１がオンされる期間が
長くなって出力電圧ＶOUTが上昇することとなる。
０（ｃ），（ｆ）のように（ｂ）のパルスに比べてパル
ス幅の広いつまりデューティ比の大きな矩形パルスを基
準クロックＣＬＫとしてスイッチング制御回路２０へ出
力する。その結果、スイッチＳＷ１がオンされる期間が
長くなって出力電圧ＶOUTが上昇することとなる。
【００６０】なお、基準クロックＣＬＫのハイレベルの
期間に対応してスイッチＳＷ１がオンされるとすると、
出力電圧ＶOUTは入力電圧ＶINと基準クロックＣＬＫの
デューティ比Ｄｕとから決まり、ＶOUT≒ＶIN・Ｄｕで
表わせる。ただし、スイッチＳＷ１のオンデューティ
は、厳密にはスイッチＳＷ１やインダクタンス素子Ｌ１
の内部抵抗や配線の抵抗などの負荷に依存するが、マク
ロ的には負荷に依存しないとみることができる。
期間に対応してスイッチＳＷ１がオンされるとすると、
出力電圧ＶOUTは入力電圧ＶINと基準クロックＣＬＫの
デューティ比Ｄｕとから決まり、ＶOUT≒ＶIN・Ｄｕで
表わせる。ただし、スイッチＳＷ１のオンデューティ
は、厳密にはスイッチＳＷ１やインダクタンス素子Ｌ１
の内部抵抗や配線の抵抗などの負荷に依存するが、マク
ロ的には負荷に依存しないとみることができる。
【００６１】次に、同期整流型のスイッチングレギュレ
ータにおいて、インダクタンスに逆方向電流が流れるか
流れないかの条件すなわち本発明を適用するか否かの条
件について説明する。
ータにおいて、インダクタンスに逆方向電流が流れるか
流れないかの条件すなわち本発明を適用するか否かの条
件について説明する。
【００６２】図１１のスイッチングレギュレータにおい
て、インダクタンス素子Ｌ１のインダクタンスをＬ、Ｌ
１の両端子間電圧をＶL、スイッチＳＷ１のスイッチン
グ周波数をｆswとおくと、 ＶL＝Ｌ・ｄｉ／ｄｔ ……（１） ＶL＝ＶIN−ＶOUT ……（２） と表わせる。そして、上記式（２）に前述のＶOUT≒ＶI
N・Ｄｕを代入すると、次式 ＶL＝ＶIN（１−Ｄｕ） ……（３） が得られる。
て、インダクタンス素子Ｌ１のインダクタンスをＬ、Ｌ
１の両端子間電圧をＶL、スイッチＳＷ１のスイッチン
グ周波数をｆswとおくと、 ＶL＝Ｌ・ｄｉ／ｄｔ ……（１） ＶL＝ＶIN−ＶOUT ……（２） と表わせる。そして、上記式（２）に前述のＶOUT≒ＶI
N・Ｄｕを代入すると、次式 ＶL＝ＶIN（１−Ｄｕ） ……（３） が得られる。
【００６３】また、スイッチＳＷ１のオン期間ｔonにイ
ンダクタンス素子Ｌ１に流れる電流は定電流（Ｌ１が非
飽和の場合）であるので、式（１）は次のように変形す
ることができる。すなわち、 ＶL・ｄｔ＝Ｌ・ｄｉ ＶL・ｔon＝Ｌ・ＩL ……（４） である。ここで、式（４）に式（３）を代入すると、 ＶIN（１−Ｄｕ）・ｔon＝Ｌ・ＩL ……（５） となる。
ンダクタンス素子Ｌ１に流れる電流は定電流（Ｌ１が非
飽和の場合）であるので、式（１）は次のように変形す
ることができる。すなわち、 ＶL・ｄｔ＝Ｌ・ｄｉ ＶL・ｔon＝Ｌ・ＩL ……（４） である。ここで、式（４）に式（３）を代入すると、 ＶIN（１−Ｄｕ）・ｔon＝Ｌ・ＩL ……（５） となる。
【００６４】図１１において、負荷容量ＣLが充分に大
きいと仮定すると、インダクタンス素子Ｌ１に流れる電
流ＩLは、マクロ的にはＩL＝ＶOUT／ＲLとおけるので、
上記式（５）は次のように展開することができる。すな
わち、 ＶIN（１−Ｄｕ）・ｔon＝Ｌ・ＶOUT／ＲL ＝Ｌ・ＶIN・ＤｕT／ＲL である。よって、 Ｌ＝ＶIN（１−Ｄｕ）・ｔon・ＲL／ＶIN・Ｄｕ ＝ＲL・ｔon（１／Ｄｕ−１） ……（６） となる。
きいと仮定すると、インダクタンス素子Ｌ１に流れる電
流ＩLは、マクロ的にはＩL＝ＶOUT／ＲLとおけるので、
上記式（５）は次のように展開することができる。すな
わち、 ＶIN（１−Ｄｕ）・ｔon＝Ｌ・ＶOUT／ＲL ＝Ｌ・ＶIN・ＤｕT／ＲL である。よって、 Ｌ＝ＶIN（１−Ｄｕ）・ｔon・ＲL／ＶIN・Ｄｕ ＝ＲL・ｔon（１／Ｄｕ−１） ……（６） となる。
【００６５】上記式（６）に基づいてインダクタンスＬ
と負荷抵抗ＲLとの関係をグラフに示すと図１４のよう
になる。なお、図１４は、入力電圧ＶINを４Ｖ、出力電
圧ＶOUTを２Ｖ、インダクタンス素子に流れる平均電流
を０．１Ａ、デューティを５０％とした場合に、スイッ
チング周波数ｆswが５００ｋＨｚのときと１ＭＨｚのと
きのＬとＲLの関係を示したものである。図１４におい
て、特性αはｆswが５００ｋＨｚのときのもの、特性β
はｆswが１ＭＨｚのときのものであり、各線の下側がイ
ンダクタンス素子で逆流が生じる転流領域である。
と負荷抵抗ＲLとの関係をグラフに示すと図１４のよう
になる。なお、図１４は、入力電圧ＶINを４Ｖ、出力電
圧ＶOUTを２Ｖ、インダクタンス素子に流れる平均電流
を０．１Ａ、デューティを５０％とした場合に、スイッ
チング周波数ｆswが５００ｋＨｚのときと１ＭＨｚのと
きのＬとＲLの関係を示したものである。図１４におい
て、特性αはｆswが５００ｋＨｚのときのもの、特性β
はｆswが１ＭＨｚのときのものであり、各線の下側がイ
ンダクタンス素子で逆流が生じる転流領域である。
【００６６】図１４より、負荷抵抗ＲLおよびデューテ
ィが一定の場合にインダクタンスＬを小さくしても逆流
を起こさないようにするには、スイッチング周波数ｆsw
を高くすればよいことが分かる。しかし、スイッチング
周波数ｆswを高くしすぎるとスイッチＳＷ１での損失が
大きくなる。スイッチＳＷ１での損失を考慮すると、ス
イッチング周波数ｆswは１ＭＨｚでは高すぎるので１Ｍ
Ｈｚ以下望ましくは５００ｋＨｚ程度に抑えるのが良
い。
ィが一定の場合にインダクタンスＬを小さくしても逆流
を起こさないようにするには、スイッチング周波数ｆsw
を高くすればよいことが分かる。しかし、スイッチング
周波数ｆswを高くしすぎるとスイッチＳＷ１での損失が
大きくなる。スイッチＳＷ１での損失を考慮すると、ス
イッチング周波数ｆswは１ＭＨｚでは高すぎるので１Ｍ
Ｈｚ以下望ましくは５００ｋＨｚ程度に抑えるのが良
い。
【００６７】ここで、スイッチング周波数ｆswが５００
ｋＨｚの場合を考えると、図１４より、負荷抵抗ＲLが
１００Ωのときには５０μＨのインダクタンスでは逆流
を生じるので１００μＨ以上のインダクタンスを、負荷
抵抗ＲLが２０Ωのときには１０μＨのインダクタンス
では逆流を生じるので２０μＨ以上のインダクタンス
を、また負荷抵抗ＲLが１０Ωのときには５μＨのイン
ダクタンスでは逆流を生じるので１０μＨ以上のインダ
クタンスを使用しなければならないことが分かる。
ｋＨｚの場合を考えると、図１４より、負荷抵抗ＲLが
１００Ωのときには５０μＨのインダクタンスでは逆流
を生じるので１００μＨ以上のインダクタンスを、負荷
抵抗ＲLが２０Ωのときには１０μＨのインダクタンス
では逆流を生じるので２０μＨ以上のインダクタンス
を、また負荷抵抗ＲLが１０Ωのときには５μＨのイン
ダクタンスでは逆流を生じるので１０μＨ以上のインダ
クタンスを使用しなければならないことが分かる。
【００６８】ところで、携帯電話のような小型化が要求
される電子機器においては、インダクタンス素子はでき
るだけ小さいものが望ましい。例えばスイッチングレギ
ュレータの電圧を受けて動作するＩＣとして負荷抵抗Ｒ
Lが１０Ω以上で、インダクタンス素子として５μＨの
ものを使用せざるを得ない機器では、図１４より逆流を
防止しようがないことが分かる。従ってこのような場合
には、インダクタンス素子の逆流を検出してスイッチＳ
Ｗ２をオフすることが可能な前記実施例の同期整流型の
スイッチングレギュレータを適用するのが望ましいこと
が分かる。
される電子機器においては、インダクタンス素子はでき
るだけ小さいものが望ましい。例えばスイッチングレギ
ュレータの電圧を受けて動作するＩＣとして負荷抵抗Ｒ
Lが１０Ω以上で、インダクタンス素子として５μＨの
ものを使用せざるを得ない機器では、図１４より逆流を
防止しようがないことが分かる。従ってこのような場合
には、インダクタンス素子の逆流を検出してスイッチＳ
Ｗ２をオフすることが可能な前記実施例の同期整流型の
スイッチングレギュレータを適用するのが望ましいこと
が分かる。
【００６９】そして、かかる手法を利用すれば、スイッ
チングレギュレータの設計あるいは選択に当たって、本
発明を適用すべきか否かあるいは本発明を適用したスイ
ッチングレギュレータを使用すべきか否かを比較的容易
に判別することが可能となる。なお、クロックのデュー
ティが５０％以外のときや、入力電圧ＶIN、出力電圧Ｖ
OUT、インダクタンスに流れる電流が上記と異なる場合
には、式（６）を利用して図１４と同様なグラフを作成
し、このグラフを参照して判断するようにすればよい。
チングレギュレータの設計あるいは選択に当たって、本
発明を適用すべきか否かあるいは本発明を適用したスイ
ッチングレギュレータを使用すべきか否かを比較的容易
に判別することが可能となる。なお、クロックのデュー
ティが５０％以外のときや、入力電圧ＶIN、出力電圧Ｖ
OUT、インダクタンスに流れる電流が上記と異なる場合
には、式（６）を利用して図１４と同様なグラフを作成
し、このグラフを参照して判断するようにすればよい。
【００７０】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、前
記実施例においてはデットタイムＴDBの長さについては
言及していないが、スイッチＳＷ１−ＳＷ２間の貫通電
流を防止しかつ逆流を検出できる時間であれば短い方が
良い。また、この時間を負荷の大きさに応じて設定する
ようにしても良い。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、前
記実施例においてはデットタイムＴDBの長さについては
言及していないが、スイッチＳＷ１−ＳＷ２間の貫通電
流を防止しかつ逆流を検出できる時間であれば短い方が
良い。また、この時間を負荷の大きさに応じて設定する
ようにしても良い。
【００７１】さらに、前記実施例においては、逆流検出
回路２２が逆流を検出したときに制御パルス生成回路２
１からグランド側のスイッチ素子ＳＷ２のゲート端子に
供給されるクロック信号／ＣＬＫ２をＮＡＮＤゲートや
ＮＯＲゲートなどで遮断することによりスイッチ素子Ｓ
Ｗ２がオンされないようにしているが、スイッチ素子Ｓ
Ｗ２のゲート端子と接地点との間にプルダウン用のスイ
ッチを設けてゲート電圧を強制的に接地電位に引き下げ
ることでスイッチ素子ＳＷ２をオフさせるように構成す
ることも可能である。
回路２２が逆流を検出したときに制御パルス生成回路２
１からグランド側のスイッチ素子ＳＷ２のゲート端子に
供給されるクロック信号／ＣＬＫ２をＮＡＮＤゲートや
ＮＯＲゲートなどで遮断することによりスイッチ素子Ｓ
Ｗ２がオンされないようにしているが、スイッチ素子Ｓ
Ｗ２のゲート端子と接地点との間にプルダウン用のスイ
ッチを設けてゲート電圧を強制的に接地電位に引き下げ
ることでスイッチ素子ＳＷ２をオフさせるように構成す
ることも可能である。
【００７２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である携帯用
電子機器の電源装置として使用する独立したスイッチン
グレギュレータについて説明したが、半導体集積回路内
部におけるスイッチングレギュレータやＤＣ−ＤＣコン
バータなどにも広く利用することができる。
なされた発明をその背景となった利用分野である携帯用
電子機器の電源装置として使用する独立したスイッチン
グレギュレータについて説明したが、半導体集積回路内
部におけるスイッチングレギュレータやＤＣ−ＤＣコン
バータなどにも広く利用することができる。
【００７３】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００７４】すなわち、インダクタンス素子に流れる逆
流を検出して軽負荷時における電力損失を低減可能な同
期整流型のスイッチングレギュレータを構成することが
でき、その結果、電源装置の電力損失を低減し電池消耗
を減らし、電池により長時間駆動可能な携帯用電子機器
を実現することができるようになる。
流を検出して軽負荷時における電力損失を低減可能な同
期整流型のスイッチングレギュレータを構成することが
でき、その結果、電源装置の電力損失を低減し電池消耗
を減らし、電池により長時間駆動可能な携帯用電子機器
を実現することができるようになる。
【図１】本発明を適用した降圧型スイッチングレギュレ
ータの一実施例を示す回路構成図である。
ータの一実施例を示す回路構成図である。
【図２】実施例のスイッチングレギュレータにおけるス
イッチをオン、オフするクロックおよび中間ノードの電
圧変化を示す波形図である。
イッチをオン、オフするクロックおよび中間ノードの電
圧変化を示す波形図である。
【図３】実施例のスイッチングレギュレータにおけるス
イッチング制御回路の信号のタイミングを示すタイミン
グチャートである。
イッチング制御回路の信号のタイミングを示すタイミン
グチャートである。
【図４】実施例のスイッチング制御回路に設けられた逆
流検出回路のより具体的な構成例を示す回路構成図であ
る。
流検出回路のより具体的な構成例を示す回路構成図であ
る。
【図５】実施例のスイッチング制御回路に設けられた逆
流検出回路の他の構成例を示す回路構成図である。
流検出回路の他の構成例を示す回路構成図である。
【図６】実施例のスイッチング制御回路に設けられた逆
流検出回路のさらに他の構成例を示す回路構成図であ
る。
流検出回路のさらに他の構成例を示す回路構成図であ
る。
【図７】図６の実施例のスイッチング制御回路における
位相揃え回路の具体例を示す回路構成図である。
位相揃え回路の具体例を示す回路構成図である。
【図８】図６の実施例のスイッチング制御回路における
クロックド・コンパレータの具体例を示す回路構成図で
ある。
クロックド・コンパレータの具体例を示す回路構成図で
ある。
【図９】実施例のスイッチング制御回路に使用される発
振回路の一実施例を示す回路図である。
振回路の一実施例を示す回路図である。
【図１０】図９の発振回路の動作タイミングチャートで
ある。
ある。
【図１１】従来の基本的な降圧型スイッチングレギュレ
ータの構成例を示す回路図である。
ータの構成例を示す回路図である。
【図１２】従来の降圧整流型スイッチングレギュレータ
の構成例を示す回路図である。
の構成例を示す回路図である。
【図１３】従来の降圧整流型スイッチングレギュレータ
の動作タイミングチャートである。
の動作タイミングチャートである。
【図１４】図１１のスイッチングレギュレータにおける
インダクタンスＬと負荷抵抗ＲLとの関係をグラフであ
る。
インダクタンスＬと負荷抵抗ＲLとの関係をグラフであ
る。
１０ 半導体チップ（半導体集積回路） ２０ スイッチング制御回路 ２１ 制御パルス生成回路 ２２ 逆流検出回路 ３０ クロック生成回路 ＳＷ１，ＳＷ２ スイッチ素子 Ｌ１ インダクタンス素子 ＲL 抵抗性負荷 ＣL 容量性負荷 Ｄ１，Ｄ２ 寄生ダイオード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 徳永 紀一 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 叶田 玲彦 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 Ｆターム(参考） 2G035 AA11 AA20 AB06 AB07 AC02 AC12 AC13 AC16 AD03 AD10 AD18 AD23 AD25 AD27 AD47 AD51 AD54 AD56 5H730 AA14 BB13 BB57 DD04 DD26 EE13 FD01 FD21 FD51 FF01 FF02 FG05
Claims (18)
- 【請求項１】 電圧入力端子と基準電位端子との間に直
列に接続された第１のスイッチ素子および第２のスイッ
チ素子を相補的にオン、オフ制御して、前記第１および
第２のスイッチ素子の中間接続ノードと出力端子との間
に接続されるインダクタンス素子に対して電流を流して
前記電圧入力端子に印加されている電圧を降圧した電圧
を出力させるための半導体集積回路であって、 前記第１および第２のスイッチ素子のオン、オフ制御パ
ルスを生成するパルス生成回路と、該パルス生成回路に
おけるパルスの生成に必要なクロック信号を生成するク
ロック生成回路と、前記中間接続ノードから前記電圧入
力端子に向かって流れる電流を検出するための検出回路
を含み、該検出回路が上記電流を検出した場合には、少
なくとも次に上記第２のスイッチ素子がオンされるべき
期間に該第２のスイッチ素子をオンさせないようにする
スイッチング制御回路とを備えたことを特徴とする半導
体集積回路。 - 【請求項２】 電圧入力端子と基準電位端子との間に直
列に接続された第１のスイッチ素子および第２のスイッ
チ素子を相補的にオン、オフ制御して、前記第１および
第２のスイッチ素子の中間接続ノードと出力端子との間
に接続されるインダクタンス素子に対して電流を流して
前記電圧入力端子に印加されている電圧を降圧した電圧
を出力させるための半導体集積回路であって、 前記第１および第２のスイッチ素子のオン、オフ制御パ
ルスを生成するパルス生成回路と、該パルス生成回路に
おけるパルスの生成に必要なクロック信号を生成するク
ロック生成回路と、前記第１および第２のスイッチ素子
が共にオフ状態にされる期間における前記中間接続ノー
ドの電位に基づいて前記中間接続ノードから前記電圧入
力端子に向かって流れる電流を検出するための検出回路
を含み、該検出回路が上記電流を検出した場合には、少
なくとも次に上記第２のスイッチ素子がオンされるべき
期間に該第２のスイッチ素子をオンさせないようにする
スイッチング制御回路とを備えたことを特徴とする半導
体集積回路。 - 【請求項３】 上記検出回路は、上記第１のスイッチ素
子の両端子間の電位差を検出するコンパレータにより構
成されていることを特徴とする請求項２に記載の半導体
集積回路。 - 【請求項４】 上記検出回路は、上記電圧入力端子と上
記中間接続ノードとの間に上記第１のスイッチ素子と直
列に接続された抵抗素子と、該抵抗素子の両端子間の電
位差を検出するコンパレータとから構成されていること
を特徴とする請求項２に記載の半導体集積回路。 - 【請求項５】 上記検出回路は、上記中間接続ノード側
の電位にオフセットを与えて上記コンパレータの一方の
入力端子に印加するオフセット手段を有することを特徴
とする請求項３または４に記載の半導体集積回路。 - 【請求項６】 上記検出回路は、出力端子に向かって電
流が流れているときの上記中間接続ノードの電位と上記
電圧入力端子へ向かって電流が流れているときの中間接
続ノードの電位との間の電位を発生する定電圧発生回路
と、該停電圧発生回路で発生された電圧と上記中間接続
ノードの電位とを比較して電流を検出するコンパレータ
とから構成されていることを特徴とする請求項２に記載
の半導体集積回路。 - 【請求項７】 上記クロック生成回路は発振回路を有
し、該発振回路は上記検出回路が電流を検出した場合に
発振周波数を下げるように構成されていることを特徴と
する請求項１〜６のいずれかに記載の半導体集積回路。 - 【請求項８】 請求項１〜７のいずれかに記載の半導体
集積回路と、該半導体集積回路から出力される制御パル
スによってオン、オフ動作される上記第１のスイッチ素
子および第２のスイッチ素子と、これらのスイッチ素子
の中間接続ノードに一方の端子が結合されたインダクタ
ンス素子と、該インダクタンス素子の他方の端子と定電
位点との間に接続された容量素子とを含み、上記スイッ
チ素子と上記インダクタンス素子と上記容量素子が上記
半導体集積回路に外付け素子として接続されているスイ
ッチング電源装置を備えたことを特徴とする携帯用電子
機器。 - 【請求項９】 電圧入力端子と基準電位端子との間に直
列に接続された第１のスイッチ素子および第２のスイッ
チ素子を相補的にオン、オフ制御して、前記第１および
第２のスイッチ素子の中間接続ノードと出力端子との間
に接続されるインダクタンス素子に対して電流を流して
前記電圧入力端子に印加されている電圧を降圧した電圧
を出力させるための半導体集積回路であって、 前記第１および第２のスイッチ素子と、これらのスイッ
チ素子のオン、オフ制御パルスを生成するパルス生成回
路と、該パルス生成回路におけるパルスの生成に必要な
クロック信号を生成するクロック生成回路と、前記中間
接続ノードから前記電圧出力端子に向かって流れる電流
を検出するための検出回路を含み該検出回路が上記電流
を検出した場合には、少なくとも次に上記第２のスイッ
チ素子がオンされるべき期間に該第２のスイッチ素子を
オンさせないようにするスイッチング制御回路とを備え
たことを特徴とする半導体集積回路。 - 【請求項１０】 電圧入力端子と基準電位端子との間に
直列に接続された第１のスイッチ素子および第２のスイ
ッチ素子を相補的にオン、オフ制御して、前記第１およ
び第２のスイッチ素子の中間接続ノードと出力端子との
間に接続されたインダクタンス素子に対して電流を流し
て前記電圧入力端子に印加されている電圧を降圧した電
圧を出力させるための半導体集積回路であって、 前記第１および第２のスイッチ素子と、これらのスイッ
チ素子のオン、オフ制御パルスを生成するパルス生成回
路と、該パルス生成回路におけるパルスの生成に必要な
クロック信号を生成するクロック生成回路と、前記第１
および第２のスイッチ素子が共にオフ状態にされる期間
における前記中間接続ノードの電位に基づいて前記中間
接続ノードから前記電圧入力端子に向かって流れる電流
を検出するための検出回路を含み該検出回路が上記電流
を検出した場合には、上記第２のスイッチ素子がオンさ
れるべき期間に該第２のスイッチ素子をオンさせないよ
うにするスイッチング制御回路とを備えたことを特徴と
する半導体集積回路。 - 【請求項１１】 上記検出回路は、上記第１のスイッチ
素子の両端子間の電位差を検出するコンパレータにより
構成されていることを特徴とする請求項１０に記載の半
導体集積回路。 - 【請求項１２】 上記検出回路は、上記電圧入力端子と
上記中間接続ノードとの間に上記第１のスイッチ素子と
直列に接続された抵抗素子と、該抵抗素子の両端子間の
電位差を検出するコンパレータとから構成されているこ
とを特徴とする請求項１０に記載の半導体集積回路。 - 【請求項１３】 上記検出回路は、上記中間接続ノード
側の電位にオフセットを与えて上記コンパレータの一方
の入力端子に印加するオフセット手段を有することを特
徴とする請求項１１または１２に記載の半導体集積回
路。 - 【請求項１４】 上記検出回路は、出力端子に向かって
電流が流れているときの上記中間接続ノードの電位と上
記電圧入力端子へ向かって電流が流れているときの中間
接続ノードの電位との間の電位を発生する定電圧発生回
路と、該停電圧発生回路で発生された電圧と上記中間接
続ノードの電位とを比較して電流を検出するコンパレー
タとから構成されていることを特徴とする請求項１０に
記載の半導体集積回路。 - 【請求項１５】 上記クロック生成回路は発振回路を有
し、該発振回路は上記検出回路が電流を検出した場合に
発振周波数を下げるように構成されていることを特徴と
する請求項９〜１４のいずれかに記載の半導体集積回
路。 - 【請求項１６】 請求項９〜１５のいずれかに記載の半
導体集積回路と、上記第１のスイッチ素子および第２の
スイッチ素子の中間接続ノードに一方の端子が結合され
たインダクタンス素子と、該インダクタンス素子の他方
の端子と定電位点との間に接続された容量素子とを含
み、上記インダクタンス素子と上記容量素子が上記半導
体集積回路に外付け素子として接続されているスイッチ
ング電源装置を備えたことを特徴とする携帯用電子機
器。 - 【請求項１７】 電圧入力端子と基準電位端子との間に
直列に接続された第１のスイッチ素子および第２のスイ
ッチ素子を相補的にオン、オフ制御して、前記第１のス
イッチ素子および前記第２のスイッチ素子との接続ノー
ドと出力端子との間に接続されるインダクタンス素子に
対して電流を流して前記電圧入力端子に印加されている
電圧を降圧した電圧を出力する半導体集積回路であっ
て、 前記第１のスイッチ素子および第２のスイッチ素子のオ
ン、オフを制御するパルスを発生するパルス発生回路
と、前記接続ノードから前記電圧入力端子に向かって流
れる電流を検出する検出回路を含み、該検出回路が上記
電流を検出した場合、少なくとも次に上記第２のスイッ
チ素子がオンされるべき期間に該第２のスイッチ素子を
オンさせないように上記パルス発生回路を制御するスイ
ッチング制御回路とを備えたことを特徴とする半導体集
積回路。 - 【請求項１８】 電圧入力端子と基準電位端子との間に
直列に接続された第１のスイッチ素子および第２のスイ
ッチ素子を相補的にオン、オフ制御して、前記第１のス
イッチ素子および前記第２のスイッチ素子との接続ノー
ドと出力端子との間に接続されるインダクタンス素子に
対して電流を流して前記電圧入力端子に印加されている
電圧を降圧した電圧を出力する半導体集積回路であっ
て、 前記第１のスイッチ素子および第２のスイッチ素子のオ
ン、オフを制御するパルスを発生するパルス発生回路
と、前記第１のスイッチ素子および第２のスイッチ素子
が共にオフ状態にされる期間における前記接続ノードの
電位に基づいて前記接続ノードから前記電圧入力端子に
向かって流れる電流を検出する検出回路を含み、該検出
回路が上記電流を検出した場合、少なくとも次に上記第
２のスイッチ素子がオンされるべき期間に該第２のスイ
ッチ素子をオンさせないように上記パルス発生回路を制
御するスイッチング制御回路とを備えたことを特徴とす
る半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001077575A JP2002281743A (ja) | 2001-03-19 | 2001-03-19 | 半導体集積回路および携帯用電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001077575A JP2002281743A (ja) | 2001-03-19 | 2001-03-19 | 半導体集積回路および携帯用電子機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002281743A true JP2002281743A (ja) | 2002-09-27 |
Family
ID=18934311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001077575A Withdrawn JP2002281743A (ja) | 2001-03-19 | 2001-03-19 | 半導体集積回路および携帯用電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002281743A (ja) |
Cited By (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005091482A1 (ja) * | 2004-03-24 | 2005-09-29 | Matsushita Electric Industrial Co., Ltd. | Ｄｃ−ｄｃコンバータ |
| JP2006060977A (ja) * | 2004-08-24 | 2006-03-02 | Renesas Technology Corp | 電源制御用半導体集積回路およびスイッチング電源装置 |
| JP2006067791A (ja) * | 2004-08-25 | 2006-03-09 | Matsushita Electric Ind Co Ltd | ステップダウン電流モードスイッチングレギュレータのための改良された性能の制御装置 |
| JP2006109535A (ja) * | 2004-09-30 | 2006-04-20 | Fujitsu Ltd | Ｄｃ−ｄｃコンバータの制御回路、およびその制御方法 |
| US7042026B2 (en) | 2003-02-10 | 2006-05-09 | Kabushiki Kaisha Toshiba | Power switching device |
| JP2006314160A (ja) * | 2005-05-09 | 2006-11-16 | Rohm Co Ltd | スイッチングレギュレータ及びこれを備えた電子機器 |
| WO2006123738A1 (ja) * | 2005-05-20 | 2006-11-23 | Torex Device Co., Ltd. | Ｄｃ／ｄｃコンバータ |
| WO2006137213A1 (ja) * | 2005-06-21 | 2006-12-28 | Rohm Co., Ltd | 降圧型スイッチングレギュレータ、その制御回路、ならびにそれを用いた電子機器 |
| WO2007007539A1 (ja) * | 2005-07-08 | 2007-01-18 | Rohm Co., Ltd. | 降圧型スイッチングレギュレータおよびその制御回路ならびにそれを用いた電子機器 |
| US7166992B2 (en) | 2005-01-26 | 2007-01-23 | Renesas Technology Corp. | Electronic component for power supply and a power supply device |
| JP2007124749A (ja) * | 2005-10-26 | 2007-05-17 | Tdk Corp | Ｄｃ−ｄｃコンバータとその制御方法 |
| JP2007218194A (ja) * | 2006-02-17 | 2007-08-30 | Nidec Sankyo Corp | ポンプ及びポンプシステム |
| US7323850B2 (en) | 2004-08-02 | 2008-01-29 | Matsushita Electric Industrial Co., Ltd. | Current detection circuit and switching power supply using the same |
| KR100891610B1 (ko) * | 2005-01-26 | 2009-04-08 | 세이코 인스트루 가부시키가이샤 | 스위칭 레귤레이터 제어 회로 및 스위칭 레귤레이터 |
| JP2009303384A (ja) * | 2008-06-13 | 2009-12-24 | Rohm Co Ltd | 降圧型スイッチングレギュレータ |
| JP2010035399A (ja) * | 2008-07-24 | 2010-02-12 | Integrated Technology Express Inc | 電力変換器およびその電流検出装置 |
| US7696738B2 (en) | 2006-09-15 | 2010-04-13 | Fujitsu Microelectronics Limited | Method and circuit for controlling DC-DC converter |
| JP2010273483A (ja) * | 2009-05-22 | 2010-12-02 | Asahi Kasei Toko Power Device Corp | 同期整流型ｄｃ−ｄｃコンバータ |
| KR101017656B1 (ko) | 2007-09-11 | 2011-02-28 | 가부시키가이샤 리코 | 동기 정류형 스위칭 레귤레이터 |
| JP4815564B2 (ja) * | 2004-09-14 | 2011-11-16 | エスティー‐エリクソン、ソシエテ、アノニム | 動的オフセット補正を備えるｄｃ／ｄｃコンバータ |
| JP2014003804A (ja) * | 2012-06-19 | 2014-01-09 | Renesas Electronics Corp | スイッチングレギュレータ制御回路 |
| JP2015046973A (ja) * | 2013-08-27 | 2015-03-12 | リコー電子デバイス株式会社 | スイッチングレギュレータ |
| KR20150060580A (ko) * | 2013-11-26 | 2015-06-03 | 이엠. 마이크로일레크트로닉-마린 쏘시에떼 아노님 | 역류 검출기 회로 |
| CN112730959A (zh) * | 2020-12-25 | 2021-04-30 | 意美旭智芯能源科技有限公司 | 一种降压式变换电路控制器过流检测电路 |
| US20210249958A1 (en) * | 2020-02-12 | 2021-08-12 | Renesas Electronics Corporation | Dc-dc converter |
| WO2021246302A1 (ja) * | 2020-06-04 | 2021-12-09 | ローム株式会社 | スイッチング電源装置、スイッチ制御装置、車載機器、及び車両 |
-
2001
- 2001-03-19 JP JP2001077575A patent/JP2002281743A/ja not_active Withdrawn
Cited By (54)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7042026B2 (en) | 2003-02-10 | 2006-05-09 | Kabushiki Kaisha Toshiba | Power switching device |
| WO2005091482A1 (ja) * | 2004-03-24 | 2005-09-29 | Matsushita Electric Industrial Co., Ltd. | Ｄｃ−ｄｃコンバータ |
| JP4685009B2 (ja) * | 2004-03-24 | 2011-05-18 | パナソニック株式会社 | Ｄｃ−ｄｃコンバータ |
| JPWO2005091482A1 (ja) * | 2004-03-24 | 2008-02-07 | 松下電器産業株式会社 | Ｄｃ−ｄｃコンバータ |
| US7323850B2 (en) | 2004-08-02 | 2008-01-29 | Matsushita Electric Industrial Co., Ltd. | Current detection circuit and switching power supply using the same |
| US7479771B2 (en) | 2004-08-02 | 2009-01-20 | Panasonic Corporation | Current detection circuit and switching power supply |
| JP2006060977A (ja) * | 2004-08-24 | 2006-03-02 | Renesas Technology Corp | 電源制御用半導体集積回路およびスイッチング電源装置 |
| JP4545525B2 (ja) * | 2004-08-24 | 2010-09-15 | ルネサスエレクトロニクス株式会社 | 直流電圧変換用の半導体集積回路およびスイッチング電源装置 |
| JP2006067791A (ja) * | 2004-08-25 | 2006-03-09 | Matsushita Electric Ind Co Ltd | ステップダウン電流モードスイッチングレギュレータのための改良された性能の制御装置 |
| JP4815564B2 (ja) * | 2004-09-14 | 2011-11-16 | エスティー‐エリクソン、ソシエテ、アノニム | 動的オフセット補正を備えるｄｃ／ｄｃコンバータ |
| JP2006109535A (ja) * | 2004-09-30 | 2006-04-20 | Fujitsu Ltd | Ｄｃ−ｄｃコンバータの制御回路、およびその制御方法 |
| JP4628056B2 (ja) * | 2004-09-30 | 2011-02-09 | 富士通セミコンダクター株式会社 | Ｄｃ−ｄｃコンバータの制御回路、およびその制御方法 |
| KR100891610B1 (ko) * | 2005-01-26 | 2009-04-08 | 세이코 인스트루 가부시키가이샤 | 스위칭 레귤레이터 제어 회로 및 스위칭 레귤레이터 |
| US7166992B2 (en) | 2005-01-26 | 2007-01-23 | Renesas Technology Corp. | Electronic component for power supply and a power supply device |
| JP2006314160A (ja) * | 2005-05-09 | 2006-11-16 | Rohm Co Ltd | スイッチングレギュレータ及びこれを備えた電子機器 |
| JP4573697B2 (ja) * | 2005-05-09 | 2010-11-04 | ローム株式会社 | スイッチングレギュレータ及びこれを備えた電子機器 |
| US7759911B2 (en) | 2005-05-09 | 2010-07-20 | Rohm Co., Ltd. | Switching regulator with reverse current detecting transistor |
| WO2006120842A1 (ja) * | 2005-05-09 | 2006-11-16 | Rohm Co., Ltd. | スイッチングレギュレータ及びこれを備えた電子機器 |
| JP4674661B2 (ja) * | 2005-05-20 | 2011-04-20 | トレックス・セミコンダクター株式会社 | Ｄｃ／ｄｃコンバータ |
| JPWO2006123738A1 (ja) * | 2005-05-20 | 2008-12-25 | トレックスデバイス株式会社 | Ｄｃ／ｄｃコンバータ |
| GB2441926A (en) * | 2005-05-20 | 2008-03-19 | Torex Device Co Ltd | DC/DC converter |
| US7675276B2 (en) | 2005-05-20 | 2010-03-09 | Torex Semiconductor Ltd. | DC/DC converter |
| GB2441926B (en) * | 2005-05-20 | 2009-12-09 | Torex Device Co Ltd | DC/DC converter |
| KR100975352B1 (ko) * | 2005-05-20 | 2010-08-11 | 토렉스 세미컨덕터 가부시키가이샤 | Ｄｃ/ｄｃ 컨버터 |
| WO2006123738A1 (ja) * | 2005-05-20 | 2006-11-23 | Torex Device Co., Ltd. | Ｄｃ／ｄｃコンバータ |
| US8111051B2 (en) | 2005-06-21 | 2012-02-07 | Rohm Co., Ltd. | Step-down switching regulator |
| JP2007006555A (ja) * | 2005-06-21 | 2007-01-11 | Rohm Co Ltd | 降圧型スイッチングレギュレータ、その制御回路、ならびにそれを用いた電子機器 |
| US8558529B2 (en) | 2005-06-21 | 2013-10-15 | Rohm Co., Ltd. | Control circuit for synchronous rectification type step-down switching regulator |
| TWI406488B (zh) * | 2005-06-21 | 2013-08-21 | Rohm Co Ltd | A step-down switching regulator, a control circuit thereof, and an electronic device using the same |
| WO2006137213A1 (ja) * | 2005-06-21 | 2006-12-28 | Rohm Co., Ltd | 降圧型スイッチングレギュレータ、その制御回路、ならびにそれを用いた電子機器 |
| US7888926B2 (en) | 2005-07-08 | 2011-02-15 | Rohm Co., Ltd. | Step-down type switching regulator |
| US7576529B2 (en) | 2005-07-08 | 2009-08-18 | Rohm Co., Ltd. | Step-down type switching regulator |
| JP2007020315A (ja) * | 2005-07-08 | 2007-01-25 | Rohm Co Ltd | 降圧型スイッチングレギュレータおよびその制御回路ならびにそれを用いた電子機器 |
| WO2007007539A1 (ja) * | 2005-07-08 | 2007-01-18 | Rohm Co., Ltd. | 降圧型スイッチングレギュレータおよびその制御回路ならびにそれを用いた電子機器 |
| JP4689377B2 (ja) * | 2005-07-08 | 2011-05-25 | ローム株式会社 | 降圧型スイッチングレギュレータおよびその制御回路ならびにそれを用いた電子機器 |
| JP2007124749A (ja) * | 2005-10-26 | 2007-05-17 | Tdk Corp | Ｄｃ−ｄｃコンバータとその制御方法 |
| JP4661524B2 (ja) * | 2005-10-26 | 2011-03-30 | Ｔｄｋ株式会社 | Ｄｃ−ｄｃコンバータとその制御方法 |
| JP2007218194A (ja) * | 2006-02-17 | 2007-08-30 | Nidec Sankyo Corp | ポンプ及びポンプシステム |
| US7696738B2 (en) | 2006-09-15 | 2010-04-13 | Fujitsu Microelectronics Limited | Method and circuit for controlling DC-DC converter |
| KR101017656B1 (ko) | 2007-09-11 | 2011-02-28 | 가부시키가이샤 리코 | 동기 정류형 스위칭 레귤레이터 |
| JP2009303384A (ja) * | 2008-06-13 | 2009-12-24 | Rohm Co Ltd | 降圧型スイッチングレギュレータ |
| JP2010035399A (ja) * | 2008-07-24 | 2010-02-12 | Integrated Technology Express Inc | 電力変換器およびその電流検出装置 |
| JP2010273483A (ja) * | 2009-05-22 | 2010-12-02 | Asahi Kasei Toko Power Device Corp | 同期整流型ｄｃ−ｄｃコンバータ |
| US9760101B2 (en) | 2012-06-19 | 2017-09-12 | Renesas Electronics Corporation | Switching regulator control circuit |
| JP2014003804A (ja) * | 2012-06-19 | 2014-01-09 | Renesas Electronics Corp | スイッチングレギュレータ制御回路 |
| JP2015046973A (ja) * | 2013-08-27 | 2015-03-12 | リコー電子デバイス株式会社 | スイッチングレギュレータ |
| KR101649045B1 (ko) * | 2013-11-26 | 2016-08-17 | 이엠. 마이크로일레크트로닉-마린 쏘시에떼 아노님 | 역류 검출기 회로 |
| KR20150060580A (ko) * | 2013-11-26 | 2015-06-03 | 이엠. 마이크로일레크트로닉-마린 쏘시에떼 아노님 | 역류 검출기 회로 |
| US20210249958A1 (en) * | 2020-02-12 | 2021-08-12 | Renesas Electronics Corporation | Dc-dc converter |
| EP3866317A1 (en) * | 2020-02-12 | 2021-08-18 | Renesas Electronics Corporation | Dc-dc converter |
| US11575319B2 (en) | 2020-02-12 | 2023-02-07 | Renesas Electronics Corporation | DC-DC converter |
| WO2021246302A1 (ja) * | 2020-06-04 | 2021-12-09 | ローム株式会社 | スイッチング電源装置、スイッチ制御装置、車載機器、及び車両 |
| CN112730959A (zh) * | 2020-12-25 | 2021-04-30 | 意美旭智芯能源科技有限公司 | 一种降压式变换电路控制器过流检测电路 |
| CN112730959B (zh) * | 2020-12-25 | 2024-04-02 | 意美旭智芯能源科技有限公司 | 一种降压式变换电路控制器过流检测电路 |
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