JP7148380B2 - 駆動モジュール、電源制御装置、スイッチング電源 - Google Patents
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Description
図1は、スイッチング電源の全体構成を示す図である。本構成例のスイッチング電源1は、入力電圧PVINから出力電圧Voを生成して負荷Z(CPU[central processing unit]など)に供給する多相(本図では4相)型の降圧DC/DCコンバータであり、4相並列に接続された駆動モジュール10(1)~10(4)と、電源制御装置20と、インダクタL1(1)~L1(4)と、キャパシタCi及びCoと、を有する。
図2は、スイッチング電源1の要部構成(特に、駆動モジュール10及び電源制御装置20の内部構成)を示す図である。なお、駆動モジュール10は、4相(4チャネル)の駆動モジュール10(1)~10(4)のうち、いずれと理解してもよい。制御信号PWM、スイッチ電圧SW、インダクタL1、インダクタ電流ILについても同様であり、それぞれ、制御信号PWM(1)~PWM(4)、スイッチ電圧SW(1)~SW(4)、インダクタL1(1)~L1(4)、インダクタ電流IL(1)~IL(4)のいずれかに相当する。
図3は、論理レベル切替回路14の一構成例を示す図である。論理レベル切替回路14は、抵抗141~143と、Pチャネル型MOS電界効果トランジスタ144及び145と、Nチャネル型MOS電界効果トランジスタ146と、インバータ147と、を含む。
また、駆動モジュール10には、機種毎の識別情報(例えば、駆動モジュール10が大電流出力型であるのか、小電流出力型であるのかを識別するための情報)を電源制御装置20に通知する手段として、プルダウン型(図4)またはプルアップ型(図5)の論理レベル固定回路15をさらに集積化しておくとよい。以下、各図を参照しながら、それぞれの回路構成及び動作について説明する。
図6は、入出力回路22の一構成例を示す図である。本構成例の入出力回路22は、Pチャネル型MOS電界効果トランジスタ221と、Nチャネル型MOS電界効果トランジスタ222及び223と、抵抗224と、論理レベル検出部225と、を含む。
図7は、スイッチング電源1の一動作例(起動シーケンス)を示すタイミングチャートであり、上から順に、電源電圧VCC、イネーブル信号EN、制御信号PWM(上段:論理レベル固定回路15がプルダウン型(図4)である場合、下段:論理レベル固定回路15がプルアップ型(図5)である場合)、スイッチ電圧SW、ゼロクロス検出信号ZX、並びに、内部基準電圧REFが描写されている。
図8は、駆動相数(駆動チャネル数)に応じた位相シフト制御の一例を示すタイミングチャートであり、上から順番に、4相駆動時の制御信号PWM(1)~PWM(4)、3相駆動時の制御信号PWM(1)~PWM(3)、2相駆動時の制御信号PWM(1)及びPWM(2)、並びに、1相駆動時の制御信号PWM(1)が描写されている。
プリント配線基板上における駆動モジュール10の実装面積を縮小するためには、駆動モジュール10のパッケージとして、例えば、ボンディングワイヤを用いた内部配線を行うことなく半導体チップの一部をそのまま露出したWLCSPを用いることが望ましい。以下では、WLCSP採用時の端子配置について説明する。
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
10、10(1)~10(4) 駆動モジュール(DrMOS)
11 スイッチ出力段
12 駆動論理回路
13 ゼロクロス検出回路
131 コンパレータ
14 論理レベル切替回路
141~143 抵抗
144、145 Pチャネル型MOS電界効果トランジスタ
146 Nチャネル型MOS電界効果トランジスタ
147 インバータ
15 論理レベル固定回路
151 抵抗
152 インバータ
153 Nチャネル型MOS電界効果トランジスタ
154 インバータ
155 Pチャネル型MOS電界効果トランジスタ
20 電源制御装置(PMIC)
21 制御回路
22 入出力回路
221 Pチャネル型MOS電界効果トランジスタ
222、223 Nチャネル型MOS電界効果トランジスタ
224 抵抗
225 論理レベル検出部
Ci、Co キャパシタ
L1、L1(1)~L1(4) インダクタ
M1 出力トランジスタ(Pチャネル型MOS電界効果トランジスタ)
M2 同期整流トランジスタ(Nチャネル型MOS電界効果トランジスタ)
ML1~ML6 メタル配線
Z 負荷(CPU)
Claims (10)
- 出力トランジスタと同期整流トランジスタをオン/オフして入力電圧から出力電圧を生成するスイッチング電源用の駆動モジュールであって、
前記同期整流トランジスタのオン時に流れるインダクタ電流のゼロクロスを検出するゼロクロス検出回路と;
制御信号が第1論理レベルであるときに前記出力トランジスタをオンして前記同期整流トランジスタをオフし、前記制御信号が第2論理レベルであるときに前記出力トランジスタをオフして前記同期整流トランジスタをオンする一方、前記ゼロクロスが検出されたときに前記出力トランジスタと前記同期整流トランジスタ双方をオフする駆動論理回路と;
前記ゼロクロスが検出されたときに前記制御信号を前記第1論理レベルでも前記第2論理レベルでもない第3論理レベルに切り替える論理レベル切替回路と;
を単一のパッケージに集積化して成ることを特徴とする駆動モジュール。 - 前記出力トランジスタと前記同期整流トランジスタも前記パッケージに集積化して成ることを特徴とする請求項1に記載の駆動モジュール。
- 前記パッケージは、WLCSP[wafer level chip size package]であり、
前記出力トランジスタと前記同期整流トランジスタの双方に接続されるスイッチ端子群の少なくとも一部は、前記パッケージの平面視において、入力電圧端子群と接地電圧端子群との間に配列されていることを特徴とする請求項2に記載の駆動モジュール。 - 出力トランジスタと同期整流トランジスタをオン/オフして入力電圧から出力電圧を生成するスイッチング電源用の電源制御装置であって、
前記出力トランジスタをオンして前記同期整流トランジスタをオフするときに制御信号を第1論理レベルとし、前記出力トランジスタをオフして前記同期整流トランジスタをオンするときに前記制御信号を第2論理レベルとする一方、前記制御信号を前記第2論理レベルとした後に入力待受状態となる入出力回路と;
前記入力待受状態で前記制御信号が前記第1論理レベルでも前記第2論理レベルでもない第3論理レベルに切り替えられたことを検出して軽負荷モードに移行する制御回路と;
を有することを特徴とする電源制御装置。 - 請求項1~請求項3のいずれか一項に記載の駆動モジュールと、
請求項4に記載の電源制御装置と、
を有し、
入力電圧から出力電圧を生成して負荷に供給することを特徴とするスイッチング電源。 - 前記駆動モジュールは、前記駆動モジュールがイネーブルとされるまで前記制御信号を機種毎の論理レベルに固定する論理レベル固定回路をさらに有し、
前記電源制御装置は、前記駆動モジュールをイネーブルとするまで前記入出力回路を前記入力待受状態とし、前記制御信号の論理レベルから前記駆動モジュールの機種判別ないし接続判定を行うことを特徴とする請求項5に記載のスイッチング電源。 - 前記電源制御装置は、前記駆動モジュールをディセーブルとするときに前記駆動モジュールのイネーブル信号を第1論理レベルとし、前記駆動モジュールを第1動作モードでイネーブルとするときに前記イネーブル信号を第2論理レベルとし、前記駆動モジュールを第2動作モードでイネーブルとするときに前記イネーブル信号を第3論理レベルとすることを特徴とする請求項5または請求項6に記載のスイッチング電源。
- 前記駆動モジュールは、n相並列(ただしn≧2)に設けられており、
前記電源制御装置は、各相の前記駆動モジュールを2π/nずつ位相をずらして駆動することを特徴とする請求項5~請求項7のいずれか一項に記載のスイッチング電源。 - 前記電源制御装置から前記駆動モジュールまでの第1配線長は、前記駆動モジュールから前記負荷までの第2配線長よりも大きいことを特徴とする請求項5~請求項8のいずれか一項に記載のスイッチング電源。
- 前記電源制御装置は、リモートセンス方式で検出された前記負荷の両端間電圧に応じて出力帰還制御を行うことを特徴とする請求項5~請求項9のいずれか一項に記載のスイッチング電源。
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