KR101541706B1 - 온도 감지 발진 회로 및 이를 포함하는 반도체 메모리 장치 - Google Patents

온도 감지 발진 회로 및 이를 포함하는 반도체 메모리 장치 Download PDF

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Abstract

온도 감지 발진 회로는 기준 전압 생성기, 증폭 회로, 및 발진기를 포함한다. 기준 전압 생성기는 외부 전압을 입력 받아 온도에 대하여 선형적으로 변화하는 기준 전압을 생성한다. 증폭 회로는 기준 전압을 증폭하여 내부 전압을 생성한다. 발진기는 내부 전압에 기초하여 온도에 대하여 선형적으로 변화하는 주기를 갖는 가변 발진 신호를 생성한다. 온도 감지 발진 회로는 온도에 따른 선형성을 향상시켜 갱신 동작 시 온도 따라 데이터 유지 특성이 상이함에 따른 소모 전력을 줄일 수 있다.

Description

온도 감지 발진 회로 및 이를 포함하는 반도체 메모리 장치{Temperature sensed oscillator and semiconductor memory device having the same}
본 발명은 발진 회로에 관한 것으로, 더욱 상세하게는 온도에 따라 주기를 달리하는 가변 발진 신호를 생성하는 온도 감지 발진 회로 및 이를 포함하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 데이터를 저장해 두고 필요할 때 읽어볼 수 있는 기억 장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(volatile memory device)와 비휘발성 메모리 장치(non-volatile memory device)로 나눌 수 있다. 디램(Dynamic Random Access Memory; DRAM), 에스램(Static Random Access Memory; SRAM)과 같은 휘발성 메모리 장치는 전원이차단되면메모리장치에저장되어있던데이터가소멸하고비휘발성메모리장치는전원이차단되더라도저장되어있던데이터가소멸하지않고유지된다. 휘발성 메모리 장치에서는 메모리 셀의 구조에 따라서 대기 모드에서 셀 데이터를 갱신(refresh)하는 과정이 존재하는데, 주위의 온도가 상승함에 따라 데이터를 갱신하는 과정에서 발생하는 누설 전류가 증가하기 때문에 데이터 유지 시간이 짧아질 수 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 온도에 따른 선형성을 가지는 내부 전압을 기초로 하여 주기가 상이한 가변 발진 신호를 생성하는 발진 회로를 제공하는 것이다.
본 발명의 다른 목적은 온도에 대하여 상이한 주기를 가지는 가변 발진 신호를 생성하는 발진 회로를 포함하는 반도체 메모리 장치를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 온도 감지 발진 회로는 기준 전압 생성기, 증폭 회로, 및 발진기를 포함한다. 상기 기준 전압 생성기는 외부 전압을 입력 받아 온도에 대하여 선형적으로 변화하는 기준 전압을 생성한다. 상기 증폭 회로는 상기 기준 전압을 증폭하여 내부 전압을 생성한다. 발진기는 상기 내부 전압에 기초하여 온도에 대하여 선형적으로 변화하는 주기를 갖는 가변 발진 신호를 생성한다.
일 실시예에 있어서, 상기 기준 전압 생성기는 상기 외부 전압에 관계없이 일정한 값을 가지는 바이어스 전압을 생성하고 상기 바이어스 전압에 기초하여 상기 기준 전압을 생성할 수 있다. 또한, 상기 기준 전압 생성기는 제1 NMOS 트랜지스터, 제2 NMOS 트랜지스터, 제1 저항, 제2 저항, 및 PMOS 트랜지스터를 포함할 수 있다. 상기 제1 NMOS 트랜지스터는 상기 외부 전압을 입력 받는 게이트, 및 접지 전압에 연결된 소스를 포함한다. 상기 제2 NMOS 트랜지스터는 상기 바이어스 전압 을 제공하는 제1 노드에 연결된 게이트, 상기 제1 NMOS 트랜지스터의 드레인과 연결된 소스를 포함한다. 상기 제1 저항은 상기 외부 전압과 상기 제1 노드 사이에 연결된다. 상기 제2 저항은 상기 제1 노드와 상기 제2 NMOS 트랜지스터의 드레인 사이에 연결된다. 상기 PMOS 트랜지스터는 상기 제2 NMOS 트랜지스터의 드레인과 연결된 게이트, 상기 접지 전압에 연결된 소스, 및 상기 제1 노드에 연결된 드레인을 포함한다.
일 실시예에 있어서, 상기 발진기는 링 형상으로 상호 접속되고 상기 내부 전압과 접지 전압 사이에 각각 연결된 홀수 개의 인버터들을 포함할 수 있다. 링 형상으로 상호 접속되는 것은 최초의 인버터의 입력단과 최후의 인버터의 출력단이 연결된 형상에 상응한다. 상기 인버터들은 상기 내부 전압을 공급 전압으로 입력 받으며, CMOS 트랜지스터일 수 있다.
일 실시예에 있어서, 상기 발진기는 홀수 개의 NMOS 트랜지스터들, 및 홀수 개의 인버터들을 포함할 수 있다. 상기 NMOS 트랜지스터들은 상기 내부 전압을 입력 받는 게이트 및 드레인을 포함한다. 상기 인버터들은 상기 NMOS 트랜지스터들의 소스들과 접지 전압 사이에 각각 연결되어 있으며 링 형상으로 상호 접속되어 있다. 따라서, 인버터들은 NMOS 트랜지스터의 소스 전압을 공급 전압으로 한다. 상기 인버터들은 CMOS 트랜지스터일 수 있다. 상기 발진기는 제어 신호에 응답하여 상기 인버터들의 발진 동작을 활성화하는 발진 제어부를 더 포함할 수 있다. 예를 들어, 상기 제어 신호가 논리 상태 "하이"에 상응하는 값을 가지는 경우에는, 발진기는 발진 신호를 생성할 수 있다. 반대로 제어 신호가 논리 상태 "로우"에 상응하는 값 을 가지는 경우에는, 발진기는 발진 신호를 생성하지 않을 수 있다.
상기 다른 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 인터페이스 부, 제어부, 자기 갱신부, 및 메모리 셀 어레이를 포함할 수 있다. 상기 인터페이스 부는 명령 신호를 입력 받아 내부 제어 신호로 변환한다. 상기 인터페이스 부는 외부와 통신하여 명령 신호를 입력 받을 수 있으며, 내부 제어 신호는 반도체 메모리 장치 내부 회로에 적합한 신호 형태에 상응한다. 상기 제어부는 상기 내부 제어 신호에 응답하여 발진 제어 신호, 및 메모리 제어 신호를 생성한다. 상기 자기 갱신부는 상기 발진 제어 신호에 응답하여 온도에 대하여 선형적으로 변화하는 내부 전압을 생성하고, 상기 내부 전압에 기초하여 가변 발진 신호를 생성하고, 상기 가변 발진 신호에 기초하여 갱신 주소 및 갱신 제어 신호를 제공한다. 상기 메모리 셀 어레이는 상기 메모리 제어 신호, 상기 갱신 주소, 및 갱신 제어 신호에 기초하여 상기 갱신 주소에 상응하는 메모리 셀에 기입된 데이터를 갱신하는 복수 개의 메모리 셀들을 포함한다. 상기 메모리 셀들은 하나의 트랜지스터, 및 하나의 캐패시터를 포함할 수 있다.
일 실시예에 있어서, 상기 자기 갱신부는 기준 전압 생성기, 증폭 회로, 및 발진기를 포함할 수 있다. 상기 기준 전압 생성기는 외부 전압을 입력 받아 온도에 대하여 선형적으로 변화하는 기준 전압을 생성할 수 있다. 상기 증폭 회로는 상기 기준 전압을 증폭하여 내부 전압을 생성할 수 있다. 상기 발진기는 상기 내부 전압에 기초하여 온도에 대하여 선형적으로 변화하는 주기를 갖는 가변 발진 신호를 생성할 수 있다.
상기 기준 전압 생성기는 상기 외부 전압에 관계없이 일정한 값을 가지는 바이어스 전압을 생성하고, 상기 바이어스 전압에 기초하여 상기 기준 전압을 생성할 수 있다. 상기 기준 전압 생성기는 제1 NMOS 트랜지스터, 제2 NMOS 트랜지스터, 제1 저항, 제2 저항, 및 PMOS 트랜지스터를 포함할 수 있다. 상기 제1 NMOS 트랜지스터는 상기 외부 전압을 입력 받는 게이트, 및 접지 전압에 연결된 소스를 포함한다. 상기 제2 NMOS 트랜지스터는 상기 바이어스 전압을 제공하는 제1 노드에 연결된 게이트, 상기 제1 NMOS 트랜지스터의 드레인과 연결된 소스를 포함한다. 상기 제1 저항은 상기 외부 전압과 상기 제1 노드 사이에 연결된다. 상기 제2 저항은 상기 제1 노드와 상기 제2 NMOS 트랜지스터의 드레인 사이에 연결된다. 상기 PMOS 트랜지스터는 상기 제2 NMOS 트랜지스터의 드레인과 연결된 게이트, 상기 접지 전압에 연결된 소스, 및 상기 제1 노드에 연결된 드레인을 포함한다.
일 실시예에 있어서, 상기 발진기는 홀수 개의 NMOS 트랜지스터들, 및 홀수 개의 인버터들을 포함할 수 있다. 상기 NMOS 트랜지스터들은 상기 내부 전압을 입력 받는 게이트 및 드레인을 포함할 수 있다. 다시 말하면, 상기 NMOS 트랜지스터들은 다이오드-결합 트랜지스터의 형태를 가진다. 상기 인버터들은 상기 NMOS 트랜지스터들의 소스와 접지 전압 사이에 각각 연결되어 있으며, 링 형상으로 상호 접속 되어 있다. 즉, 상기 각 NMOS 트랜지스터와 인버터는 직렬로 내부 전압과 접지 전압 사이에 연결되어 있다. 예를 들어, 상기 인버터들은 CMOS 트랜지스터일 수 있으며, 제어 신호에 의하여 활성화될 수 있다.
상기와 같은 본 발명의 실시예들에 따른 온도 감지 발진 회로는 온도에 따른 선형성이 높은 발진 신호를 생성할 수 있으며, 별도의 온도 감지 센서를 필요로 하지 않아 작은 크기로 구현될 수 있다.
또한, 상기와 같은 본 발명의 실시예들에 따른 온도 감지 발진 회로를 포함하는 반도체 메모리 장치는 온도에 따른 데이터 유지 특성에 적합한 발진 신호를 입력 받아 갱신 과정에 수반되는 전력 소모를 줄일 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미 인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 온도 감지 발진 회로를 나타내는 블록도이다.
도 1을 참조하면, 온도 감지 발진 회로(10)는 내부 전압 생성기(100) 및 발진기(200)를 포함할 수 있다.
내부 전압 생성기(100)는 기준 전압 생성기(110), 및 증폭 회로(120)를 포함할 수 있으며, 증폭 회로(120)는 기준 전압 증폭기(121), 및 내부 전압 변환기(123)를 포함할 수 있다.
휘발성 메모리 장치에 포함되는 DRAM (Dynamic Random Access Memory)은 복수 개의 메모리 셀들을 포함하며, 각 메모리 셀은 트랜지스터 및 캐패시터를 포함한다. 각 메모리 셀에 저장된 데이터는 캐패시터에 저장된 전하에 의하여 유지되지만 전하는 시간이 지남에 따라 누설 전류에 의해 소실되고, 따라서 이를 갱신하는 과정이 필요하다. 온도가 상승하면, 누설 전류가 증가하기 때문에 낮은 온도일 경우보다 자주 갱신해 주어야 하며, 높은 발진 주파수를 가지는 발진 신호를 생성해야 한다. 일반적으로 온도가 10℃ 상승하는 경우에, 메모리 셀에 포함된 캐패시터의 방전 속도는 2배 정도 빨라진다. 그러나, 높은 온도를 기준으로 갱신 주기를 설 정하는 경우에, 온도가 낮아지게 되면 캐패시터에 충분한 전하가 충전되어 있음에도 불구하고 비트 라인을 통하여 데이터를 감지하고 이를 다시 충전하는 과정을 되풀이하는 과도한 갱신으로 인하여 불필요한 전류가 소모된다.
또한, 외부 전압에 기초하여 발진 신호를 생성하는 발진기를 사용하는 경우에는 외부 전압의 변화에 따라 발진 신호의 주파수가 상이해져 온도에 따라 적합한 동작을 할 수 없으며, 불필요한 전류 소모가 증가한다. 본 발명의 일 실시예에 따른 온도 감지 발진 회로(10)는 외부 전압의 변화에 관계없이 일정한 전압을 발생하는 내부 전압 생성기(100)를 포함한다.
내부 전압 생성기(100)에 포함된 기준 전압 생성기(110)는 외부 전압(VCC)을 입력 받아 기준 전압(VREF)을 생성한다. 기준 전압(VREF)은 외부 전압(VCC)의 영향을 받지 않고 일정한 값을 가지며 온도에 따라 선형적으로 증가한다.
기준 전압 증폭기(121)는 생성된 기준 전압(VREF)을 증폭시켜 증폭 기준 전압(VREFA)을 생성한다. 따라서 증폭 기준 전압(VREFA)은 기준 전압(VREF)에 따라 레벨이 상승되는 동시에 온도에 따른 선형성이 기준 전압(VREF)보다 크다. 즉, 온도 변화에 따른 전압 변화는 증폭 기준 전압(VREFA)이 기준 전압(VREF)보다 크다.
내부 전압 변환기(123)는 증폭 기준 전압(VREFA)을 입력 받아 내부 전압(IV)으로 생성한다. 생성된 내부 전압(IV)은 발진기(200)에 제공된다.
발진기(200)는 내부 전압(IV)에 기초하여 온도에 따라 상이한 주기를 가지는 가변 발진 신호(OSC)를 생성한다.
도 2는 도 1의 기준 전압 발생기를 나타내는 회로도이다.
도 2를 참조하면, 기준 전압 발생기(110)는 제1 NMOS 트랜지스터(MN1), 제2 NMOS 트랜지스터(MN2), 제1 PMOS 트랜지스터(MP1), 제1 저항(R1), 제2 저항(R2), 제3 NMOS 트랜지스터(MN3), 및 제3 저항(R3)을 포함할 수 있다.
제1 NMOS 트랜지스터(MN1)는 접지 전압(GND)에 연결된 소스, 외부 전압(VCC)을 입력 받는 게이트, 및 제2 NMOS 트랜지스터(MN2)의 소스와 연결된 드레인을 포함한다. 제2 NMOS 트랜지스터(MN2)는 제1 NMOS 트랜지스터(MN1)의 드레인과 연결된 소스, 제1 노드(ND1)에 연결된 게이트, 및 제1 PMOS 트랜지스터(MP1)의 게이트와 연결된 드레인을 포함한다.
제1 저항(R1)은 외부 전압(VCC)과 제1 노드(ND1)사이에 연결되어 있으며, 제2 저항(R2)은 제1 노드(ND)와 제2 NMOS 트랜지스터(MN2)의 드레인 사이에 연결되어 있다.
제1 PMOS 트랜지스터(MP1)는 접지 전압(GND)에 연결되어 있는 소스, 제2 NMOS 트랜지스터(MN2)의 드레인에 연결되어 있는 게이트, 및 제1 노드(ND1)에 연결되어 있는 드레인을 포함한다. 제3 NMOS 트랜지스터(MN3)는 제3 저항(R3)에 연결되어 있는 소스, 및 제1 노드(ND1)에 연결되어 있는 게이트 및 드레인을 포함한다. 즉, 제3 NMOS 트랜지스터(MN3)는 게이트 및 드레인이 연결된 다이오드-결합 트랜지스터이다. 제3 저항(R3)은 접지 전압(GND)과 제3 NMOS 트랜지스터(MN3)의 소스 사이에 연결되어 있다.
온도가 일정한 경우에, 기준 전압 생성기(110)의 동작에 대하여 설명하도록 한다. 트랜지스터의 전류-전압 특성에 의하여, 제1 및 제2 NMOS 트랜지스터(MN1, MN2)는 트라이오드 영역(triode region)에서 동작하여, 선형 저항과 같은 특성을 가진다. 따라서 제3 NMOS 트랜지스터(MN3)가 연결되어 있지 않은 경우, 제1 노드(ND1)의 전압은 수학식 1에 의해 도출된다.
Figure 112009003157616-pat00001
VSTB는 제1 노드(ND1)의 전압, Vthp는 제1 PMOS 트랜지스터(MP1)의 역치 전압(threshold voltage), RMN1은 제1 NMOS 트랜지스터(MN1)의 저항 값, RMN2는 제2 NMOS 트랜지스터(MN2)의 저항 값, 및 R2는 제2 저항(R2)의 저항 값을 나타낸다.
수학식 1에 따르면, 제1 노드(ND1)의 전압은 외부 전압(VCC)에 무관하게 일정한 것을 알 수 있다. 외부 전압(VCC)에 관계없이 일정한 제1 노드(ND1)의 전압을 바이어스 전압이라고 한다.
제3 NMOS 트랜지스터(MN3)는 다이오드-결합 트랜지스터의 형태이므로 항상 포화 영역(Saturation region)에서 동작한다. 따라서, 제3 NMOS 트랜지스터(MN3)를 통과하는 전류는 일정하므로 바이어스 전압에 기초할 때, 외부 전압(VCC)에 따라 기준 전압(VREF)이 변화하지 않는다.
온도가 일정하지 않은 경우에는, 트랜지스터의 역치 전압이 온도에 반비례하여 변한다. 수학식 1에 의하면, 제1 노드(ND1)의 전압은 온도 변화에 관계없이 일정한 값을 가지므로, 기준 전압(VREF)은 제3 NMOS 트랜지스터(MN3)의 역치 전압의 온도에 따른 변화에 기초하여 변한다. 다이오드-결합 트랜지스터의 역치 전압은 온 도에 따라 선형적으로 변화하는 특성이 일반 트랜지스터에 비하여 뛰어나다.
따라서, 일정한 값을 가지는 바이어스 전압을 제3 NMOS 트랜지스터(MN3)를 이용하여 낮은 온도에서는 높은 역치 전압만큼 전압을 하강시키고, 높은 온도에서는 낮은 역치 전압만큼 전압을 하강시켜 온도에 비례하여 증가하는 선형성이 뛰어난 기준 전압(VREF)을 제공할 수 있다.
도 3a는 도 2의 기준 전압 생성기에 의해 생성된 기준 전압의 외부 전압에 따른 특성을 나타낸 그래프이다.
VCC는 외부 전압을 나타내며, VREF는 기준 전압 생성기에서 생성된 기준 전압을 나타낸다.
도 3a를 참조하면, 외부 전압이 매우 작은 값일 경우에는 기준 전압이 외부 전압에 비례하는 특징을 보이나. 일정한 값 이상이 되면 외부 전압(VCC)의 변화에 관계없이 일정한 값을 가지는 기준 전압(VREF)이 생성된다. 이는 상기한 바와 같이 도 2의 제1 및 제2 NMOS 트랜지스터들(MN1, MN2)이 선형 저항과 같은 특성을 가지기 때문이다.
도 3b는 도 2의 기준 전압 생성기에서 생성된 기준 전압의 온도에 따른 특성을 나타내는 그래프이다.
TEMP는 본 발명의 일 실시예에 따른 내부 전압 생성기의 온도를 나타낸다. 도 3b를 참조하면, 상기한 바와 같이 온도 변화에 따라 제3 NMOS 트랜지스터(MN3)의 역치 전압이 상이해 지는 바, 기준 전압(VREF)은 온도에 비례하여 증가한다.
도 4는 도 1의 기준 전압 증폭기를 나타내는 회로도이다.
도 4를 참조하면, 기준 전압 증폭기(120)는 제1 비교기(COMP1), 제2 PMOS 트랜지스터(MP2), 제4 저항(R4), 및 제5 저항(R5)을 포함한다.
제1 비교기(COMP1)는 기준 전압(VREF)을 입력 받는 반전 단자, 및 제4 저항(R4)과 제5 저항(R5)의 사이에 연결된 비반전 단자를 포함한다. 제1 비교기(COMP1)는 외부 전압(VCC)에 의해 포화된다. 비반전 단자는 증폭 기준 전압(VREFA)을 제4 저항(R4) 및 제5 저항(R5)에 의해 전압 분배한 값에 상응하는 전압을 입력 받는다.
제2 PMOS 트랜지스터(MP2)는 제4 저항(R4)과 연결되어 있는 소스, 제1 비교기(COMP1)의 출력 단자와 연결된 게이트, 및 외부 전압(VCC)을 입력 받는 드레인을 포함한다.
제4 저항(R4)은 제2 PMOS 트랜지스터(MP2)의 소스와 제 5 저항(R5) 사이에 연결되어 있으며, 제5 저항(R5)은 접지 전압(GND)과 제4 저항(R4) 사이에 연결되어 있다.
상기한 바와 같이, 제1 비교기(COMP1)의 비반전 단자에는 증폭 기준 전압(VREFA)이 제4 저항(R4) 및 제5 저항(R5)을 포함하는 전압 분배기에 의해 분배된 전압이 피드백되어 입력된다. 제1 비교기(COMP1)는 반전 단자와 비반전 단자에 입력되는 전압을 비교하여 기준 전압(VREF)과 제4 및 제5 저항(R4, R5)사이의 전압 차이를 증폭하여 출력한다. 제2 PMOS 트랜지스터(MP2)의 게이트에 입력되는 전압은 피드백 되는 전압인 비반전 단자의 입력 저항이 기준 전압(VREF)보다 큰 경우에는 값이 커진다. 따라서, 제2 PMOS 트랜지스터의 게이트 단자와 소스 단자 사이의 전 압이 감소하게 되고 온 저항이 커지게 되어 제2 PMOS 트랜지스터(MP2)의 드레인 단자 전압인 증폭 기준 전압(VREFA)은 낮아지게 된다. 반대로, 비반전 단자에 입력되는 전압이 기준 전압(VREF)보다 작은 경우에는, 제2 PMOS 트랜지스터(MP2)에 입력되는 전압이 작아지고 게이트 단자와 소스 단자 사이의 전압이 증가하게 되어 온 저항이 작아진다. 따라서, 증폭 기준 전압(VREFA)은 커지게 되고, 피드백되어 비반전 단자에 입력되는 전압이 커진다.
상기와 같은 과정을 반복함으로써, 증폭 기준 전압(VREFA)은 기준 전압(VREF)과 제4 및 제5 저항(R4, R5)에 의한 전압 분배율에 기초하여 일정한 값을 가지도록 유지된다. 기준 전압(VREF)이 온도에 따라 선형적으로 변화하므로, 증폭 기준 전압(VREF)은 기준 전압(VREF)에 비례하여 변화하는 동시에 안정적인 값을 가진다.
도 5는 도 1의 내부 전압 변환기를 나타내는 회로도이다.
도 5를 참조하면, 내부 전압 변환기(123)는 제2 비교기(COMP2) 및 제3 PMOS 트랜지스터(MP3)를 포함할 수 있다.
제2 비교기(COMP2)는 증폭 기준 전압(VREFA)을 입력 받는 반전 단자 및 내부 전압(IV)을 입력 받는 비반전 단자를 포함하며, 제1 비교기(COMP1)와 동일하게 외부 전압(VCC)에 의해 포화된다. 내부 전압 변환기(123)는 도 4의 제4 및 제5 저항(R4, R5)을 제외하면, 기준 전압 증폭기(121)와 유사한 구조를 가진다. 제2 비교기(COMP2)는 증폭 기준 전압(VREFA)과 내부 전압(IV)을 비교하여, 내부 전압(IV)이 증폭 기준 전압(VREFA)보다 큰 경우에 제3 PMOS 트랜지스터(MP3)의 게이트 전압에 상응하는 출력 전압을 증가시킨다. 제3 PMOS 트랜지스터(MP3)의 소스 단자 전압은 외부 전압(VCC)으로 일정하므로, 게이트 단자와 소스 단자 사이의 전압이 감소하게 되고, 제3 PMOS 트랜지스터(MP3)의 온 저항이 증가한다. 따라서, 내부 전압(IV)의 값은 감소하게 된다. 감소된 내부 전압(IV)이 증폭 기준 전압 보다 작은 경우에는 제3 PMOS 트랜지스터(MP3)의 출력 전압이 감소하게 되고 이에 따라 감소하게 된 제3 PMOS 트랜지스터(MP3)의 게이트 단자와 소스 단자 사이의 전압에 의해 턴 온 저항이 감소하게 되어 드레인 단자 전압에 상응하는 내부 전압(IV)은 증가하게 된다. 따라서, 내부 전압(IV)은 증폭 기준 전압(VREFA)과 실질적으로 동일한 값을 가지면서 외부 전압(VCC)에 의해 전력을 공급 받아 구동 능력이 향상된다.
따라서 기준 전압 증폭기(121) 및 내부 전압 변환기(123)를 포함하는 증폭 회로(120)는 온도에 따라 선형적으로 변화하는 기준 전압(VREF)을 입력 받아 증폭하여 내부 전압(IV)을 생성하여 발진기(110)에 제공한다.
도 6a는 도 5의 내부 전압 변환기에서 생성되는 내부 전압의 외부 전압에 따른 특성을 나타내는 그래프이다.
도 6a를 참조하면, 도 3b에 도시된 기준 전압(VREF)과 비교하였을 때, 내부 전압(IV)은 외부 전압(VCC)의 변화에 불구하고 일정한 전압을 유지하는 것을 알 수 있다. 따라서, 외부 전압(VCC)의 변화에 관계없이 일정한 값을 가지는 내부 전압(IV)을 생성하여 발진기(200)에 제공함으로써, 외부 전압(VCC)의 변화에 따른 발진 신호의 주기 변화로 인한 소모 전류가 발생하지 않도록 한다.
도 6b는 내부 전압의 온도에 따른 특성을 나타내는 그래프이다.
도 3b와 비교하였을 때, 기준 전압(VREF)과 내부 전압(IV)은 온도에 따라 유사한 특성을 보이나, 상기한 바와 같이 내부 전압(IV)은 기준 전압(VREF)보다 높은 값을 가진다. 따라서 기준 전압(VREF)보다 온도에 대한 높은 선형성을 가질 수 있다.
즉, 내부 전압(IV)은 증폭 회로(120)를 통과하여 증폭되어 기준 전압(VREF)보다 온도에 따른 선형성이 크다.
도 7은 도 1의 발진기의 일 실시예를 나타내는 회로도이다.
도 7을 참조하면, 발진기(200a)는 발진 신호 생성부(210a), 발진 제어부(220), 및 발진 신호 출력부(230)를 포함할 수 있다.
발진 신호 생성부(210)는 링 형상으로 상호 접속된 복수의 인버터들(INV1, INV2, INV3, INV4, INV5)을 포함한다. 최초의 인버터(INV1)의 입력과 최후의 인버터(INV5)의 출력이 연결되어 있는 링 형상으로 상호 접속되어 있다. 복수의 인버터들은 일반적으로 홀수 개가 연결된다. 도 7에는 5개의 인버터들이 링 형상으로 상호 접속되어 있는 형태가 도시되어 있으나, 이에 한정되지 않는다. 각 인버터(INV1, INV2, INV3, INV4, INV5)는 접지 전압(GND)과 내부 전압(IV) 사이에 결합되어 있다. 각 인버터(INV1, INV2, INV3, INV4, INV5)는 NMOS 트랜지스터와 PMOS 트랜지스터가 직렬로 연결되어 있는 CMOS 트랜지스터 형태로 구현될 수 있다.
인버터가 접지 전압(GND)과 외부 전압(VCC) 사이에 결합되어 있는 경우에는, 온도 변화에 따른 외부 전압(VCC)의 변화가 없기 때문에 각 트랜지스터에 공급되는 전류는 온도 변화에 관계없이 일정하다. 따라서, 온도 변화에 따라 트랜지스터들의 역치 전압이 상이해 진다고 하더라도 이에 따라 발진 신호 생성부에서 생성된 발진 신호에 상응하는 생성 발진 신호(GOSC)의 주기 변화는 비교적 작다.
인버터(INV1, INV2, INV3, INV4, INV5)가 접지 전압(GND)과 내부 전압(IV) 사이에 결합되어 있는 경우에는, 도 6b에 도시된 바와 같이 온도가 높아짐에 따라 내부 전압(IV)이 증가한다. 증가한 내부 전압(IV)에 따라 각 인버터(INV1, INV2, INV3, INV4, INV5)에 공급되는 전압의 크기는 증가한다. 따라서, 인버터에 포함된 PMOS 트랜지스터의 게이트 단자와 소스 단자 사이의 전압이 상승함에 따라 트랜지스터 내부 저항이 감소하여 내부 주파수가 증가한다. 반대로 온도가 낮아지게 되면 내부 전압(IV)이 감소하고, 이에 따라 PMOS 트랜지스터의 게이트 단자와 소스 단자 사이의 전압이 하강하여 내부 저항이 증가한다. 증가한 내부 저항에 따라 내부 주파수가 감소한다. 따라서, 내부 전압(IV)의 온도에 따른 선형성에 의해 발진 신호 생성부(210)에서 발생하는 생성 발진 신호(GOSC)의 주기는 온도에 따라 조절된다.
발진 제어부(220)는 제어 신호(CON)에 기초하여 발진 신호 생성부(210)의 동작을 제어한다.
도 7을 참조하면, 발진 제어부(220)는 제4 NMOS 트랜지스터(MN4), 및 제4 PMOS 트랜지스터(MP4)를 포함할 수 있다.
제4 NMOS 트랜지스터(MN4)는 접지 전압(GND)에 연결된 소스, 제어 신호(CON)를 입력 받는 게이트, 및 제2 노드(ND2)에 연결된 드레인을 포함한다. 제2 노드(ND2)는 발진 신호 생성부(210)에 포함된 홀수 개의 인버터 중 하나의 NMOS 트랜지스터의 소스 단자에 연결되어 있다.
제4 PMOS 트랜지스터(MP4)는 내부 전압(IV)을 입력 받는 소스, 제어 신호(CON)를 입력 받는 게이트, 및 제3 단자(ND3)에 연결된 드레인을 포함한다. 제3 단자(ND3)는 링 형태로 상호 결합되어 있는 인버터의 입력단이다.
예를 들어, 제어 신호(CON)가 로직 상태 "하이"에 상응하는 경우에는 제4 NMOS 트랜지스터(MN4)는 턴-온 되고 제4 PMOS 트랜지스터(MP4)는 턴-오프 된다. 제4 NMOS 트랜지스터(MN4)는 제5 인버터(INV5)의 전류를 모두 하강시키고, 제3 노드(ND3)는 플로팅(floating) 상태가 되어 생성 발진 신호(GOSC)는 발생하지 않는다.
제어 신호(CON)가 로직 상태 "로우"에 상응하는 경우에는 제4 NMOS 트랜지스터(MN4)는 턴-오프 되고 제4 PMOS 트랜지스터(MP4)는 턴-온 된다. 따라서 제4 PMOS 트랜지스터(MP4)를 통하여 내부 전압(IV)이 공급되고 제2 노드(ND)는 플로팅 상태가 되어 생성 발진 신호(GOSC)가 제4 노드(ND4)를 통하여 출력된다.
발진 제어부(220)의 구성은 이와 상이한 방식으로 NMOS 트랜지스터 및 PMOS 트랜지스터의 결합이 바뀔 수 있으며, 제어 신호(CON)가 활성화되는 로직 상태도 이에 따라 변경될 수 있다.
발진 신호 출력부(230)는 제4 노드(ND4)로부터 생성 발진 신호(GOSC)를 입력 받아 가변 발진 신호(OSC)를 출력한다. 도시된 바에 따르면, 제4 노드(ND4)가 제2 인버터(INV2)의 출력단이면서, 제3 인버터(INV3)의 입력단이므로, 짝수 개의 인버터가 연결된 형태로 구현되어 있다. 그러나, 발진 신호 출력부(230)가 발진 신호 생성부(210)의 특정 부분에 생성 발진 신호(GOSC)를 입력 받는지 여부에 따라 발진 신호 출력부(230)는 다양한 결합을 가질 수 있다. 인버터는 내부 전압(IV)과 접지 전압(GND) 사이에 결합되어 있다. 발진 신호 출력부(230)는 발진 신호 생성부(210)의 중앙에 위치한 제4 노드(ND4)로부터 생성 발진 신호(GOSC)를 입력 받아 가변 발진 신호(OSC)를 제공한다.
도 8은 도 1의 발진기의 일 실시예를 나타내는 회로도이다.
도 7과 비교할 때, 발진기(200b)는 링 형태로 상호 접속된 홀수 개의 인버터와 내부 전압(IV)사이에 직렬로 연결된 홀수 개의 NMOS 트랜지스터들(DCMN1, DCMN2, DCMN3, DCMN4, DCMN5)을 더 포함한다.
각 NMOS 트랜지스터(DCMN1, DCMN2, DCMN3, DCMN4, DCMN5)들은 상기한 바와 같이 게이트와 드레인이 연결된 다이오드-결합 구조를 가지고 있어 온도 증가에 따라 역치 전압이 감소하는 특성이 있다. 도 7의 발진 신호 생성부(210a)는 내부 전압(IV)의 온도에 따른 선형성을 이용하여 인버터의 PMOS 트랜지스터의 게이트 단자와 소스 단자의 전압 차이를 발생시켜 생성 발진 신호(GOSC)의 주파수를 조절하였다. 도 8의 발진 신호 생성부(210b)는 내부 전압(IV)의 온도에 따른 선형성 및 다이오드-결합 트랜지스터인 NMOS 트랜지스터(DCMN1, DCMN2, DCMN3, DCMN4, DCMN5)의 온도에 따른 선형성을 더하여 인버터(INV1, INV2, INV3, INV4, INV5)에 포함된 PMOS 트랜지스터의 게이트 단자와 소스 단자 사이의 전압을 조절한다.
즉, 온도가 증가하는 경우에는 내부 전압(IV)이 증가하고 다이오드-결합 트랜지스터들(DCMN1, DCMN2, DCMN3, DCMN4, DCMN5)의 역치 전압이 감소한다. 인버터에 포함된 PMOS 트랜지스터의 게이트 단자와 소스 단자 사이의 전압이 상승함에 따 라 트랜지스터 내부 저항이 감소하여 내부 주파수가 증가한다.
반대로 온도가 감소하는 경우에는 내부 전압(IV)이 감소하고 다이오드-결합 트랜지스터들(DCMN1, DCMN2, DCMN3, DCMN4, DCMN5)의 역치 전압이 증가한다. 인버터에 포함된 PMOS 트랜지스터의 게이트 단자와 소스 단자 사이의 전압이 감소하고 트랜지스터의 내부 저항이 증가하여 내부 주파수가 감소하게 된다. 따라서, 온도 변화에 따른 인버터에 포함된 PMOS 트랜지스터들의 게이트 단자와 소스 단자 사이의 전압은 변화량은 내부 전압(IV)만이 온도에 따른 선형성을 가지는 경우보다 더 커지게 된다.
따라서, 온도에 따라 외부 전압(VCC)의 공급을 달리할 필요 없이, 온도에 따라 상이한 내부 전압(IV)을 생성하는 내부 전압 생성기 및 내부 전압(IV)에 기초하여 상이한 주기를 가지는 생성 발진 신호(GOSC)를 생성하는 발진기를 포함하여 온도에 따라 주기의 변화가 큰 가변 발진 신호(OSC)를 생성할 수 있다.
발진 제어부(220) 및 발진 신호 출력부(230)는 도 7의 발진기(200a)와 실질적으로 유사한 구조를 가진다.
발진 제어부(220)는 게이트를 통하여 공통으로 제어 신호(CON)를 입력 받는 PMOS 및 NMOS 트랜지스터들을 포함하여 발진 신호 생성부(210)의 동작을 제어한다.
발진 제어부(220)에 포함된 제4 NMOS 트랜지스터(MN4)는 접지 전압(GND)에 연결된 소스, 제어 신호(CON)를 입력 받는 게이트, 및 제2 노드(ND2)에 연결된 드레인을 포함한다. 제2 노드(ND2)는 발진 신호 생성부(210)에 포함된 홀수 개의 인버터 중의 하나의 NMOS 트랜지스터의 소스 단자에 연결되어 있다.
제4 PMOS 트랜지스터(MP4)는 내부 전압(IV)을 입력 받는 소스, 제어 신호(CON)를 입력 받는 게이트, 및 제3 단자(ND6)에 연결된 드레인을 포함한다. 제3 단자(ND3)는 링 형태로 상호 결합되어 있는 인버터의 입력단이다.
예를 들어, 제어 신호(CON)가 로직 상태 "하이"에 상응하는 경우에는 제4 NMOS 트랜지스터는 턴-온 되고 제4 PMOS 트랜지스터(MP4)는 턴-오프 된다. 따라서 제2 노드(ND2)에 흐르는 전류가 모두 빠져나가고 제3 노드(ND3)는 플로팅 상태가 되어 생성 발진 신호(GOSC)는 발생하지 않는다. 제어 신호(CON)가 로직 상태 "로우"에 상응하는 경우에는 제4 NMOS 트랜지스터(MN4)는 턴-오프 되고 제4 PMOS 트랜지스터(MP4)는 턴-온 되어 제3 노드(ND3)로 내부 전압(IV)을 공급하여 생성 발진 신호(GOSC)를 출력한다.
발진 제어부(220)의 구성은 이와 상이한 방식으로 NMOS 트랜지스터 및 PMOS 트랜지스터의 결합이 바뀔 수 있으며, 제어 신호(CON)가 활성화되는 로직 상태도 이에 따라 변경될 수 있다.
발진 신호 출력부(230)는 제4 노드(ND4)로부터 생성 발진 신호(GOSC)를 입력 받아 가변 발진 신호(OSC)를 출력한다. 도 8을 참조하면, 발진 신호 출력부(230)는 짝수 개의 인버터들을 포함한다. 각 인버터는 내부 전압(IV)과 접지 전압(GND) 사이에 결합되어 있다. 이는 발진 신호 출력부(230)가 발진 신호 생성부(210b)의 제4 노드(ND4)를 통하여 신호를 수신하기 때문이며, 도시된 것과 같은 구성에 한정되는 것은 아니다. 발진 신호 출력부(230)는 발진 신호 생성부(210)의 중앙에 위치한 제7 노드(ND7)로부터 생성 발진 신호(GOSC)를 입력 받아 가변 발진 신호(OSC)를 제공 한다.
도 9는 온도 변화에 따른 도 8의 발진기에 의해 생성된 발진 신호를 나타내는 파형도이다.
도 9a는 -55℃, 도 9b는 25℃, 및 도 9c는 125℃에서 0.95V의 외부 전압(VCC)의 입력 받아 발생된 가변 발진 신호(OSC)를 나타내는 파형도이다.
도 9a 에서 도 9c를 참조하면, 가변 발진 신호(OSC)의 주기는 -55℃에서 80ms, 25℃에서 10ms, 125℃에서 4ms인 것을 알 수 있다. 가변 발진 신호(OSC)의 주기는 최대 20배의 차이를 가질 수 있다. 본 발명의 일 실시예에 따른 온도 감지 발진 회로는 온도에 따라 주기의 차이가 큰 발진 신호를 생성할 수 있어, 낮은 온도에서 주기가 빨라 전류 소모가 증가하는 것을 방지하고 높은 온도에서는 빠른 주기로 데이터를 갱신하여 데이터 유지 특성을 향상시킬 수 있다. 또한 별도의 온도 센서를 필요로 하지 않아 소형화에 적합하다.
도 10은 본 발명에 따른 온도 감지 발진 회로를 포함하는 반도체 메모리 장치를 나타내는 블록도이다.
본 발명에 따른 반도체 메모리 장치는 PSRAM(Pseudo Static Random Access Memory)으로 구현될 수 있다. PSRAM은 내부적으로는 DRAM의 셀 구조를 이용하면서 SRAM과 유사한 동작을 하는 메모리 장치를 말한다. 각 데이터 셀은 하나의 트랜지스터와 하나의 캐패시터를 포함하고 있어 UtRAM(Unit transistor RAM)이라고도 일컬어진다.
PSRAM은 DRAM의 갱신의 문제를 해소하기 위하여 제시된 하나의 방법이다. DRAM의 메모리 셀에 저장된 데이터 셀의 크기가 소형화, 메모리 장치의 고속 동작, 저전력 등을 위하여 미세화됨에 따라 캐패시터의 용량 값이 작아져 단위 시간당 유지할 수 있는 데이터에 상응하는 유지 전하량 또한 작아져 주기적인 갱신이 필요하다. 갱신은 각 메모리 셀에 저장된 데이터를 메모리 셀에 연결된 비트 라인을 통하여 독출하고 감지 증폭기에 의해 증폭된 데이터를 다시 캐패시터에 기입하는 방식으로 이루어 질 수 있다. 그러나 데이터 유지 특성이 좋지 않을 경우에는 갱신 주기가 빨라져야 하고 갱신하는 동안에는 외부 장치가 데이터를 액세스할 수 없기 때문에 메모리 장치의 전체적인 동작 특성이 저하된다. 따라서 메모리 액세스 주기 중에 통상의 데이터를 독출 및 기입하는 주기와 갱신하는 주기가 연속해서 실행되는 경우에는, 1개의 액세스 사이클에서 갱신이 실행되기 때문에 외부 액세스에 대하여 갱신을 숨길 수 있어 DRAM을 외관상으로는 SRAM으로 동작하는 것처럼 보이게 구현된 메모리 장치를 PSRAM이라고 한다. PSRAM은 SRAM의 동작을 하는 것과 동시에 갱신을 하여야 하기 때문에 동작에 필요한 전류가 많아 전류 특성을 향상시키기 위하여 여러 방법이 제시되어 왔다.
도 10을 참조하면 반도체 메모리 장치(1000)는 인터페이스 부(1010), 제어부(1020), 자기 갱신부(1030), 메모리 셀 어레이(1040), 및 주변 회로(1050)를 포함할 수 있다.
인터페이스 부(1010)는 USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E, SATA(Serial Advanced Technology Attachment), PATA(Parallel ATA), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신할 수 있다. 인터페이스 부(1010)는 외부로부터 명령 신호(CMD)를 입력 받는다. 명령 신호(CMD)는 데이터 어드레스, 데이터, 및 모드 설정 신호 등을 포함할 수 있다. 인터페이스 부(1010)는 명령 신호(CMD)를 반도체 메모리 장치(1000) 내부의 회로에 적합한 신호 형태로 변환하여 내부 제어 신호(ICON)를 제어부(1020)로 제공한다.
제어부(1020)는 인터페이스 부(1010)로부터 내부 명령 신호(ICON)를 입력 받아 반도체 메모리 장치(1000)의 전체 동작을 제어한다. 제어부(1020)는 메모리 셀 어레이 (1040)에 메모리 셀 제어 신호(MCON)를 제공하여 메모리 셀 어레이(1040)에 포함된 메모리 셀 들에 데이터를 기입하거나 메모리 셀에 기입된 데이터를 독출 할 수 있다. 또한 제어부(1020)는 주변 회로 제어 신호(PCON)를 주변 회로(1050)에 제공하고 주변 회로(1050)에 임시로 저장되어 있던 데이터를 수신하여 인터페이스 부(1010)로 전송할 수 있다.
또한, 제어부(1020)는 발진 제어 신호(OCON)를 출력하여 자기 갱신부(1030)의 동작을 제어할 수 있다. 발진 제어 신호(OCON)는 도 7 및 도 8에 도시된 제어 신호(CON)를 포함할 수 있다. 도 10을 참조하면, 자기 갱신부(1030)는 발진부(1031), 어드레스 카운터(1033), 및 갱신 제어기(1035)를 포함할 수 있다. 발진부(1031)는 도 1에 도시된 온도 감지 발진 회로(10)를 포함할 수 있다. 따라서 발진부(1031)는 내부 전압 생성기(100) 및 발진기(200)를 포함할 수 있다.
발진부(1031)는 외부 전압(VCC)을 입력 받아 온도에 따라 선형성을 가지는 기준 전압을 생성하고 기준 전압을 기초로 하여 생성된 내부 전압은 발진기에 제공된다. 발진기는 내부 전압에 기초하여 온도에 따라 상이한 주기를 가지는 가변 발진 신호(OSC)를 생성하여 어드레스 카운터(1033) 및 갱신 제어부(1035)에 출력한다.
발진부(1031)는 제어부(1020)로부터 발진 제어 신호(OCON)를 입력 받아 갱신을 위한 가변 발진 신호(OSC)를 생성한다. 발진 제어 신호(OCON)는 자기 갱신의 모드를 선택하여 상기한 바와 같은 온도에 따라 상이한 주파수를 가지는 가변 발진 신호(OSC)를 생성하는 온도 보상 모드를 선택할 수 있으며, 온도에 관계없이 동일한 주파수를 가지는 가변 발진 신호(OSC)를 생성하는 일반 모드를 선택할 수도 있다.
발진부(1031)에서 생성된 가변 발진 신호(OSC)는 어드레스 카운터(1033) 및 갱신 제어기(1035)로 출력된다. 어드레스 카운터(1033)는 가변 발진 신호(OSC)에 응답하여 갱신이 필요한 메모리 셀의 주소에 상응하는 갱신 주소(RADDR)를 순차적으로 메모리 셀 어레이(1040) 에 제공한다.
갱신 제어기(1035)는 가변 발진 신호(OSC)를 입력 받아 갱신 제어 신호(RCON)를 생성하여 메모리 셀 어레이(1040)에 제공한다. 메모리 셀 어레이(1040)는 갱신 제어 신호(RCON)에 기초하여 갱신 동작을 수행한다. 갱신 제어기(1035)는 자기 갱신부(1030)에 포함된 형태로 도시되어 있으나, 제어부(1020)에 포함된 형태로 구현될 수도 있다.
메모리 셀 어레이(1040)는 제어부(1020)로부터 메모리 제어 신호(MCON)를 수 신하여 각 메모리 셀에 데이터를 기입하거나 독출 할 수 있다. 메모리 셀 어레이(1040)는 메모리 셀들, 로우 디코더, 칼럼 디코더, 및 래치 회로를 포함하여 구현될 수 있으며, 메모리 셀 어레이(1040)에 포함된 각 메모리 셀은 상기한 바와 같이 하나의 캐패시터와 트랜지스터를 포함하여 구현될 수 있다.
대기 상태에서, 메모리 셀 어레이(1040)는 캐패시터에 충전되어 있던 전하가 방전되어 데이터를 손실하는 것을 방지하기 위하여 자기 갱신부(1030)에 포함된 어드레스 카운터(1033)에서 생성된 갱신 주소(RADDR)에 상응하는 메모리 셀에 포함되어 있는 캐패시터에 충전된 전하를 감지하여 이를 다시 충전하는 갱신 과정을 반복한다. 메모리 장치의 소형화가 진행됨에 따라, 시스템 온 칩(System On a Chip)의 형태로 구현되는 경우가 증가하고 있어 PSRAM과 같이 DRAM과 같은 휘발성 메모리 장치를 이용하여 구현된 메모리 장치의 경우에는 전원공급과동작특성향상을위하여대기상태에서의전류를적게소모하는것이매우중요하다.
주변 회로(1050)는 메모리 셀 어레이(1040)에 저장되어 있던 데이터를 일시적으로 저장하거나, 메모리 셀 어레이(1040)에 포함된 메모리 셀에 기입될 데이터를 제어부(1020)로부터 입력 받아 일시적으로 저장하는 역할을 한다. 주변 회로(1050)는 고속의 RAM으로 구현되는 SRAM 등을 포함할 수 있다.
도 11은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 전류 특성을 나타내는 표이다.
도 11을 참조하면, 동작 전류 1은 온도 감지 발진 회로(10)가 온도에 관계없이 6ns의 일정한 주기를 가지는 가변 발진 신호(OSC)를 생성하는 경우를 말한다. 6ns의 일정한 주기를 가지며 동작하는 경우, 반도체 메모리 장치는 20mA의 동작 전류를 가진다.
도 8의 발진기(200b)에서 생성된 가변 발진 신호(OSC)는 도 9a, 9b, 및 9c에 도시한 바와 같이 온도에 따라 상이한 주기를 가지므로, 반도체 메모리 장치의 동작 전류 2로 도시되어 있는 것과 같이 나타난다. 즉, -55℃에서는 가변 발진 신호(OSC)가 80ms의 주기를 가지며, 동작 전류는 6.144μA, 25℃에서는 10ms의 주기를 가지며, 동작 전류는 49.152μA, 4ms의 주기를 가지는 경우에는 122.88μA의 동작 전류를 가진다. 따라서 온도에 따라 상이한 주기를 가지는 가변 발진 신호(OSC)에 의해 동작함에 따라 -55℃에서 125℃사이에 20배에 가까운 동작 전류 차이를 발생시키며, 상온에서의 동작 전류와 비교하였을 때에는 2.5배 정도의 차이가 발생한다.
따라서, 종래의 자기 갱신 회로가 온도 변화에 따라 메모리 셀의 데이터 보유 시간이 변하는 것을 극복하기 위하여 고온에서 동작하는 경우에 최적화하여 일정한 주기를 가지는 발진 신호를 생성하여 저온에서 동작하는 경우의 전류 소모를 증가시키는 문제점을 개선할 수 있다.
또한, 저전력 SOC의 구현을 위하여, 대기 상태에서의 전류가 중요한 영향을 미치는 바, 이를 예측해 보면, -55℃에서는 반도체 메모리 장치(1000) 전체에 40μA가 흐르고 온도 감지 발진 회로(10)에는 12μA 가 흐른다. 상온 상태에서는 각각 50μA와 15μA, 및 고온 상태에서는 70μA와 20μA가 흐른다.
높은 온도에서 낮은 외부 전압(VCC)을 공급 받아 동작하는 경우에 맞추어 가 변 발진 신호(OSC)의 주기를 맞추게 되면, 일반적으로 외부 전압(VCC)이 1.1V인 경우, 낮은 온도에서 과도한 자기 갱신이 일어남에 따라 본 발명의 일 실시예에 따른 경우와 비교하여 20~30%의 전류 손실이 추가로 일어나게 된다.
따라서, 본 발명의 일 실시예에 따른 반도체 메모리 장치(1000)는 동작 전류 및 대기 전류를 더한 값에 상응하는 자기 갱신 전류는 상온의 경우에 99.152μA 이므로, 일반적으로 SOC구현에서 반도체 메모리 장치의 자기 갱신 전류의 값으로 이상적인 100μA 이하의 값을 가져 휴대 전화나 PDA(Personal Digital Assistants)와 같은 휴대용 장치에 실장 될 수 있다. 그리고 -55℃의 저온 상태에서는 비교적 긴 주기를 가지고 갱신 동작이 일어나기 때문에 46.144μA, 고온 상태에서는 192.88μA의 자기 갱신 전류 값을 가진다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 휘발성 메모리 장치로 구현되나, 동작은 불휘발성 메모리 장치와 유사하므로 패키지 형태로 메모리 카드에 실장 될 수 있다. PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지를 이용하여 실장 될 수 있다.
도 12는 도 10의 반도체 메모리 장치를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 12를 참조하면, 컴퓨팅 시스템(1200)은 중앙 처리 장치(1210), 저장부(1220), 사용자 인터페이스 부(1230), 데이터 버스(1240), 및 반도체 메모리 장치(1000)를 포함할 수 있다.
중앙 처리 장치(1210)는 데이터 버스(1240)를 통하여 컴퓨팅 시스템(1200)의 동작을 제어한다.
저장부(1220)는 중앙 처리 장치(1210)에 입출력 되는 데이터를 저장한다. 저장부(1220)는 고속의 SRAM과 같은 메모리 장치로 구현될 수 있다.
사용자 인터페이스 부(1230)는 컴퓨팅 시스템(1200)의 사용 편의를 도모하기 위하여 사용자에게 인식하기 편리한 형태로 신호를 변환하는 인터페이싱 동작을 수행하여 모니터, 프린터와 같은 데이터 출력 회로에 변환된 신호를 제공한다.
반도체 메모리 장치(1000)는 상기한 바와 같이 메모리 카드의 형태로 구현되거나 SSD(Solid State Drive/Disk)에 포함되어 컴퓨팅 시스템(1200)을 구성할 수 있다. 반도체 메모리 장치(1000)는 상기한 바와 같이 인터페이스 부, 제어부, 자기 갱신부, 메모리 셀 어레이, 및 주변 회로를 포함할 수 있다. 반도체 메모리 장치(1000)는 외부 전압(VCC)에 관계없이 온도에 따라 상이한 주기를 가지는 가변 발진 신호(OSC)를 생성하여 자기 갱신을 수행함으로써 소모 전류를 절감할 수 있다. 비휘발성 메모리와 비교하였을 때, 휘발성 메모리를 이용하여 자기 갱신을 수행함 에 따라 소모 전류가 증가하여 발생하는 전류 특성상의 불이익을 최소화하여 휘발성 메모리가 가지는 높은 집적도를 가지면서도 비휘발성 메모리의 장점을 가지는 메모리 장치를 구현할 수 있다.
또한, 휴대 전화, PDA, 디지털 카메라, 및 MP3 플레이어와 같은 모바일 장치의 형태로 구현될 경우에는 컴퓨팅 시스템의 동작 전압을 공급하기 위하여 전원(1250)을 더 포함할 수 있으며 적용되는 어플리케이션에 따라 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 DRAM(Mobile DRAM: MDRAM) 등을 더 포함할 수 있다.
본 발명은 외부 전압의 크기에 관계없이 온도에 대하여 선형적으로 변화하는 내부 전압을 발생 시키고 내부 전압에 기초하여 가변 발진 신호를 생성하여 온도에 따라 상이한 주기를 갖는 가변 발진 신호를 생성하는 온도 감지 발진 회로를 구현할 수 있다. 따라서, 온도 감지 발진 회로는 갱신 과정을 요구하는 반도체 메모리 장치에 이용될 수 있으며, 특히 온도 센서를 구비하지 않고 온도에 따른 주기 변화가 큰 가변 발진 신호를 생성하여 갱신 과정을 수행함으로써 전력 소모가 적고 소형화에 적합하여 휴대용 장치에 실장 될 수 있는 반도체 메모리 장치를 구현할 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음 을 이해할 것이다.
도 1은 온도 감지 발진 회로를 나타내는 블록도이다.
도 2는 도 1의 기준 전압 생성기를 나타내는 회로도이다.
도 3a는 도 2의 기준 전압 생성기에 의해 생성된 기준 전압의 외부 전압에 따른 특성을 나타낸 그래프이고, 도 3b는 도 2의 기준 전압 생성기에서 생성된 기준 전압의 온도에 따른 특성을 나타내는 그래프이다.
도 4는 도 1의 기준 전압 증폭기를 나타내는 회로도이다.
도 5는 도 1의 내부 전압 변환기를 나타내는 회로도이다.
도 6a는 도 5의 내부 전압 변환기에서 생성되는 내부 전압의 외부 전압에 따른 특성을 나타내는 그래프이고, 도 6b는 온도에 따른 내부 전압의 특성을 나타내는 그래프이다.
도 7은 도 1의 발진기의 일 실시예를 나타내는 회로도이다.
도 8은 도 1의 발진기의 일 실시예를 나타내는 회로도이다.
도 9는 온도 변화에 따른 도 8의 발진기에 의해 생성된 발진 신호를 나타내는 파형도이다.
도 10은 본 발명에 따른 온도 감지 발진 회로를 포함하는 반도체 메모리 장치를 나타내는 블록도이다.
도 11은 본 발명에 따른 반도체 메모리 장치의 전류 특성을 나타내는 표이다.
도 12는 도 10의 반도체 메모리 장치를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 온도 감지 발진 회로
110 : 기준 전압 생성기
120 : 기준 전압 증폭기
130 : 내부 전압 변환기
200, 200a, 200b : 발진기

Claims (10)

  1. 외부 전압을 입력 받아 온도에 대하여 선형적으로 변화하는 기준 전압을 생성하는 기준 전압 생성기;
    상기 기준 전압을 증폭하여 내부 전압을 생성하는 증폭 회로; 및
    상기 내부 전압에 기초하여 온도에 대하여 선형적으로 변화하는 주기를 갖는 가변 발진 신호를 생성하는 발진기를 포함하고,
    상기 발진기는 링 형상으로 상호 접속되고 상기 내부 전압과 접지 전압 사이에 각각 연결된 홀수 개의 인버터들을 포함하는 것을 특징으로 하는 온도 감지 발진 회로.
  2. 제1 항에 있어서, 상기 기준 전압 생성기는
    상기 외부 전압에 관계없이 일정한 값을 가지는 바이어스 전압을 생성하고, 상기 바이어스 전압에 기초하여 상기 기준 전압을 생성하는 것을 특징으로 하는 온도 감지 발진 회로.
  3. 제2 항에 있어서, 상기 기준 전압 생성기는
    상기 외부 전압을 입력 받는 게이트, 및 접지 전압에 연결된 소스를 포함하는 제1 NMOS 트랜지스터;
    상기 바이어스 전압을 제공하는 제1 노드에 연결된 게이트, 상기 제1 NMOS 트랜지스터의 드레인과 연결된 소스를 포함하는 제2 NMOS 트랜지스터;
    상기 외부 전압과 상기 제1 노드 사이에 연결된 제1 저항;
    상기 제1 노드와 상기 제2 NMOS 트랜지스터의 드레인 사이에 연결된 제2 저항; 및
    상기 제2 NMOS 트랜지스터의 드레인과 연결된 게이트, 상기 접지 전압에 연결된 소스, 및 상기 제1 노드에 연결된 드레인을 포함하는 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 온도 감지 발진 회로.
  4. 삭제
  5. 제1 항에 있어서, 상기 발진기는
    상기 내부 전압을 입력 받는 게이트 및 드레인을 포함하는 홀수 개의 NMOS 트랜지스터들을 더 포함하고,
    상기 홀수 개의 인버터들은 상기 NMOS 트랜지스터들의 소스들과 상기 접지 전압 사이에 각각 연결되는 것을 특징으로 하는 온도 감지 발진 회로.
  6. 제5 항에 있어서, 상기 발진기는,
    제어 신호에 응답하여 상기 인버터들의 발진 동작을 활성화하는 발진 제어부를 더 포함하는 것을 특징으로 하는 온도 감지 발진 회로.
  7. 명령 신호를 입력 받아 내부 제어 신호로 변환하는 인터페이스 부;
    상기 내부 제어 신호에 응답하여 발진 제어 신호, 및 메모리 제어 신호를 생성하는 제어부;
    상기 발진 제어 신호에 응답하여 온도에 대하여 선형적으로 변화하는 내부 전압을 생성하고, 상기 내부 전압에 기초하여 가변 발진 신호를 생성하고, 상기 가변 발진 신호에 기초하여 갱신 주소 및 갱신 제어 신호를 제공하는 자기 갱신부; 및
    상기 메모리 제어 신호, 상기 갱신 주소, 및 갱신 제어 신호에 기초하여 상기 갱신 주소에 상응하는 메모리 셀에 기입된 데이터를 갱신하는 복수 개의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함하고,
    상기 자기 갱신부는 상기 내부 전압에 기초하여 온도에 대하여 선형적으로 변화하는 주기를 갖는 상기 가변 발진 신호를 생성하는 발진기를 포함하고,
    상기 발진기는 링 형상으로 상호 접속되고 상기 내부 전압과 접지 전압 사이에 각각 연결된 홀수 개의 인버터들을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7 항에 있어서, 상기 자기 갱신부는
    외부 전압을 입력 받아 온도에 대하여 선형적으로 변화하는 기준 전압을 생성하는 기준 전압 생성기; 및
    상기 기준 전압을 증폭하여 상기 내부 전압을 생성하는 증폭 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8 항에 있어서, 상기 기준 전압 생성기는
    상기 외부 전압에 관계없이 일정한 값을 가지는 바이어스 전압을 생성하고, 상기 바이어스 전압에 기초하여 상기 기준 전압을 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9 항에 있어서, 상기 기준 전압 생성기는
    상기 외부 전압을 입력 받는 게이트, 및 접지 전압에 연결된 소스를 포함하는 제1 NMOS 트랜지스터;
    상기 바이어스 전압을 제공하는 제1 노드에 연결된 게이트, 상기 제1 NMOS 트랜지스터의 드레인과 연결된 소스를 포함하는 제2 NMOS 트랜지스터;
    상기 외부 전압과 상기 제1 노드 사이에 연결된 제1 저항;
    상기 제1 노드와 상기 제2 NMOS 트랜지스터의 드레인 사이에 연결된 제2 저항; 및
    상기 제2 NMOS 트랜지스터의 드레인과 연결된 게이트, 상기 접지 전압에 연결된 소스, 및 상기 제1 노드에 연결된 드레인을 포함하는 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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