JP4044497B2 - 容量素子およびその製造方法 - Google Patents

Description

本発明は、絶縁性金属酸化物を容量絶縁膜とした容量素子およびその製造方法に関する。

ＵＬＳＩ記憶装置、特に０．５マイクロメータ（μｍ）未満の技術により製作される半導体記憶装置の開発において、使用するチップの面積を最小にするため、装置の寸法は限りなく縮小している。ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）装置においてこの目標を達成するために、最近開発された方法のひとつは、容量素子であるキャパシタを積み重ねたスタック型キャパシタを使用するものである。このようなＤＲＡＭ装置のために製作されたスタック型キャパシタでは、誘電率の高い（εの高い）材料が求められている。そこで、強誘電性材料を使用した容量素子も、不揮発性記憶装置を形成するために使用することができる。

例えば、最近開発されたＤＲＡＭキャパシタの製法では、チタン酸バリウムストロンチウム（ＢＳＴ）、チタン酸鉛ランタン（ＰＬＴ）、チタン酸鉛ジルコニウム（ＰＺＴ）、チタン酸ビスマスその他のペロブスカイト絶縁体材料がこのような構造の容量素子に使用されている。

高誘電率（ε）の材料を使用するためには、低誘電率キャパシタンスの界面効果を最小にするため、貴金属によって構成されたベース電極を必要とする。このような貴金属によって構成されたベース電極がない場合には、構造全体のキャパシタンスが低下する。ベース電極を構成する貴金属としては、Ｐｔ、Ｉｒ、Ａｇ、Ａｕ、Ｒｕ、Ｐｄ、ＯｓおよびＲｈなどの貴金属が望ましい。なぜなら、これらの貴金属は、高伝導度を有しており、後の絶縁体付着工程における耐酸化性に優れているためである。

以下図面を参照しながら、例えば特許文献１に開示された従来の容量素子を搭載した半導体装置を説明する。図１１は、従来の容量素子を搭載した半導体記憶装置９０の構成を示す断面図である。

ソース領域またはドレイン領域１およびゲート電極２からなるトランジスタが集積化された半導体基板の全面を覆うように保護絶縁膜３が形成されている。保護絶縁膜３には、ソース領域またはドレイン領域１に接続されたコンタクトプラグ５が保護絶縁膜３を貫くように形成されている。

保護絶縁膜３の上には、酸素バリアを含む下部電極６がコンタクトプラグ５を覆うように形成されており、下部電極６を囲むように埋め込み絶縁膜７が形成されている。下部電極６および埋め込み絶縁膜７は、ＣＭＰを用いて平坦化されている。埋め込み絶縁膜７の上には、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃およびＳｒＢｉ₂Ｔａ₂Ｏ₉等の強誘電体からなる容量絶縁膜９が下部電極６を覆うように形成されており、さらに容量絶縁膜９の上に上部電極１０が形成されている。
特開２０００−２６９４３４号公報

しかしながら、前述した従来技術の構成では、貴金属材料上にペロブスカイトを含む容量絶縁膜９を形成する場合は、容量絶縁膜９に含まれるペロブスカイト材料中の酸素の化学量を適切に維持することが困難になる。膜全体や電極の境界の界面層から酸素が容易に失われてしまい、高誘電率材料の酸素が少ない相は、誘電率が低くなる。

さらに、誘電体に酸素が欠乏すると、誘電体の伝導度が高くなるため、または電極と誘電体との間の界面において電極からのキャリア注入のバリア高さが低くなるため、望ましくない洩れ電流が多くなる。このような酸素欠乏による欠陥は、印加する電場に応答して振動し、交流の損失の原因となる。

容量絶縁膜９の全体からであっても、容量絶縁膜９と電極との間の境界の界面層からであってもペロブスカイトを含む容量絶縁膜９中の酸素は失われ、結果的に容量素子の電気特性が劣化する。

本発明の目的は、上部電極や下部電極を構成する貴金属材料と容量絶縁膜との間の界面特性を改善し、電気特性の劣化を防止することができる容量素子およびその製造方法を提供することにある。

本発明に係る容量素子は、半導体基板に形成されたトランジスタと電気的に接続するように、前記半導体基板上に形成されたＰｔからなる層を有する下部電極と、前記下部電極上に形成されたＳｒＢｉ ₂ （Ｔａ _1-X Ｎｂ _X ） ₂ Ｏ ₉ からなる容量絶縁膜と、前記容量絶縁膜上に形成されたＰｔからなる上部電極と、前記容量絶縁膜の界面特性を改善するために、前記下部電極と前記容量絶縁膜との間に形成された界面強化層とを具備し、前記界面強化層は、Ｏ₃とＴＥＯＳ（テトラエチルオルソシリケート（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ））を用いて形成された常圧熱化学蒸着（ＣＶＤ）膜を熱処理することによって形成されている。

本発明に係る容量素子の製造方法は、半導体基板上にＰｔの層を含む第１の導電膜を成長し、前記第１の導電膜をパターニングして下部電極を形成する工程と、前記下部電極上を覆うように前記半導体基板上に界面強化層となる膜を成長させ、前記膜を熱処理して前記下部電極上に界面強化層を形成する工程と、表面に前記界面強化層が形成された前記下部電極上を覆うように前記半導体基板上に第１の絶縁膜を成長させ、前記第１の絶縁膜を前記界面強化層が露出するまで研磨して隣接する前記下部電極との間に埋め込む工程と、前記界面強化層上および前記第１の絶縁膜上にＳｒＢｉ ₂ （Ｔａ _1-X Ｎｂ _X ） ₂ Ｏ ₉ からなる第２の絶縁膜およびＰｔからなる第２の導電膜を成長させる工程と、前記第２の絶縁膜および第２の導電膜をパターニングしてそれぞれ容量絶縁膜および上部電極を形成する工程とを包含し、前記界面強化層は、Ｏ₃とＴＥＯＳ（テトラエチルオルソシリケート（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ））を用いて常圧熱化学蒸着（ＣＶＤ）膜を形成した後、該常圧熱化学蒸着膜を熱処理することによって形成されることを特徴とする。

以上のように本発明によれば、上部電極や下部電極を構成する貴金属材料と容量絶縁膜との間の界面特性を改善し、電気特性の劣化を防止することができる容量素子およびその製造方法を提供することができる。

本実施の形態に係る容量素子においては、容量絶縁膜の界面特性を改善するために界面強化層が形成されている。このため、容量絶縁膜の電気特性の劣化を防止することができる。その結果、信頼性に優れた特性を有する容量素子を得ることができる。

前記下部電極は、導電性酸素バリア膜を含んでいることが好ましい。

前記導電性酸素バリア膜は、ＩｒＯ₂、ＩｒＯ₂／Ｉｒの積層膜、ＲｕＯ₂、ＲｕＯ₂／Ｒｕの積層膜およびＴｉＡｌＮから選択される少なくとも１つを含んでいることが好ましい。

前記トランジスタは、前記半導体基板の上に形成されたゲートと、前記半導体基板の表面に露出するように形成されたソースドレイン層とを有しており、前記下部電極は、前記トランジスタの前記ソースドレイン層へ電圧を供給するように形成されていることが好ましい。

前記半導体基板の上には、前記トランジスタを覆うように保護絶縁膜が形成されており、前記下部電極は、前記保護絶縁膜の上に形成されており、前記保護絶縁膜には、前記下部電極から前記ソースドレイン層へ到達するようにコンタクトプラグが形成されていることが好ましい。

前記保護絶縁膜の上には、前記下部電極を囲むように絶縁膜が形成されており、前記容量絶縁膜は、前記絶縁膜の上に形成されていることが好ましい。

以下、図面を参照して本発明の実施の形態を説明する。

（実施の形態１）
図１は、実施の形態１に係る容量素子を搭載した半導体記憶装置１００の構成を示す断面図である。容量素子を搭載した半導体記憶装置１００は、ソース領域またはドレイン領域１およびゲート２からなるトランジスタが集積化された半導体基板１１上の全面を覆う保護絶縁膜３を備えている。

保護絶縁膜３には、ソース領域またはドレイン領域１に到達するように保護絶縁膜３を貫通するコンタクトプラグ５が形成されている。保護絶縁膜３の上には、導電性バリア膜であるＴｉＡｌＮ、酸素に対する導電性バリア層であるＩｒ、酸素に対する導電性バリア層であるＩｒＯ₂およびＰｔの積層膜からなる下部電極６がコンタクトプラグ５を覆うように形成されている。下部電極６を構成するＴｉＡｌＮの膜厚は、４０ナノメータ（ｎｍ）以上６０ナノメータ（ｎｍ）以下であることが好ましく、Ｉｒ、ＩｒＯ₂およびＰｔの膜厚は、それぞれ５０ナノメータ（ｎｍ）以上１００ナノメータ（ｎｍ）以下であることが好ましい。

下部電極６の上面を完全に覆うように界面強化層７ａが形成されている。保護絶縁膜３の上には、下部電極６を電気的に絶縁するために絶縁膜８が下部電極６および界面強化層７ａを囲むように形成されている。この界面強化層７ａと絶縁膜８との表面は平坦化されている。

絶縁膜８の上には、ビスマス層状ペロブスカイト構造を有するＳｒＢｉ₂（Ｔａ_1-xＮｂ_x）₂Ｏ₉からなる容量絶縁膜９が界面強化層７ａを覆うように形成されている。容量絶縁膜９の上には、Ｐｔからなる上部電極１０が形成されている。容量絶縁膜９を構成するＳｒＢｉ₂（Ｔａ_1-xＮｂ_x）₂Ｏ₉の膜厚は５０ナノメータ（ｎｍ）以上１５０ナノメータ（ｎｍ）以下になっており、上部電極１０を構成するＰｔの膜厚は５０ナノメータ（ｎｍ）以上１００ナノメータ（ｎｍ）以下になっている。

以下において、図２（ａ）〜図２（ｄ）を参照して実施の形態１に係る容量素子を搭載した半導体記憶装置の製造方法を説明する。

まず、図２（ａ）に示すように、ソース領域、ドレイン領域１およびゲート２からなるトランジスタが集積化された半導体基板上の全面を覆うように保護絶縁膜３を形成し、ＣＭＰ法等を用いて平坦化する。次に、保護絶縁膜３にトランジスタのソース領域またはドレイン領域１に接続されたコンタクトホールをドライエッチングにより形成する。

その後、このコンタクトホール内にタングステンまたはポリシリコンからなるコンタクトプラグ５をＣＶＤ法とエッチバック法またはＣＶＤ法とＣＭＰ法とを組み合わせて形成する。次に、保護絶縁膜３内に形成されたコンタクトプラグ５に接続された、導電性バリア層であるＴｉＡｌＮとＰｔとの積層膜をスパッタリング法により成膜した後、ドライエッチング法によりパターニングして下部電極６を形成する。

次に、図２（ｂ）に示すように、下部電極６を完全に覆うようにＯ₃とＴＥＯＳとを使用した常圧熱ＣＶＤ膜によりＯ₃ＴＥＯＳ膜を形成する。このＯ₃ＴＥＯＳ膜の膜厚は、０．５ナノメータ（ｎｍ）以上２０ナノメータ（ｎｍ）以下の範囲である。次に４５０℃以上から６００℃以下の範囲で酸素による熱処理をＯ₃ＴＥＯＳ膜に加え、界面強化層７ａを形成する。そして、下部電極６と界面強化層７ａとを覆うように保護絶縁膜３の上に絶縁膜８を形成する。

次に、図２（ｃ）に示すように、絶縁膜８を界面強化層７ａの表面が露出するまでＣＭＰ法により研磨し、隣接する下部電極６を電気的に絶縁する。この絶縁膜８の表面は平坦化されており、下部電極６上の界面強化層７ａの表面とほぼ同じ高さになっている。次に、膜厚が５０ナノメータ（ｎｍ）以上から１５０ナノメータ（ｎｍ）以下の範囲内でビスマス層状ペロブスカイト構造を有するＳｒＢｉ₂（Ｔａ_1-xＮｂ_x）₂Ｏ₉薄膜からなる容量絶縁膜９を有機金属分解法（ＭＯＤ法）、有機金属化学的気相成膜法（ＭＯＣＶＤ法）またはスパッタリング法によりウエハー全面に成膜する。そして、更に容量絶縁膜９の上に、Ｐｔからなる上部電極１０をスパッタリング法によりウエハー全面に成膜する。次に、容量絶縁膜９を結晶化するために、酸素雰囲気で６５０℃以上から８００℃以下の範囲で熱処理を行う。

次に、図２（ｄ）に示すように、上部電極１０上にレジストパターンを形成した後、ドライエッチング法により上部電極１０および容量絶縁膜９をパターニングする。

以上のようにして形成された容量素子を搭載した半導体記憶装置およびその製造方法によれば、下部電極６の上に界面強化層７ａを形成する構造を用いることにより、通常、下部電極６上に直接強誘電体膜を形成した場合に発生する、酸素の喪失による強誘電体膜の誘電率低下、伝導度増加に基づく下部電極−強誘電体界面でのリーク電流増加という界面特性の不良を防止することができる。その結果、容量素子の電気的特性、例えば残留分極（２Ｐｒ）の劣化を防止することが可能となる。

ここで、従来例による半導体記憶装置と本実施の形態による半導体記憶装置との特性を比較した結果を図３を用いて説明する。図３は、実施の形態１に係る容量素子を搭載した半導体記憶装置における残留分極の発生頻度を示すグラフである。図３は、界面強化層７ａを有する本実施の形態の構造と、界面強化層７ａのない従来の構造の容量素子の残留分極（２Ｐｒ）を評価した結果であり、図３から明らかなように、界面強化層７ａを有する実施の形態１の構造において半導体記憶装置の特性が著しく向上していることがわかる。

以上のように実施の形態１によれば、容量絶縁膜９の界面特性を改善するために界面強化層７ａが形成されている。このため、容量絶縁膜９の電気特性の劣化を防止することができる。その結果、信頼性に優れた特性を有する容量素子を得ることができる。

（実施の形態２）
図４は、実施の形態２に係る容量素子を搭載した半導体記憶装置の構成を示す断面図である。実施の形態１において図１を参照して前述した半導体記憶装置の構成要素と同一の構成要素には同一の参照符号を付している。従って、これらの構成要素の詳細な説明は省略する。図１を参照して前述した半導体記憶装置と異なる点は、下部電極６の上面に界面強化層７ａが形成されている替わりに、貴金属被膜層７ｂが形成されている点である。

以下において、図５（ａ）〜図５（ｄ）を参照して実施の形態２に係る容量素子を搭載した半導体記憶装置の製造方法を説明する。

まず、図５（ａ）に示すように、ソース領域、ドレイン領域１およびゲート２からなるトランジスタが集積化された半導体基板１１上の全面を覆うように保護絶縁膜３を形成し、ＣＭＰ法等を用いて平坦化する。次に、保護絶縁膜３に、トランジスタのソース領域またはドレイン領域１に接続されたコンタクトホールをドライエッチングにより形成した後、コンタクトホール内にタングステンまたはポリシリコンからなるコンタクトプラグ５をＣＶＤ法とエッチバック法またはＣＶＤ法とＣＭＰ法とを組み合わせて形成する。

次に、保護絶縁膜３内に形成されたコンタクトプラグ５に接続された、導電性バリア層であるＴｉＡｌＮとＰｔとの積層膜をスパッタリング法により成膜した後、ドライエッチング法によりパターニングし下部電極６を形成する。次に、下部電極６に対して酸素および窒素を含有するプラズマの照射を行い、下部電極６の表面に貴金属被膜層７ｂを形成する。

ここで、貴金属被膜層７ｂの形成方法についてさらに詳細に説明する。使用するエネルギー源は酸素および窒素を含有したプラズマである。本発明者は、貴金属材料の窒化皮膜層は、貴金属膜を窒素プラズマのエネルギーの強い環境に露出すると形成されることを新たに見い出した。酸素および窒素含有エネルギー源は、高密度プラズマ、マイクロ波プラズマ、高周波プラズマ、酸素含有イオン・ビームによるイオン衝突、またはこれらを組み合わせたものから選択され、個別に制御される基板バイアスを印加したものでも印加しないものでもよい。

この方法は、酸素圧力が約１Ｐａ．以上ないし約８Ｐａ．以下の反応チェンバ中で行われ、酸素含有プラズマは少なくとも５０ワット（Ｗ）の高周波電力により発生させる。貴金属表面は、少なくとも１００秒間以上ないし６００秒間以下の間、酸素含有プラズマに露出させることが好ましい。

適当な貴金属基板は、Ｐｔ、Ｉｒ、Ａｇ、Ａｕ、Ｒｕ、Ｐｄ、ＯｓおよびＲｈからなるグループから選択した少なくとも１種類の貴金属により形成される。貴金属基板は、上記金属のグループから選択した貴金属の合金により形成したものでもよい。

次に、図５（ｂ）に示すように、下部電極６および貴金属皮膜層７ｂを覆うように、絶縁膜８を構成するＳｉＯ₂をＣＶＤ法によって成膜する。なお、絶縁膜８の膜厚は４００ナノメータ（ｎｍ）以上〜６００ナノメータ（ｎｍ）以下の範囲である。

次に、図５（ｃ）に示すように、絶縁膜８を貴金属皮膜層７ｂの表面が露出されるまでＣＭＰ法により研磨し、隣接する下部電極６を電気的に絶縁する。この絶縁膜８の表面は平坦化されており、下部電極６上の貴金属皮膜層７ｂの表面とほぼ同じ高さになっている。次に、膜厚が５０ナノメータ（ｎｍ）以上から１５０ナノメータ（ｎｍ）以下の範囲内であるビスマス層状ペロブスカイト構造を有するＳｒＢｉ₂（Ｔａ_1-xＮｂ_x）₂Ｏ₉薄膜からなる容量絶縁膜９を有機金属分解法（ＭＯＤ法）、有機金属化学的気相成膜法（ＭＯＣＶＤ法）またはスパッタリング法によってウエハー全面に成膜し、更に容量絶縁膜９の上に、Ｐｔからなる上部電極１０をスパッタリング法によってウエハー全面に成膜する。次に、容量膜９を結晶化するために、酸素雰囲気で６５０℃以上から８００℃以下の範囲で熱処理を行う。

次に、図５（ｄ）に示すように、上部電極１０上にレジストパターンを形成した後、ドライエッチング法により上部電極１０および容量絶縁膜９をパターニングする。

図６は、実施の形態２に係る容量素子を搭載した半導体記憶装置における残留分極特性と貴金属皮膜層７ｂの膜厚との間の関係を示すグラフである。図６には、貴金属皮膜層７ｂの厚みの依存性を調べた結果を示している。図６から明らかなように、貴金属皮膜層７ｂの厚さが５ナノメータ（ｎｍ）を越えるあたりから容量素子の残留分極（２Ｐｒ）が増加し、１０ナノメータ（ｎｍ）以上になると十分な残留分極を示している。したがって、貴金属皮膜層７ｂの厚さは１０ナノメータ（ｎｍ）以上に設定することが好ましい。

以上のようにして形成された容量素子を搭載した半導体記憶装置およびその製造方法によれば、下部電極６の上に貴金属皮膜層７ｂを形成する構造を用いることにより、通常、下部電極６上に直接強誘電体膜を形成した場合に発生する、強誘電体膜の誘電特性、機械的特性および化学的特性の劣化に基づく強誘電体膜の下地依存性劣化という界面特性の不良を防止することができる。その結果、容量素子の電気的特性、例えば残留分極（２Ｐｒ）の劣化を防止することが可能となる。

ここで、従来例による半導体記憶装置と実施の形態２による半導体記憶装置との特性比較を行った結果を図７を用いて説明する。図７は、貴金属皮膜層７ｂを有する実施の形態２の構造と、貴金属皮膜層７ｂのない従来の構造との容量素子の残留分極（２Ｐｒ）を評価した結果であり、図７から明らかなように、貴金属皮膜層７ｂを有する実施の形態２の構造において半導体記憶装置の特性が著しく向上していることがわかる。

（実施の形態３）
図８は、実施の形態３に係る容量素子を搭載した半導体記憶装置の構成を示す断面図である。実施の形態３に係る容量素子を搭載した半導体記憶装置では、実施の形態１の図１における下部電極６の上面に形成された界面強化層７ａがない代わりに、容量絶縁膜９の上面に絶縁被膜層７ｃが形成されている点のみが相異している。その他の構造については前述した実施の形態１と同じであるため説明を省略する。

図９（ａ）〜図９（ｄ）は、実施の形態３に係る容量素子を搭載した半導体記憶装置の製造方法を説明するための断面図である。

まず、図９（ａ）に示すように、ソース領域、ドレイン領域１およびゲート２からなるトランジスタが集積化された半導体基板１１上の全面を覆うように保護絶縁膜３を形成し、ＣＭＰ法等を用いて平坦化する。次に、保護絶縁膜３にトランジスタのソース領域またはドレイン領域１に接続されたコンタクトホールをドライエッチングにより形成した後、コンタクトホール内にタングステンまたはポリシリコンからなるコンタクトプラグ５をＣＶＤ法とエッチバック法またはＣＶＤ法とＣＭＰ法とを組み合わせて形成する。そして、保護絶縁膜３内に形成されたコンタクトプラグ５に接続された、導電性バリア層であるＴｉＡｌＮとＰｔとの積層膜をスパッタリング法により成膜した後、ドライエッチング法によりパターニングし下部電極６を形成する。

次に、図９（ｂ）に示すように、下部電極６の上面を完全に覆うように絶縁膜８であるＳｉＯ₂をＣＶＤ法によって成膜する。なお、絶縁膜８の膜厚は４００ナノメータ（ｎｍ）以上〜６００ナノメータ（ｎｍ）以下の範囲である。次に、絶縁膜８を下部電極６の表面が露出するまでＣＭＰ法により研磨し、隣接する下部電極６を電気的に絶縁する。この絶縁膜８の表面は平坦化されており、下部電極６の表面とほぼ同じ高さになっている。

次に、図９（ｃ）に示すように、膜厚が５０ナノメータ（ｎｍ）以上から１５０ナノメータ（ｎｍ）以下の範囲内であるビスマス層状ペロブスカイト構造を有するＳｒＢｉ₂（Ｔａ_1-xＮｂ_x）₂Ｏ₉薄膜からなる容量絶縁膜９を有機金属分解法（ＭＯＤ法）、有機金属化学的気相成膜法（ＭＯＣＶＤ法）またはスパッタリング法によりウエハー全面に成膜する。そして、容量絶縁膜９の上面を完全に覆うように形成された絶縁被膜層７ｃを酸素および窒素を含有するプラズマ照射により形成する。その後、絶縁被膜層７ｃ上に、Ｐｔからなる上部電極１０をスパッタリング法によりウエハー全面に成膜する。次に、容量絶縁膜９を結晶化するために、酸素雰囲気で６５０℃以上から８００℃以下の範囲で熱処理を行う。

ここで、絶縁被膜層７ｃの形成方法についてさらに詳細に説明する。

使用するエネルギー源は酸素および窒素を含有するプラズマである。本発明者は、容量絶縁膜９を窒素を含有するプラズマにさらすことによって、容量絶縁膜９の表面に絶縁被膜層７ｃが形成されることを新たに見い出した。酸素および窒素含有エネルギー源は、高密度プラズマ、マイクロ波プラズマ、高周波プラズマ、酸素含有イオン・ビームによるイオン衝突、またはこれらを組み合わせたものから選択され、個別に制御される基板バイアスを印加したものでも印加しないものでもよい。

この方法は、酸素圧力が約１Ｐａ．以上ないし約８Ｐａ．以下の反応チェンバ中で行われ、酸素含有プラズマは少なくとも５０ワット（Ｗ）の高周波電力により発生させる。絶縁被膜層７ｃは少なくとも１００秒間以上ないし６００秒間以下の間、酸素および窒素を含有するプラズマに露出させることが好ましい。それによって、Ｔａ、ＳｒおよびＢｉの絶縁層が形成され容量絶縁膜９の界面特性を向上させることが可能になる。

次に、図９（ｄ）に示すように、上部電極１０上にレジストパターンを形成した後、ドライエッチング法によって上部電極１０、絶縁被膜層７ｃおよび容量絶縁膜９を順次パターニングする。

以上のようにして形成された容量素子を搭載した半導体記憶装置およびその製造方法によれば、容量絶縁膜９を窒素および酸素を含有するプラズマに露出させて容量絶縁膜９の上に絶縁皮膜層７ｃを形成する構造を用いることにより、強誘電体膜に酸素が追加供給されるため、強誘電体膜からの酸素の喪失を防止することができ、強誘電体膜の組成を維持することが可能となり、容量絶縁膜９と上部電極１０との界面特性を向上することができる。

ここで、従来例による半導体記憶装置と実施の形態３による半導体記憶装置の特性を比較した結果を図１０を用いて説明する。図１０は、絶縁皮膜層７ｃを有する実施の形態３の構造と、絶縁皮膜層７ｃのない従来の容量素子の残留分極（２Ｐｒ）とを評価した結果であり、図１０から明らかなように、絶縁皮膜層７ｃを有する実施の形態３の構造において半導体記憶装置の特性が著しく向上していることがわかる。

実施の形態１に係る容量素子を搭載した半導体記憶装置の構成を示す断面図である。 （ａ）〜（ｄ）は、実施の形態１に係る容量素子を搭載した半導体記憶装置の製造方法を説明するための断面図である。 実施の形態１に係る容量素子を搭載した半導体記憶装置における残留分極の発生頻度を示すグラフである。 実施の形態２に係る容量素子を搭載した半導体記憶装置の構成を示す断面図である。 （ａ）〜）ｄ）は、実施の形態２に係る容量素子を搭載した半導体記憶装置の製造方法を説明するための断面図である。 実施の形態２に係る容量素子を搭載した半導体記憶装置における残留分極特性と貴金属皮膜層の膜厚との間の関係を示すグラフである。 実施の形態２に係る容量素子を搭載した半導体記憶装置における残留分極特性を示すグラフである。 実施の形態３に係る容量素子を搭載した半導体記憶装置の構成を示す断面図である。 （ａ）〜（ｄ）は、実施の形態３に係る容量素子を搭載した半導体記憶装置の製造方法を説明するための断面図である。 実施の形態３に係る容量素子を搭載した半導体記憶装置における残留分極特性を示すグラフである。 従来の容量素子を搭載した半導体記憶装置の構成を示す断面図である。

符号の説明

１ トランジスタのソースまたはドレイン領域
２ トランジスタのゲート
３ 保護絶縁膜
５ コンタクトプラグ
６ 下部電極
７ａ 界面強化層
７ｂ 貴金属被膜層
７ｃ 絶縁被膜層
８ 絶縁膜
９ 容量絶縁膜
１０ 上部電極

Claims (7)

1. 半導体基板に形成されたトランジスタと電気的に接続するように、前記半導体基板上に形成されたＰｔからなる層を有する下部電極と、
   前記下部電極上に形成されたＳｒＢｉ ₂ （Ｔａ _1-X Ｎｂ _X ） ₂ Ｏ ₉ からなる容量絶縁膜と、
   前記容量絶縁膜上に形成されたＰｔからなる上部電極と、
   前記容量絶縁膜の界面特性を改善するために、前記下部電極と前記容量絶縁膜との間に形成された界面強化層とを具備し、
   前記界面強化層は、Ｏ₃とＴＥＯＳ（テトラエチルオルソシリケート（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ））を用いて形成された常圧熱化学蒸着（ＣＶＤ）膜を熱処理することによって形成されている、容量素子。
2. 前記下部電極は、導電性酸素バリア膜を含んでいる、請求項１記載の容量素子。
3. 前記導電性酸素バリア膜は、ＩｒＯ₂、ＩｒＯ₂／Ｉｒの積層膜、ＲｕＯ₂、ＲｕＯ₂／Ｒｕの積層膜およびＴｉＡｌＮから選択される少なくとも１つを含んでいる、請求項２記載の容量素子。
4. 前記トランジスタは、前記半導体基板の上に形成されたゲートと、
   前記半導体基板の表面に露出するように形成されたソースドレイン層とを有しており、
   前記下部電極は、前記トランジスタの前記ソースドレイン層へ電圧を供給するように形成されている、請求項１記載の容量素子。
5. 前記半導体基板の上には、前記トランジスタを覆うように保護絶縁膜が形成されており、
   前記下部電極は、前記保護絶縁膜の上に形成されており、
   前記保護絶縁膜には、前記下部電極から前記ソースドレイン層へ到達するようにコンタクトプラグが形成されている、請求項４記載の容量素子。
6. 前記保護絶縁膜の上には、前記下部電極を囲むように絶縁膜が形成されており、
   前記容量絶縁膜は、前記絶縁膜の上に形成されている、請求項５記載の容量素子。
7. 半導体基板上にＰｔの層を含む第１の導電膜を成長させ、前記第１の導電膜をパターニングして下部電極を形成する工程と、
   前記下部電極上を覆うように前記半導体基板上に界面強化層となる膜を成長させ、前記膜を熱処理して前記下部電極上に界面強化層を形成する工程と、
   表面に前記界面強化層が形成された前記下部電極上を覆うように前記半導体基板上に第１の絶縁膜を成長させ、前記第１の絶縁膜を前記界面強化層が露出するまで研磨して隣接する前記下部電極との間に埋め込む工程と、
   前記界面強化層上および前記第１の絶縁膜上にＳｒＢｉ ₂ （Ｔａ _1-X Ｎｂ _X ） ₂ Ｏ ₉ からなる第２の絶縁膜およびＰｔからなる第２の導電膜を成長させる工程と、
   前記第２の絶縁膜および第２の導電膜をパターニングしてそれぞれ容量絶縁膜および上部電極を形成する工程とを包含し、
   前記界面強化層は、Ｏ₃とＴＥＯＳを用いて常圧熱化学蒸着膜を形成した後、該常圧熱化学蒸着膜を熱処理することによって形成されることを特徴とする容量素子の製造方法。

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