JP2001230382A - 強誘電性コンデンサを形成するための水素を含まない接触エッチング - Google Patents

強誘電性コンデンサを形成するための水素を含まない接触エッチング

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JP2001230382A JP2000389228A JP2000389228A JP2001230382A JP 2001230382 A JP2001230382 A JP 2001230382A JP 2000389228 A JP2000389228 A JP 2000389228A JP 2000389228 A JP2000389228 A JP 2000389228A JP 2001230382 A JP2001230382 A JP 2001230382A
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Abstract

(57)【要約】 【課題】 頂部電極の下に位置する底部電極と、上記頂
部電極と底部電極との間に位置する強誘電物質とから構
成される強誘電性コンデンサの上記頂部電極への導電性
接点を形成するための方法を提供する。 【解決手段】 頂部電極上に一つの層（図４ｄの４０８
または３１２）を形成するステップと；水素を含まない
エッチング剤を使用して、上記層内に開口部をエッチン
グすることにより上記頂部電極の一部を露出するため
に、上記層に上記開口部（図４ｄの４１４）を形成する
ステップと；頂部電極との電気的接続部を形成するため
に、上記開口部内に導電性材料（図４ｄの４３２）を蒸
着するステップとを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体デバイスの
製造および処理に関し、特に、強誘電メモリ・デバイス
の製造方法に関する。
【０００２】
【従来の技術】現在、半導体デバイスの製造産業および
エレクトロニクス産業には、いくつかの傾向が見られ
る。デバイスは、相変わらずますます小型になり、消費
電力はますます少なくなってきている。その理由は、非
常の小型で携帯型の個人用デバイスの製造が増大し、そ
の唯一の電源として小型のバッテリーが必要であるから
である。例えば、セルラーホン、個人用計算デバイス、
および個人用音響システムは、消費者市場で人気の高い
デバイスである。
【０００３】
【発明が解決しようとする課題】ますます小型化し、携
帯に便利になった他に、個人用デバイスは、もっと高い
計算能力およびオンチップ・メモリを必要とする。この
ような傾向から考えて、この業界では、同じ半導体チッ
プ上に集積されたメモリ機能および論理機能を持つ計算
デバイスの開発が待望されている。好適には、このメモ
リは、バッテリーの電力を使いきった場合に、メモリの
内容が保持されるように構成することが好ましい。電力
の継続的供給が中断されても、その内容を保持する、こ
のようなメモリ・デバイスは、不揮発性メモリと呼ばれ
る。従来の不揮発性メモリの例としては、電気的に消去
可能で、プログラム可能な読出し専用メモリ（「ＥＥＰ
ＰＲＯＭ」）およびフラッシュ・ＥＥＰＲＯＭがある。
【０００４】強誘電メモリ（ＦｅＲＡＭ）は、底部電極
および頂部電極の間に位置する、コンデンサの誘電体と
しての、タンタル酸ストロンチウム・ビスマス（ＳＢ
Ｔ）またはジルコン酸チタン酸鉛（ＰＺＴ）等がある。
強誘電メモリに対しては読出し動作も、書込み動作も行
うことができる。メモリの大きさおよびメモリのアーキ
テクチャは、強誘電メモリの書込みおよび読出しアクセ
ス時間に影響を与える。表１は、異なるメモリ・タイプ
の間の違いを示す。
【０００５】
【表１】
【０００６】強誘電メモリが不揮発性であるのは、強誘
電メモリ・セルが双安定特性を持っているからである。
二つのタイプのメモリ・セル、すなわち、単一コンデン
サ・メモリ・セル、および二重コンデンサ・メモリ・セ
ルが使用される。（１Ｔ／１Ｃメモリ・セルと呼ばれ
る）単一コンデンサ・メモリ・セルは、必要とするシリ
コン領域が小さいが、（それにより、メモリ・アレーの
電位密度が増大するが）、ノイズおよびプロセス振動に
は弱い。さらに、１Ｃセルは、記憶したメモリの状態を
判断するために、電圧基準を必要とする。（２Ｔ／２Ｃ
または２Ｃメモリ・セルと呼ばれる）二重コンデンサ・
メモリ・セルは、より広いシリコン領域を必要とし、相
補信号を記憶し、記憶している情報の差動サンプリング
ができる。２Ｃメモリ・セルは、１Ｃメモリ・セルより
安定している。
【０００７】１Ｔ／１Ｃ強誘電メモリ・セル内には、一
つのトランジスタと、一つの記憶コンデンサが位置す
る。記憶コンデンサの底部電極は、トランジスタのドレ
ーンに接続している。１Ｔ／１Ｃセルは、トランジスタ
のゲート（語線）に信号を加えることにより読み出さ
れ、それにより、コンデンサの底部電極が、トランジス
タのソース（ビット線）に接続される。その後で、パル
ス信号が頂部電極接点（プレート線または駆動線）に加
えられる。それ故、トランジスタのビット線上の電位
は、コンデンサの電荷を、ビット線のキャパシタンスで
割ったものである。コンデンサの電荷は、強誘電材料の
双安定分極状態により異なるので、ビット線の電位は二
つの異なる数値を持つことができる。感知アンプが、ビ
ット線に接続していて、１または０の論理値に関連する
電圧を検出する。頻繁に、感知アンプの基準電圧は、読
出しが行われていない他方のビット線に接続している、
強誘電コンデンサまたは非強誘電コンデンサとなる。こ
のようにして、メモリ・セルのデータが検索される。
【０００８】強誘電メモリの特性は、ある種の用途の場
合には、読出し動作が破壊的であることである。メモリ
・セル内のデータは、読出し動作が終了した後で、メモ
リ・セルに再度書き戻さなければならない。強誘電体の
分極が切り換えられた場合には、読出し動作は破壊的で
あり、感知アンプは、そのビットをセルから読み出した
時に、正しい分極値を（そのセルの上に）再度書き込ま
なければならない。これは、ＤＲＡＭの場合も同じであ
る。駆動線の電圧が、強誘電体を切り換えるほど高くな
い場合には、読出し動作は非破壊的になる。通常、非破
壊的読出しは、破壊的読出しより遥かに大きなコンデン
サを必要とするので、より大きなセルが必要になる。
【０００９】メモリ・アレー内の２Ｔ／２Ｃメモリ・セ
ルは、ビット線（「ビット線」）、および（例えば、ス
タチック・ランダム・アクセス・メモリのような）、多
くの他のメモリ・タイプに共通なビット線（「ビット線
バー」）の逆に接続している。メモリ・ブロックのメモ
リ・セルは、メモリの行およびメモリの列の形に形成さ
れている。二重コンデンサ強誘電メモリ・セルは、二つ
のトランジスタと、二つの強誘電コンデンサを備える。
第一のトランジスタは、ビット線と第一のコンデンサと
の間に接続している。第二のトランジスタは、ビット線
バーと第二のコンデンサとの間に接続している。第一お
よび第二のコンデンサは、共通のターミナルまたはプレ
ートを持ち、このターミナルには、コンデンサを分極す
るために信号が供給される。
【００１０】書込み動作の場合、二重コンデンサ強誘電
メモリ・セルの、第一および第二のトランジスタは、コ
ンデンサを、ビット線上の相補論理レベル、およびメモ
リ内に記憶している論理状態に対応するビット線バーに
接続することができる。コンデンサの共通のターミナル
は、二重コンデンサ・メモリ・セルを二つの論理状態の
中の一方に分極するために、書込み動作中パルスが供給
される。
【００１１】読出し動作の場合、二重コンデンサ・メモ
リ・セルの、第一および第二のトランジスタは、第一お
よび第二のコンデンサ上に記憶している情報をビット線
およびビット線バーに送ることができる。二重コンデン
サ・メモリ・セルは、ビット線およびビット線バーを横
切って差動信号を発生する。差動信号は、感知アンプに
より感知され、この感知アンプは、メモリ内に記憶して
いる論理レベルに対応する信号を供給する。
【００１２】強誘電メモリのメモリ・セルは、ある限ら
れた回数読出しおよび書込み動作を行うと、その動作が
信頼できなくなる。強誘電メモリが行うことができるこ
の動作回数は、メモリの耐久性と呼ばれる。この耐久性
は、不揮発性メモリを必要とする多くの用途において、
重要な要因である。メモリ・サイズ、メモリ速度および
電力消費のような他の要因も、強誘電メモリが、メモリ
市場で生き残れるかどうかを判断する際に重要な役割を
果たす。
【００１３】
【課題を解決するための手段】本質的には、本発明は、
独立型のデバイスか、または多くの他のタイプのデバイ
スを含む半導体チップ上に集積されている強誘電メモリ
・デバイスの製造に関する。現在、いくつかの要件が存
在しているが、他のタイプのデバイスと一緒に強誘電メ
モリを集積する場合に、他のいくつかの要件が必要にな
る場合もある。そのような要件の一つとして、強誘電メ
モリ・デバイスを含むチップを製造する目的で、上記チ
ップ上に種々の論理およびアナログ・デバイスを製造す
るために使用する従来のフロントエンド技術およびバッ
クエンド技術の最大限の使用がある。すなわち、単に、
チップ上に、強誘電メモリ・デバイスを集積するためだ
けに、プロセスの流れを変更しないですむように、（そ
うすることにより、プロセスのコストが高くなったり、
複雑になったりしないように）、（Ｉ／Ｏデバイスおよ
び潜在的にアナログ・デバイスの他に）、これら標準的
論理デバイスを製造するためのプロセスの流れをできる
だけそのまま使用するのが有利である。
【００１４】下記の説明は、（化学記号Ｗで表わされる
タングステンの接点の形成で終ると定義されている）フ
ロントエンド・モジュールと、（殆ど金属被覆されてい
る）バックエンド・プロセス・モジュールとの間で発生
する強誘電メモリ・プロセス・モジュール内での強誘電
コンデンサの形成のコンセプトに基づいて行う。強誘電
メモリ・プロセス・モジュールのもう一つの位置も提案
されている。例えば、強誘電メモリ・プロセス・モジュ
ールが、金属被覆の第一の層（金属１）の上に設置され
ている場合には、ビット線構造上のコンデンサを、もっ
と大きいコンデンサを利点を持つように形成することが
できる。この方法の一つの欠点は、金属１（チップ上の
基板に最も近い第一の金属層）またはローカル相互接続
部を、（例えば、タングステンに対する）強誘電メモリ
・プロセス温度に耐えられるようにしなければならない
ことであり、または強誘電メモリ・プロセス温度を、標
準金属被覆と互換性を持つ温度（アルミニウムの場合、
−４５０℃、銅および導電率の低い材料−４００℃）ま
で下げてやらなければならないことである。このロケー
ションは、通常のメモリの目的の場合にはいくつかの利
点があるが、埋設メモリの場合にはコストの点で不利で
ある。
【００１５】強誘電メモリ・プロセス・モジュールに対
するもう一つの可能なロケーションは、バックエンド・
プロセスの流れの終点近くにある。この方法の主な利点
は、強誘電メモリ・モジュール内の新しい汚染物（Ｐ
ｂ、Ｂｉ、Ｚｒ、Ｉｒ、ＲｕまたはＰｔ）を、より多く
の生産ツールから遠ざけておくことである。第一の強誘
電メモリ・フィルムの蒸着後に使用した装置を強誘電メ
モリ・デバイス構造体の製造の専用装置とする場合に
は、すなわち、共有しない場合には、この解決方法は最
も実際的な方法である。しかし、この解決方法は、強誘
電メモリ・プロセス温度を、標準金属被覆構造体の温度
（上記提案制限）と、互換性にあるものにしなければな
らないという欠点がある。さらに、強誘電メモリ・コン
デンサと、下に位置するトランジスタとの相互接続部、
および金属被覆の他のニーズが、最小強誘電メモリ・セ
ルのサイズと互換性がない。他のロケーションに対する
要件は、多くの同じ要件を持つが、ある要件は異なって
いる。
【００１６】好適には、強誘電メモリ・プロセス・モジ
ュールは、コンデンサの底部接点として、タングステン
接点を使用する標準論理およびアナログ・デバイスのフ
ロントエンド・プロセスの流れと互換性を持つことが好
ましい。強誘電メモリ熱収支も、大部分の論理デバイス
が必要とする、（タングステン・プラグおよび珪化ソー
ス／ドレーンおよびデートを含む）低抵抗の構造体のよ
うな、フロントエンド構造体に影響を与えないように十
分低いものでなければならない。さらに、トランジスタ
およびダイオードのような他のフロントエンド・デバイ
スは、汚染を感知するものでなければならない。強誘電
メモリ・プロセス・モジュールからの、（チップ内での
拡散によるような）直接的な汚染、または（共有装置に
よる相互汚染のような）間接的な汚染は、トランジスタ
およびダイオードが劣化しないように処理しなければな
らない。強誘電メモリ・デバイスおよびプロセス・モジ
ュールは、標準バックエンド・プロセスの流れと、互換
性のあるものでなければならない。それ故、強誘電メモ
リ・プロセス・モジュールは、論理金属被覆の抵抗およ
び金属とトランジスタとの間の、寄生キャパシタンスの
劣化が最も低いものでなければならない。さらに、強誘
電メモリ・デバイスは、任意の修正があったとしても、
バックエンド・プロセスの流れによる劣化が最小のもの
でなければならない。これは困難な問題である。何故な
ら、強誘電コンデンサは、水素劣化に弱いことが分かっ
ているし、多くの論理バックエンド・プロセスの流れ
は、（ＳｉＯ2およびＳｉ3Ｎ4の形成、ＣＶＤタングス
テン蒸着、エッチングによるＳｉＯ2、およびガス・ア
ニールの形成のような）多くのプロセスで水素および／
または重水素を使用するからである。
【００１７】強誘電メモリを商業的に成功させるには、
埋設メモリのコストを最低限度に抑える必要がある。メ
モリの全コストは、主として、セルのサイズ、周辺比サ
イズ、歩留まりの衝撃、およびメモリに関連する追加プ
ロセスのコストにより決まる。埋設ＤＲＡＭおよびフラ
ッシュ・メモリのような標準埋設メモリと比較して、ビ
ット当りのコストを有利にするためには、強誘電メモリ
・セルの大きさを標準埋設メモリ技術で得られる大きさ
にほぼ等しい大きさにすることが望ましい。セル・サイ
ズを最低限度にまで小さくする、本明細書に記載する方
法の中のいくつかの方法は、プロセスの流れに対する、
石版印刷のズレの影響を小さくするステップ、接点上に
コンデンサを直接形成するステップ、およびコンデンサ
のスタックのエッチングのために単一のマスクを使用す
るステップを含む。追加プロセス・コストを低減するた
めの、本明細書に記載する方法の中のいくつかの方法
は、強誘電メモリ・プロセス・モジュール、および必要
な複雑なプロセスを簡単にするプレーナ・コンデンサ用
の二つの追加マスクを必要とする場合がある。
【００１８】本特許は、プレーナ・コンデンサの使用に
焦点を当てているが、多くの同じコンセプトおよびプロ
セスにより、ポストまたはカップ構造を使用する三次元
コンデンサを製造することができる。プレーナ構造体を
取り上げて説明するが、それはこの構造体の製造プロセ
スが簡単で、製造コストが安いからである。最小の電荷
を蓄積するために必要なプレーナ・コンデンサの面積
が、セル・サイズを制限する場合には、三次元コンデン
サが好ましい。この場合、三次元構成に関連するコンデ
ンサ面積の増大により、プレーナ・セルのサイズをより
小さくすることができる。セル面積を小さくするため
に、ＤＲＡＭデバイスは、多年にわたってこの方法を使
用してきた。
【００１９】本発明の一つの実施形態は、頂部電極の下
に位置する底部電極と、頂部電極と底部電極との間に位
置する強誘電物質とから構成される強誘電性コンデンサ
の頂部電極への導電性接点を形成するための方法であ
る。上記方法は、頂部電極上に一つの層を形成するステ
ップと；水素を含まないエッチング剤を使用して、上記
層内に開口部をエッチングすることにより頂部電極の一
部を露出するために、上記層に上記開口部を形成するス
テップと；頂部電極と電気的に接続させるために、上記
開口部に導電性材料を蒸着するステップとを含む。好適
には、上記エッチング剤は、ＣＦ4、Ｃ2Ｆ6、Ｃ4Ｆ8、
Ｃ5Ｆ8、ＣｘＦｙ、ＮＦ3、ＳＦ6、Ａｒ、Ｎ2、Ｏ2、Ｏ
3、ＣＯ、ＣＯ2、Ｎ2Ｏ、ＮＯ、およびこれらの任意の
組合せからなるグループから選択した一種類のガスから
構成されていることが好ましい。
【００２０】本発明のもう一つの実施形態は、頂部電極
の下に位置する底部電極と、頂部電極と底部電極との間
に位置する強誘電物質とから構成される強誘電性コンデ
ンサの頂部電極への導電性接点を形成するための方法で
あり、該方法は、頂部電極上に水素拡散バリヤを形成す
るステップと；第一のエッチング剤を使用して、層に開
口部をエッチングすることにより水素拡散バリヤの一部
を露出するために、上記層に上記開口部を形成するステ
ップと；水素を含まないエッチング剤を使用して、水素
拡散バリヤに開口部をエッチングすることにより水素拡
散バリヤに上記開口部を形成するために、水素拡散バリ
ヤの露出した部分をエッチングするステップとを含む。
ある実施形態の場合には、第一のエッチング剤は、水素
を含み、他の実施形態の場合には、第一エッチング剤は
水素を含まない。好適には、水素を含まないエッチング
剤は、ＣＦ4、Ｃ2Ｆ6、Ｃ4Ｆ8、Ｃ5Ｆ8、ＣｘＦｙ、Ｎ
Ｆ3、ＳＦ6、Ａｒ、Ｎ2、Ｏ2、Ｏ3、ＣＯ、ＣＯ2、Ｎ2
Ｏ、ＮＯ、およびこれらの任意の組合せからなるグルー
プから選択した一種類のガスから構成されることが好ま
しい。
【００２１】
【発明の実施の形態】図面全体にわたって、類似または
同じ機能には、類似の参照番号がつけてある。図面は正
確な縮尺ではない。これらの図面は、単に、本発明の方
法の効果を説明するためのものに過ぎない。
【００２２】以下の説明は、強誘電メモリ・デバイス
と、論理デバイス、およびデジタル信号プロセッサ、マ
イクロプロセッサ、スマート・カード、マイクロコンピ
ュータ、マイクロコントローラ、またはチップ上のシス
テムとの集積に関するものであるが、本発明は、自立タ
イプの強誘電メモリ・デバイス、または多くの他のタイ
プのデバイスを含む半導体チップを製造する際にも使用
することができる。より詳細に説明すると、標準半導体
メモリと比較した場合の本発明の強誘電メモリ・デバイ
スの改善された性能持っているので、この強誘電メモリ
・デバイスは、低電力と高度デバイスの集積を必要とす
る、任意の手のひらサイズのデバイスに最適のもののよ
うに思われる。添付の図面および本明細書の説明は、単
に、例示としてのものに過ぎない。通常の当業者であれ
ば、本明細書の説明を読めば、図面に示し、以下に説明
するデバイスおよび構造体を製造するための他の実行方
法および製造方法を思いつくことができるはずである。
例えば、図面には浅い溝状の分離構造体（「ＳＴＩ」が
示してあるが、（ＬＯＣＯＳ領域と呼ばれる）フィール
ド酸化領域のような、任意の従来の分離構造体も使用す
ることができる。さらに、構造体１０２は、好適には、
ｎタイプまたはｐタイプにドーピングされる、単結晶シ
リコン基板であることが好ましいが、構造体１０２（図
１）は、単一結晶基板上にエピタキシャル・シリコン層
を製造することによっても形成することができる。
【００２３】図１について説明すると、図１は、二つの
デバイスを示す。デバイス１０３は、本発明の一部が製
造された強誘電メモリ・セルであり、デバイス１０５
は、高電圧トランジスタ、低電圧トランジスタ、高速論
理トランジスタ、Ｉ／Ｏトランジスタ、アナログ・トラ
ンジスタ、またはデジタル信号プロセッサ内に収容する
ことができる任意の他のデバイスである。デバイス１０
３内の特定のセル構造体を除けば、デバイス１０３内で
使用されている構造体は、（デバイス１０５のような、
異なるタイプのデバイスによるトランジスタ内の可能な
ある種の変更を除けば）、デバイス１０５のデバイス構
造体と同じものでなければならない。
【００２４】基本的には、ゲート構造体１０６は、（好
適には、二酸化シリコン、オキシナイトライド、窒化シ
リコン、ＢＳＴ、ＰＺＴ、珪酸塩、任意の他のＫ値の高
い金属、またはその任意の組合せまたはスタックからで
きていることが好ましい）ゲート誘電体と、（好適に
は、頂部に形成された珪化物を含む、ｎタイプまたはｐ
タイプでドーピングされた多結晶シリコン、またはチタ
ン、タングステン、ＴｉＮ、タンタル、ＴａＮまたは金
属からできていることが好ましい）ゲート電極、および
（好適には、酸化物、窒化物、オキシ窒化物、またはそ
の組合せまたはスタックからできていることが好まし
い）側壁部を含む。通常、酸化物、窒化物、およびオキ
シ窒化物という用語は、酸化シリコン、窒化シリコンお
よびオキシ窒化シリコンを指す。「酸化物」という用語
は、通常、ホウ素および／または燐でドーピングした酸
化シリコンのような、ドーピングした酸化物を含む。ソ
ース／ドレーン領域１０８は、好適には、従来のドーピ
ング剤および処理条件により注入することが好ましい。
軽度にドーピングしたドレーン延長部、およびポケット
注入も使用することができる。さらに、ソース／ドレー
ン領域１０８は、（好適には、チタン、コバルト、ニッ
ケル、タングステンまたはその他の従来の珪化物材料に
より）珪化することができる。
【００２５】誘電体層１１２は、全基板上に形成され、
基板および形成されるゲート構造体に接触するための、
開口部を形成するように、パターン形成され、エッチン
グされる（ステップ２０２）。これらの開口部は、（好
適には、タングステン、モリブデン、チタン、窒化チタ
ン、窒化タンタル、Ｔｉ、ＮｉまたはＣｏのような珪化
金属、銅またはドーピングしたポリシリコンからできて
いることが好ましい）プラグ１１４のような、一つまた
はそれ以上の導電性材料で充填される。ライナー／バリ
ヤ層を、プラグ１１４と誘電体１１２との間に形成して
もよいし、形成しなくてもよい。図１は、ライナー／バ
リヤ層１１６を示すが、この層は、好適には、Ｔｉ、Ｔ
ｉＮ、ＴａＳｉＮ、Ｔａ、ＴａＮ、ＴｉＳｉＮ、そのス
タック、または任意の他の従来のライナー／バリヤ材料
からできていることが好ましい。好適には、接点は、ソ
ース／ドレーン領域およびゲート領域の珪化領域上に、
接触するように形成することが好ましい。
【００２６】誘電体層１１２は、好適には、できれば、
ゲートに隣接していて、窒化シリコンを含む水素または
重水素の層を含む、（ホウ素、または燐のような好適な
ドーピング剤でドーピングした、またはドーピングして
いない）ＳｉＯ2からできていることが好ましい。拡散
バリヤを蒸着した後で、化学的機械的研磨のようなプロ
セスにより、上に位置する層の改良形石版印刷のため
に、バリヤが平面化される可能性が高い。さらに、追加
拡散バリヤ／エッチング停止層を、平面化プロセスの後
で、蒸着されるＡｌＯx、ＡｌＮ、Ｓｉ3Ｎ4、ＴｉＯ2、
ＺｒＯ2、ＴａＯxのような、層１１２の頂面の近くに形
成することができる。接点に対するバイアまたは金属被
覆を形成するために、波形文様プロセスを使用する場合
には、この拡散バリヤは特に有用である。プラグ１１４
を形成するには、このオプションとしてのバリヤ／エッ
チング停止層を貫通して、エッチングを行わなければな
らない。
【００２７】接点上に位置する金属構造体の形成は、バ
ックエンドプロセスの一部と見なされる。特定の強誘電
メモリ・プロセス・モジュールを除いて、バックエンド
・プロセス・ステップは、半導体業界でのこれらの標準
的なものでなければならない。それ故、金属被覆は、ア
ルミニウムまたは銅をベースとするものになる。アルミ
ニウムは、好適にエッチングすることができ、一方、銅
は、波形文様プロセッサ中に使用するのに好適なもので
ある。しかし、波形文様プロセス中に形成された銅およ
びアルミニウムも、エッチングすることができる。金属
被覆したアルミニウムは、好適には、ＣＶＤによるタン
グステン・プラグ、またはアルミニウム・プラグを、含
んでいることが好ましく、アルミニウムは、電気移動抵
抗を改善するのに、銅でドーピングするのに好適なもの
である。アルミニウム用の金属拡散バリヤは、好適に
は、ＴｉＮおよび／またはＴｉを含んでいることが好ま
しい。銅の金属被覆は、好適には、Ｔｉ、ＴｉＮ、Ｔｉ
ＳｉＮ、Ｔａ窒化タンタルおよび／またはＴａＳｉＮ拡
散バリヤを含む、銅またはタングステンのプラグを含む
ことが好ましい。薄い誘電体の層（図示せず）をレベル
間の各誘電体（ＩＬＤ）層（層１１２、１３４および１
６０）の間に形成することができる。形成した場合、こ
の薄い層は、好適には、窒化シリコン、炭化シリコン、
ＳｉＣＮＯまたは酸化シリコン（好適には、高密度の酸
化プラズマであることが好ましい）からなることが好ま
しい。さらに、好適には、レベル間の誘電体の層１１
２、１３４および１６０は、酸化物、ＦＳＧ、ＰＳＧ、
ＢＰＳＧ、ＰＥＴＥＯＳ、酸化ＨＤＰ、窒化シリコン、
オキシ窒化シリコン、炭化シリコン、カルボキシ・オキ
シ窒化シリコン、（好適には、ＳｉＬＫ、多孔ＳｉＬ
Ｋ、テフロン（登録商標）、（できれば、多孔質の）Ｋ
値の低いポリマのような）誘電率の低い材料、エーロゲ
ル、キセロゲル、黒いダイヤモンド、ＨＳＱ、または任
意の他の多孔質のガラス材料）、またはその組合せまた
はスタックからできていることが好ましい。好適には、
相互接続部および金属線は、同じ材料からできているこ
とが好ましい。好適には、プラグ１３６および１５０、
および導体１４４および１６４は、（好適には、銅、ア
ルミニウム、チタン、ＴｉＮ、タングステン、窒化タン
グステンまたはその任意の組合せまたはスタックである
ことが好ましい）、金属材料からできていることが好ま
しい。バリヤ／ライナーは、プラグとレベル間の誘電体
層との間に形成することができる。形成した場合、（図
の層１３８および１４８およびライナー１４２、１４
６、１６２および１６６である）バリヤ／ライナー層
は、好適には、Ｔｉ、ＴｉＮ、Ｗ、窒化タングステン、
Ｔａ、窒化タンタル、任意の従来のバリヤ／ライナー
層、またはその任意の組合せまたはスタック）からでき
ていることが好ましい。層間誘電体材料およびプラグ材
料は、強誘電メモリ熱収支と互換性のあるものでなけれ
ばならない。現在の技術（すなわち、タングステンのプ
ラグ、およびＳｉＯ2ＩＬＤを内蔵する技術）を使用し
た場合には、強誘電メモリ熱収支は、約６００または６
５０℃以下でなければならない。ＩＬＤが、誘電率の低
い（Ｋ値の低い）層を含むように修正されている場合に
は、強誘電メモリ熱収支は、さらに低減する必要があ
る。それ故、好適な層間誘電体１１２は、（ドーピング
された、および／またはドーピングされていない）酸化
シリコン、窒化シリコンおよび／またはオキシ窒化シリ
コンのような６００℃以上の熱収支に耐えることができ
る材料である。
【００２８】レベル１２７は、強誘電メモリ・セル（強
誘電メモリ・プロセス・モジュール）を収容するように
追加される。この強誘電メモリ・プロセス・モジュール
により、強誘電または誘電率の高いコンデンサの形成
を、新しいプロセス・モジュールに対する最大の熱収支
で、バックエンド・プロセスの熱収支に影響を与えない
で容易に追加することができる。より詳細に説明する
と、このレベルにより、ビット線構成の下のコンデンサ
を含む強誘電メモリ・デバイスを高密度メモリと互換性
にあるものにすることができる。しかし、平面にする必
要がない場合には、領域１０５内に層１２７を形成しな
いで、強誘電メモリ・デバイスを形成することができ
る。それ故、強誘電メモリ部分１０３は、層１２７の高
さだけ、領域１０５より高くなる。
【００２９】強誘電メモリ・コンデンサ１２５は、いく
つもの層からなる。導電性バリヤ層１２２は、コンデン
サ誘電体の以降の処理の間にプラグ１１４を保護する必
要があるかないかにより、形成しても、しなくてもよ
い。形成した場合には、導電性バリヤ層１２２は、好適
には、ＴｉＡｌＮまたは（そのうちのどれかが、ＴｉＮ
よりも遅い酸化速度を持つ）、ＴａＳｉＮ、ＴｉＳｉ
Ｎ、ＴｉＮ、ＴａＮ、ＨｆＮ、ＺｒＮ、ＨｆＡｌＮ、Ｃ
ｒＮ、ＴａＡｌＮ、ＣｒＡｌＮ、または任意の他の導電
性材料を含む他の使用可能なバリヤでできていることが
好ましい。この層の厚さは、好適には、（０．１８ｕｍ
のバイアの場合）６０ナノメートル程度である。将来、
バイアのサイズが小さくなれば、バリヤの厚さも薄くす
ることができるだろう。これらのバリヤ層を蒸着する好
適な技術としては、Ａｒ＋Ｎ2またはＡｒ＋ＮＨ3を使用
する、反応性スパッタ蒸着法がある。アルゴンは、コス
トおよび性能を考慮したスパッタ蒸着法または物理的エ
ッチングの際に使用する標準的不活性ガスであることに
留意されたい。本明細書に記載するプロセス全体を通し
て、これらの用途のために、アルゴンの代わりに他の不
活性ガスを使用することもできる。使用することができ
る他の蒸着技術としては、化学蒸着法（ＣＶＤ）または
プラズマ促進ＣＶＤ（ＰＥＣＶＤ）等がある。窒化物の
ＣＶＤ法を使用すると、実際に、特に、有機金属前駆物
質を使用した場合には、カルボキシ窒化物ができる。こ
の方法は、多くの場合に使用することができる。好適な
タングステン接点の場合には、好適には、二層拡散バリ
ヤを蒸着することが好ましい。最初に、（好適には、４
０ナノメートルの）ＣＶＤにより、ＴｉＮが蒸着され、
その後で、ＰＶＤにより（好適には、３０ナノメートル
の）ＴｉＡｌＮが蒸着される。さらに好適なのは、（〜
６０ナノメートルの）ＴｉＡｌＮをＣＶＤまたはＰＥＣ
ＶＤにより蒸着することである。ＴｉＡｌＮ内のアルミ
ニウムの好適な比率は、約３０〜６０％であり、酸化抵
抗を改善するには、４０〜５０％にすればさらに好適で
ある。（本発明の実施形態の一つのように）よりよい拡
散バリヤを使用すると、通常、酸素に対して安定な底部
電極材料をさらに薄くすることができるし、またはより
高い処理温度を使用することができる。
【００３０】下に位置する接点構造体と電気的に接続さ
せるために、コンデンサ１２５の底部電極１２４をバリ
ヤ層１２２上に形成することもできるし、層１１２の上
に直接形成することもできる（ステップ２０６）。好適
には、底部電極は、２５〜１００ナノメートルの厚さ
で、酸素内で安定していて、貴金属またはイリジウム、
酸化イリジウム、Ｐｔ、Ｐｄ、ＰｄＯx、Ａｕ、Ｒｕ、
ＲｕＯx、Ｒｈ、ＲｈＯx、ＬａＳｒＣｏＯ3、（Ｂａ、
Ｓｒ）ＲｕＯ3、ＬａＮｉＯ3またはその任意の組合せま
たはスタックのような導電性酸化物でできていることが
好ましい。貴金属を使用する任意の電極の場合には、コ
ストの面および集積が容易であるという点から、できる
だけ薄い層を使用するのが有利である。ＰＺＴコンデン
サの誘電体用の好適な底部電極は、５０ナノメートルの
イリジウムか、イリジウム（アルゴン）用スパッタ蒸着
法および／またはＩｒＯx用の反応性スパッタ蒸着法
（アルゴン＋酸素）により蒸着するのが好ましい、３０
ナノメートルのＩｒＯxおよび２０ナノメートルのイリ
ジウムからできているスタックである。強誘電蒸着温度
が低いと、好適なもっと薄い電極を形成することができ
る。この層に対する好適な蒸着技術は、スパッタ蒸着
法、反応性スパッタ蒸着法または化学蒸着法である。底
部電極の応力を制御するためには、応力を解放し、およ
び／または底部電極の微細構造／安定性を改善するため
に、好適には、底部電極の後焼き鈍しを実行することが
好ましい。通常の焼き鈍し条件は、酸素または不活性ガ
スの混合物内で４００〜６００℃で、２〜１０分であ
る。この焼き鈍しは、底部電極が形成された後で任意の
時間に行うことができるが、好適には、ＩＬＤ１６０が
形成される前の実行することが好ましい。
【００３１】コンデンサ誘電体は、底部電極上に形成さ
れる（ステップ２０８）。好適には、コンデンサ誘電体
１２６の厚さは、１５０ナノメートルより薄いことが好
ましい。（より好適には、１００ナノメートルより薄い
ことが好ましく、最も好適には、５０ナノメートルより
薄いことが好ましく）、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3（ＰＺ
Ｔ−−ジルコン酸チタン酸鉛）；ドナー（Ｎｂ、Ｌａ、
Ｔａ）、アクセプタ（Ｍｎ、Ｃｏ、Ｆｅ、Ｎｉ、Ａｌ）
および／または両方でドーピングされたＰＺＴ；ＰＺＴ
でドーピングされ、ＳｒＴｉＯ3、ＢａＴｉＯ3またはＣ
ａＴｉＯ3との合金；タンタル酸ストロンチウム・ビス
マス（ＳＢＴ）およびニオブ・タンタル酸ストロンチウ
ム・ビスマスのような他の層状のペロブスカイト；また
はチタン酸ビスマス；ＢａＴｉＯ3；ＰｂＴｉＯ3；また
はＢｉ２ＴｉＯ3のような強誘電材料からできているこ
とが好ましい。ＰＺＴは、コンデンサ誘電体として最も
好適なものである。何故なら、ＰＺＴは、上記材料の中
で最も高い分極と最も低い処理温度をもっているからで
ある。さらに、良好な切換え特性（大きな切換え分極お
よび比較的正方形に近いヒステリシス・ループ）を入手
するための好適なＺｒ／Ｔｉ組成は、約２０／８０であ
る。別の方法としては、コンデンサの特性を最大限度に
均一にするためには、好適には、Ｚｒ／Ｔｉの組成を約
６５／３５にすることが好ましい。すべての場合におい
て、約０．０５〜１％のドナー・ドーピング剤を含むド
ナーでドーピングしたＰＺＴが好ましい。ドナー・ドー
ピング剤は、点欠陥集中を制御するのを容易にすること
によりＰＺＴの信頼性を改善する。これら誘電体用の好
適な蒸着技術は、有機金属化学蒸着法（ＭＯＣＶＤ）で
ある。ＭＯＣＶＤは、特に、薄いフィルム（すなわち、
１００ナノメートルより薄いフィルム）に好適である。
薄いＰＺＴは、（エッチングする材料が少ないために）
集積を簡単にし、（それ故、もっと少ない前駆物質を蒸
着するだけですむので、材料が少なくてすむために）コ
ストを安くし、（ほぼ同じ保磁電界を発生するのに保磁
電圧がもっと低くてすむために）、より低い電圧動作を
可能にするために非常に有利である。コンデンサの誘電
体は、結晶状態／多結晶状態で蒸着することもできる
し、低温で無定型状態で蒸着し、その後で、蒸着後焼き
鈍しにより結晶状にすることもできる。この方法は、ビ
スマス強誘電フィルムに対して通常行われる方法であ
る。この蒸着後の結晶化焼き鈍しは、蒸着直後、または
電極蒸着またはコンデンサ後エッチング焼き鈍しのよう
な後期プロセス・ステップの後で行うことができる。好
適なＭＯＣＶＤ ＰＺＴ方法を使用した場合には、好適
には、４５０〜６００℃の間（より好適には、５００〜
５５０℃の間）の温度で多結晶フィルムが蒸着される。
【００３２】頂部電極は、コンデンサの誘電体１２６上
に形成される（ステップ２１０）。本発明のこの実施形
態の場合には、図に示すように、頂部電極は層１２８お
よび１３０である。しかし、頂部電極は、単一の層の形
で実行することもできる。好適には、層１２８は、（好
適には、１００ナノメートルより薄い、より好適には、
５０ナノメートルより薄い）酸化イリジウムでできてい
ることが好ましく、層１３０は、（好適には、１００ナ
ノメートルより薄い、より好適には、５０ナノメートル
より薄い）イリジウムでできていることが好ましい。特
に、Ｐｂをベースとする強誘電材料の場合には、多くの
反対の状態である、書込み／読出し動作（疲労）による
劣化を最小限度に低減するために、純粋な貴金属ではな
く、ＩｒＯx、ＲｕＯx、ＲｈＯx、ＰｄＯx、ＰｔＯx、
ＡｇＯx（Ｂａ、Ｓｒ）ＲｕＯ3、ＬａＳｒＣｏＯ3、Ｌ
ａＮｉＯ3、ＹＢａ2Ｃｕ3Ｏ7-xのような、導電性酸化頂
部電極を持つと有利である。ＳＢＴのようなビスマスを
含む強誘電材料の多くも、Ｐｔ、Ｐｄ、Ａｕ、Ａｇ、Ｉ
ｒ、ＲｈおよびＲｕのような貴金属電極を使用すること
ができ、依然として良好な疲労特性を保持している。頂
部電極が酸化物である場合には、頂部金属接点と酸化物
との間に、低い接触抵抗を維持するために、その上に貴
金属の層を設置すると有利である。例えば、ＩｒＯxと
接触しているＴｉＮ層は、ＴｉＯ2を形成することがで
き、このＴｉＯ2は、以降の熱処理の間絶縁処理を行
う。Ｐｔ、Ｒｕ、ＰｄまたはＩｒのような高価貴金属を
使用する任意の電極の場合には、コストの点と集積の点
からいって、できるだけ薄い層を使用することが有利で
ある。ＰＺＴの場合には、好適な頂部電極スタックは、
ＰＺＴコンデンサの誘電体の頂部上に、Ａｒ＋Ｏ2内で
反応性ＰＶＤ法により蒸着した、厚さ約２０ナノメート
ルのＩｒＯx上に、アルゴン内でＰＶＤにより蒸着され
た、厚さ約１０ナノメートルのイリジウムからできてい
る。好適には、ＩｒＯ xは、５０〜８０％の窒素と残り
が酸素であるガス混合物内で、比較的低いスパッタ電力
で、すなわち、（好適には、２０ナノメートル／分以下
の）遅い蒸着速度で、４００℃以下の温度で蒸着するこ
とが好ましい。頂部電極内の応力を制御するために、ハ
ードマスクを蒸着する前に、頂部電極を焼き鈍すことが
できる。例えば、スパッタ蒸着した電極は、通常、圧縮
応力を受け、その間、焼き鈍した電極内の応力は張力に
なる。
【００３３】好適には、いくつかの層に対して異なるエ
ッチング剤を使用して、一度に全部のコンデンサ・スタ
ックをパターン形成し、エッチングすることが好ましい
（ステップ２１４）。しかし、以降の単一の層または複
数の層を形成する前に、各層または層のグループをエッ
チングすることができる。複数の層またはすべての層
を、同時にエッチングする場合には、好適には、ハード
マスク層１３２をスタックの上に形成することが好まし
い（ステップ２１２）。好適には、ハードマスクは、エ
ッチング・プロセス中、その統合性を保持するように、
十分薄い材料からできていることが好ましい。好適に
は、ハードマスクの厚さは、約５０〜５００ナノメート
ル、（より好適には、約１００〜３００ナノメートル、
最も好適には、約２００ナノメートル）であり、ＴｉＡ
ｌＮ、ＴｉＮ、Ｔｉ、ＴｉＯ2、Ａｌ、ＡｌＯx、Ａｌ
Ｎ、ＴｉＡｌ、ＴｉＡｌＯx、Ｔａ、ＴａＯx、ＴａＮ、
Ｃｒ、ＣｒＮ、ＣＲＯx、Ｚｒ、ＺｒＯx、ＺｒＮ、Ｈ
ｆ、ＨｆＮ、ＨｆＯx、酸化シリコン、Ｋ値が低い誘電
体、またはその任意のスタックまたは組合せからできて
いることが好ましい。ハードマスク・スタックの一例と
しては、５０ナノメートルの厚さにスパッタ蒸着したＴ
ｉＡｌＮ、またはＴｉＮの上に、３００ナノメートルの
厚さにＰＥＣＶＤ蒸着したＳｉＯ2がある。ハードマス
クの厚さは、エッチング・プロセス、および種々の材料
の相対的エッチング速度、エッチングされた層の厚さ、
必要な過度エッチングの量、すべての層をエッチングし
た後に残るハードマスクの必要な厚さにより制御され
る。層を薄くすれば、ハードマスクも薄くなる。ハード
マスクは、コンデンサ・スタックをエッチングした後
で、除去しても、しなくてもよい。ハードマスク１３２
を除去しない場合には、導電性材料のハードマスクを形
成することが好ましい。しかし、非導電性の材料および
半導体材料も使用することができるが、頂部電極に直接
接続させるために、コンデンサの頂部電極への相互接続
は、好適には、このハードマスクを通して形成すること
が好ましい。
【００３４】ハードマスクの蒸着は、単一のスタックに
することもできるし、ハードマスクのプロファイルおよ
び残るハードマスクの厚さを、よりよく制御するため
に、異なる材料の複数の層のスタックにすることもでき
る。窒化金属のハードマスク用の好適な蒸着プロセス
は、Ａｒ＋Ｎ2ガスの混合物による、スパッタ蒸着であ
る。ハードマスクを含む酸化シリコン用の好適な蒸着法
は、ＴＥＯＳ ＰＥＣＶＤである。
【００３５】接点を形成した後の、いくつかの好適な蒸
着ステップについて説明してきた。特に、底部拡散バリ
ヤ、底部電極、強誘電材料、頂部電極およびハードマス
クについて説明してきた。これらのプロセス・ステップ
内で使用される装置の全部または殆ど全部の部品は、潜
在的に強誘電元素により汚染されると見なされる場合が
多い。それ故、上記装置のこれらの部品は、専用部品で
あると見なされる。ウェーハは、その裏面が高い汚染レ
ベルではないにしても、有意な汚染レベルで汚染される
可能性が最も高い。ハードマスクの蒸着が行われた後の
次のプロセス・ステップは、通常、石版印刷である。そ
れ故、このツールにより裏面が汚染している処理ウェー
ハは、上記ツールを汚染し、その結果、その背面に強誘
電メモリ汚染物が付着している、このツールを通過して
処理されたクリーンなウェーハが、汚染することにな
る。それ故、好適には、石版印刷装置を共有し、どの強
誘電メモリも汚染しないで、クリーンなウェーハを上記
石版印刷装置により処理することができるようにするた
めに、強誘電メモリ・ウェーハの背面を清掃することが
好ましい。ハードマスクが、ＳｉＯ2のような標準材料
を含んでいる場合には、ウェーハは背面は、ハードマス
クのこの後部を蒸着する前に清掃することができる。例
えば、ハードマスクが、ＴｉＡｌＮ上のＳｉＯ2からで
きている場合には、好適には、ＴｉＡｌＮの蒸着プロセ
スの後で、ＳｉＯ2の蒸着プロセスの前に、ウェーハの
背面を清掃することが好ましい。このことは、ＳｉＯ2
蒸着ツールが汚染されるのを防止し、それによって、こ
のツールを共有することができる。清掃プロセスは、背
面の汚染元素およびその汚染レベルにより異なる。好適
な方法（ＰＶＤバリヤ、ハードマスク、底部電極、頂部
電極およびＭＯＣＶＤ ＰＺＴ）を仮定した場合、背面
上には低いレベルのイリジウムが存在するだろうが、Ｍ
ＯＣＶＤプロセスを受けた連続フィルムは縁部例外を持
たない。それ故、このタイプのウェーハ汚染の場合に
は、好適なウェーハの背面清掃プロセスは、背面、縁部
および縁部近くのウェーハの前面上の小さな領域をエッ
チングする湿式エッチング・プロセスである。上記エッ
チング・プロセスは、（例えば、Ｓｉ、ＳｉＯ2または
Ｓｉ3Ｎ4の場合には）、ウェーハの背面上に存在する材
料により幾分異なる。ＰＺＴの湿式エッチング・プロセ
スは、好適には、強力な弗酸またはＨ2Ｏ＋ＨＦ＋ＨＣ
ｌまたはＨ2Ｏ＋ＮＨ3Ｆ＋ＨＣｌのような、塩素および
弗素エッチング薬剤による酸混合物を使用して行うこと
が好ましい。
【００３６】好適には、一回だけの石版印刷ステップに
より、コンデンサ・スタックに対する、パターン形成お
よびエッチング・プロセスを実行することが好ましい。
そうすると、コストが安くなるばかりでなく、一回以上
石版印刷ステップを使用する場合には必要になる、整合
ミス許容範囲を考える必要がなくなるので、セルの大き
さをもっと小さくすることができる。すでに説明したよ
うに、好適な方法は、複数のエッチング・プロセスを使
用して、一つのハードマスクを使用する方法である。こ
れらのエッチング・プロセスは、さらに急峻な側壁部の
傾斜、およびそれによるもっと緩やかな寸法（ＣＤ）成
長を達成するために、高温により修正することができ
る。通常、好適には、ＣＤ成長を最低限度に低減するこ
とが好ましいが、このような低減は、エッチング・プロ
ファイルをもっと急峻にすることにより、および／また
は層をもっと薄くすることにより達成することができ
る。ハードマスクを使用する、本発明のある実施形態の
低温エッチング・プロセスは、ＰＺＴおよびイリジウム
構造体に対して、約７４度の側壁部の傾斜を達成し、Ｔ
ｉＡｌＮ構造体のプロファイルはもっと急峻である。イ
リジウムおよびＰＺＴ（エッチング速度の遅い材料）の
エッチング速度は、約１００ナノメートル／分である。
【００３７】エッチング・プロセスは、汚いプロセスで
あり、そのため、エッチング・ツールおよびウェーハの
前面、縁部および背面は、強誘電メモリにより汚染され
るか、強誘電メモリ汚染を含むエッチング残留物で汚染
される。それ故、ウェーハの前面を清掃し、エッチング
残留物を化学的に除去し、できれば、損傷を受けたＰＺ
Ｔの薄い層を除去する必要がある。このコンデンサ・エ
ッチングの後で行う清掃プロセスは、ある種のエッチン
グ条件および薬剤を使用することにより、脱イオン水
（ＤＩ水またはＤＩＷ）清掃（メガソニックを伴うまた
は伴わないタンク浸漬およびその後のスピン洗浄乾燥）
のように簡単にすることもできるし、またはタンク・エ
ッチングを、清掃を改善し、またはもっと多くの損傷を
除去するために、酸をベースとするものにすることもで
きる。このエッチング・プロセスにより、側壁部上の貴
金属のような、エッチングに強い材料の導電性層を再蒸
着することができる。例えば、イリジウム底部電極の場
合には、ＰＺＴの側壁部上にイリジウムを再蒸着するこ
とができ、そうすると、コンデンサに対する漏洩電流
が、許容できないほど大きくなる。湿式清掃（ステップ
２１６）は、また、強誘電材料を少しエッチングし、不
必要な材料を溶液の中に溶かした状態に維持する作用に
より、不必要な材料を除去するために使用することもで
きる。ウェーハの背面および縁部は、強誘電メモリ元素
の再蒸着により有意に汚染される可能性が高い。上記元
素は共有ツール内で処理を行う前に除去しなければなら
ない。
【００３８】コンデンサをエッチングすると、強誘電材
料が損傷したり、劣化したりするので、修復しなければ
ならない。この損傷を修復する一つの方法（ステップ２
１６）は、（発生する恐れがある任意の酸素の喪失を修
復するために）酸素プラズマ露出を行う方法であり、お
よび／または酸素を添加し、また、エッチング・プロセ
スにより損傷した表面の結晶性を改善するために）、不
活性または酸化雰囲気内で、ＲＴＡまたは炉内焼き鈍し
を行うことである。ＰＺＴの場合には、この焼き鈍し
は、好適には、（炉内焼き鈍しの場合には、好適には、
約１５分から２時間の間）、約５００〜６５０℃で、ま
たは（ＲＴＡの場合には、好適には、１０〜６０秒の
間）、５５０〜７００℃で、実行することが好ましい。
【００３９】コンデンサの側壁部は、好適には、かなり
急峻であることが好ましい。側壁部拡散バリヤは、好適
には、層１３４の形成および相互接続用の孔部をエッチ
ングする前に、コンデンサ・スタック上に形成すること
が好ましい（ステップ２１８）。側壁部拡散バリヤは重
要なものである。何故なら、このバリヤにより、コンデ
ンサをショートさせないで、相互接続に整合ズレを許容
することができ、このバリヤが、コンデンサを保護し
て、コンデンサ内への大部分の物質の拡散を防止し、ま
た、この構造体を保護して、コンデンサから外へ物質が
拡散するのを防止するからである。本発明のこの実施形
態の場合には、側壁部拡散バリヤは、図に示すように、
二つの層（層１１８および１２０）であるが、側壁部拡
散バリヤは、もっと多くの層、またはもっと少ない層を
含むことができる。好適には、層１１８の厚さは、約３
０ナノメートルであり、ＡｌＯx、Ｔａ2Ｏ5、ＡｌＮ、
ＴｉＯ2、ＺｒＯ2、ＨｆＯ2、またはこれらの任意のス
タックまたは組合せからできていることが好ましい。層
１２０の厚さは、約３０ナノメートルであり、窒化シリ
コン、ＡｌＮ、またはそれらの任意のスタック、または
組合せからできていることが好ましい。（特に、有機金
属前駆物質を使用する場合には、カルボキシ窒化物であ
ってもよい）金属の酸化物または窒化物を蒸着するため
の好適なプロセスは、自由水素が最も少ない状態での
（すなわち、Ｈ2ではなく、Ｈ2Ｏが形成されるような十
分な酸素の存在下での）ＭＯＣＶＤ法である。プラズマ
促進ＣＶＤ、またはＭＯＣＶＤプロセスを使用すること
ができる。別の方法としては、（酸化物に対する）Ａｒ
＋Ｏ2、（窒化物に対する）Ａｒ＋Ｎ2、（オキシ窒化物
に対する）Ａｒ＋Ｏ2＋Ｎ2と一緒に、反応性スパッタ蒸
着法を使用することができる。窒化シリコン用の好適な
プロセスは、ＣＶＤまたはＰＥＣＶＤである。低水素プ
ロセスの場合には、ガスはＳｉＨ4およびＮ2でなければ
ならない。この場合、Ｎ2の流量はＳｉＨ4の流量よりは
るかに速い。水素を含まないＰＥＣＶＤ Ｓｉ 3Ｎ4蒸着
プロセスの場合には、ＳｉＣｌ4＋Ｎ2を使用しなければ
ならないが、この場合もまた、Ｎ2の流量をＳｉＣｌ4の
流量よりはるかに速くすると有利である。本明細書に記
載する実施形態の場合には、ＡｌＯx層は、Ｐｂおよび
Ｈ拡散バリヤとして使用され、一方、Ｓｉ3Ｎ4層は、接
触エッチング停止として使用される。
【００４０】バイア・エッチングを、（例えば、ＡｌＯ
xのような）側壁層上で停止するように修正することが
できる場合には、この層がエッチング停止層になり、追
加の層（すなわち、Ｓｉ3Ｎ4）は必要ない。この場合に
は、側壁部の厚さを、もっと厚くしなければならない場
合がある。
【００４１】もう一つの方法は、蒸着を行った後で側壁
部材料をエッチング・バックする方法である。このエッ
チング・バックは、拡散バリヤ層を蒸着した後で行うこ
とができる。ある好適な実施形態の場合には、（好適に
は、厚さ４０ナノメートルであることが好ましい）Ａｌ
Ｏxが蒸着され、その後で、（例えば、ＢＣｌ3またはＣ
ｌ2のような）エッチング・ガスを含む塩素により、エ
ッチング・バックが行われ、その後で、（好適には、厚
さ約３０ナノメートルであることが好ましい）Ｓｉ3Ｎ4
のＰＥＣＶＤ蒸着が行われる。
【００４２】焼き鈍しを行っても、エッチングによる損
傷が、修復できなかった場合には、側壁部拡散バリヤの
蒸着を行った後で、焼き鈍しを行うことができる。ＰＺ
Ｔの場合には、好適には、この焼き鈍しは、（炉内焼き
鈍しの場合には、約１５分〜２時間の間）５００〜６５
０℃で、または（ＲＴＡの場合には、約１０〜６０秒の
間）５５０〜７００℃で実行することが好ましい。さら
に好適には、ＲＴＡを６５０℃で１分間実行することで
ある。強誘電コンデンサ上に直接形成された層間誘電体
層が、最大熱収支が約５００℃以下の、Ｋ値の低い材料
である場合には、このオプションは好適なものである。
この焼き鈍しは、酸化雰囲気条件、または不活性雰囲気
条件で行うことができる。
【００４３】ＡｌＯx蒸着プロセスの初めのところで、
ウェーハの前面は、強誘電メモリ元素に曝されている。
ＡｌＯx蒸着プロセスは、（約１０10原子／平方センチ
である、要注意レベルより高いレベルでの、以降のウェ
ーハ上の追加強誘電メモリ汚染と定義される）ツールの
汚染を引き起こす場合もあるし、引き起こさない場合も
ある。強誘電メモリ・ウェーハ上でのＡｌＯx蒸着プロ
セスが、汚染を引き起こさない場合には、好適には、こ
の側壁部拡散バリヤを蒸着する前に、ウェーハの背面を
湿式清掃することが好ましい。強誘電ウェーハ上でのＡ
ｌＯx蒸着プロセスが、ツールの汚染を引き起こさない
場合には、このステップの後で、上記の好適な背面清掃
を実行することができる。ウェーハの背面の清掃に使用
する湿式薬剤は、最初に使用したものと異なるものであ
ってもよい。何故なら、背面の汚染は、異なる元素濃度
レベルを持っていると予想されるからである。
【００４４】層間誘電体は、側壁部拡散バリヤ上に蒸着
される（ステップ２２０）。薄い誘電体層（図示せず）
を各レベル間誘電体層（層１１２、１３４および１６
０）の間に形成することができる。形成した場合には、
好適には、この薄い層は、窒化シリコン、炭化シリコン
（ＳｉＣＮＯ）または（好適には、高密度酸化プラズマ
であることが好ましい）酸化シリコンからできているこ
とが好ましい。さらに、レベル間誘電体層１１２、１３
４、１６０は、好適には、酸化物、酸化ＦＳＧ、酸化Ｐ
ＳＧ、酸化ＢＰＳＧ、酸化ＰＥＴＥＯＳ、酸化ＨＤＰ、
窒化シリコン、オキシ窒化シリコン、炭化シリコン、カ
ルボキシ窒化シリコン、（好適には、ＳｉＬＫ、多孔性
ＳｉＬＫ、テフロン、（できれば、多孔質の）Ｋ値が低
いポリマ、アエロゲル、キセロゲル、黒いダイヤモン
ド、ＨＳＱ、または任意の他の多孔質のガラス材料のよ
うな）誘電定数の低い材料、またはそれらの組合せまた
はスタックからできていることが好ましい。第一および
第二のＩＬＤ（１１２／１３４）の熱収支は、強誘電メ
モリ・モジュール・プロセスの詳細に衝撃を与える。第
二の層間誘電体（１３４）を蒸着した後での、好適なプ
ロセスは、以降の石版印刷プロセスのために表面を平に
するために、好適には、ＣＭＰにより誘電体を平にする
ことである。選択したバックエンド金属被覆により、複
数の処理オプションがある。エッチングしたアルミニウ
ム金属被覆の場合には、最重要なオプションは、アルミ
ニウム・バイアまたはタングステン・バイア用のもので
ある。（アルミニウムまたは銅が好適な）波形文様の場
合には、（バイアおよび金属が同時に充填される）二重
波形文様を選択するか、単一波形文様金属の前に、別々
の金属バイア（アルミニウム、銅またはタングステン）
が充填される方法が選択される。バイアおよびエッチン
グした金属、または（バイア第一と呼ばれる）単一の波
形文様金属を使用する、すべてのプロセス・ルートは、
二重波形文様法と比較した場合、強誘電メモリ・プロセ
スの詳細という点では、もっと類似している。
【００４５】バイア第一のプロセスの流れは下記の通り
である。銅のような金属被覆スキームにより、（通常
は、炭化シリコン、窒化シリコン、酸素窒化シリコン、
カルボキシ窒化シリコンである）拡散バリヤ／エッチン
グ停止層が、ＩＬＤ上に蒸着される。その後で、パター
ン形成したレジストを形成するために、石版印刷が使用
される。その後で、接触エッチング・プロセスにより下
記のスタック、すなわち、（存在する場合には）反射防
止コーティング、（存在する場合には）エッチング停止
層、ＩＬＤ、その後で、コンデンサの上に位置する側壁
部拡散バリヤがエッチングされる。（周辺部と比較した
場合、接点上のバイアの深さが浅くないので）、異なる
各材料に対して、異なるエッチング・プロセス（化学お
よびプラズマ条件）が使用される可能性が高い。側壁部
拡散バリヤが、ＡｌＯx上のＳｉ3Ｎ 4からなる好適な実
施形態の場合には、Ｓｉ3Ｎ4は、ＩＬＤエッチングに対
して、エッチング停止層の働きをすることができる。こ
のエッチングは、エッチングした種々の領域の間で、Ｉ
ＬＤの厚さが異なるゲート・エッチングのような用途の
場合には、標準的なエッチング方法である。ＩＬＤエッ
チングを行った後で、（バイア孔部により露出される）
Ｓｉ3Ｎ4およびＡｌＯxが、同じまたは異なる薬剤でエ
ッチングされる。通常、バイアの領域は狭いので、すべ
てのエッチング・ステップは、タイミングを合わせて行
われる。しかし、好適には、（光学的放射または気相Ｒ
ＧＡのような）ある種のリアルタイムの測定による、終
点決定を行うことが好ましい。強誘電メモリの損傷制御
の場合には、底部層側壁部バリヤのエッチング・プロセ
スを制御することが特に重要である。好適には、もっと
小さなプラズマ損傷でプラズマ条件、および過度エッチ
ングの少ない均一なエッチング速度を使用することが好
ましい。バイア・エッチング・プロセスの後で、通常、
灰プロセスおよびその後で行われる湿式清掃および乾燥
によりレジストが除去される。
【００４６】好適には、エッチングによる損傷を除去す
るために、バイア・エッチング・ステップの後で、焼き
鈍しプロセス・ステップ（ステップ２２２）を実行する
ことが好ましい。ＰＺＴコンデンサ誘電体の場合には、
この焼き鈍しは、好適には、（炉内焼き鈍しの場合に
は、約１５分〜２時間の間）５００〜６５０℃で、また
は（ＲＴＡの場合には、好適には、約１０〜６０秒の
間）５５０〜７００℃で実行することが好ましい。さら
に好適には、ＲＴＡプロセスを６５０℃で１分間実行す
ることが好ましい。また、好適には、頂部電極拡散バリ
ヤを酸化しないために、上記焼き鈍しを不活性の雰囲気
（Ｎ2またはＡｒ）内で実行することが好ましい。層間
誘電体層として、最大熱収支が約５００℃以下の、Ｋ値
の低い材料を選択した場合には、このオプションは好適
なものである。第一または第二のＩＬＤ（１１２／１３
４）の最大熱収支のために、このようにすることができ
ない場合には、好適には、ＲＴＡプロセスにより、その
ＩＬＤに対して可能な最大熱収支を使用することが好ま
しい。
【００４７】バイアが形成された場合には、標準的金属
被覆によりバイアを充填することができる。通常の金属
被覆および拡散バリヤについては既に説明したが、窒化
ＴａまたはＴｉ／ＴｉＮのバリヤを含む銅、タングステ
ン、ドーピングされたアルミニウムの金属を含む。好適
には、清掃と蒸着との間に真空状態を中断しないで、ツ
ール内でのバリヤおよび金属層を蒸着する前に、バイア
の底を清掃するために、（例えば、Ａｒ、Ａｒ＋Ｎ2の
ような）短期プラズマ清掃を使用することが好ましい。
銅の場合には、好適には、Ｔａ、ＴａＮｘまたはＴｉＮ
バリヤを使用し、その後で、銅シード層の蒸着を行うこ
とが好ましい。好適には、この後で、銅の電気メッキま
たは蒸着を行うことが好ましい。レベル間誘電体上の銅
およびバリヤは、好適には、ＣＭＰにより除去すること
が好ましい。タングステン・バイアの場合には、好適に
は、Ｔｉ／ＴｉＮバリヤを使用し、その後で、エッチン
グ・バックまたはＣＭＰにより、ＣＶＤによるタングス
テン、および過度のタングステンを除去することが好ま
しい。アルミニウムのバイアの場合には、Ｔｉ／ＴｉＮ
バリヤの後で、アルミニウムが蒸着（ＣＶＤ、リフロウ
によるＰＶＤ、または高温ＰＶＤ）される。ＩＬＤの頂
部の上のアルミニウムは、金属線を形成するために除去
されるか、またはパターン形成され、エッチングされ
る。
【００４８】頂部電極およびＰＺＴが、導電性ハードマ
スクおよび／または拡散バリヤまたは側壁部拡散バリヤ
で保護されていない場合には、バイア・エッチング用の
ツール、バイア形成後の清掃、焼き鈍し用ツール、金属
プラズマ清掃および均等バイア蒸着ツールは、潜在的
に、強誘電メモリ元素で汚染される恐れがある。上記の
保護を行っても、大幅な過度エッチングのようなプロセ
ス上のミスにより、エッチング用ツールが汚染される恐
れがある。それ故、プロセスの制御および有意なモニタ
により、これらのツールを専用ツールとしないで共有す
ることができる。これらのツールを専用ツールにする必
要があるとの判断が行われた場合には、他の汚染されて
いないツールに、強誘電メモリ汚染が広がる機会を根絶
するために、ウェーハが最後の専用ツールから送り出さ
れた後で、背面湿式清掃を行うことを決定する必要があ
る。
【００４９】二重波形文様プロセスの流れ用のプロセス
の流れについて以下に説明する。本明細書に記載する流
れは、バイア第一流れであるが、多くの強誘電特有の特
徴も、他のプロセスの流れのルートに適用される。銅の
ような金属被覆スキームにより、（好適には、炭化シリ
コン、窒化シリコン、酸素窒化シリコン、カルボキシル
窒化シリコンからできていることが好ましい）拡散バリ
ヤ／エッチング停止層がＩＬＤ上に蒸着される。その後
で、第二の金属間層の誘電体（ＩＭＤまたはＩＬＤ）
が、上記の選択の中の一つにより蒸着される。（場合に
よっては、この後で、他の拡散バリヤ／エッチング停止
層が、形成される場合がある。）その後で、バイアをパ
ターン形成するために、石版印刷が使用される。その後
で、バイアは、上記と同じ手順でエッチングされるが、
この場合には、側壁部拡散バリヤに行当たるまでに誘電
体の複数の層が存在する可能性がある。さらに、二重波
形文様法の場合の第一の（深い）バイアのアスペクト比
は、一つのバイアの場合のアスペクト比より大きい。レ
ジスト・アッシュ、バイア・エッチングおよび清掃の後
で、第一のバイアは、レジストにより充填され、金属パ
ターンを形成するために、石版印刷が行われる。金属パ
ターンが、頂部誘電体内にエッチングされ、その深さが
エッチング・プロセス中に制御されるか、またはエッチ
ング停止層により制御される。その後で、レジストが除
去され、エッチングのクズが湿式清掃により除去され
る。
【００５０】次のステップは、エッチング後の回復焼き
鈍し実行ステップであるが、熱収支は、もっと多くの誘
電体層により制限される。ＰＺＴからなるコンデンサ誘
電体の場合には、この焼き鈍しは、好適には、（炉内焼
き鈍しの場合には、約１５分〜２時間の間）５００〜６
５０℃で、または（ＲＴＡプロセスの場合には、約１０
〜６０秒の間）５５０〜７００℃で実行することが好ま
しい。さらに好適なのは、ＲＴＡプロセスを６５０℃で
１分間実行することである。また、好適には、頂部電極
拡散バリヤを酸化させないために、上記焼き鈍しを不活
性の雰囲気（Ｎ 2またはＡｒ）内で実行することが好ま
しい。層間誘電体層として、最大熱収支が約５００℃以
下の、Ｋ値の低い材料を選択した場合には、このオプシ
ョンは好適なものである。ＩＬＤの最大熱収支のため
に、このようにすることができない場合には、好適に
は、ＲＴＡプロセスにより、そのＩＬＤに対して可能な
最大熱収支を使用することが好ましい。
【００５１】次のステップは、バイアおよび金属線用の
凹部を同時に充填するために、バリヤおよび金属を蒸着
するステップである。波形文様プロセスを除く、通常の
金属被覆および拡散バリヤについてはすでに説明した
が、これらは、銅、タングステン、Ｔａ、ＴａＮｘまた
はＴｉ／ＴｉＮのバリヤを含むドーピングしたアルミニ
ウムを含む。好適には、清掃と蒸着との間に真空状態を
中断しないで、ツール内でのバリヤおよび金属フィルム
を蒸着する前に、バイアの底を清掃するために、（例え
ば、Ａｒ、Ａｒ＋Ｎ2のような）短期プラズマ清掃を使
用することが好ましい。二重波形文様方法の汚染問題
は、バイア第一法の汚染問題に類似している。
【００５２】頂部電極への電気的接続を供給するため
に、相互接続部１３６が形成される。上記相互接続部
は、好適には、駆動線１４０に接続していることが好ま
しい、導体１４４に接続している。駆動線１４０は、好
適には、デバイスの動作中、約１．２ボルトの電位にな
ることが好ましく、この電圧は使用する論理技術発生に
より異なる。
【００５３】本発明の一実施形態の説明は、図２のプロ
セスの流れおよび図３ａ−図３ｃのメモリ・デバイス１
０３の断面図に関連する。図１の参照番号と同じ参照番
号がついている、図３ａ−図３ｃの機能は、似ているま
たは類似の機能を表わす。
【００５４】図３ａと図２のプロセス・ステップ２０２
について説明すると、標準半導体処理技術により、レベ
ル間誘電体層１１２が形成され、（必要な場合には）平
面化される。ホトレジスト層（図示せず）が形成され、
接点孔部がレベル間誘電体層１１２内にエッチングされ
る。ホトレジストを除去した後で、バリヤ／ライナー層
１１６が、（好適には、化学蒸着法、ＣＶＤにより）ブ
ランケットのように形成される。次に、接点孔部の残り
の部分を充填するために、導電性材料が、ブランケット
のように形成される。レベル間誘電体層の上に位置する
導電性材料およびライナー／バリヤ層の一部が、プラグ
１１４およびライナー／バリヤ１１６を形成するため
に、化学的機械的研磨（ＣＭＰ）により、エッチング・
バックまたは研磨バックされる。好適には、表面をでき
るだけ平にするために、ＣＭＰプロセスを使用すること
が好ましい。エッチング・バック・プロセスを実行する
と、その結果、凹部が形成され、この表面状態のために
以降の処理が必要になる場合がある。このような表面状
態により、強誘電層内の局部的な結晶状態が劣化し、そ
のため、コンデンサの特性が劣化する場合がある。
【００５５】図２のステップ２０４について説明する
と、そうしたい場合には、二つの層酸化バリヤ層３０２
が形成される。最初に、ＴｉＮ（好適には、厚さ約５０
ナノメートル）が、ＣＶＤ（標準半導体工業プロセス）
により蒸着され、その後で、（好適には、厚さ約３０ナ
ノメートルの）ＴｉＡｌＮが蒸着される。上記ＴｉＡｌ
Ｎは、好適には、ＡｒおよびＮ2内で、反応性スパッタ
蒸着により蒸着することが好ましい。ＴｉＡｌターゲッ
トの好適な組成は、Ｔｉ0.6Ａｌ0.4であり、蒸着プロセ
スは、好適には、約５０ナノメートル／分の速度で蒸着
を達成するように、スパッタ電力を設定して、（好適に
は、約４０／６０の比率の）ＡｒおよびＮ 2内で、約３
５０℃（ウェーハ温度）で実行するのが好ましい。強誘
電キャパシタのＭＯＣＶＤ堆積、または強誘電体の酸素
アニールのような、酸素を含むプロセス中に、導体内に
酸素が拡散することにより、導体１１４の比抵抗が悪影
響を受ける場合には、層３０２（１２２）を形成しなけ
ればならない。
【００５６】次に、ステップ２０４においては、底部電
極材料３０４（１２４）が形成される。底部電極材料３
０４は、このコンデンサを形成するために使用する誘電
体材料３０６により、一つまたはそれ以上の層を含むこ
とができる。この実施形態の場合には、層３０４は、好
適には、ＡｒおよびＯ2雰囲気内で、反応性スパッタ蒸
着により蒸着された３０ナノメートルＩｒＯxの下に、
スパッタ蒸着により蒸着された約２０ナノメートルのイ
リジウムからできていることが好ましい。 好適には、
コストおよび設備投資の理由からＩｒとＩｒＯxとを同
じチャンバ内で蒸着するのが好ましい。上記蒸着は、好
適には、約５０ナノメートル／分の速度を達成するよう
に、スパッタ電力を設定して、Ａｒ雰囲気内で、約３０
０℃のウェーハ温度で実行することが好ましい。この直
後に、ガスの雰囲気がＡｒ＋Ｏ2（３０／７０）に変更
され、ＩｒＯxを約３０ナノメートル／分で蒸着するよ
うにスパッタ電力が調整される。もう一つの好適な実施
形態は、底部電極として、好適には、厚さがＩｒの約１
００ナノメートルまたは以下、より好適には、約５０ナ
ノメートルのＩｒ層を含む。
【００５７】好適には、ＴｉＮは、共有ツールで蒸着
し、ＴｉＡｌＮは、Ｉｒおよび／またはＩｒＯx蒸着室
に、集中的に設置されている専用ツールで蒸着するのが
好ましい。また、好適には、コストと設備投資の点から
ＩｒおよびＩｒＯxを同じチャンバ内で蒸着するのが好
ましい。ＴｉＡｌＮの蒸着が行われる前に、ＴｉＮが空
気に触れる場合には、好適には、（約１ナノメートルの
ＴｉＮを除去する）不活性ガス焼き鈍しおよび／または
プラズマ清掃を、ＴｉＡｌＮの蒸着の前に実行するのが
好ましい。
【００５８】図３ｂについて説明すると、コンデンサ誘
電体層３０６は、ステップ２０８において形成される。
好適には、層３０６（１２６）は、１００ナノメートル
より短い（より好適には、５０ナノメートル）有機金属
コントローラＣＶＤ（ＭＯＣＶＤ）により形成されるＰ
ＺＴからできていることが好ましい。しかし、化学溶液
蒸着（ゾル−ゲルまたは金属有機分解）のような他の技
術も使用することができる。さらに、良好な強誘電切換
え特性（大きな切換え分極、および比較的正方形に近い
ヒステリシス・ループ）を入手するための好適なＺｒ／
Ｔｉ組成は約２０／８０である。別の方法としては、切
換え分極を最低限度まで低減し、コンデンサの特性を均
等にするには、Ｚｒ／Ｔｉ組成を約６５／３５にするこ
とが好ましい。さらに、好適には、約０．５〜１％のド
ナー・ドーピング剤を含むドナーでドーピングしたＰＺ
Ｔを持つことが好ましい。ドナー・ドーピング剤は、点
欠陥集中を制御するのを助けて、ＰＺＴの信頼性を向上
させる。ＭＯＣＶＤプロセス条件は、好適には、約６０
０℃以下の温度（さらに好適には、５５０℃以下の温度
で）実行するのが好ましい。ＰＺＴの蒸着速度は、１０
０〜２００ナノメートル／分に設定される。フィルム組
成の再現性のある制御を入手するために、ＭＯＣＶＤプ
ロセスは、液状に保つために、溶媒と一緒に混合される
有機金属前駆物質の、二つまたはたった一つのカクテル
を使用することができる。ＭＯＣＶＤリアクタは、一つ
または二つの記号気化器により液体を気化し、前駆物質
が分解または凝縮するのを防止するために、リアクタの
壁部温度を正確に制御するように設計されている。好適
には、前駆物質を、酸化剤（Ｏ2、Ｎ2Ｏまたは好適に
は、Ｏ2を含むＨ2Ｏ）と混合されるリアクタ・チャンバ
に流すために、ＡｒまたはＨｅキャリヤ・ガスを使用す
ることが好ましい。
【００５９】ステップ２１０においては、頂部電極３０
８／３１０（１２８／１３０）が形成される。ＰＺＴコ
ンデンサ誘電体の場合には、好適な頂部電極スタック
は、ＰＺＴコンデンサ誘電体の頂部上に形成される、Ａ
ｒおよびＯ2内での反応性ＰＶＤにより蒸着された約２
０ナノメートルのＩｒＯx上に、Ａｒ内でＰＶＤにより
蒸着された約１０ナノメートルのイリジウムからできて
いる。好適には、比較的小さなスパッタ電力、すなわ
ち、遅い蒸着速度（好適には、約２０ナノメートル／
分）で、残りの部分が酸素である５０〜８０％のガス混
合物内で、４００℃以下の温度で蒸着するのが好まし
い。また、好適には、コストおよび設備投資を低減する
ために、同じチャンバ内でＩｒおよびＩｒＯx蒸着する
のが好ましい。
【００６０】ステップ２１２においては、ハードマスク
３１２（１３２）を形成するために、ハードマスク層が
形成され、パターン形成され、エッチングされる。好適
には、ハードマスクは、コンデンサ・スタックの以降の
エッチング中に、目でみて分かる程度エッチングされる
材料からできていることが好ましい。また、ハードマス
ク材料が導電性であれば有利である。何故なら、導電性
であれば、頂部電極への電気的接続を容易に行うことが
できるからである。好適には、ハードマスクは、２００
ナノメートルのスパッタ蒸着されたＴｉＡｌＮ （４０
％アルミニウム・ターゲット、Ａｒ＋Ｎ2（５０／５
０）、４００℃ウェーハ温度）からできていることが好
ましい。別の方法としては、ハードマスクは、５０ナノ
メートルのＴｉＡｌＮの上の３００ナノメートルのＳｉ
Ｏ2からできている。この場合、ＳｉＯ2は、ＴＥＯＳ
ＰＥＣＶＤで蒸着される。ハードマスク・スタックの他
の実施形態は、５０ナノメートルのＴｉＡｌＮの上に形
成された２０ナノメートルのＴｉＡｌＯ上に形成されて
いる、１２０ナノメートルのＴｉＡｌ上の、３０ナノメ
ートルのＴｉＡｌＮである。好適には、これらの層すべ
ては、窒化物に対するガス組成（Ａｒ＋Ｎ2（５０／５
０）、金属に対するＡｒ、および酸化物に対するＡｒ＋
Ｏ2（９０／１０）またはＡｒ＋Ｎ2＋Ｏ2（８５／１０
／５）を変化させることにより、蒸着中フィルムの組成
が変化する同じチャンバ内でスパッタ蒸着により蒸着す
ることが好ましい。ＴｉＡｌＮは、好適には、約１００
ナノメートル／分のＴｉＡｌＮ蒸着速度を達成するため
に、約４００℃で蒸着することが好ましい。これらすべ
ての場合、ＴｉＡｌＮの代わりにＴｉＮを使用すること
ができる。
【００６１】好適には、石版印刷ツールの汚染を防止す
るために、ウェーハの背面を清掃することが好ましい。
湿式エッチング・プロセスは、幾分、（例えば、それ
が、シリコン、二酸化シリコンまたはＳｉ3Ｎ4である場
合）ウェーハの背面上に存在する材料に依存する。湿式
エッチングＰＺＴは、強力な弗素酸、または（さらに、
好適には、）Ｈ2Ｏ＋ＨＦ＋ＨＣｌまたはＨ2Ｏ＋ＮＨ3
Ｆ＋ＨＣｌのような塩素および弗素エッチング薬剤との
酸の混合物を必要とする場合がある。この薬剤は、ま
た、ウェーハの背面／縁部上に存在する場合がある、低
いレベルのイリジウムを除去する。
【００６２】任意の従来のタイプのパターン形成を使用
することができるが、ホトレジスト・マスクを使用する
のが好ましい。パターン形成マスクを形成した後で、こ
の一つのマスクで、全スタックがエッチングされる（ス
テップ２１４）。それ故、このエッチングは、ハードマ
スク、頂部電極、ＰＺＴ、底部電極および底部電極拡張
バリヤをエッチングする必要がある。好適なエッチング
方法は二つある。
【００６３】第一のエッチング方法は、同じチャンバ内
で下記のプロセス・シーケンスにより、これらの層すべ
てをエッチングするのに一つの高密度のプラズマ・エッ
チング・チャンバを使用する。それぞれの場合、遠隔プ
ラズマ密度は、最大電力に設定される。ハードマスク
は、最初、塩素薬剤によりエッチングされる。（ＳｉＯ
2ハードマスクを使用する場合は別で、その場合には、
弗素薬剤と塩素薬剤が使用される。）一例としてのＴｉ
ＡｌＮエッチングは、約１０ミリトルの圧力下で、基板
に中程度のバイアスを掛け、Ｃｌ2およびＮ2（８０／２
０）エッチング剤を使用して行われる。ハードマスクの
一部がＴｉＡｌＯxである場合には、この層を貫通する
のに、好適には、短期高電力ステップを追加することが
好ましい。ハードマスクをエッチングした後で、約４０
ミリトルの圧力下で、基板に低いバイアスを掛けた状態
で、Ｏ2およびＮ2（８５／１５）により、レジストを除
去する。Ｉｒ／ＩｒＯx頂部電極は、好適には、（約３
ミリトルの）低圧下で、高いバイアス（約１００ナノメ
ートル／分のエッチング速度）を掛けた状態で、Ｃｌ 2
＋Ｎ2＋Ｏ2薬剤（６０／２０／２０）によりエッチング
される。ＩｒエッチングとＴｉＡｌＮハードマスク・エ
ッチングとの間に、確実に高い選択性を維持するために
酸素が添加される。ＰＺＴは、中程度の圧力（約１０ミ
リトル）下で、高いバイアス（約１００ナノメートル／
分のエッチング速度）を基板に掛けた状態で、（例え
ば、Ｃｌ2＋ＣＦ4＋Ｎ2＋Ｏ2（４５／１５／２０／２
０）ような）、塩素と弗素を含む反応性薬剤内でエッチ
ングされる。この場合も、ＰＺＴエッチング速度と、ハ
ードマスク・エッチング速度との間に確実に良好な選択
性を維持し、ＰＺＴからの酸素の喪失を最小限度に低減
するために酸素が添加される。底部電極は、好適には、
頂部電極と同じ方法でエッチングすることが好ましい。
ＴｉＡｌＮ底部拡散バリヤは、好適には、頂部電極と同
じ方法でエッチングすることが好ましい。エッチング剤
は、Ｃｌ2およびＮ2（８０／２０）を含む。圧力は、好
適には、約１０ミリトルであることが好ましく、エッチ
ングは、（約３０ナノメートルの除去）の短期高電力短
時間ステップで開始し、その後で、〜１００％過度エッ
チング時間で低電力エッチング・ステップを行うことが
好ましい。
【００６４】第二のエッチング方法は、Ｉｒ、ＩｒＯx
およびＰＺＴのような、室温に近い揮発性の低い種類を
エッチングするのに、高温エッチング・プロセスを使用
する。それ故、このプロセス・シーケンスを以下に示
す。ＳｉＯ2ハードマスクの場合には、ＳｉＯ2は、最
初、標準ＳｉＯ2エッチング薬剤により、（弗素薬剤だ
けの）専用ＳｉＯ2エッチング・チャンバ内でエッチン
グされる。その後で、（Ｏ2＋Ｎ2＋Ｈ2Ｏ＋オプション
としてのＣＦ4のような）標準アッシュ・プロセスによ
りレジストが除去される。（ＳｉＯ2の下の）ＴｉＡｌ
Ｎは、好適には、上記と類似の薬剤および電力で、しか
し、もっと高い圧力（１５〜２０ミリトル）で、Ｉｒの
前に高温エッチング・チャンバ内でエッチングされる。
ＴｉＡｌＮハードマスクの場合には、上記プロセス条件
に近いプロセス条件により、室温に近いエッチング・チ
ャンバが使用される。レジストは、上記チャンバまたは
専用チャンバ内で除去することができる。Ｉｒ／ＩｒＯ
x頂部電極、ＰＺＴ、ＩｒＯx／Ｉｒ底部電極およびＴｉ
ＡｌＮ底部電極拡散バリヤは、チャンバ圧力が１０〜２
０ミリトルである点を除けば、室温で、上記と類似のエ
ッチング方法により、高温でエッチングされる。
【００６５】好適には、次に、５分間の間、ＤＩ Ｈ2
Ｏまたは（例えば、Ｈ2Ｏ＋ＮＨ4Ｆ＋ＨＣｌ（５００：
１：１のような）薄い酸のメガソニック・クリーンを含
むタンク内に浸漬することによりウェーハを洗浄し、そ
の後で、ＤＩ Ｈ2Ｏスピン・洗浄・乾燥を行うことが
好ましい。別の方法としては、スプレー酸（水）ツール
を使用することができる。
【００６６】次のプロセスは、側壁部拡散バリヤ３１４
／３１６（１１８／１２０）蒸着を含む（ステップ２１
８）。この層の利点は、この層が、誘電体材料からでき
ている場合で、頂部電極と接触するように形成されてい
る接点が若干ズレている場合でも、この絶縁拡散バリヤ
層がない場合には、コンデンサの二つの電極をショート
することができることである。本発明のこの実施形態の
場合には、拡散バリヤは酸化アルミニウムの層３１６
（１１８）、および窒化シリコンの層３１４（１２０）
からできている。他のバイアス層も使用することができ
るが、層のこの組合せは、以降のコンデンサ・スタック
または必要な焼き鈍しステップに悪影響を与えないで、
最高の拡散バリヤ特性を供給するように思われる。この
好適な方法は、（１５〜５０ナノメートル、より好適に
は、ＰＶＤによる３０ナノメートルまたはＭＯＣＶＤに
よる２０ナノメートルの）ＡｌＯxを蒸着するためのも
のである。ＡｌＯxのスパッタ蒸着は、好適には、（１
５ナノメートル／分より遅い）遅い蒸着速度で、３００
℃のウェーハ温度で、Ａｒ＋Ｏ2（９２／８）により、
脈動直流電源により、純粋なアルミニウム・ターゲット
を使用して実行することが好ましい。
【００６７】好適には、強誘電コンデンサ・エッチング
・ツール、湿式浴、スピン洗浄乾燥および側壁部拡散ツ
ールは、相互汚染を避けるために、強誘電メモリ・プロ
セス・モジュール専用のものとして共有にしないことが
好ましい。好適には、装置を、強誘電メモリ構造体だけ
を製造する際に使用するだけの専用装置としないことが
好ましい。そのツールが共有できないことを確認するた
めに、エッチング・ツールを除いてすべてのツールに対
して、汚染試験を実行することを勧める。
【００６８】好適には、以降の誘電体蒸着ツールの汚染
を防止するために、ウェーハの背面を清掃することが好
ましい。湿式エッチング・プロセスは、（例えば、Ｓ
ｉ、ＳｉＯ2またはＳｉ3Ｎ4である場合）、ウェーハの
背面上に存在する材料に若干依存する。ＰＺＴの湿式エ
ッチングは、通常、強力な弗酸、より好適には、Ｈ2Ｏ
＋ＨＦ＋ＨＣｌまたはＨ2Ｏ＋ＮＨ3Ｆ＋ＨＣｌのよう
な、塩素および弗素エッチング薬剤を含む酸混合物を必
要とする。この薬剤は、また、ウェーハの背面／縁部上
に存在する場合がある、低いレベルのイリジウムを除去
する。
【００６９】次の好適なステップは、（１〜１００の流
量の）ＳｉＨ4＋Ｎ2の好適なプロセスにより、またＰＥ
ＣＶＤにより、（約１５〜５０ナノメートル、より好適
には、２０ナノメートルの）、薄いＳｉ3Ｎ4エッチング
停止層を蒸着するステップである。
【００７０】多くの種類の層間誘電体（ＩＬＤ）をコン
デンサ上に蒸着することができる。強誘電メモリ・プロ
セス・モジュールの目標は、この選択を制限することで
はなく、プロセスの流れが、（例えば、論理セクション
のような）デバイス残りの部分に対して最適なものを使
用することができるようにすることである。しかし、Ｐ
ＺＴを使用する場合には、このことは、（ＰＺＴ蒸着後
の）熱収支を約６００℃以下に制限する。そうでない場
合には、何を選択しても同じである。
【００７１】ＩＬＤ蒸着後の最大熱収支が、６００℃よ
り小さい場合には、（できれば、ＲＴＡにより、６０秒
間Ｏ2内で６００〜６５０℃での）ＡｌＯx蒸着後で、焼
き鈍しを行うことが好ましい。ＩＬＤ蒸着後に、好適に
は、ＣＭＰによりサンプルを平面化することが好まし
い。
【００７２】バックエンド金属被覆には、多くの選択肢
がある。この場合も、強誘電メモリ・プロセス・モジュ
ールの目標は、この判断を制限することではなく、プロ
セスの流れが、論理部分のようなデバイスの残りの部分
に対して最善のものを使用できるようにすることであ
る。バイア・エッチングの後、およびバイア・エッチン
グ・プロセス自身により、熱収支が影響を受ける場合に
は、上記選択は、強誘電メモリ・プロセス・モジュール
に影響を与える。二つのバックエンド金属被覆戦略につ
いて説明する。二つの選択は、アルミニウム金属被覆に
よるタングステン・バイアを含み、第二のものは、低Ｋ
値誘電体（低熱収支）による銅二重波形文様プロセスを
含む。
【００７３】タングステン・バイアおよびアルミニウム
金属被覆の場合には、コンデンサ上のＩＬＤが、６００
℃以上の熱収支に耐えることができることが好ましい。
【００７４】ＣＭＰによる平面処理を行った後で、バイ
アをパターン形成するために、石版印刷が行われる。そ
の後で、四つのステップ（反射防止コーティング・エッ
チング、ＩＬＤエッチング、Ｓｉ3Ｎ4エッチング、およ
びＡｌＯxエッチング）により、バイアのエッチングが
行われる。ＡｌＯxエッチングを除けば、これらのステ
ップは、標準バイア・エッチング・プロセスである。好
適なＡｌＯxエッチング・プロセスは、（〜５ミリトル
の）低圧力下で、高い直流バイアスをバイアスを掛けた
状態で高密度プラズマを使用する。ＡｌＯxエッチング
・プロセス、およびＳｉ3Ｎ4エッチング・プロセスは、
ウェーハ上に均一で繰り返し行うことができるエッチン
グを達成できるように調整される。こうすることによ
り、必要な過度エッチングの量を最低限度に低減するこ
とができる。この影響が、ハードマスク３１２／１３２
の頂面のところで停止すること、またはハードマスク３
１２／１３２の一部だけをエッチングすることは重要な
ことである。好適には、エッチング・ステップの終点を
検出することが好ましい。バイア・エッチングを行った
後で、通常は、溶媒清掃の後で、ＤＩスピン／洗浄／乾
燥が行われる標準バイア清掃プロセスによりウェーハの
清掃が行われる。
【００７５】導体１３２およびライナー１３８が形成さ
れる前のステップ２２２においては、コンデンサの誘電
体への（強誘電材料エッチング、カプセル封入、および
接触エッチングのような）コンデンサ・スタック処理に
よる損傷を除去し、これらの機能の電気的特性を改善す
るために、本発明の焼き鈍しが行われる。この時点で上
記焼き鈍しを行わなかった場合には、（すなわち、焼き
鈍しが、側壁部上の露出したＰＺＴスタックに対して行
われた場合には）、各コンデンサの周囲の鉛が喪失す
る。ＰＺＴフィルム内のこのような鉛の喪失は、コンデ
ンサを集した後で、小型コンデンサ（周囲：面積比の大
きなコンデンサ）の電気的特性を劣化する。本発明の焼
き鈍しは、好適には、レベル間誘電体が形成され、バイ
ア孔部がパターン形成され、エッチングされた後であっ
て、導電性材料でバイアが充填される前に、実行するこ
とが好ましい。焼き鈍し条件は、ＡｒおよびＮ2のよう
な不活性雰囲気内、または真空内で、約３０秒から５分
（より好適には、約１〜４分、最も好適には、約２分）
の間、約４００〜８００℃（より好適には、約５００〜
７００℃、最も好適には、約６００℃）で焼き鈍しを実
行することである。ＩＬＤの熱収支によりそれができな
い場合には、ＲＴＡにより使用できる最高の熱収支によ
り、焼き鈍しを行うことが好ましい。
【００７６】その後で、拡散バリヤ・ライナーは、Ａｒ
またはＡｒ＋Ｈ2により、バイアをスパッタ清掃した後
で、Ｔｉ上のＴｉＮのスパッタ蒸着により蒸着される。
好適には、これらのツールのすべてが専用ツールでない
ことが好ましい。汚染試験により、これらのツールで処
理したクリーンなウェーハ上に、強誘電メモリ汚染が認
められた場合には、汚染されている接触エッチング後の
すべてのツールを専用ツールにして、プロセスの流れの
この時点で、強誘電メモリ汚染を除去するために、ウェ
ーハの背面清掃を実行する必要がある。
【００７７】使用した場合には、バイアを充填するため
に、ＣＶＤタングステンを蒸着し、頂面からタングステ
ンを除去するために、ＣＭＰまたはエッチング・バック
が使用される。その後で、金属被覆が蒸着される。好適
には、このステップが、Ｔｉ上に位置するＴｉＮ上に存
在する（銅でドーピングされた）アルミニウム上のＴｉ
Ｎのスタックからなることが好ましい。その後で、アル
ミニウムがパターン形成され、エッチングされる。以降
のプロセスは、強誘電メモリ・プロセス・モジュールに
より影響を受けない。より詳細に説明すると、好適に
は、形成ガス焼き鈍しを金属被覆プロセス・ステップ中
に、またはプロセスの流れの終点で使用することが好ま
しい。何故なら、この焼き鈍しは、通常、５００℃以下
で行われるからである。
【００７８】Ｋ値が低い誘電体（低熱収支）を含む銅の
二重波形文様の特定の例の場合には、コンデンサ上にＩ
ＬＤを蒸着した後での、好適な最大熱収支は４５０℃で
ある。好適には、コンデンサのエッチングによる損傷を
除去するために、側壁部バリヤの蒸着後で、焼き鈍しを
上記のように実行することが好ましい。
【００７９】ＣＭＰを行った後で、ＳｉＣＯＮの薄いエ
ッチング停止層（１５ナノメートル）がＣＶＤにより蒸
着され、その後で、Ｋ値が低く、熱収支が低いＩＭＤが
蒸着され、その後で、もう一つの薄い（１５ナノメート
ル）エッチング停止層が蒸着される。その後で、バイア
をパターン形成するために、石版印刷が使用される。そ
の後で、バイア・エッチングを下記の層、（存在する場
合には）反射防止コーティング、ＳｉＣＯＮ、ＩＭＤ、
ＳｉＣＯＮ、ＩＬＤ、Ｓｉ3Ｎ4およびＡｌＯxを貫通し
て実行しなければならない。その後で、レジストは除去
され、（好適には、湿式プロセスにより）バイアが清掃
される。次に、金属機能をパターン形成するために、石
版印刷が使用される。その後で、好適には、金属エッチ
ングにより、（存在する場合には）反射防止コーティン
グ、ＳｉＣＯＮおよびＩＭＤだけを貫通してエッチング
が行われ、エッチングは、下のＳｉＣＯＮ層のところで
停止する。その後で、レジストが除去され、金属および
バイアが清掃される。好適には、Ｎ2または好適な不活
性ガス内でのバイア・エッチング清掃後、または金属エ
ッチング清掃後に入手することができる、最大熱収支に
より焼き鈍しを実行することが好ましい。次のステップ
は、プラズマ清掃、その後でのＴａＮｘシード層、銅シ
ード層の蒸着、およびその後のバイアを充填するため
の、銅の蒸着からなる金属蒸着ステップである。銅およ
びＴａＮは、ＣＭＰにより、上記ＩＭＤ上から除去され
る。
【００８０】好適には、これらツールのすべてが専用ツ
ールでないことが好ましい。しかし、汚染試験により、
これらツールで処理したクリーンなウェーハ上に、強誘
電メモリ汚染が認められた場合には、汚染されている接
触エッチング後のすべてのツールを専用ツールにして、
プロセスの流れのこの時点で、強誘電メモリ汚染を除去
するために、ウェーハの背面清掃を実行する必要があ
る。
【００８１】＜ハードマスク形成の実施形態＞ハードマ
スク３１２は、好適には、複数の層から構成されること
が好ましい。好適には、ハードマスク３１２は、三つの
層、すなわち、頂部層、中央層および底部層より構成さ
れることが好ましい。頂部層は、好適には、ハードマス
クの頂部層が、他の層のエッチングに対してハードマス
クとして機能するように、頂部電極３１０／３０８、強
誘電物質３０６、および底部電極３０４に対するエッチ
ングに耐えることができる材料からできていることが好
ましい。ハードマスクの中央層は、好適には、中央層が
完全にエッチングにより除去されなかった場合に、ハー
ドマスクの中央層および頂部層が、拡散バリヤ層３０２
がエッチングされている間、ハードマスクとして機能す
るように、拡散バリヤ層３０２のエッチングに耐えるこ
とができる材料からできていることが好ましい。ハード
マスクの頂部層および中央層は、コンデンサ・スタック
を形成するために、層３０２、３０４、３０６、３０８
および３１０をパターン形成し、エッチングしている間
に完全に除去できる場合もあるし、除去できない場合も
ある。しかし、ハードマスクの底部層は、好適には、コ
ンデンサ・スタックを形成するためのエッチングを行っ
た後で、ある程度無傷で残ることが好ましい。ハードマ
スクの底部層は、好適には、頂部電極に対して追加の水
素バリヤとして機能し；以降の側壁部拡散バリヤ・エッ
チング・バック・プロセスおよび接点形成プロセス中、
エッチング停止層として機能し；相互汚染を最小限度に
低減するために、少なくとも頂部電極の一部を包み込
み、なんらかのズレが発生した場合に、以降の接触エッ
チング中に、強誘電物質が露出する危険を低減する材料
からできていることが好ましい。好適には、ハードマス
クの底部層は、ＴｉＡｌＮからできていて、その厚さ
は、１０〜１００ナノメートル程度、より好適には、約
２０〜７５ナノメートル、最も好適には、約５０ナノメ
ートルであることが好ましい。ハードマスクの中央層
は、ＴｉＡｌＯx、ＴｉＡｌＯＮ、ＳｉＯ2、ＳｉＮ、Ａ
ｌＯx、Ｉｒ、ＩｒＯ2、Ｐｔ、またはそれらの任意のス
タックまたは組合せからできていて、その厚さは、層３
０２の厚さおよび組成、および層３０２をエッチングす
るのに使用するエッチング剤用の層３０２と比較した場
合の、中央層の間のエッチングの選択性により決まる。
好適には、上記厚さは、１０〜５０ナノメートル程度、
より好適には、約２０〜４０ナノメートル、最も好適に
は、約３０ナノメートルであることが好ましい。ハード
マスクの頂部層は、ＴｉＡｌＮ、Ａｌ、ＡｌＮ、ＳｉＯ
2、ＳｉＮ、またはこれらの任意のスタック、または組
合せからできていて、その厚さは、１０〜４００ナノメ
ートル程度、より好適には、約５０〜３００ナノメート
ル、最も好適には、約１００〜２００ナノメートルであ
ることが好ましい。さらに、Ａｌ2Ｏ3のような、なかな
かエッチングできない材料の薄い層をハードマスクの頂
部層の上に形成することができ、形成した場合で、パタ
ーン形成ホトレジスト層が、ハードマスクのスタックの
開口エッチングに耐えることができるほど十分に厚くな
い場合には、ＢＡＲＣ層の下に形成することができる。
【００８２】＜水素を含まない接触エッチングの実施形
態＞本発明のこの実施形態は、図２のステップ２２０を
変更する。しかし、図１に示すようなデバイスの構造
は、プロセスの変更により変更してもよいし、変更しな
くてもよい。本質的には、本発明は、強誘電性コンデン
サの頂部電極を駆動線に接続し、図１のレベル１６９の
導体または半導体を、図１のレベル１７０の金属被覆部
分に接続するために使用する接触開口部をエッチングす
るための、新規なエッチング剤および一組のプロセス条
件である。
【００８３】図４ａ−図４ｄの本発明の実施形態につい
て説明すると、ＰＺＴは、水素の存在下で還元すること
ができる。この還元により、もっと小さな切換え分極が
行われ、この分極は、以降の焼き鈍しで完全に回復でき
る場合もあるし、できない場合もある。本発明のある実
施形態の場合には、ハードマスクは、その内部で、Ｔｉ
ＡｌＮ層が頂部電極上に残留している複数の層からな
る。他の実施形態の場合には、ＴｉＡｌＮは頂部電極上
に残留しない。本発明の他の実施形態の場合には、（好
適には、ＡｌＯxおよび／またはＡｌＮからできてい
る）側壁部拡散バリヤは、層４０２、４０４および４０
６の中の二つの層として蒸着され、そうしたい場合に
は、コンデンサ・スタック上に側壁部を形成するため
に、エッチング・バックすることができる。層４０２
は、好適には、ＡｌＯxからできていることが好まし
く、層４０４は、好適には、ＡｌＮからできていること
が好ましい。好適には、他の層４０２、４０４および４
０６は、好適には、窒化シリコンであることが好ましい
層間エッチング停止材料からできていることが好まし
い。通常、窒化シリコンは、ＣＨＦ3またはＣＨ2Ｆ2の
ような水素を含むプラズマによりエッチングされる。そ
れ故、エッチング中、コンデンサのＴｉＡｌＮ層、およ
び／または頂部電極への接点を形成するために、これら
の層をエッチングしている間に、水素は、頂部電極を通
してＰＺＴ材料内に拡散し、都合の悪いことに、この層
の電気的および／または物理的特性を変化させる恐れが
ある。それ故、本発明の方法およびエッチング剤は、
（頂部電極への接点をエッチングするための、（すなわ
ち、窒化シリコン層および／またはＡｌＯxおよび／ま
たはＡｌＮ層を貫通してエッチングするための）水素を
含まないエッチング剤を使用する。さらに、このエッチ
ング剤およびエッチング・プロセスは、本発明の接触エ
ッチングを行った後で、この層の少なくとも一部が、頂
部電極上に無傷で残留するように、層３１２のバリヤ材
料であるＴｉＡｌＮに対してかなりの選択性を持つもの
でなければならない。より詳細に説明すると、本発明の
層４０２、４０４、４０６、４０８および／または４１
０をエッチングするためのエッチング剤は、ＣＦ4、Ｃ2
Ｆ6、Ｃ4Ｆ8、Ｃ5Ｆ8、ＣｘＦｙ、ＮＦ3、ＳＦ6または
これらの任意の組合せからできていて、好適には、高密
度のプラズマ内に含まれていることが好ましい。本発明
のエッチング剤は、さらに、Ａｒ、Ｎ2、Ｏ2、Ｏ3、Ｃ
Ｏ、ＣＯ2、ＮＨ 3、Ｈ2、ＣxＨy、Ｎ2Ｏ、ＮＯ、Ｈ2Ｏ
またはこれらの任意の組合せを含むことができる。さら
に、水素を含む接触エッチングのステップは、ＮＨ3、
Ｈ2、ＣxＨy、Ｈ2Ｏ、Ｃ2Ｆ5Ｈ、Ｃ4Ｆ7Ｈ、ＣＦ3Ｈ、
ＣxＦyＨzのような水素を含むガス剤も含むことができ
る。水素を含むエッチング剤は、水素バリヤが、エッチ
ングした構造体とコンデンサ誘電体との間に位置する場
合には、構造体をエッチングするのに使用することがで
きる。
【００８４】図４ａについて説明すると、層間誘電体４
０８が、半導体デバイス処理の際に通常行われるよう
に、全ウェーハ上に形成される。好適には、レベル間誘
電体層４０８は、図１の層１３４と同じものであり、酸
化物、すなわち、ＦＳＧ、ＰＳＧ、ＢＰＳＧ、ＰＥＴＥ
ＯＳ、ＨＤＰの酸化物、窒化シリコン、オキシ窒化物、
炭化シリコン、カルボキシ窒化物、誘電係数の低い材料
（好適には、ＳｉＬＫ、多孔性ＳｉＬＫ、テフロン、低
Ｋ値ポリマ（できれば多孔性）、エーロゲル、キセロゲ
ル、黒いダイヤモノド、ＨＳＱまたは多孔性ガラス材料
の任意の組合せであることが好ましい）、またはこれら
の組合せまたはスタックからできていることが好まし
い。必要な場合には、層４０８を平らにし、好適には、
酸化ＨＤＰ、窒化シリコン、オキシ窒化物またはこれら
の任意の組合せまたはスタックからできていることが好
ましい、キャッピング誘電体層を、平面化した層４０８
の上に形成してもよいし、しなくてもよい。このキャッ
ピング層は、図示していない。層４０８は、三つの材料
からなる拡散バリヤ上に形成される。図では、拡散バリ
ヤは連続しているが、コンデンサ・スタック用の側壁部
を形成するために、不均等にエッチング・バックするこ
とができる。下記の材料からなる、もっと少ないまたは
もっと多い層を使用する他の構成も可能である。層４０
２は、好適には、Ａｌ2Ｏ3、もっと一般的には、ＡｌＯ
x、Ｔａ2Ｏ5、ＡｌＮ、ＴｉＯ2、ＺｒＯ2、ＨｆＯ2と表
記される材料、またはその任意のスタックまたは組合せ
からできていて、その厚さは、約５〜５０ナノメート
ル、より好適には、約１０〜３０ナノメートル、最も好
適には、約１５〜２０ナノメートルであることが好まし
い。好適には、層４０４は、ＡｌＮ、ＡｌＯx、Ａｌ
Ｏx、Ｔａ2Ｏ5、ＴｉＯ2、ＺｒＯ2、ＨｆＯ2またはその
任意のスタックまたは組合せからできていることが好ま
しく、その厚さは、約１０〜７５ナノメートル、より好
適には、約２０〜３０ナノメートル、最も好適には、約
４０〜５０ナノメートルであることが好ましい。層４０
６は、好適には、ＳｉｘＮｙ、Ｓｉ3Ｎ4、ＡｌＮまたは
その任意のスタックおよび組合せからできていることが
好ましく、その厚さは、約２１〜１００ナノメートル、
より好適には、約２５〜５５ナノメートル、最も好適に
は、約３０〜４０ナノメートルであることが好ましい。
この層は、層４０８のエッチング中、エッチング停止層
として機能する。この層に対するエッチング剤は、水素
を含んでいてもよいし、含んでいなくてもよい。
【００８５】図４ｂについて説明すると、ＢＡＲＣ（底
部の反射防止コーティング）層４１０は、レベル間誘電
体層４０８上に形成される。次に、接点４１４および４
１６が形成される、ＢＡＲＣ層４１０の一部を露出する
ために、ホトレジスト層４１２（または、他のパターン
形成材料）が形成され、パターン形成される。ＢＡＲＣ
層の露出した部分はエッチングされる。本発明のある実
施形態の好適なエッチング・パラメータについては、表
２を参照されたい。ＢＡＲＣ層４１０をエッチングした
後で、レベル間誘電体層４０８が、層４０６に対して優
れたエッチング選択性を持つエッチング剤によりエッチ
ングされる。次に、層４０６、４０４および４０２がエ
ッチングされる。表２に、好適なエッチング剤およびエ
ッチング・プロセス条件を示す。この実施形態の場合に
は、すべての側壁部拡散バリヤ層４０２、４０４および
４０６は、同じ水素を含まないエッチング剤でエッチン
グされる。エッチングされている層の下に位置する層に
対するエッチング選択性を最適なものにするために、層
４０６、４０４および４０２を、異なるエッチング剤お
よび異なるプラズマ条件でエッチングすることができ
る。しかし、電極層３１０を露出するすべてのプラズマ
・エッチング処理中には、いかなる水素を含むエッチン
グ剤の使用は避けるべきである。一例について以下に説
明する。
【００８６】表２に示す、本発明のある実施形態に対す
る好適なエッチング処理の場合には、好適には、ＳｉＯ
2でできていることが好ましい層４０８は、好適には、
Ｓｉ3Ｎ4からできていることが好ましい、層４０６に対
する５：１より大きいある選択性を持つエッチング剤
で、約３００ナノメートルの速度でエッチングした。層
４０６、４０４および４０２は、水素を含まないエッチ
ング剤を使用して、本発明のこの実施形態の場合と同じ
プラズマ・プロセスによりエッチングされる。
【００８７】図４ｃについて説明すると、層４０２およ
び４０４の露出した部分をエッチングする前または後
で、ホトレジスト・マスク４１２およびＢＡＲＣ層４１
０を除去して、清掃ステップを実行することができる。
好適には、層４０４および４０２は、同じチャンバ内で
辞去し、同じエッチング剤および同じ処理条件を使用す
ることが好ましい。しかし、必ずしもそうする必要はな
い。そうする場合の、エッチング剤および処理条件を表
２に示す。表２においては、ＴＦＯは、「スロットル全
開」を意味することに留意されたい。この場合、ポンプ
とプラズマ・チャンバの間のスロットル弁は、チャンバ
圧力を制御するために少し開けることができる。さら
に、「コイル電流比」は、イオン・フラックスの方向、
均一性を制御する電磁石の内部コイルおよび外部コイル
それぞれの、アンペア単位の電流を示す。表２に示すパ
ラメータの中のいくつかは、高密度のＭＯＲＩソースで
ある、使用中のプラズマ・エッチング・ツールに特有の
ものである。類似のガス組成で、異なるエッチング・プ
ラットフーム上で、類似のプロセスを実行した場合に
は、本明細書に記載する必要な結果が得られる。
【００８８】下記の好適な実施形態の場合には、側壁部
拡散バリヤは、二つの層からなるが、この実施形態の場
合には、頂部層は、Ｓｉ3Ｎ4からできていて、好適に
は、その厚さは約３０ナノメートルであることが好まし
く、その下に位置するＡｌＯx層は、好適には、その厚
さが約２０ナノメートルであることが好ましい。Ｓｉ3
Ｎ4層およびその上のすべての層は、水素を含んでいて
も、含んでいなくてもよい標準エッチング剤を使用し
て、接触エッチングによりエッチングされる。反応性エ
ッチング剤は、フッ素をベースとするエッチング剤であ
る。下記のエッチング剤および処理条件は、水素を含ま
ないエッチング剤で、ＡｌＯx層をエッチングするため
に最適化される。好適なエッチング条件は、表２に示す
条件に類似の低圧高電力プラズマである。ＡｌＯxに対
する好適なエッチング剤は、塩素化合物剤、フッ素剤、
窒素剤、および酸素剤からきている。窒素ガスの代わり
に不活性ガスを使用することができる。水素を含んでい
ないで、そのためフッ素源として使用することができる
多くの異なるフッ素化合物がある。以下の説明において
は、ＣＦ4を使用するが、ＣＦ4の代わりに、Ｃ2Ｆ6、Ｃ
4Ｆ8、Ｃ5Ｆ8、ＣｘＦｙ、ＮＦ3およびＳＦ6のような他
のガスも使用することができる。Ｃｌ2、ＢＣｌ3および
ＣxＦyＣｌz化合物を含む、異なる塩素剤も使用するこ
とができる。比較的低い速度（ｓｃｃｍにおいて）の好
適な薬剤のいくつかの例としては、Ｃｌ2＋ＣＦ4＋ＮＯ
（２０〜６０／０〜５０／２０〜５０）、Ｃｌ2＋ＣＦ4
＋Ｎ2＋Ｏ 2（２０〜６０／０〜５０／０〜５０／１０〜
３０）、Ｃｌ2＋ＣＦ4＋Ａｒ＋Ｏ2（２０〜６０／０〜
５０／０〜５０／１０〜３０）、Ｃｌ2＋ＣＦ4＋Ｎ2＋
ＣＯ（２０〜６０／０〜５０／０〜４０／１０〜３０）
等がある。すべてのこれらの薬剤は、ＡｌＯxと、好適
には、ＴｉＮまたはＴｉＡｌＮから構成されることが好
ましい、下に位置する導電性窒化物拡散バリヤとの間の
エッチング選択性を改善するために、酸化剤を含む。酸
素は、導電性窒化物のエッチング速度を劇的に低減し、
そのため、選択性を改善する。これらエッチング剤の一
例としては、Ｃｌ2／Ｏ2／ＣＦ4（５０／２０／２０ｓ
ｃｃｍ）がある。このエッチング剤は、下記の処理条
件、すなわち、１２００ワットのソース電力、３００ワ
ットのバイアス電力、８ミリトル圧力で、約５０ナノメ
ートル／分のＡｌＯxエッチング速度を達成する。第二
の例としては、Ｃｌ2／Ｎ2／Ｏ2／（２５／２５／２５
ｓｃｃｍ）がある。このエッチング剤は、下記の条件
で、すなわち、１２００ワットのソース電力、４００ワ
ットのバイアス電力、および５ミリトルの圧力で、８ナ
ノメートルのＡｌＯxエッチング速度を達成する。
【００８９】上記エッチング剤の一つの利点は、普通は
反応性フッ素化合物しか使用しない、エッチング反応炉
に塩素を添加すると、チャンバ壁部上の粒子の形成が増
大することである。この粒子の形成は、原位置のチャン
バ・クリーン処理を使用することによって低減すること
ができる。チャンバ・クリーン処理は、本物のウェーハ
の間に周期的にダミーのウェーハを置いて（ダミーのウ
ェーハと本物のウェーハとの比率が、例えば、１：１、
１：２、１：４、１：８、１：１２：１：２５で）実行
されるか、またはエッチング処理の最後のステップのと
ころ、またはその近くで実行される。このクリーン処理
は、Ａｒおよび／またはＮ2および／または少量のＣＦ4
のようなフッ素化合物と一緒に、恐らくＯ2を使用する
ことができる。
【００９０】ある種のプロセスの流れの場合には、側壁
部拡散バリヤの一つまたはそれ以上の層だけをコンデン
サの側面に残しておくために、側壁部拡散バリヤ・エッ
チング・バック・プロセスが使用される。このタイプの
プロセスの一例としては、好適には、ＡｌＯxからなる
側壁部拡散バリヤを蒸着した後でのエッチング・バック
・プロセスがある。エッチング清掃ステップおよび実行
される可能性が高い焼き鈍しステップを除く、次の重要
なプロセス・ステップは、その主な機能が接触エッチン
グ停止層である、好適には、Ｓｉ3Ｎ4からできているこ
とが好ましい、第二の側壁部拡散バリヤの蒸着である。
好適には、ＡｌＯxエッチング・バック・プロセスおよ
びＳｉ3Ｎ4接触エッチング・ステップを、水素を含まな
い環境で実行することが好ましい。何故なら、両方とも
頂部電極を露出するからである。好適なＡｌＯxエッチ
ングバック・プロセスは、上記の好適なＡｌＯx接触エ
ッチング・プロセスと同じものである。好適なＳｉ3Ｎ4
エッチング・プロセスは、使用するにしても、少量の塩
素ガスを使用する点を除けば、上記のＡｌＯxエッチン
グ・プロセスと同じであり、それ故、提案のフッ素を含
むガスの量は、もっと多い。
【００９１】
【００９２】好適には、層４０２および４０４をエッチ
ングするための、この実施形態のエッチング・ステップ
は、ハードマスク３１２および相互接続孔部１１６のプ
ラグ１１４を露出することが好ましい。しかし、このエ
ッチング・ステップは、好適には、ハードマスク３１２
の底部のＴｉＡｌＮまで貫通しないこと、および頂部電
極を露出しないことが好ましい。
【００９３】図４ｄについて説明すると、この図は、導
電性相互接続部を示す。好適には、導電性相互接続部
は、ライナー／バリヤ層４３０および導電性プラグ４３
２からできていることが好ましい。ライナー／バリヤ層
４３０は、好適には、Ｔｉ、ＴｉＮ、ＴｉＳｉＮ、Ｔ
ａ、窒化タンタル、ＴａＳｉＮ、ＴｉＳｉＮ、ＨｆＮ、
ＺｒＮ、ＴａＡｌＮまたはＣｒＮまたはその任意のスタ
ックおよび組合せからできていることが好ましい。好適
には、導電性プラグ４３２は、Ｃｕ、Ａｌ（好適には、
Ｃｕでドーピングされた）、タングステンからできてい
ることが好ましく、好適には、Ｔｉ、ＴｉＮ、Ｔａ、Ｔ
ａＮｘ、ＴｉＳｉＮ、ＴａＳｉＮ、またはその任意のス
タックおよび組合せからできている拡散バリヤ・ライナ
ーを含むことが好ましい。
【００９４】本発明の他の実施形態の場合には、底部電
極は、パターン形成されないし、エッチングされない。
そのため、ウェーハの一部または全体上に連続いている
導体を形成する。本発明の方法およびエッチング剤を使
用した場合には、上記実施形態において、エッチング
が、導体１１４の頂部および誘電体層１１２上で停止し
たように、エッチングは、底部電極３０４の頂部上で停
止する。
【００９５】本発明の特定の実施形態について説明して
きたが、上記実施形態は、本発明の範囲を制限するもの
と解釈すべきではない。当業者であれば、本明細書に記
載した方法を読めば、本発明の多くの実施形態を理解す
ることができるだろう。本発明の範囲は、添付の特許請
求の範囲によってだけ制限される。 ＜関連特許／関連出願との相互参照＞下記の共通譲渡特
許／特許出願を、引用によって本明細書の記載に援用す
る。 特許番号／出願番号 出願日 ＴＩケース番号 ６０／１７１，７５９ １９９９年１２月２２日 ＴＩ−２９９６６ ６０／１７１，８００ １９９９年１２月２２日 ＴＩ−２９９７０ ６０／１７１，７９４ １９９９年１２月２２日 ＴＩ−２９９６９ ６０／１７１，７５５ １９９９年１２月２２日 ＴＩ−２９９７２ ６０／１７１，７７２ １９９９年１２月２２日 ＴＩ−３００７７ ６０／１７１，７１１ １９９９年１２月２２日 ＴＩ−３０１３７ ０９／３９２，９８８ １９９９年９月９日 ＴＩ−２６５８６ ０９／１０５，７３８ １９９８年６月２６日 ＴＩ−２５２９７ ０９／２３８，２１１ １９９９年１月２７日 ＴＩ−２６７７８
【００９６】以上の説明に関して更に以下の項を開示す
る。 （１）頂部電極の下に位置する底部電極と、前記頂部電
極と底部電極との間に位置する強誘電物質とから構成さ
れている強誘電性コンデンサの前記頂部電極への導電性
接点を形成するための方法であって、前記頂部電極上に
一つの層を形成するステップと、水素を含まないエッチ
ング剤を使用して、前記層に開口部をエッチングするこ
とにより前記頂部電極の一部を露出するために、前記層
内に前記開口部を形成するステップと、頂部電極との電
気的接続部を形成するために、前記開口部に導電性材料
を蒸着するステップを含む方法。 （２）第１項記載の方法において、前記エッチング剤
が、ＣＦ4、Ｃ2Ｆ6、Ｃ4Ｆ 8、Ｃ5Ｆ8、ＣｘＦｙ、Ｎ
Ｆ3、ＳＦ6およびこれらの任意の組合せからなるグルー
プから選択した一種類のガスからできている方法。 （３）第２項記載の方法において、前記エッチング剤
が、さらに、Ａｒ、Ｎ2、Ｏ2、Ｏ3、ＣＯ、ＣＯ2、Ｎ2
Ｏ、ＮＯ、およびこれらの任意の組合せからなるグルー
プから選択した一種類のガスを含む方法。
【００９７】（４）頂部電極の上に位置する底部電極、
および頂部電極と底部電極との間に位置する強誘電物質
から構成されている強誘電性コンデンサの前記頂部電極
への導電性接点を形成するための方法であって、前記頂
部電極上に水素拡散バリヤを形成するステップと、前記
水素拡散バリヤ上に層を形成するステップと、第一のエ
ッチング剤を使用して、前記層に開口部をエッチングす
ることにより前記水素拡散バリヤの一部を露出するため
に、前記層に前記開口部を形成するステップと、水素を
含まないエッチング剤を使用して、前記水素拡散バリヤ
内に開口部をエッチングすることにより、水素拡散バリ
ヤに前記開口部を形成するために、前記水素拡散バリヤ
の露出した部分をエッチングするステップとを含む方
法。 （５）第４項記載の方法において、前記第一のエッチン
グ剤が水素からできている方法。 （６）第４項記載の方法において、前記第一のエッチン
グ剤が水素を含まない方法。 （７）第１項記載の方法において、前記水素を含まない
エッチング剤が、ＣＦ4、Ｃ2Ｆ6、Ｃ4Ｆ8、Ｃ5Ｆ8、Ｃ
ｘＦｙ、ＮＦ3、ＳＦ6およびこれらの任意の組合せから
なるグループから選択した一種類のガスより構成されて
いる方法。 （８）第２項記載の方法において、前記水素を含まない
エッチング剤が、さらに、Ａｒ、Ｎ2、Ｏ2、Ｏ3、Ｃ
Ｏ、ＣＯ2、Ｎ2Ｏ、ＮＯ、およびこれらの任意の組合せ
からなるグループから選択した一種類のガスを含む方
法。
【００９８】（９）頂部電極の下に位置する底部電極
（図４ｄの３０４）と、前記頂部電極と底部電極との間
に位置する強誘電物質（図４ｄの３０６）とから構成さ
れる強誘電性コンデンサの前記頂部電極（図４ｄの３０
８および３１０）への導電性接点を形成するための方法
であって、該方法は、前記頂部電極上に一つの層（図４
ｄの４０８または３１２）を形成するステップと；水素
を含まないエッチング剤を使用して、前記層内に開口部
をエッチングすることにより前記頂部電極の一部を露出
するために、前記層に前記開口部（図４ｄの４１４）を
形成するステップと；頂部電極との電気的接続部を形成
するために、前記開口部内に導電性材料（図４ｄの４３
２）を蒸着するステップとを含む。
【図面の簡単な説明】
【図１】本発明のある実施形態の方法により、その一部
が製造されたデバイスの断面図である。
【図２】本発明のある実施形態のプロセスの流れを示す
フローチャートである。
【図３ａ】図２に示すように、本発明のある実施形態の
方法により、その一部が製造された強誘電メモリ・デバ
イスの断面図である。
【図３ｂ】図２に示すように、本発明のある実施形態の
方法により、その一部が製造された強誘電メモリ・デバ
イスの断面図である。
【図３ｃ】図２に示すように、本発明のある実施形態の
方法により、その一部が製造された強誘電メモリ・デバ
イスの断面図である。
【図４ａ】本発明のある実施形態の方法を使用して、そ
の一部が製造された強誘電メモリ・デバイスの断面図で
ある。
【図４ｂ】本発明のある実施形態の方法を使用して、そ
の一部が製造された強誘電メモリ・デバイスの断面図で
ある。
【図４ｃ】本発明のある実施形態の方法を使用して、そ
の一部が製造された強誘電メモリ・デバイスの断面図で
ある。
【図４ｄ】本発明のある実施形態の方法を使用して、そ
の一部が製造された強誘電メモリ・デバイスの断面図で
ある。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 シャウミン マー アメリカ合衆国 カリフォルニア、サニー ベール、ガビラン アベニュー 244 (72)発明者 グオジアン シン アメリカ合衆国 テキサス、プラノ、ガー デニア ウェイ 4609 (72)発明者 ラヒム カバリ アメリカ合衆国 カリフォルニア、キャン プベル、アカルプルク ドライブ 3789 (72)発明者 スコット サマーフェルト アメリカ合衆国 カリフォルニア、クパー チノ、パロ ビスタ ロード 10394 (72)発明者 トモユキ サコダ アメリカ合衆国 カリフォルニア、サノウ ゼ、サウス サラトガ アベニュー 816

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 頂部電極の下に位置する底部電極と、前
    記頂部電極と底部電極との間に位置する強誘電物質とか
    ら構成されている強誘電性コンデンサの前記頂部電極へ
    の導電性接点を形成するための方法であって、 前記頂部電極上に一つの層を形成するステップと、 水素を含まないエッチング剤を使用して、前記層に開口
    部をエッチングすることにより前記頂部電極の一部を露
    出するために、前記層内に前記開口部を形成するステッ
    プと、 頂部電極との電気的接続部を形成するために、前記開口
    部に導電性材料を蒸着するステップを含む方法。
JP2000389228A 1999-12-22 2000-12-21 強誘電性コンデンサを形成するための水素を含まない接触エッチング Pending JP2001230382A (ja)

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Cited By (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003152165A (ja) * 2001-11-15 2003-05-23 Fujitsu Ltd 半導体装置およびその製造方法
JP2003224209A (ja) * 2002-01-31 2003-08-08 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2003273326A (ja) * 2002-03-15 2003-09-26 Fujitsu Ltd 半導体装置及びその製造方法
JP2004023104A (ja) * 2002-06-17 2004-01-22 Samsung Electronics Co Ltd Ｍｉｍキャパシタ及びその製造方法
JP2004087807A (ja) * 2002-08-27 2004-03-18 Fujitsu Ltd 半導体装置及びその製造方法
JP2004235560A (ja) * 2003-01-31 2004-08-19 Matsushita Electric Ind Co Ltd 誘電体メモリ及びその製造方法
JP2005050899A (ja) * 2003-07-30 2005-02-24 Toshiba Corp 半導体装置
JP2005129903A (ja) * 2002-11-13 2005-05-19 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2005183843A (ja) * 2003-12-22 2005-07-07 Fujitsu Ltd 半導体装置の製造方法
JP2006511088A (ja) * 2002-12-20 2006-03-30 インフィネオン テクノロジーズ アクチエンゲゼルシャフト コンデンサ構成体の製造方法およびコンデンサ構成体
JP2006108268A (ja) * 2004-10-04 2006-04-20 Oki Electric Ind Co Ltd 強誘電体キャパシタ構造およびその作製方法
JP2006148061A (ja) * 2004-10-19 2006-06-08 Seiko Epson Corp 強誘電体メモリおよびその製造方法
US7060552B2 (en) 2001-08-28 2006-06-13 Matsushita Electric Industrial Co., Ltd. Memory device with hydrogen-blocked ferroelectric capacitor
JP2006186311A (ja) * 2004-12-03 2006-07-13 Fujitsu Ltd 半導体装置及びその製造方法
JP2006203252A (ja) * 2006-04-10 2006-08-03 Fujitsu Ltd 半導体装置
JP2006202785A (ja) * 2005-01-17 2006-08-03 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP2006222389A (ja) * 2005-02-14 2006-08-24 Toshiba Corp 半導体記憶装置及びその製造方法
JP2006253532A (ja) * 2005-03-14 2006-09-21 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP2007027532A (ja) * 2005-07-20 2007-02-01 Oki Electric Ind Co Ltd 強誘電体メモリ装置及びその製造方法
JPWO2005067051A1 (ja) * 2003-12-26 2007-07-26 富士通株式会社 半導体装置、半導体装置の製造方法
JP2007534140A (ja) * 2003-07-22 2007-11-22 インフィネオン テクノロジーズ アクチエンゲゼルシャフト デバイス内にバリア層を有するコンタクトホールを形成する方法及び得られるデバイス
JP2007335897A (ja) * 2007-08-29 2007-12-27 Fujitsu Ltd 半導体装置の製造方法
JP2008071826A (ja) * 2006-09-12 2008-03-27 Fujitsu Ltd 半導体装置及びその製造方法
JP2008270596A (ja) * 2007-04-23 2008-11-06 Toshiba Corp 強誘電体メモリおよび強誘電体メモリの製造方法
JP2008294194A (ja) * 2007-05-24 2008-12-04 Seiko Epson Corp 強誘電体キャパシタの製造方法及び強誘電体キャパシタ
JP2009064991A (ja) * 2007-09-07 2009-03-26 Hitachi High-Technologies Corp Ｈｉｇｈ−ｋ膜のドライエッチング方法
JP2009071142A (ja) * 2007-09-14 2009-04-02 Seiko Epson Corp 強誘電体メモリ装置の製造方法
JP2009071242A (ja) * 2007-09-18 2009-04-02 Seiko Epson Corp 半導体装置及びその製造方法
JP2009071241A (ja) * 2007-09-18 2009-04-02 Seiko Epson Corp 半導体装置及びその製造方法
JP2010135543A (ja) * 2008-12-04 2010-06-17 Toshiba Corp 不揮発性半導体記憶装置の製造方法
JP2010153897A (ja) * 2010-02-22 2010-07-08 Fujitsu Semiconductor Ltd 半導体装置の製造方法
US8247323B2 (en) 2005-10-07 2012-08-21 Fujitsu Semiconductor Limited Semiconductor device
JP5354383B2 (ja) * 2007-09-11 2013-11-27 国立大学法人東北大学 電子装置の製造方法

Families Citing this family (110)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6841203B2 (en) * 1997-12-24 2005-01-11 Tokyo Electron Limited Method of forming titanium film by CVD
JP2001127270A (ja) * 1999-10-27 2001-05-11 Nec Corp 半導体装置及びその製造方法
JP3400770B2 (ja) * 1999-11-16 2003-04-28 松下電器産業株式会社 エッチング方法、半導体装置及びその製造方法
US6559007B1 (en) * 2000-04-06 2003-05-06 Micron Technology, Inc. Method for forming flash memory device having a tunnel dielectric comprising nitrided oxide
JP3305301B2 (ja) * 2000-08-02 2002-07-22 松下電器産業株式会社 電極構造体の形成方法及び半導体装置の製造方法
EP1182708A3 (en) * 2000-08-18 2002-03-27 Texas Instruments Incorporated High capacitance damascene capacitor
US6544908B1 (en) * 2000-08-30 2003-04-08 Micron Technology, Inc. Ammonia gas passivation on nitride encapsulated devices
US6734071B1 (en) * 2000-08-30 2004-05-11 Micron Technology, Inc. Methods of forming insulative material against conductive structures
EP1207558A1 (en) * 2000-11-17 2002-05-22 STMicroelectronics S.r.l. Contact structure for ferroelectric memory device
US6794705B2 (en) * 2000-12-28 2004-09-21 Infineon Technologies Ag Multi-layer Pt electrode for DRAM and FRAM with high K dielectric materials
US7311852B2 (en) * 2001-03-30 2007-12-25 Lam Research Corporation Method of plasma etching low-k dielectric materials
US6900498B2 (en) * 2001-05-08 2005-05-31 Advanced Technology Materials, Inc. Barrier structures for integration of high K oxides with Cu and Al electrodes
US7105444B2 (en) * 2001-07-19 2006-09-12 Samsung Electronics Co., Ltd. Method for forming a wiring of a semiconductor device, method for forming a metal layer of a semiconductor device and apparatus for performing the same
KR100420122B1 (ko) * 2001-07-21 2004-03-02 삼성전자주식회사 강유전체 메모리 장치 및 그 제조방법
US6541380B2 (en) * 2001-07-24 2003-04-01 Applied Materials Inc. Plasma etching process for metals and metal oxides, including metals and metal oxides inert to oxidation
JP4011870B2 (ja) * 2001-08-09 2007-11-21 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
WO2003021642A2 (en) * 2001-08-31 2003-03-13 Applied Materials, Inc. Method and apparatus for processing a wafer
US6911689B2 (en) * 2001-09-19 2005-06-28 Texas Instruments Incorporated Versatile system for chromium based diffusion barriers in electrode structures
US6432725B1 (en) * 2001-09-28 2002-08-13 Infineon Technologies Ag Methods for crystallizing metallic oxide dielectric films at low temperature
US6667246B2 (en) * 2001-12-04 2003-12-23 Matsushita Electric Industrial Co., Ltd. Wet-etching method and method for manufacturing semiconductor device
US6653190B1 (en) * 2001-12-15 2003-11-25 Advanced Micro Devices, Inc. Flash memory with controlled wordline width
US6713342B2 (en) 2001-12-31 2004-03-30 Texas Instruments Incorporated FeRAM sidewall diffusion barrier etch
US6773930B2 (en) * 2001-12-31 2004-08-10 Texas Instruments Incorporated Method of forming an FeRAM capacitor having a bottom electrode diffusion barrier
US20030143853A1 (en) * 2002-01-31 2003-07-31 Celii Francis G. FeRAM capacitor stack etch
JP2003243621A (ja) * 2002-02-15 2003-08-29 Fujitsu Ltd 半導体装置及びその製造方法
US7217665B2 (en) * 2002-11-20 2007-05-15 Applied Materials, Inc. Method of plasma etching high-K dielectric materials with high selectivity to underlying layers
US6713310B2 (en) * 2002-03-08 2004-03-30 Samsung Electronics Co., Ltd. Ferroelectric memory device using via etch-stop layer and method for manufacturing the same
US6706595B2 (en) * 2002-03-14 2004-03-16 Advanced Micro Devices, Inc. Hard mask process for memory device without bitline shorts
JP2004146772A (ja) * 2002-03-18 2004-05-20 Fujitsu Ltd 半導体装置及びその製造方法
JP4090766B2 (ja) * 2002-03-19 2008-05-28 富士通株式会社 半導体装置の製造方法
US6846683B2 (en) * 2002-05-10 2005-01-25 Infineon Technologies Ag Method of forming surface-smoothing layer for semiconductor devices with magnetic material layers
KR100467369B1 (ko) * 2002-05-18 2005-01-24 주식회사 하이닉스반도체 수소배리어막 및 그를 구비한 반도체장치의 제조 방법
KR100611707B1 (ko) * 2002-05-28 2006-08-11 가부시끼가이샤 도시바 반도체 장치 및 그 제조 방법
KR100475077B1 (ko) * 2002-05-31 2005-03-10 삼성전자주식회사 캐패시터의 유전막 형성방법
US20030224536A1 (en) * 2002-06-04 2003-12-04 Andreas Hilliger Contact formation
US6897154B2 (en) * 2002-06-14 2005-05-24 Applied Materials Inc Selective etching of low-k dielectrics
US20040036129A1 (en) * 2002-08-22 2004-02-26 Micron Technology, Inc. Atomic layer deposition of CMOS gates with variable work functions
JP2004119478A (ja) * 2002-09-24 2004-04-15 Renesas Technology Corp 半導体記憶装置、不揮発性記憶装置および磁気記憶装置
US6893912B2 (en) * 2002-10-15 2005-05-17 Macronix International Co., Ltd. Ferroelectric capacitor memory device fabrication method
US6914282B2 (en) * 2002-10-15 2005-07-05 Macronix International Co., Ltd. Ferroelectric device and method for making
JP3905462B2 (ja) * 2002-11-20 2007-04-18 東京エレクトロン株式会社 プラズマ処理方法およびプラズマ処理装置
US7091102B2 (en) * 2002-12-20 2006-08-15 Samsung Electronics Co., Ltd. Methods of forming integrated circuit devices having a capacitor with a hydrogen barrier spacer on a sidewall thereof and integrated circuit devices formed thereby
US7229930B2 (en) * 2003-01-13 2007-06-12 Applied Materials, Inc. Selective etching of low-k dielectrics
US7045837B2 (en) * 2003-01-31 2006-05-16 Infineon Technologies Ag Hardmask with high selectivity for Ir barriers for ferroelectric capacitor manufacturing
US7078161B2 (en) * 2003-02-11 2006-07-18 Axcelis Technologies, Inc. Plasma ashing process for removing photoresist and residues during ferroelectric device fabrication
US6858442B2 (en) * 2003-02-25 2005-02-22 Infineon Technologies Aktiengesellschaft Ferroelectric memory integrated circuit with improved reliability
US7098142B2 (en) * 2003-02-26 2006-08-29 Infineon Technologies Ag Method of etching ferroelectric devices
CN100559592C (zh) * 2003-04-15 2009-11-11 富士通微电子株式会社 半导体器件的制造方法
US6841396B2 (en) * 2003-05-19 2005-01-11 Texas Instruments Incorporated VIA0 etch process for FRAM integration
KR100500169B1 (ko) * 2003-07-02 2005-07-07 주식회사 디엠에스 도킹형 기판 이송 및 처리 시스템과, 그를 이용한 이송 및 처리 방법
US20050070030A1 (en) * 2003-09-26 2005-03-31 Stefan Gernhardt Device and method for forming a contact to a top electrode in ferroelectric capacitor devices
US7129171B2 (en) * 2003-10-14 2006-10-31 Lam Research Corporation Selective oxygen-free etching process for barrier materials
US7329953B2 (en) * 2003-10-29 2008-02-12 Taiwan Semiconductor Manufacturing Co., Ltd. Structure for reducing leakage currents and high contact resistance for embedded memory and method for making same
US7001821B2 (en) * 2003-11-10 2006-02-21 Texas Instruments Incorporated Method of forming and using a hardmask for forming ferroelectric capacitors in a semiconductor device
US7952118B2 (en) * 2003-11-12 2011-05-31 Samsung Electronics Co., Ltd. Semiconductor device having different metal gate structures
US7067434B2 (en) * 2003-12-22 2006-06-27 Texas Instruments Incorporated Hydrogen free integration of high-k gate dielectrics
CN1707746A (zh) * 2004-06-10 2005-12-14 中芯国际集成电路制造(上海)有限公司 用于处理半导体器件的光掩模的方法
US7723238B2 (en) * 2004-06-16 2010-05-25 Tokyo Electron Limited Method for preventing striation at a sidewall of an opening of a resist during an etching process
JP4829502B2 (ja) * 2005-01-11 2011-12-07 シャープ株式会社 半導体記憶装置の製造方法
JP2006222227A (ja) * 2005-02-09 2006-08-24 Fujitsu Ltd 半導体装置及びその製造方法
JP2006245457A (ja) * 2005-03-07 2006-09-14 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
WO2006129366A1 (ja) * 2005-06-02 2006-12-07 Fujitsu Limited 半導体装置及びその製造方法
US20060278339A1 (en) * 2005-06-13 2006-12-14 Lam Research Corporation, A Delaware Corporation Etch rate uniformity using the independent movement of electrode pieces
KR100801307B1 (ko) * 2005-06-28 2008-02-05 주식회사 하이닉스반도체 반도체 소자 제조 방법
US7473637B2 (en) 2005-07-20 2009-01-06 Micron Technology, Inc. ALD formed titanium nitride films
KR100685742B1 (ko) * 2005-07-27 2007-02-22 삼성전자주식회사 불휘발성 메모리 장치 및 이의 제조 방법
JP5010121B2 (ja) * 2005-08-17 2012-08-29 セイコーエプソン株式会社 半導体装置の製造方法
JP5038612B2 (ja) * 2005-09-29 2012-10-03 富士通セミコンダクター株式会社 半導体装置
US20070087573A1 (en) * 2005-10-19 2007-04-19 Yi-Yiing Chiang Pre-treatment method for physical vapor deposition of metal layer and method of forming metal silicide layer
JP2007115972A (ja) * 2005-10-21 2007-05-10 Fujitsu Ltd 半導体装置とその製造方法
US20070102399A1 (en) * 2005-11-07 2007-05-10 Tokyo Electron Limited Method and apparatus for manufacturing a semiconductor device, control program and computer-readable storage medium
US7525140B2 (en) * 2005-12-14 2009-04-28 Intel Corporation Integrated thin film capacitors with adhesion holes for the improvement of adhesion strength
US7480990B2 (en) * 2006-01-06 2009-01-27 International Business Machines Corporation Method of making conductor contacts having enhanced reliability
US20070164323A1 (en) * 2006-01-18 2007-07-19 Micron Technology, Inc. CMOS gates with intermetallic compound tunable work functions
US20070164367A1 (en) * 2006-01-18 2007-07-19 Micron Technology, Inc. CMOS gates with solid-solution alloy tunable work functions
JP4887802B2 (ja) * 2006-01-26 2012-02-29 富士通セミコンダクター株式会社 半導体装置とその製造方法
US7709402B2 (en) 2006-02-16 2010-05-04 Micron Technology, Inc. Conductive layers for hafnium silicon oxynitride films
JP4838613B2 (ja) * 2006-03-28 2011-12-14 富士通セミコンダクター株式会社 半導体装置の製造方法
US7341953B2 (en) * 2006-04-17 2008-03-11 Lam Research Corporation Mask profile control for controlling feature profile
US7728372B2 (en) * 2006-05-10 2010-06-01 International Business Machines Corporation Method and structure for creation of a metal insulator metal capacitor
KR100776156B1 (ko) * 2006-08-31 2007-11-15 동부일렉트로닉스 주식회사 씨모스 이미지센서의 제조방법
US7655571B2 (en) * 2006-10-26 2010-02-02 Applied Materials, Inc. Integrated method and apparatus for efficient removal of halogen residues from etched substrates
US7846845B2 (en) * 2006-10-26 2010-12-07 Applied Materials, Inc. Integrated method for removal of halogen residues from etched substrates in a processing system
US8319295B2 (en) * 2007-01-10 2012-11-27 Imec Use of F-based gate etch to passivate the high-k/metal gate stack for deep submicron transistor technologies
US20080174015A1 (en) * 2007-01-23 2008-07-24 Russell Thomas Herrin Removal of etching process residual in semiconductor fabrication
JP2009123866A (ja) * 2007-11-14 2009-06-04 Nec Electronics Corp 半導体装置の製造方法、および被エッチング膜の加工方法
JP5458514B2 (ja) * 2008-06-24 2014-04-02 富士通セミコンダクター株式会社 半導体装置の製造方法、及び半導体装置
JP5502302B2 (ja) * 2008-09-26 2014-05-28 ローム株式会社 半導体装置およびその製造方法
US9536822B2 (en) * 2008-10-13 2017-01-03 Texas Instruments Incorporated Drawn dummy FeCAP, via and metal structures
US8610102B2 (en) * 2009-06-18 2013-12-17 Panasonic Corporation Nonvolatile memory device and manufacturing method thereof
US11171008B2 (en) 2011-03-01 2021-11-09 Applied Materials, Inc. Abatement and strip process chamber in a dual load lock configuration
US8845816B2 (en) 2011-03-01 2014-09-30 Applied Materials, Inc. Method extending the service interval of a gas distribution plate
US8992689B2 (en) 2011-03-01 2015-03-31 Applied Materials, Inc. Method for removing halogen-containing residues from substrate
WO2012118897A2 (en) 2011-03-01 2012-09-07 Applied Materials, Inc. Abatement and strip process chamber in a dual loadlock configuration
JP6054314B2 (ja) 2011-03-01 2016-12-27 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 基板搬送及びラジカル閉じ込めのための方法及び装置
US8486814B2 (en) * 2011-07-21 2013-07-16 International Business Machines Corporation Wafer backside defectivity clean-up utilizing selective removal of substrate material
US8580694B2 (en) 2011-08-25 2013-11-12 United Microelectronics Corp. Method of patterning hard mask layer for defining deep trench
CN104137248B (zh) 2012-02-29 2017-03-22 应用材料公司 配置中的除污及剥除处理腔室
US20130264620A1 (en) * 2012-04-06 2013-10-10 Texas Instruments Incorporated Integrated circuit having ferroelectric memory with dense via barrier
US8916434B2 (en) 2012-05-11 2014-12-23 Cypress Semiconductor Corporation Enhanced hydrogen barrier encapsulation method for the control of hydrogen induced degradation of ferroelectric capacitors in an F-RAM process
US8993414B2 (en) * 2012-07-13 2015-03-31 Applied Materials, Inc. Laser scribing and plasma etch for high die break strength and clean sidewall
US9006808B2 (en) * 2013-09-09 2015-04-14 Cypress Semiconductor Corporation Eliminating shorting between ferroelectric capacitors and metal contacts during ferroelectric random access memory fabrication
US9304283B2 (en) * 2014-05-22 2016-04-05 Texas Instruments Incorporated Bond-pad integration scheme for improved moisture barrier and electrical contact
FR3039704B1 (fr) * 2015-07-28 2017-12-29 Commissariat Energie Atomique Electrode pour structure metal-isolant-metal, capacite de type metal-isolant-metal, et procede de realisation d’une telle electrode et d’une telle capacite.
US9960240B2 (en) * 2015-10-21 2018-05-01 International Business Machines Corporation Low resistance contact structures for trench structures
US10304773B2 (en) 2015-10-21 2019-05-28 International Business Machines Corporation Low resistance contact structures including a copper fill for trench structures
US10211395B1 (en) * 2017-12-30 2019-02-19 Spin Transfer Technologies, Inc. Method for combining NVM class and SRAM class MRAM elements on the same chip
US20200286685A1 (en) * 2019-03-06 2020-09-10 Intel Corporation Capacitor with epitaxial strain engineering
US11569250B2 (en) * 2020-06-29 2023-01-31 Taiwan Semiconductor Manufacturing Company Limited Ferroelectric memory device using back-end-of-line (BEOL) thin film access transistors and methods for forming the same
US20210408117A1 (en) * 2020-06-29 2021-12-30 Taiwan Semiconductor Manufacturing Company Limited Multi-gate selector switches for memory cells and methods of forming the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000138286A (ja) * 1998-11-02 2000-05-16 Hitachi Ltd 半導体装置およびその製造方法
JP2000349247A (ja) * 1999-06-04 2000-12-15 Nec Corp 半導体装置及びその製造方法
JP2001111007A (ja) * 1999-09-10 2001-04-20 Samsung Electronics Co Ltd キャパシタ保護膜を含む半導体メモリ素子及びその製造方法
JP2001210798A (ja) * 1999-12-22 2001-08-03 Texas Instr Inc <Ti> コンデンサ構造の保護のための絶縁性と導電性の障壁の使用

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5242707A (en) * 1990-12-21 1993-09-07 Regents Of The University Of California System and method for producing electro-optic components integrable with silicon-on-sapphire circuits
JPH09251983A (ja) * 1996-03-15 1997-09-22 Rohm Co Ltd ドライエッチング方法
KR100436058B1 (ko) * 1997-12-27 2004-12-17 주식회사 하이닉스반도체 강유전체 캐패시터 형성 방법
EP1001459B1 (en) * 1998-09-09 2011-11-09 Texas Instruments Incorporated Integrated circuit comprising a capacitor and method

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000138286A (ja) * 1998-11-02 2000-05-16 Hitachi Ltd 半導体装置およびその製造方法
JP2000349247A (ja) * 1999-06-04 2000-12-15 Nec Corp 半導体装置及びその製造方法
JP2001111007A (ja) * 1999-09-10 2001-04-20 Samsung Electronics Co Ltd キャパシタ保護膜を含む半導体メモリ素子及びその製造方法
JP2001210798A (ja) * 1999-12-22 2001-08-03 Texas Instr Inc <Ti> コンデンサ構造の保護のための絶縁性と導電性の障壁の使用

Cited By (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7060552B2 (en) 2001-08-28 2006-06-13 Matsushita Electric Industrial Co., Ltd. Memory device with hydrogen-blocked ferroelectric capacitor
US7745232B2 (en) 2001-11-15 2010-06-29 Fujitsu Semiconductor Limited Semiconductor device and method of manufacturing the same
JP2003152165A (ja) * 2001-11-15 2003-05-23 Fujitsu Ltd 半導体装置およびその製造方法
US7456454B2 (en) 2001-11-15 2008-11-25 Fujitsu Limited Ferroelectric semiconductor device and method of manufacturing the same
JP2003224209A (ja) * 2002-01-31 2003-08-08 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US7139161B2 (en) 2002-03-15 2006-11-21 Fujitsu Limited Semiconductor device and method of manufacturing the same
JP2003273326A (ja) * 2002-03-15 2003-09-26 Fujitsu Ltd 半導体装置及びその製造方法
JP2004023104A (ja) * 2002-06-17 2004-01-22 Samsung Electronics Co Ltd Ｍｉｍキャパシタ及びその製造方法
JP2004087807A (ja) * 2002-08-27 2004-03-18 Fujitsu Ltd 半導体装置及びその製造方法
JP2005129903A (ja) * 2002-11-13 2005-05-19 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP4636834B2 (ja) * 2002-11-13 2011-02-23 パナソニック株式会社 半導体装置及びその製造方法
US8008161B2 (en) 2002-12-20 2011-08-30 Infineon Technologies Ag Capacitor assemblies
JP2006511088A (ja) * 2002-12-20 2006-03-30 インフィネオン テクノロジーズ アクチエンゲゼルシャフト コンデンサ構成体の製造方法およびコンデンサ構成体
JP2004235560A (ja) * 2003-01-31 2004-08-19 Matsushita Electric Ind Co Ltd 誘電体メモリ及びその製造方法
JP2007534140A (ja) * 2003-07-22 2007-11-22 インフィネオン テクノロジーズ アクチエンゲゼルシャフト デバイス内にバリア層を有するコンタクトホールを形成する方法及び得られるデバイス
JP2005050899A (ja) * 2003-07-30 2005-02-24 Toshiba Corp 半導体装置
JP2005183843A (ja) * 2003-12-22 2005-07-07 Fujitsu Ltd 半導体装置の製造方法
JP4522088B2 (ja) * 2003-12-22 2010-08-11 富士通セミコンダクター株式会社 半導体装置の製造方法
JPWO2005067051A1 (ja) * 2003-12-26 2007-07-26 富士通株式会社 半導体装置、半導体装置の製造方法
JP4610486B2 (ja) * 2003-12-26 2011-01-12 富士通セミコンダクター株式会社 半導体装置、半導体装置の製造方法
JP4562482B2 (ja) * 2004-10-04 2010-10-13 Ｏｋｉセミコンダクタ株式会社 強誘電体キャパシタ構造およびその作製方法
JP2006108268A (ja) * 2004-10-04 2006-04-20 Oki Electric Ind Co Ltd 強誘電体キャパシタ構造およびその作製方法
JP2006148061A (ja) * 2004-10-19 2006-06-08 Seiko Epson Corp 強誘電体メモリおよびその製造方法
JP4497312B2 (ja) * 2004-10-19 2010-07-07 セイコーエプソン株式会社 強誘電体メモリの製造方法
JP2006186311A (ja) * 2004-12-03 2006-07-13 Fujitsu Ltd 半導体装置及びその製造方法
JP4713286B2 (ja) * 2004-12-03 2011-06-29 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP2006202785A (ja) * 2005-01-17 2006-08-03 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP2006222389A (ja) * 2005-02-14 2006-08-24 Toshiba Corp 半導体記憶装置及びその製造方法
JP2006253532A (ja) * 2005-03-14 2006-09-21 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP4526421B2 (ja) * 2005-03-14 2010-08-18 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
JP2007027532A (ja) * 2005-07-20 2007-02-01 Oki Electric Ind Co Ltd 強誘電体メモリ装置及びその製造方法
US8247323B2 (en) 2005-10-07 2012-08-21 Fujitsu Semiconductor Limited Semiconductor device
JP2006203252A (ja) * 2006-04-10 2006-08-03 Fujitsu Ltd 半導体装置
JP2008071826A (ja) * 2006-09-12 2008-03-27 Fujitsu Ltd 半導体装置及びその製造方法
JP2008270596A (ja) * 2007-04-23 2008-11-06 Toshiba Corp 強誘電体メモリおよび強誘電体メモリの製造方法
JP2008294194A (ja) * 2007-05-24 2008-12-04 Seiko Epson Corp 強誘電体キャパシタの製造方法及び強誘電体キャパシタ
US7754501B2 (en) 2007-05-24 2010-07-13 Seiko Epson Corporation Method for manufacturing ferroelectric capacitor
JP4515492B2 (ja) * 2007-08-29 2010-07-28 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2007335897A (ja) * 2007-08-29 2007-12-27 Fujitsu Ltd 半導体装置の製造方法
JP2009064991A (ja) * 2007-09-07 2009-03-26 Hitachi High-Technologies Corp Ｈｉｇｈ−ｋ膜のドライエッチング方法
JP5354383B2 (ja) * 2007-09-11 2013-11-27 国立大学法人東北大学 電子装置の製造方法
US7799580B2 (en) 2007-09-14 2010-09-21 Seiko Epson Corporation Method for manufacturing ferroelectric memory device
JP2009071142A (ja) * 2007-09-14 2009-04-02 Seiko Epson Corp 強誘電体メモリ装置の製造方法
JP2009071242A (ja) * 2007-09-18 2009-04-02 Seiko Epson Corp 半導体装置及びその製造方法
JP2009071241A (ja) * 2007-09-18 2009-04-02 Seiko Epson Corp 半導体装置及びその製造方法
US8039884B2 (en) 2007-09-18 2011-10-18 Seiko Epson Corporation Semiconductor device having a contact hole with a curved cross-section and its manufacturing method
JP2010135543A (ja) * 2008-12-04 2010-06-17 Toshiba Corp 不揮発性半導体記憶装置の製造方法
JP2010153897A (ja) * 2010-02-22 2010-07-08 Fujitsu Semiconductor Ltd 半導体装置の製造方法

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