JP4492334B2 - 表示装置および携帯端末 - Google Patents

Description

本発明は、液晶表示装置等のアクティブマトリクス型表示装置およびそれを用いた携帯端末に関するものである。

近年、携帯電話機やＰＤＡ(Personal Digital Assistants)などの携帯端末の普及がめざましい。これら携帯端末の急速な普及の要因の一つとして、その出力表示部として搭載されている液晶表示装置が挙げられる。その理由は、液晶表示装置が原理的に駆動するための電力を要しない特性を持ち、低消費電力の表示デバイスであるためである。

近年、画素のスイッチング素子としてポリシリコンＴＦＴ（Thin Film Transistor:薄膜トランジスタ）用いたアクティブマトリクス型表示装置において、画素がマトリクス状に配置されてなる表示エリア部と同一基板上にデジタルインターフェース駆動回路を一体的に形成する傾向にある。
この駆動回路一体型表示装置は、有効表示部の周辺部（額縁）に水平駆動系や垂直駆動系が配され、これら駆動系がポリシリコンＴＦＴを用いて画素エリア部と共に同一基板上に一体的に形成される。

図１は、従来の駆動回路一体型表示装置の概略構成を示す図である（たとえば、特許文献１参照）。

この液晶表示装置は、図１に示すように、透明絶縁基板、たとえばガラス基板１上に、液晶セルを含む複数の画素がマトリクス状に配置された有効表示部２、図１において有効表示部２の上下に配置された一対の水平駆動回路（Ｈドライバ）３Ｕ，３Ｄ、図１において有効表示部２の側部に配置された垂直駆動回路（Ｖドライバ）４、複数の基準電圧を発生する一つの基準電圧発生回路５、およびデータ処理回路６等が集積されている。

このように、図１の駆動回路一体型表示装置は、２つの水平駆動回路３Ｕ，３Ｄを有効画素部２の両サイド（図１では上下）に配置しているが、これは、データ線の奇数ラインと偶数ラインとに分けて駆動するためである。

図２は、奇数ラインと偶数ラインとを別々に駆動する図１の水平駆動回路３Ｕ，３Ｄの構成例を示すブロック図である。

図２に示すように、奇数ライン駆動用の水平駆動回路３Ｕと偶数ライン駆動用の水平駆動回路３Ｄは同様の構成を有している。
具体的には、水平転送クロックＨＣＫ（図示せず）に同期して各転送段から順次シフトパルス（サンプリングパルス）を出力するシフトレジスタ（ＨＳＲ）群３ＨＳＲＵ，３ＨＳＲＤと、シフトレジスタ３１Ｕ，３１Ｄから与えられるサンプリングパルスによりデジタル画像データを順次サンプリングしてラッチするサンプリングラッチ回路群３ＳＭＰＬＵ，３ＳＭＰＬＤと、サンプリングラッチ回路３２Ｕ，３２Ｄの各ラッチデータを線順次化する線順次化ラッチ回路群３ＬＴＣＵ、３ＬＴＣＤと、線順次化ラッチ回路３３Ｕ，３Ｄで線順次化されたデジタル画像データをアナログ画像信号に変換するデジタル／アナログ変換回路（ＤＡＣ）群３ＤＡＣＵ，３ＤＡＣＤと、を有する。
なお、通常、ＤＡＣ３４Ｕ，３４Ｄの入力段には、レベルシフト回路が配置され、レベルアップさせたデータがＤＡＣ３４に入力される。

図２に示すように、図１の水平駆動回路３Ｕ，３Ｄは、駆動すべき奇数データラインおよび偶数データラインの１本ごとに、サンプリングラッチ回路３２、線順次化ラッチ回路３３、およびＤＡＣ３４が配置されている。

また、携帯電話機等の携帯端末においては、その急速な普及に伴って表示装置に対するさらなる低消費電力化の要求が強くなってきている。
特に、スタンバイ期間における低消費電力化は、バッテリの持続時間を増やすための重要なポイントとなるため、特に要求の強い項目の一つとなっている。このような要求に対して、様々な省電力化技術が提案されている。
その一つとして、スタンバイ時に画像表示の階調数を各色ごとに“２”（１ビット（ｂｉｔ））に制限するいわゆる１ｂｉｔモード（２階調モード）が知られている。この１ｂｉｔモードでは、各色１ｂｉｔでの階調表現であるため、計８色での画像表示が行われることになる。
特開２００２−１７５０３３号公報

しかしながら、上述した図２の水平駆動回路においては、１本のデータ線に対して、１セットのサンプリングラッチ回路３２、線順次化ラッチ回路３３、およびＤＡＣ３４が必要になるため、レイアウト的に許容される横幅が少ない。このため狭ピッチ化が不可能である。また、必要な回路数も多いため額縁が大きくなるという不利益がある。
図２の水平駆動回路の場合、シリアルパラレル化したＲ（赤）、Ｇ（緑）、Ｂ（青）データをサンプリングする３つのサンプリングラッチ回路を要するが、これでは狭ピッチ化、狭額縁化の要望に対応することは困難である。
これを克服するためにいわゆる縦方向にレイアウトを延ばすことも考えられるが、これでは急激にレイアウト面積が増大し、狭額縁化を実現することは困難である。

また、ＤＡＣとしては基準電圧選択型のものを採用しているが、同じ色を偶数列と奇数列で上下に分けているため、基準電圧発生回路１５の出力電位を同じにしないと縦スジ等が発生するために２つの水平駆動回路３Ｕ，３ＤのＤＡＣ３４Ｕ，３４Ｄの基準電圧線ＲＶＬをつなぐ必要がある。このため、図１における横方向の額縁の増大も招いている。

また、８色モード（低階調モード）を有する表示装置においては、通常モード用と８色モード用のＤＡＣを2つ有しているが、２つのＤＡＣでサンプリングラッチ回路、線順次化回路が共有であり、通常モード時も８色モード時もレベル変換してからデータをＤＡＣに入力する方式であった。そのため以下のような不利益があった。
８色モード時においても、ＤＡＣ入力信号振幅を大きくするため、充放電電流が大きく消費電力が高い。
また、上位ビットと下位ビットのレベルシフタ回路を別々に処理するため、ラッチ部の回路が大きくなり、額縁が大きくなる。

本発明の目的は、狭ピッチ化が可能で、狭額縁化を実現でき、また、より低消費電力化が可能な型表示装置およびそれ用いた携帯端末を提供することにある。

上記目的を達成するため、本発明の第１の観点の表示装置は、画素がマトリクス状に配置された表示部と、上記表示部の各画素を行単位で選択する垂直駆動回路と、第１および第２のデジタル画像データを入力とし、当該デジタル画像データをアナログ画像信号として上記垂直駆動回路によって選択された行の各画素が接続されたデータラインに対して供給する第１の水平駆動回路と、第３のデジタル画像データを入力とし、当該デジタル画像データをアナログ画像信号として上記垂直駆動回路によって選択された行の各画素が接続されたデータラインに対して供給する第２の水平駆動回路と、を有し、上記第１の水平駆動回路は、上記第１のデジタル画像データを順次サンプリングしてラッチする第１サンプリングラッチと、上記第２のデジタル画像データを順次サンプリングしてラッチする第２サンプリングラッチと、上記第１および第２サンプリングラッチにラッチされた第１および第２のデジタル画像データを所定の期間内で時分割的に選択して出力する出力回路と、上記出力回路から出力された第１および第２のデジタル画像データをアナログ画像信号に変換するデジタルアナログ変換回路（ＤＡＣ）と、上記ＤＡＣによりアナログデータに変換された上記第１および第２のデジタル画像データを所定の期間内で時分割的に選択して上記データラインに出力するラインセレクタと、を含み、上記第１および第２サンプリングラッチは縦続接続され、上記出力回路は、上記第２サンプリングラッチの出力に対して縦続接続された第３ラッチおよび第４ラッチを含み、上記第１および第２サンプリングラッチは、同一のサンプリングパルスで第１のデジタル画像データおよび第２のデジタル画像データを格納し、上記出力回路は、上記第２サンプリングラッチの第２のデジタル画像データを上記第３ラッチを通して第４ラッチに転送し、次に、第１サンプリングラッチの第１のデジタル画像データを第２サンプリングラッチを通して上記第３ラッチに転送する。

好適には、上記水平駆動回路は、上記デジタル画像データとして第１および第２のデジタル画像データを入力とし、当該デジタル画像データをアナログ画像信号として上記垂直駆動回路によって選択された行の各画素が接続されたデータラインに対して供給する第１の水平駆動回路と、上記デジタル画像データとして第３のデジタル画像データを入力とし、当該デジタル画像データをアナログ画像信号として上記垂直駆動回路によって選択された行の各画素が接続されたデータラインに対して供給する第２の水平駆動回路と、を有し、上記第１の水平駆動回路は、上記第１および第２のデジタル画像データを順次サンプリングしてラッチするサンプリングラッチ回路と、上記サンプリングラッチ回路の各ラッチデータを再度ラッチする第２ラッチ回路と、上記第２ラッチ回路でラッチされたデジタル画像データをアナログ画像信号に変換するデジタルアナログ変換回路（ＤＡＣ）と、上記ＤＡＣによりアナログデータに変換された上記第１および第２のデジタル画像データを所定の期間内で時分割的に選択して上記データラインに出力するラインセレクタと、を含み、上記第２の水平駆動回路は、上記第３のデジタル画像データを順次サンプリングしてラッチするサンプリングラッチ回路と、上記サンプリングラッチ回路の各ラッチデータを再度ラッチする第２ラッチ回路と、上記第２ラッチ回路でラッチされたデジタル画像データをアナログ画像信号に変換するデジタルアナログ変換回路（ＤＡＣ）と、を含み、上記第１および第２の水平駆動回路の各サンプリングラッチ回路および各第２ラッチ回路は、第１の電源電圧系でデータの転送および保持動作を行い、上記各ＤＡＣへは第１の電源電圧より大きい第２の電源電圧系にシフトされたデータが入力される。

好適には、上記第２ラッチ回路は、上記サンプリングラッチ回路の各ラッチデータを線順次化し、上記第１の水平駆動回路は、上記第２ラッチ回路にラッチされた第１および第２のデジタル画像データを、所定の期間内で時分割的に選択して上記ＤＡＣに入力させるデータセレクタを、さらに有する。

好適には、上記第１および第２の水平駆動回路のＤＡＣは、基準電圧選択型のＤＡＣを含み、複数の基準電圧を生成して上記第１の水平駆動回路のＤＡＣに供給する第１の基準電圧生回路と、複数の基準電圧を生成して上記第２の水平駆動回路のＤＡＣに供給する第２の基準電圧生成回路と、をさらに有する。

好適には、少なくとも上記第１および第２の水平駆動回路は、上記有効画素部と同一基板に一体的に形成されている。

好適には、少なくとも上記第１および第２の水平駆動回路、並びに上記第１および第２の基準電圧発生回路は、上記有効画素部と同一基板に一体的に形成されている。

本発明の第２の観点の表示装置は、画素がマトリクス状に配置された表示部と、上記表示部の各画素を行単位で選択する垂直駆動回路と、入力されたデジタル画像データをアナログ画像信号として上記垂直駆動回路によって選択された行の各画素が接続されたデータラインに対して供給する水平駆動回路と、を有し、上記水平駆動回路は、上記デジタル画像データとして第１および第２のデジタル画像データを入力とし、当該デジタル画像データをアナログ画像信号として上記垂直駆動回路によって選択された行の各画素が接続されたデータラインに対して供給する第１の水平駆動回路と、上記デジタル画像データとして第３のデジタル画像データを入力とし、当該デジタル画像データをアナログ画像信号として上記垂直駆動回路によって選択された行の各画素が接続されたデータラインに対して供給する第２の水平駆動回路と、を有し、上記第１の水平駆動回路は、上記第１および第２のデジタル画像データを順次サンプリングしてラッチするサンプリングラッチ回路と、上記サンプリングラッチ回路の各ラッチデータを再度ラッチする第２ラッチ回路と、上記第２ラッチ回路でラッチされたデジタル画像データをアナログ画像信号に変換するデジタルアナログ変換回路（ＤＡＣ）と、上記ＤＡＣによりアナログデータに変換された上記第１および第２のデジタル画像データを所定の期間内で時分割的に選択して上記データラインに出力するラインセレクタと、を含み、上記第２の水平駆動回路は、上記第３のデジタル画像データを順次サンプリングしてラッチするサンプリングラッチ回路と、上記サンプリングラッチ回路の各ラッチデータを再度ラッチする第２ラッチ回路と、上記第２ラッチ回路でラッチされたデジタル画像データをアナログ画像信号に変換するデジタルアナログ変換回路（ＤＡＣ）と、を含み、上記第１および第２の水平駆動回路の各サンプリングラッチ回路および各第２ラッチ回路は、第１の電源電圧系でデータの転送および保持動作を行い、上記各ＤＡＣへは第１の電源電圧より大きい第２の電源電圧系にシフトされたデータが入力され、上記第１および第２の水平駆動回路は、通常モード時使用するｎビットＤＡＣと、それを制御するｎ本のデータ信号線を有し、ｎ本のデータ信号線の内ｋ本（ｎ＞ｋ）のデータ信号線を使用して制御することが可能なｋビットＤＡＣを独立に有し、ｎビットＤＡＣとｋビットＤＡＣのどちらを使用するかは、モード選択信号により制御され、通常モード時はｎビットＤＡＣを使用し、第１の電源電圧系より大きな電圧振幅である第２の電源電圧系にレベル変換してｎビットＤＡＣ回路に入力し、通常モード時よりも階調数の少ない低階調モード時はｋビットＤＡＣを使用し、上記第１の電源電圧系の振幅のまま上記ｋビットＤＡＣ回路に入力するように制御される。

好適には、上記出力回路は、上記動作の後、第２のデジタル画像データを水平期間の前半に上記ＤＡＣに転送し、次に第１のデジタル画像データを水平期間の前半終了後に第３ラッチから第４ラッチに転送し水平期間の後半の期間で上記ＤＡＣに転送する。

好適には、上記第１サンプリングラッチ、第２サンプリングラッチ、および第３ラッチは第１の電源電圧で転送および保持動作を行い、第４ラッチは自段への書き込み動作完了後に次段のＤＡＣに対応する第２の電圧に電源電圧を変化させて保持および信号出力動作を行う。

本発明の第３の観点は、表示装置を備えた携帯端末であって、表示装置を備えた携帯端末であって、上記表示装置は、画素がマトリクス状に配置された表示部と、上記表示部の各画素を行単位で選択する垂直駆動回路と、入力されたデジタル画像データをアナログ画像信号として上記垂直駆動回路によって選択された行の各画素が接続されたデータラインに対して供給する水平駆動回路と、を有し、上記表示装置の水平駆動回路は、上記デジタル画像データとして第１および第２のデジタル画像データを入力とし、当該デジタル画像データをアナログ画像信号として上記垂直駆動回路によって選択された行の各画素が接続されたデータラインに対して供給する第１の水平駆動回路と、上記デジタル画像データとして第３のデジタル画像データを入力とし、当該デジタル画像データをアナログ画像信号として上記垂直駆動回路によって選択された行の各画素が接続されたデータラインに対して供給する第２の水平駆動回路と、を有し、上記第１の水平駆動回路は、上記第１および第２のデジタル画像データを順次サンプリングしてラッチするサンプリングラッチ回路と、上記サンプリングラッチ回路の各ラッチデータを再度ラッチする第２ラッチ回路と、上記第２ラッチ回路でラッチされたデジタル画像データをアナログ画像信号に変換するデジタルアナログ変換回路（ＤＡＣ）と、上記ＤＡＣによりアナログデータに変換された上記第１および第２のデジタル画像データを所定の期間内で時分割的に選択して上記データラインに出力するラインセレクタと、を含み、上記第２の水平駆動回路は、上記第３のデジタル画像データを順次サンプリングしてラッチするサンプリングラッチ回路と、上記サンプリングラッチ回路の各ラッチデータを再度ラッチする第２ラッチ回路と、上記第２ラッチ回路でラッチされたデジタル画像データをアナログ画像信号に変換するデジタルアナログ変換回路（ＤＡＣ）と、を含み、上記第１および第２の水平駆動回路の各サンプリングラッチ回路および各第２ラッチ回路は、第１の電源電圧系でデータの転送および保持動作を行い、上記各ＤＡＣへは第１の電源電圧より大きい第２の電源電圧系にシフトされたデータが入力され、上記第１および第２の水平駆動回路は、通常モード時使用するｎビットＤＡＣと、それを制御するｎ本のデータ信号線を有し、ｎ本のデータ信号線の内ｋ本（ｎ＞ｋ）のデータ信号線を使用して制御することが可能なｋビットＤＡＣを独立に有し、ｎビットＤＡＣとｋビットＤＡＣのどちらを使用するかは、モード選択信号により制御され、通常モード時はｎビットＤＡＣを使用し、第１の電源電圧系より大きな電圧振幅である第２の電源電圧系にレベル変換してｎビットＤＡＣ回路に入力し、通常モード時よりも階調数の少ない低階調モード時はｋビットＤＡＣを使用し、上記第１の電源電圧系の振幅のまま上記ｋビットＤＡＣ回路に入力するように制御される。

本発明の第４の観点は、表示装置を備えた携帯端末であって、上記表示装置は、画素がマトリクス状に配置された表示部と、上記表示部の各画素を行単位で選択する垂直駆動回路と、第１および第２のデジタル画像データを入力とし、当該デジタル画像データをアナログ画像信号として上記垂直駆動回路によって選択された行の各画素が接続されたデータラインに対して供給する第１の水平駆動回路と、第３のデジタル画像データを入力とし、当該デジタル画像データをアナログ画像信号として上記垂直駆動回路によって選択された行の各画素が接続されたデータラインに対して供給する第２の水平駆動回路と、を有し、上記第１の水平駆動回路は、上記第１のデジタル画像データを順次サンプリングしてラッチする第１サンプリングラッチと、上記第２のデジタル画像データを順次サンプリングしてラッチする第２サンプリングラッチと、上記第１および第２サンプリングラッチにラッチされた第１および第２のデジタル画像データを所定の期間内で時分割的に選択して出力する出力回路と、上記出力回路から出力された第１および第２のデジタル画像データをアナログ画像信号に変換するデジタルアナログ変換回路（ＤＡＣ）と、上記ＤＡＣによりアナログデータに変換された上記第１および第２のデジタル画像データを所定の期間内で時分割的に選択して上記データラインに出力するラインセレクタと、を含み、上記第１および第２サンプリングラッチは縦続接続され、上記出力回路は、上記第２サンプリングラッチの出力に対して縦続接続された第３ラッチおよび第４ラッチを含み、上記第１および第２サンプリングラッチは、同一のサンプリングパルスで第１のデジタル画像データおよび第２のデジタル画像データを格納し、上記出力回路は、上記第２サンプリングラッチの第２のデジタル画像データを上記第３ラッチを通して第４ラッチに転送し、次に、第１サンプリングラッチの第１のデジタル画像データを第２サンプリングラッチを通して上記第３ラッチに転送する。

本発明によれば、たとえば２つの水平駆動回路が有効画素部の両サイドに配置される。これは、データ線の奇数ラインと偶数ラインとに分けて駆動するためではなく、色ごとに分けて、たとえば第１の水平駆動回路によりＲデータおよびＢデータに応じてデータラインをシリアル駆動し、第２の水平駆動回路によりＧデータに応じたデータラインの駆動を行う。
シリアル駆動時には、所定の期間、たとえば一水平期間（１Ｈ）の前半の１／２で２つのデジタルデータのうち一方のデータ、たとえばＲデータを出力し、１Ｈの後半の１／２で他方のＢデータを出力するよう時系列駆動（時分割駆動〕する。

本発明によれば、狭額縁で高精細までに対応でき、低消費電力な駆動回路一体型表示装置を実現できる。

以下、本発明の実施の形態について図面に関連付けて詳細に説明する。

＜第１実施形態＞
図３は、本発明に係る駆動回路一体型表示装置の構成例を示す概略構成図である。
ここでは、たとえば、各画素の電気光学素子として液晶セルを用いたアクティブマトリクス型液晶表示装置に適用した場合を例に採って説明する。

この液晶表示装置１０は、図３に示すように、透明絶縁基板、たとえばガラス基板１１上に、液晶セルを含む複数の画素がマトリクス状に配置された有効表示部１２、図３において有効表示部１２の上下に配置された一対の第１および第２の水平駆動回路（Ｈドライバ）１３Ｕ，１３Ｄ、図１において有効表示部２の側部に配置された垂直駆動回路（Ｖドライバ）１４、複数の基準電圧を発生する２つの第１および第２の基準電圧発生回路１５Ｕ，１５Ｄ、およびデータ処理回路１６等が集積されている。
また、ガラス基板１１の第１の水平駆動回路１３Ｕの配置位置の近傍の縁部にはデータ等の入力パッド１７が形成されている。
ガラス基板１１は、能動素子（たとえば、トランジスタ）を含む複数の画素回路がマトリクス状に配置形成される第１の基板と、この第１の基板と所定の間隙をもって対向して配置される第２の基板とによって構成される。そして、これら第１，第２の基板間に液晶が封入される。

本実施形態の駆動回路一体型液晶表示装置１０は、２つの水平駆動回路１３Ｕ，１３Ｄを有効画素部２の両サイド（図１では上下）に配置しているが、これは、データ線の奇数ラインと偶数ラインとに分けて駆動するためではなく、色ごとに分けて、たとえば第１の水平駆動回路１３ＵによりＲデータおよびＢデータに応じてデータラインをシリアル駆動し、第２の水平駆動回路１３ＤによりＧデータに応じたデータラインの駆動を行う。
本実施形態において、シリアル駆動とは、一水平期間（１Ｈ）の前半の１／２で２つのデジタルデータのうち一方のデータ、たとえばＲデータを出力し、１Ｈの後半の１／２で他方のＢデータを出力するよう時系列駆動（時分割駆動）することをいう。

そして、３つの色データを２つの水平駆動回路１３Ｕ，１３Ｄに分けて駆動することにことから、基準電圧発生回路を、各水平駆動回路１３Ｕ，１３Ｄ対応に個別に設けても縦筋のような画質上の問題が起こることがない。
そこで、本実施形態においては、各水平駆動回路１３Ｕ，１３Ｄに近接して、各駆動回路対応の基準電圧生成回路１５Ｕ，１５Ｄを配置している。これらの第１および第２の基準電圧生成回路１５Ｕ，１５Ｄ間は、基準電圧線のような電源線で接続されていない。

以下、本実施形態の液晶表示装置１０の各構成要素の構成並びに機能について順を追って説明する。

有効表示部１２は、液晶セルを含む複数の画素がマトリクス状に配列されている。
そして、有効表示部１２は、水平駆動回路１３Ｕ，１３Ｄ、並びに垂直駆動回路１４に駆動されるデータラインおよび垂直走査ラインがマトリクス状に配線されている。

図４は、有効表示部１２の具体的な構成の一例を示す図である。
ここでは、図面の簡略化のために、３行（ｎ−１行〜ｎ＋１行）４列（ｍ−２列〜ｍ＋１列）の画素配列の場合を例に採って示している。
図４において、表示部１２には、垂直走査ライン…，１２１ｎ−１，１２１ｎ，１２１ｎ＋１，…と、データライン…，１２２ｍ−２，１２２ｍ−１，１２２ｍ，１２２ｍ＋１，…とがマトリクス状に配線され、それらの交点部分に単位画素１２３が配置されている。

単位画素１２３は、画素トランジスタである薄膜トランジスタＴＦＴ、液晶セルＬＣおよび保持容量Ｃｓを有する構成となっている。ここで、液晶セルＬＣは、薄膜トランジスタＴＦＴで形成される画素電極（一方の電極）とこれに対向して形成される対向電極（他方の電極）との間で発生する容量を意味する。

薄膜トランジスタＴＦＴは、ゲート電極が垂直走査ライン…，１２１ｎ−１，１２１ｎ，１２１ｎ＋１，…に接続され、ソース電極がデータライン…，１２２ｍ−２，１２２ｍ−１，１２２ｍ，１２２ｍ＋１，…に接続されている。
液晶セルＬＣは、画素電極が薄膜トランジスタＴＦＴのドレイン電極に接続され、対向電極が共通ライン１２４に接続されている。保持容量Ｃｓは、薄膜トランジスタＴＦＴのドレイン電極と共通ライン１２４との間に接続されている。
共通ライン１２４には、ガラス基板１１に駆動回路等と一体的に形成されるＶＣＯＭ回路１８により所定の交流電圧がコモン電圧Ｖｃｏｍとして与えられる。

垂直走査ライン…，１２１ｎ−１，１２１ｎ，１２１ｎ＋１，…の各一端は、図３に示す垂直駆動回路１４の対応する行の各出力端にそれぞれ接続される。
垂直駆動回路１４は、たとえばシフトレジスタを含んで構成され、垂直転送クロックＶＣＫ（図示せず）に同期して順次垂直選択パルスを発生して垂直走査ライン…，１２１ｎ−１，１２１ｎ，１２１ｎ＋１，…に与えることによって垂直走査を行う。

また、表示部１２において、たとえば、データライン…，１２２ｍ−１，１２２ｍ＋１，…の各一端が図３に示す第１の水平駆動回路１３Ｕの対応する列の各出力端に、各他端が図３に示す第２の水平駆動回路１３Ｄの対応する列の各出力端にそれぞれ接続される。

第１の水平駆動回路１３Ｕは、ＲデータおよびＢデータに応じてデータラインをシリアル駆動し、第２の水平駆動回路１３ＤによりＧデータに応じたデータラインの駆動を行う。
第１の水平駆動回路１３Ｕは、シリアル駆動に伴い、一水平期間（１Ｈ）の前半の１／２で２つのデジタルデータのうち一方のデータ、たとえばＲデータを出力し、１Ｈの後半の１／２で他方のＢデータを出力するよう駆動する。
したがって、本実施形態においては、シリアル駆動を行うＲデータおよびＢデータ用の第１の水平駆動回路１３Ｕと、シリアル駆動を行わないＧデータ用の第２の水平駆動回路１３Ｄとは、構成が異なる。

図５は、本実施形態の第１の水平駆動回路１３Ｕと第２の水平駆動回路１３Ｄの基本的な構成例を示すブロック図である。

第１の水平駆動回路１３Ｕは、図５に示すように、シフトレジスタ（ＨＳＲ）群１３ＨＳＲＵ、サンプリングラッチ回路群１３ＳＭＰＬＵ、第２ラッチ回路（線順次化ラッチ回路）群１３ＬＴＣＵ、データセレクタ群１３ＤＳＥＬ、ＤＡＣ群１３ＤＡＣＵ、およびラインセレクタ群１３ＬＳＥＬを有する。
一方、第２の水平駆動回路１３Ｄは、図５に示すように、シフトレジスタ（ＨＳＲ）群１３ＨＳＲＤ、サンプリングラッチ回路群１３ＳＭＰＬＤ、第２ラッチ回路（線順次化ラッチ回路）群１３ＬＴＣＤ、およびＤＡＣ群１３ＤＡＣＤを有する。

なお、本実施形態においては、データ処理回路１６から各水平駆動回路１３Ｕ，１３Ｄに入力されるデータは０−３Ｖ（２．９Ｖ）系のレベルで供給される。
そして、第１の水平駆動回路１３Ｕにおいては、シフトレジスタ（ＨＳＲ）群１３ＨＳＲＵ、サンプリングラッチ回路群１３ＳＭＰＬＵ、第２ラッチ回路（線順次化ラッチ回路）群１３ＬＴＣＵ、データセレクタ群１３ＤＳＥＬは、０−３Ｖ（２．９Ｖ）系の電圧で駆動され、ＤＡＣ群１３ＤＡＣＵの入力段に図示しないがレベルシフタが配置されて、たとえばー２．３Ｖ〜４．８Ｖ系にレベルアップされる。
同様に、第２の水平駆動回路１３Ｄにおいては、シフトレジスタ（ＨＳＲ）群１３ＨＳＲＤ、サンプリングラッチ回路群１３ＳＭＰＬＤ、第２ラッチ回路（線順次化ラッチ回路）群１３ＬＴＣＤは、０−３Ｖ（２．９Ｖ）系の電圧で駆動され、ＤＡＣ群１３ＤＡＣＤの入力段に図示しないがレベルシフタが配置されて、たとえばー２．３Ｖ〜４．８Ｖ系にレベルアップされる。

以下に、第１の水平駆動回路１３Ｕ、および第２の水平駆動回路１３Ｄの構成および機能について、図６、図７、図８、および図９に関連付けて説明する。

まず、図６および図７に関連付けて第１の水平駆動回路１３Ｕの構成および機能について説明する。
図６は、第１の水平駆動回路１３Ｕの具体的な構成例を示す回路図である。
また、図７（Ａ）〜（Ｍ）は図６の第１の水平駆動回路１３Ｕのタイミングチャートである。

シフトレジスタ群１３ＨＳＲＵは、水平転送クロックＨＣＫ（図示せず）に同期して各列に対応する各転送段から順次シフトパルス（サンプリングパルス）ＳＰを出力する複数のシフトレジスタ（ＨＳＲ）１３１Ｕを有する。

サンプリングラッチ回路群１３ＳＭＰＬＵは、各列に対応して２つのサンプリングスイッチ１３２Ｕ−１，１３２Ｕ−２と、サンプリングラッチ回路１３３Ｕ−１，１３３Ｕ−２とを有し、対応するシフトレジスタ１３１Ｕから与えられるサンプリングパルスＳＰによりデジタル画像データ、具体的にはＲデータおよびＢデータを並列的に順次サンプリングしてラッチする。
図６の例では、サンプリングスイッチ１３２Ｕ−１を通してＲデータをサンプリングラッチ回路１３３Ｕ−１にラッチし、サンプリングスイッチ１３２Ｕ−２を通してＢデータをサンプリングラッチ回路１３３Ｕ−２にラッチする。

第２ラッチ回路群１３ＬＴＣＵは、各列に対応して２つのサンプリングスイッチ１３４Ｕ−１，１３４Ｕ−２と、第２ラッチ回路１３５Ｕ−１，１３５Ｕ−２とを有し、パルスＯＥＲＢによりサンプリングラッチ回路１３３Ｕ−１，１３３Ｕ−２の各ラッチデータであるＲデータおよびＢデータを線順次化して第２ラッチ回路１３５Ｕ−１，１３５Ｕ−２にラッチする。
図６の例では、サンプリングスイッチ１３４Ｕ−１を通してＲデータを第２ラッチ回路１３５Ｕ−１にラッチし、サンプリングスイッチ１３４Ｕ−２を通してＢデータを第２ラッチ回路１３５Ｕ−２にラッチする。

データセレクタ群１３ＤＳＥＬは、各列に対応して２つの選択スイッチ１３６Ｕ−１，１３６Ｕ−２を有し、一水平期間（１Ｈ）の前半の略１／２の期間にアクティブのたとえばハイレベルに設定されるＲデータ選択信号ＤＳＥＬＲにより選択スイッチ１３６Ｕ−１を通して第２ラッチ回路１３５Ｕ−１にラッチされたＲデータをＤＡＣ群１３ＤＡＣＵの同列のＤＡＣに入力し、１Ｈの後半の略１／２の期間にアクティブのハイレベルに設定されるＢデータ選択信号ＤＳＥＬＢにより第２ラッチ回路１３５Ｕ−２にラッチされたＢデータを、１Ｈの前半にＲデータを入力させた同列のＤＡＣに入力する。

ＤＡＣ群１３ＤＡＣＵは、各列に対応して１つのたとえば６ビットＤＡＣ（あるいは３ビットＤＡＣ等）１３７Ｕを有し、第１の基準電圧選択回路１５Ｕにて発生される基準電圧Ｖ０〜Ｖ６３を選択スイッチ１３６Ｕ−１，１３６Ｕ−２により選択的に入力される６ビットのＲデータおよびＢデータの値に応じて選択し、アナログＲデータおよびアナログＢデータをラインセレクタ群１３ＬＳＥＬの同列の選択スイッチに出力する。

ラインセレクタ群１３ＬＳＥＬは、各列に対応して２つの選択スイッチ１３８Ｕ−１，１３８Ｕ−２を有し、一水平期間（１Ｈ）の前半の略１／２の期間にアクティブのたとえばハイレベルに設定されるアナログＲデータ選択信号ＳＳＥＬＲにより選択スイッチ１３８Ｕ−１を通して対応するＤＡＣ１３７Ｕから出力されたアナログＲデータを対応するデータラインに出力し、１Ｈの後半の略１／２の期間にアクティブのハイレベルに設定されるアナログＢデータ選択信号ＳＳＥＬＢにより選択スイッチ１３８Ｕ−２を通して対応するＤＡＣ１３７Ｕから出力されたアナログＢデータを１Ｈの前半にＲデータを出力した同列のデータラインに出力する。

次に、図８および図９に関連付けて第２の水平駆動回路１３Ｄの構成および機能について説明する。
図８は、第２の水平駆動回路１３Ｄの具体的な構成例を示す回路図である。
また、図９（Ａ）〜（Ｇ）は図８の第２の水平駆動回路１３Ｄのタイミングチャートである。

シフトレジスタ群１３ＨＳＲＤは、水平転送クロックＨＣＫ（図示せず）に同期して各列に対応する各転送段から順次シフトパルス（サンプリングパルス）ＳＰを出力する複数のシフトレジスタ（ＨＳＲ）１３１Ｄを有する。

サンプリングラッチ回路群１３ＳＭＰＬＤは、各列に対応して１つのサンプリングスイッチ１３２Ｄと、サンプリングラッチ回路１３３Ｄとを有し、対応するシフトレジスタ１３１Ｄから与えられるサンプリングパルスＳＰによりデジタル画像データ、具体的にはＧデータを順次サンプリングしてラッチする。

第２ラッチ回路群１３ＬＴＣＤは、各列に対応して１つのサンプリングスイッチ１３４Ｄと、第２ラッチ回路１３５Ｄを有し、パルスＯＥＧによりサンプリングラッチ回路１３３ＤのラッチデータであるＧデータを線順次化して第２ラッチ回路１３５Ｄにラッチする。

ＤＡＣ群１３ＤＡＣＤは、各列に対応して１つのたとえば６ビットＤＡＣ（あるいは３ビットＤＡＣ等）１３７Ｄを有し、第２の基準電圧選択回路１５Ｄにて発生される基準電圧Ｖ０〜Ｖ６３を対応する第２ラッチ回路１３５ＤにラッチされたＧデータをアナログデータに変換し、同列のデータラインに出力する。

第１の基準電圧発生回路１５Ｕは、基準電圧選択型６ビットＤＡＣ１３７Ｕに付随する回路であり、入力画像データのビット数に対応した階調数分の基準電圧Ｖ０〜Ｖ６３を発生し、基準電圧選択型ＤＡＣ１３７Ｕに与える。
基準電圧発生回路１５Ｕにおいて、黒信号用基準電圧Ｖ０および白信号用基準電圧Ｖ６３を抵抗分割により分割して色信号用基準電圧Ｖ１〜Ｖ６２が生成される。

第２の基準電圧発生回路１５Ｄは、基準電圧選択型６ビットＤＡＣ１３７Ｄに付随する回路であり、入力画像データのビット数に対応した階調数分の基準電圧Ｖ０〜Ｖ６３を発生し、基準電圧選択型ＤＡＣ１３７Ｄに与える。
基準電圧発生回路１５Ｄにおいて、黒信号用基準電圧Ｖ０および白信号用基準電圧Ｖ６３を抵抗分割により分割して色信号用基準電圧Ｖ１〜Ｖ６２が生成される。

データ処理回路１６は、外部より入力されたパラレルのデジタルデータに対して、位相調整や周波数を下げるためのパラレル変換を行い、ＲデータおよびＢデータを第１の水平駆動回路１３Ｕに出力し、Ｇデータを第２の水平駆動回路１３Ｄに出力する。

次に、上記構成による動作を説明する。

外部より入力されたパラレルのデジタルデータは、ガラス基板１１上のデータ処理回路１６で位相調整や周波数を下げるためのパラレル変換が行われ、ＲデータおよびＢデータが第１の水平駆動回路１３Ｕに出力され、Ｇデータが第２の水平駆動回路１３Ｄに出力される。
第２の水平駆動回路１３Ｄでは、データ処理回路１６より入力されたデジタルＧデータがサンプリングラッチ回路１３３Ｄで１Ｈかけて順次サンプリングし保持される。その後、水平のブランキング期間に第２ラッチ回路１３５Ｄに転送され、次の１Ｈ期間にＤＡＣ１３７Ｄでアナログデータに変換されたＧデータがデータラインに出力される。
第１の水平駆動回路１３Ｕでは、ＲデータとＢデータが別々に１Ｈかけてサンプリングしてサンプリングラッチ回路１３３Ｕ−１，１３３Ｕ−２に保持され、次の水平ブランキング期間にそれぞれの第２ラッチ回路１３５Ｕ−１，１３５Ｕ−２に転送される。
次の１Ｈ期間にデータセレクタによって１Ｈの前半の1/2でＲデータが、後半の1/2でＢＤデータがＤＡＣ１３７Ｕに出力される。
ＤＡＣ１３７Ｕの入力に対応してデータラインを選択するラインセレクタにより出力するデータラインの切り替えが行われる。
なお、Ｇ、Ｒ、Ｂの処理の順番は切り替わっても実現可能である。

本実施形態によれば、ＲデータとＢデータのＤＡＣ出力をシリアル処理して回路数を少なくできるため、一つの回路に使用できるレイアウトピッチは従来に対して、Ｇデータを処理する第２の水平駆動回路１３Ｄのサンプリングラッチ回路 と第２ラッチ回路とＤＡＣで3/2倍に、ＲデータおよびＢデータを処理する第１の水平駆動回路１３Ｕの中のＤＡＣCが3/2倍となる。このことにより水平駆動回路部分のレイアウトの狭額縁化をはかることができる。
また、色ごとに水平駆動回路を有効表示部１２の上下に分けたために、基準電圧発生回路を第１の水平駆動回路１３Ｕと第２の水平駆動回路１３Ｄとで別に持った場合でも従来の縦スジのような画質上の問題がおこることがない。別々に基準電圧発生回路を持つことで上下の水平駆動回路間を基準電圧配線をつなぐ必要がなくなるために横側の狭額縁化も実現できる。

なお、以上の説明では、ＲデータとＢデータの並び替えを第１の水平駆動回路１３Ｕ内にラインメモリを持っておこなったが、水平駆動回路の外部でデータの並び替えを行うことも可能である。

図１０は、外部にデータ並べ替え回路を有する場合の第１の水平駆動回路の構成例を示す回路図である。
また、図１１（Ａ）〜（Ｊ）は図１０の第１の水平駆動回路１３ＵＡのタイミングチャートである。

図１０の第１の水平駆動回路１３ＵＡが図６の回路と異なる点は、各列ごとに対応して設けられるサンプリングスイッチが２つではなく１つでよいことと、データセレクタを設ける必要がないことである。

この方式を採用することで、第１の水平駆動回路１３ＵＡ内のサンプリングラッチ回路と第２ラッチ回路のシリアル処理化も可能になり、これらの回路に使用できるレイアウトピッチも従来に対して 3/2倍になる。
このことにより、図１２に示すように、より狭ピッチまでの駆動回路の開発が可能になるとともにさらなる狭額縁化が実現できる。

本駆動方式によって、狭額縁で高精細まで対応できる駆動回路一体型表示素子の作製が可能になる。

＜第２実施形態＞
次に、第２の実施形態として、本発明に係る駆動回路一体型液晶表示装置における第１の水平駆動回路のより好適な構成について説明する。

図１３は、第２の実施形態に係る駆動回路一体型液晶表示装置の構成を示すブロック図である。

なお、図１３の液晶表示装置１０Ｂにおいては、理解を容易にするために、第１の実施形態に係る液晶表示装置１０と同一構成部分は同一符号をもって表している。
なお、第２の水平駆動回路１３Ｄは、シフトレジスタを省略し、また、レベルシフタを含む構成として記載しているが、実質的には第１の実施形態で説明した回路と同様の構成および機能を有する。
以下では、第１の水平駆動回路２０の構成および機能についてのみ説明する。

図１３の第１の水平駆動回路２０は、基本的には、第１の実施形態の場合と同様に２つのサンプリングラッチ回路群と、２つの第２ラッチ回路群を有する。
図１３においては、２つのサンプリングラッチ回路群を第１サンプリングラッチ群２１、第２サンプリングラッチ２２群とし、２つの第２ラッチ回路群を第３ラッチ群２３、第４ラッチ群２４としている。
また、後述するように、第３ラッチ群２３、第４ラッチ群２４はデータセレクタの機能を含むように構成され、第４ラッチ群はレベルシフト機能を含むように構成される。
また、シフトレジスタ群を省略しているが、実質的には第１の実施形態と同様に、シフトレジスタ群は設けられる。
すなわち、第１の水平駆動回路２０は、図示しないシフトレジスタ群、第１サンプリングラッチ群２１、第２サンプリングラッチ群２２、第３ラッチ群２３、第４ラッチ群２４、ＤＡＣ群２５、およびラインセレクタ群２６を有する。
なお、第３ラッチ群２３および第４ラッチ群により出力回路群が構成される。

図１４は、各列に配置される４段のラッチ構成を示すブロック図である。

図１４の回路は、図示しないシフトレジスタからのサンプリングパルＳＰにより１つ目のデジタルＲデータをラッチする第１サンプリングラッチ２１０、同じサンプリングパルスＳＰで２つ目のデジタルＢデータをラッチする第２サンプリングラッチ２２０、そのあと一括にデジタルＲデータおよびＢデータを転送する第３ラッチ２３０、および転送されたデジタルデータのレベルシフトを行いＤＡＣに転送する第４ラッチ２４０により構成される。
なお、第３ラッチと第４ラッチにより出力回路が構成される。

第１の水平駆動回路２０においては、シフトレジスタ（ＨＳＲ）群、第１サンプリングラッチ群２１、第２サンプリングラッチ群２２、第３ラッチ２３は、０−３Ｖ（２．９Ｖ）系の第１の電源電圧ＶＤＤ１（ＶＳＳ）で転送および保持動作を行い、第４ラッチ２４は自段への書き込み動作完了後に次段のＤＡＣに対応する、たとえばー２．３Ｖ〜４．８Ｖ系の第２の電源電圧ＶＨ，ＶＬに変化して、保持および信号データ出力動作を行う。

図１５は、図１４の回路の具体的な構成例を示す回路図である。

第１サンプリングラッチ２１０は、ｎチャネルのトランジスタＮＴ２１１〜ＮＴ２１８、およびｐチャネルのトランジスタＰＴ２１１〜ＰＴ２１４を含んで構成されている。
トランジスタＮＴ２１１は、ゲートにサンプリングパルスが供給されるＲデータの入力転送ゲート２１１を構成している。
トランジスタＰＴ２１１とＮＴ２１２，ＰＴ２１２とＮＴ２１３で構成されるＣＭＯＳインバータの入出力同士を交差結合してラッチ２１２が構成されている。また、トランジスタＮＴ２１４は、ゲートにサンプリングパルスの反転信号ＸＳＰが供給されて、ラッチ２１２のイコライズ回路２１３を構成している。
トランジスタＰＴ２１３とＮＴ２１５によりＣＭＯＳインバータからなる出力バッファ２１４が構成されている。
トランジスタＰＴ２１４とＮＴ２１６によりＣＭＯＳインバータからなる出力バッファ２１５が構成されている。
そして、トランジスタＮＴ２１７は、ゲートに信号Ｏｅ１が供給されて、出力バッファ２１４の第２サンプリングラッチ２２０への出力転送ゲート２１６を構成し、トランジスタＮＴ２１８は、ゲートに信号Ｏｅ１が供給されて、出力バッファ２１５の第２サンプリングラッチ２２０への出力転送ゲート２１７を構成している。

第２サンプリングラッチ２２０は、ｎチャネルのトランジスタＮＴ２２１〜ＮＴ２２６、およびｐチャネルのトランジスタＰＴ２２１〜ＰＴ２２３を含んで構成されている。
トランジスタＮＴ２２１は、ゲートにサンプリングパルスが供給されるＢデータの入力転送ゲート２２１を構成している。
トランジスタＰＴ２２１とＮＴ２２２，ＰＴ２２２とＮＴ２２３で構成されるＣＭＯＳインバータの入出力同士を交差結合してラッチ２２２が構成されている。また、トランジスタＮＴ２２４は、ゲートにサンプリングパルスの反転信号ＸＳＰが供給されて、ラッチ２２２のイコライズ回路２２３を構成している。
トランジスタＰＴ２２３とＮＴ２２５によりＣＭＯＳインバータからなる出力バッファ２２４が構成されている。
そして、トランジスタＮＴ２２６は、ゲートに信号Ｏｅ２が供給されて、出力バッファ２２４の第３ラッチ２３０への出力転送ゲート２１６を構成している。

第３ラッチ２３０は、ｎチャネルのトランジスタＮＴ２３１〜ＮＴ２３５、およびｐチャネルのトランジスタＰＴ２３１〜ＰＴ２３３を含んで構成されている。
トランジスタＰＴ２３１とＮＴ２３１，ＰＴ２３２とＮＴ２３２で構成されるＣＭＯＳインバータの入出力同士を交差結合してラッチ２３１が構成されている。また、トランジスタＮＴ２３３は、ゲートに信号Ｏｅ３の反転信号ＸＯｅ３が供給されて、ラッチ２３１のイコライズ回路２３２を構成している。
トランジスタＰＴ２３３とＮＴ２３４によりＣＭＯＳインバータからなる出力バッファ２３３が構成されている。
そして、トランジスタＮＴ２３５は、ゲートに信号Ｏｅ３が供給されて、出力バッファ２３３の第４ラッチ２４０への出力転送ゲート２３４を構成している。

第４ラッチ２４０は、ｎチャネルのトランジスタＮＴ２４１〜ＮＴ２４４、およびｐチャネルのトランジスタＰＴ２４１〜ＰＴ２４４を含んで構成されている。
ランジスタＰＴ２４１とＮＴ２４１，ＰＴ２４２とＮＴ２４２で構成されるＣＭＯＳインバータの入出力同士を交差結合してラッチ２４１が構成されている。また、トランジスタＮＴ２４３はゲートに電圧ＶＳＳが供給され、トランジスタＰＴ２４３はゲートに信号Ｏｅ４ａが供給されて、ラッチ２４１のイコライズ回路２４２を構成している。
トランジスタＰＴ２４４とＮＴ２４４によりＣＭＯＳインバータからなる出力バッファ２４３が構成されている。
この第４ラッチ２４０は、第２の電源電圧系である電圧ＶＨ，ＶＬが供給されて動作する。

図１５の回路においては、連続する画像データをサンプリングする際、第１サンプリングラッチ２１０にある画像データ（ＲデータまたはＢデータ）をCMOSラッチセル２１２に格納する。それと同時に第２サンプリングラッチ２２０に上と異なる画像データ（ＢデータまたはＲデータ）をCMOSラッチセル２２２に格納する。
水平方向１ラインすべてのデータを第１サンプリングラッチ２１０、第２サンプリングラッチ２２０に格納が完了すると、水平方向ブランキング期間に第２サンプリングラッチ内のCMOSラッチセル２２２のデータを第３ラッチ２３０に転送し、すぐに第４ラッチ２４０に格納する。このとき、第３ラッチ２３０は保持しないようにCMOSラッチ２３１構造を解除する。
第２サンプリングラッチ２２０内のデータを第４ラッチ２３０に転送が終了したら、次に第1サンプリングラッチ２１０に格納しているデータを第２サンプリングラッチ２２０に転送し、すぐに第3ラッチ２３０に格納する。
次の水平方向１ラインのデータを第１サンプリングラッチ２１０、第２サンプリングラッチ２２０に格納する間に、第４ラッチ２４０に格納されている１つ目のデータをＤＡＣ２５へ入力する。１つ目のデータがＤＡＣへ転送が終わると第３ラッチ２３０に格納されている２つ目のデータがＤＡＣに入力される。

このサンプリングラッチ方式により２つのデジタルデータを１つのサンプリングラッチ回路で動作させるためHdotピッチの小型化を実現できるものであり、これにより高解像度化が可能となる。

このように、本第２の実施形態に係る第１の水平駆動回路２０は、図１６（Ａ）〜（Ｍ）のタイミングチャートに示すように、第１のデータ信号群（ＲデータまたはＢデータ）を第１ラッチ群２１に、第２のデータ信号群（ＢデータまたはＲデータ）を第２ラッチ群２２に同一のサンプリングパルスＳＰで格納した後、まず，第２のデータ信号群を第４ラッチ群２４に転送し、次に第１のデータ信号群を第３ラッチ群２３に転送する。
上記動作の後、図１７（Ａ）〜（Ｊ）のタイミングチャートに示すように、第２のデータ信号群を水平期間の前半にＤＡＣに転送し、その次に第１のデータ信号を水平期間の前半終了後に第３ラッチ群２３から第４ラッチ群に転送し水平期間の後半の期間でＤＡＣに転送する。
すなわち、ＤＡＣは、第１のデータ信号群と第２のデータ信号群とで兼用(共用)している。
そして、図１８（Ａ）〜（Ｋ）に示すように、有効表示部１２中の第１のデータ信号に対応するデータラインと第２のデータ信号に対応するデータラインに、データセレクタ群２６を介して時系列的に信号を分配する。
また、図１９（Ａ）〜（Ｏ）のタイミングチャートに示すように、第１ラッチ２１０から第３ラッチ２３０は第１の電源電圧ＶＤＤ１（ＶＳＳ）で転送および保持動作を行い、第４ラッチ２４０は自段への書き込み動作完了後に次段のＤＡＣに対応する第２の電圧ＶＨ，ＶＬに電源電圧を変化させて保持および信号出力動作を行う。

図２０は、図１４の第１の水平駆動回路２０とデータ処理回路１６との構成を詳細に示す図である。

データ処理回路１６は、入力データＲ，Ｂのレベルを０−３Ｖ（２．９Ｖ）系から６Ｖ系にシフトするレベルシフタ１６１−１，１６１−２、レベルシフトされたＲ、Ｂデータをシリアルデータからパラレルデータに変換するシリアル・パラレル変換回路１６２−１，１６２−２、パラレルデータを６Ｖ系から０−３Ｖ（２．９Ｖ）系にダウンシフトして水平駆動回路２０に出力するレベルシフタ１６３−１〜１６３−４を有する。

この回路構成により、従来の方式からデータをサンプリングに必要なサンプリングラッチ回路数が減少し、Hdotピッチの狭ピッチ化に寄与している。また、従来型のサンプリングラッチ回路から新方式のサンプリングラッチ回路に変えることにより低消費電力化を可能としている。ここで、図２０の例ではデータ処理システムにおいて２パラレル化されているが２つ以上の複数のパラレル化でも可能である。その場合には、水平駆動回路はそのパラレル数に応じ、ブロックもその数に順ずる。

従来の方式では水平駆動回路はHdot数×RGBのサンプリングラッチ回路を必要とし、Hdotピッチ幅に３つの画像データ分のサンプリングラッチ回路を配置しなければいけないため狭ピッチ化を進めるのに障害となる。
これに対して、本第２の実施形態の駆動回路一体型表示装置１０Ｂによれば、１つのサンプリングラッチ回路で２つの画像データ（たとえばＲ，Ｂ）を駆動させるため、表示エリアの上(もしくは下)に配置するとHdotピッチに１つのサンプリングラッチ回路を配置すればよい。
このとき、もう１つのＧデータをサンプリングする第２の水平駆動回路は反対側に配置するため、高解像度化を実現できる。
また、従来回路よりもサンプリング回路数を削減できるため消費電力を抑えることができる。
図１３の例ではRデータとBデータを本発明のサンプリングラッチ回路に入力しているが、RGBのいずれか２つのデータを入力してもよい。

すなわち、本第２の実施形態によれば、１つのサンプリングラッチ回路で２つのデジタルデータをDACへ転送する回路を絶縁基板上に実現でき、駆動回路一体型表示装置を実現できる。
また、低消費電力なサンプリングラッチ回路および駆動回路一体型表示装置を実現できる。

＜第３実施形態＞
第１および第２の実施形態においては、通常モードのみについて説明したが、本第３の実施形態においては、通常モードに加えて通常モードよりも階調数の少ない低階調モード８色モード）の設定時に水平駆動回路に対して階調数に対応した回路部分のみをアクティブ状態とすることにより、残りの回路部分が非アクティブ状態となり、その回路部分では電力が消費されないため、その分だけ低消費電力化が図れるようにした構成例を説明する。

図２１は、本第３の実施形態に係る水平駆動回路の要部構成を示すブロック図である。
図２１において、理解を容易にするために、図６、図８、あるいは図１０と同一構成部分は同一符号をもって表している。
また、図２１においては、６ビットＤＡＣ１３７の前段にレベルシフタ１３９を配置し、６ビットＤＡＣに並列に１ビットＤＡＣ１４０が設けられている。
そして、レベルシフタ１４０の前段までは第１および第２の実施形態で既に説明したように小信号振幅０−３Ｖ(２．９Ｖ)系で駆動されるが、本第３の実施形態においては、１ビットＤＡＣ１４０には、レベルシフタ１３９によりレベルシフトさせてレベルアップした６ビットのうちのビットデータｄ５を入力させるのではなく、この小振幅０−３Ｖ(２．９Ｖ)系のデータビットｄ５を入力させている。

すなわち、本第３の実施形態の水平駆動回路１３は、通常モード時使用するｎビット（この例ではｎ＝６ビット）ＤＡＣ１３７と、それを制御するｎ本のデータ信号線をもっていて、ｎ本のデータ信号線の内ｋ本（ｎ＞ｋ）のデータ信号線を使用して制御することが可能なｋビット（この例ではｋ＝１ビット）ＤＡＣ１４０を独立に有している。
ｎビットＤＡＣとｋビットＤＡＣのどちらを使用するかは、モード選択信号により制御される。通常モード時はｎビットＤＡＣを使用し、小信号振幅（Ｖ1）より大きな電圧振幅（Ｖ2）にレベル変換してｎビットＤＡＣ回路に入力する。通常モード時よりも階調数の少ない低階調モード時(８色モード時)はｋビットＤＡＣ１４０を使用し、小信号振幅（Ｖ1）のままｋビットＤＡＣ回路に入力する。

本水平駆動回路１３Ｃにおいては、通常モード時は、小信号振幅（Ｖ1）のデータを6ビットＤＡＣ１３７のスイッチングに必要な電圧振幅（Ｖ2）までレベルアップするレベルシフタ１３９を通して６ビットＤＡＣ１３７路に出力される。
このとき、低階調モード用１ビットＤＡＣ１４０は、モード選択信号により停止している。
低階調モード時は、小信号振幅(Ｖ1)の電圧のままＭＳＢ配線（ｄ５ out）を使用して、１ビットＤＡＣ１４０に出力される。
このとき、通常モード用６ビットＤＡＣ回路１３７はモード選択信号により停止している。
この回路構成において、低階調モード時にレベルアップして高電圧にする必要がなくなり、大幅な低消費電力化が可能となる。

図２１の回路においては、小信号振幅（Ｖ１）のデータ信号は表示装置の表示ライン位置に対応するサンプリングラッチ１３３で順次サンプリングされ、続いて第2ラッチ１３５に一括して転送される。
そして、第2ラッチ１３７から一括してＤＡＣに出力される。
この回路構成において、低階調モード時にレベルアップして高電圧にする必要がなくなり、大幅な低消費電力化が可能となる。
図２１の例では、サンプリングラッチと第2ラッチと2つのラッチがあるが、これは第２の実施形態のように２つ以上のラッチが存在しても構わない。

図２２は、低階調モード時用ＤＡＣ１４０の具体的な構成例を示す回路図である。

このＤＡＣ１４０は、インバータ１４１，１４２，１４３、２入力ＮＡＤＮゲート１４４，１４５、およびｎチャネルとｐチャネルトランジスタのソース・ドレイン同士を接続した転送ゲート１４６，１４７を有する。

インバータ１４１の入力端子が第２ラッチ１３９−５のビットデータｄ５の出力ラインに接続され、出力端子がＮＡＮＤゲートの一方の入力端子に接続されている。ＮＡＮＤゲート１４４の他方の入力端子がモード選択信号ＭＳＥＬの供給ラインに接続され、ＮＡＮＤゲート１４４の出力端子がインバータ１４２の入力端子および転送ゲート１４６のｐチャネルトランジスタのゲートに接続されている。インバータ１４２の出力端子が転送ゲート１４６のｎチャネルトランジスタのゲートに接続されている。
ＮＡＮＤゲート１４５の一方の入力端子がビットデータｄ５の出力ラインに接続され、
他方の入力端子がモード選択信号ＭＳＥＬの供給ラインに接続されている。
ＮＡＮＤゲート１４５の出力端子がインバータ１４３の入力端子および転送ゲート１４７のｐチャネルトランジスタのゲートに接続され、インバータ１４３の出力端子が転送ゲート１４７のｎチャネルトランジスタのゲートに接続されている。

図２２のＤＡＣ１４０においては、モード選択信号ＭＳＥＬにより通常モードと低階調モードを選択し、低階調モード時は信号振幅（Ｖ1）のＭＳＢ配線d5_outの入力の値により、基準電圧Ｖ１か基準電圧Ｖ２を選択する。
そのため小信号振幅（Ｖ1）のまま高速処理する低階調ＤＡＣ回路を実現できる。

本第３の実施形態によれば、高速に処理可能な低消費電力ＤＡＣ回路および駆動回路一体型表示装置を実現できる。
また、上位ビットと下位ビットのレベルシフタを別々に処理しなくて済むため、狭額縁を実現できる。

なお、上記実施形態では、アクティブマトリクス型液晶表示装置に適用した場合を例に採って説明したが、これに限定されるものではなく、エレクトロルミネッセンス（ＥＬ）素子を各画素の電気光学素子として用いたＥＬ表示装置などの他のアクティブマトリクス型表示装置にも同様に適用可能である。

また、上記実施形態においては、省電力モードの一つである低階調モードとして１ビットモード（２階調モード）を例に挙げて説明したが、これに限定されるものではなく、通常モードよりも階調数の少ない階調モードであれば、それ相応に低消費電力化が図れる
ことになる。

またさらに、上記実施形態に係るアクティブマトリクス型液晶表示装置に代表されるアクティブマトリクス型表示装置は、パーソナルコンピュータ、ワードプロセッサ等のＯＡ機器やテレビジョン受像機などのディスプレイとして用いられる外、特に装置本体の小型化、コンパクト化が進められている携帯電話機やＰＤＡなどの携帯端末の表示部として用いて好適なものである。

図２３は、本発明が適用される携帯端末、たとえば携帯電話機の構成の概略を示す外観図である。

本例に係る携帯電話機は、装置筐体４１の前面側に、スピーカ部４２、表示部４３、操作部４４およびマイク部４５が上部側から順に配置された構成となっている。
このような構成の携帯電話機において、表示部４３にはたとえば液晶表示装置が用いられ、この液晶表示装置として、先述した実施形態に係るアクティブマトリクス型液晶表示装置が用いられる。

このように、携帯電話機などの携帯端末において、先述した実施形態に係るアクティブマトリクス型液晶表示装置を表示部４３として用いることにより、この液晶表示装置に搭載される各回路において、狭ピッチ化が可能で、狭額縁化を実現でき、また省電力モードの一つである低階調モード時に確実に消費電力を低減できるため、表示装置の低消費電力化を図ることができ、よって端末本体の低消費電力化が可能になる。

従来の駆動回路一体型表示装置の概略構成を示す図である。 奇数ラインと偶数ラインとを別々に駆動する図１の水平駆動回路の構成例を示すブロック図である。 本発明の第１の実施形態に係る駆動回路一体型表示装置の概略構成図を示す図である。 液晶表示装置の有効表示部の構成例を示す回路図である。 第１の実施形態の第１の水平駆動回路と第２の水平駆動回路の基本的な構成例を示すブロック図である。 第１の水平駆動回路の具体的な構成例を示す回路図である。 図６の第１の水平駆動回路のタイミングチャートである。 第２の水平駆動回路の具体的な構成例を示す回路図である。 図８の第２の水平駆動回路のタイミングチャートである。 外部にデータ並べ替え回路を有する場合の第１の水平駆動回路の構成例を示す回路図である。 図１０の第１の水平駆動回路のタイミングチャートである。 図１０の回路の効果を説明するための図である。 第２の実施形態に係る駆動回路一体型液晶表示装置の構成を示すブロック図である。 第２の実施形態に係る第１の水平駆動回路にける各列に配置される４段のラッチ構成を示すブロック図である。 図１４の回路の具体的な構成例を示す回路図である。 第２の実施形態に係る第１の水平駆動回路において第１のデータ信号群（ＲデータまたはＢデータ）を第１ラッチ群に、第２のデータ信号群（ＢデータまたはＲデータ）を第２ラッチ群に同一のサンプリングパルスＳＰで格納した後、まず、第２のデータ信号群を第４ラッチ群に転送し、次に第１のデータ信号群を第３ラッチ群に転送する動作を示すタイミングチャートである。 第２の実施形態に係る第１の水平駆動回路において第２のデータ信号群を水平期間の前半にＤＡＣに転送し、その次に第１のデータ信号を水平期間の前半終了後に第３ラッチ群から第４ラッチ群に転送し水平期間の後半の期間でＤＡＣに転送する動作を示すタイミングチャートである。 第２の実施形態に係る第１の水平駆動回路において有効表示部中の第１のデータ信号に対応するデータラインと第２のデータ信号に対応するデータラインに、データセレクタ群を介して時系列的に信号を分配する動作のタイミングチャートである。 第２の実施形態に係る第１の水平駆動回路において第１ラッチから第３ラッチは第１の電源電圧ＶＤＤ１（ＶＳＳ）で転送および保持動作を行い、第４ラッチは自段への書き込み動作完了後に次段のＤＡＣに対応する第２の電圧ＶＨ，ＶＬに電源電圧を変化させて保持および信号出力動作を示すタイミングチャートである。 図１４の第１の水平駆動回路とデータ処理回路との構成を詳細に示す図である。 本第３の実施形態に係る水平駆動回路の要部構成を示すブロック図である。 低階調モード時用ＤＡＣの具体的な構成例を示す回路図である。 本発明に係る携帯端末である携帯電話機の構成の概略を示す外観図である。

符号の説明

１０，１０Ａ〜１０Ｃ…液晶表示装置、１１…ガラス基板、１２…有効表示部、１３…水平駆動回路、１３Ｕ，１３ＵＡ，１３ＵＢ…第１の水平駆動回路，１３Ｄ…第２の水平駆動回路、１４…垂直駆動回路、１５Ｕ…第１の基準電圧発生回路、１５Ｄ…第２の基準電圧発生回路、１６…データ処理回路。

Claims (18)

1. 画素がマトリクス状に配置された表示部と、
   上記表示部の各画素を行単位で選択する垂直駆動回路と、
   第１および第２のデジタル画像データを入力とし、当該デジタル画像データをアナログ画像信号として上記垂直駆動回路によって選択された行の各画素が接続されたデータラインに対して供給する第１の水平駆動回路と、
   第３のデジタル画像データを入力とし、当該デジタル画像データをアナログ画像信号として上記垂直駆動回路によって選択された行の各画素が接続されたデータラインに対して供給する第２の水平駆動回路と、を有し、
   上記第１の水平駆動回路は、
   上記第１のデジタル画像データを順次サンプリングしてラッチする第１サンプリングラッチと、
   上記第２のデジタル画像データを順次サンプリングしてラッチする第２サンプリングラッチと、
   上記第１および第２サンプリングラッチにラッチされた第１および第２のデジタル画像データを所定の期間内で時分割的に選択して出力する出力回路と、
   上記出力回路から出力された第１および第２のデジタル画像データをアナログ画像信号に変換するデジタルアナログ変換回路（ＤＡＣ）と、
   上記ＤＡＣによりアナログデータに変換された上記第１および第２のデジタル画像データを所定の期間内で時分割的に選択して上記データラインに出力するラインセレクタと、を含み、
   上記第１および第２サンプリングラッチは縦続接続され、
   上記出力回路は、上記第２サンプリングラッチの出力に対して縦続接続された第３ラッチおよび第４ラッチを含み、
   上記第１および第２サンプリングラッチは、同一のサンプリングパルスで第１のデジタル画像データおよび第２のデジタル画像データを格納し、
   上記出力回路は、上記第２サンプリングラッチの第２のデジタル画像データを上記第３ラッチを通して第４ラッチに転送し、次に、第１サンプリングラッチの第１のデジタル画像データを第２サンプリングラッチを通して上記第３ラッチに転送する
   表示装置。
2. 上記出力回路は、上記動作の後、第２のデジタル画像データを水平期間の前半に上記ＤＡＣに転送し、次に第１のデジタル画像データを水平期間の前半終了後に第３ラッチから第４ラッチに転送し水平期間の後半の期間で上記ＤＡＣに転送する
   請求項１記載の表示装置。
3. 上記第１サンプリングラッチ、第２サンプリングラッチ、および第３ラッチは第１の電源電圧で転送および保持動作を行い、第４ラッチは自段への書き込み動作完了後に次段のＤＡＣに対応する第２の電圧に電源電圧を変化させて保持および信号出力動作を行う
   請求項１記載の表示装置。
4. 上記第１サンプリングラッチ、第２サンプリングラッチ、および第３ラッチは第１の電源電圧で転送および保持動作を行い、第４ラッチは自段への書き込み動作完了後に次段のＤＡＣに対応する第２の電圧に電源電圧を変化させて保持および信号出力動作を行う
   請求項２記載の表示装置。
5. 上記第２の水平駆動回路は、
   上記第３のデジタル画像データを順次サンプリングしてラッチするサンプリングラッチ回路と、
   上記サンプリングラッチ回路の各ラッチデータを再度ラッチする第２ラッチ回路と、
   上記第２ラッチ回路でラッチされたデジタル画像データをアナログ画像信号に変換するデジタルアナログ変換回路（ＤＡＣ）と、を含み、
   上記第１および第２の水平駆動回路のＤＡＣは、基準電圧選択型のＤＡＣを含み、
   複数の基準電圧を生成して上記第１の水平駆動回路のＤＡＣに供給する第１の基準電圧生成回路と、
   複数の基準電圧を生成して上記第２の水平駆動回路のＤＡＣに供給する第２の基準電圧生成回路と、
   をさらに有する請求項１記載の表示装置。
6. 少なくとも上記第１および第２の水平駆動回路は、有効画素部と同一基板に一体的に形成されている
   請求項１記載の表示装置。
7. 少なくとも上記第１および第２の水平駆動回路、並びに上記第１および第２の基準電圧発生回路は、有効画素部と同一基板に一体的に形成されている
   請求項５記載の表示装置。
8. 上記第１および第２の水平駆動回路は、
   通常モード時使用するｎビットＤＡＣと、それを制御するｎ本のデータ信号線を有し、ｎ本のデータ信号線の内ｋ本（ｎ＞ｋ）のデータ信号線を使用して制御することが可能なｋビットＤＡＣを独立に有し、ｎビットＤＡＣとｋビットＤＡＣのどちらを使用するかは、モード選択信号により制御され、
   通常モード時はｎビットＤＡＣを使用し、小信号振幅である第１の電源電圧系より大きな電圧振幅である第２の電源電圧系にレベル変換してｎビットＤＡＣ回路に入力し、
   通常モード時よりも階調数の少ない低階調モード時はｋビットＤＡＣを使用し、小信号振幅のまま上記ｋビットＤＡＣ回路に入力するように制御される
   請求項５記載の表示装置。
9. 画素がマトリクス状に配置された表示部と、
   上記表示部の各画素を行単位で選択する垂直駆動回路と、
   入力されたデジタル画像データをアナログ画像信号として上記垂直駆動回路によって選択された行の各画素が接続されたデータラインに対して供給する水平駆動回路と、を有し、
   上記水平駆動回路は、
   上記デジタル画像データとして第１および第２のデジタル画像データを入力とし、当該デジタル画像データをアナログ画像信号として上記垂直駆動回路によって選択された行の各画素が接続されたデータラインに対して供給する第１の水平駆動回路と、
   上記デジタル画像データとして第３のデジタル画像データを入力とし、当該デジタル画像データをアナログ画像信号として上記垂直駆動回路によって選択された行の各画素が接続されたデータラインに対して供給する第２の水平駆動回路と、を有し、
   上記第１の水平駆動回路は、
   上記第１および第２のデジタル画像データを順次サンプリングしてラッチするサンプリングラッチ回路と、
   上記サンプリングラッチ回路の各ラッチデータを再度ラッチする第２ラッチ回路と、
   上記第２ラッチ回路でラッチされたデジタル画像データをアナログ画像信号に変換するデジタルアナログ変換回路（ＤＡＣ）と、
   上記ＤＡＣによりアナログデータに変換された上記第１および第２のデジタル画像データを所定の期間内で時分割的に選択して上記データラインに出力するラインセレクタと、を含み、
   上記第２の水平駆動回路は、
   上記第３のデジタル画像データを順次サンプリングしてラッチするサンプリングラッチ回路と、
   上記サンプリングラッチ回路の各ラッチデータを再度ラッチする第２ラッチ回路と、
   上記第２ラッチ回路でラッチされたデジタル画像データをアナログ画像信号に変換するデジタルアナログ変換回路（ＤＡＣ）と、を含み、
   上記第１および第２の水平駆動回路の各サンプリングラッチ回路および各第２ラッチ回路は、第１の電源電圧系でデータの転送および保持動作を行い、上記各ＤＡＣへは第１の電源電圧より大きい第２の電源電圧系にシフトされたデータが入力され、
   上記第１および第２の水平駆動回路は、
   通常モード時使用するｎビットＤＡＣと、それを制御するｎ本のデータ信号線を有し、ｎ本のデータ信号線の内ｋ本（ｎ＞ｋ）のデータ信号線を使用して制御することが可能なｋビットＤＡＣを独立に有し、ｎビットＤＡＣとｋビットＤＡＣのどちらを使用するかは、モード選択信号により制御され、
   通常モード時はｎビットＤＡＣを使用し、第１の電源電圧系より大きな電圧振幅である第２の電源電圧系にレベル変換してｎビットＤＡＣ回路に入力し、
   通常モード時よりも階調数の少ない低階調モード時はｋビットＤＡＣを使用し、上記第１の電源電圧系の振幅のまま上記ｋビットＤＡＣ回路に入力するように制御される
   表示装置。
10. 上記第１の水平駆動回路の第２ラッチ回路は、上記サンプリングラッチ回路の各ラッチデータを線順次化し、
    上記第１の水平駆動回路は、上記第２ラッチ回路にラッチされた第１および第２のデジタル画像データを、所定の期間内で時分割的に選択して上記ＤＡＣに入力させるデータセレクタを、さらに有する
    請求項９記載の表示装置。
11. 上記第１および第２の水平駆動回路のＤＡＣは、基準電圧選択型のＤＡＣを含み、
    複数の基準電圧を生成して上記第１の水平駆動回路のＤＡＣに供給する第１の基準電圧生成回路と、
    複数の基準電圧を生成して上記第２の水平駆動回路のＤＡＣに供給する第２の基準電圧生成回路と、
    をさらに有する請求項９記載の表示装置。
12. 上記第１および第２の水平駆動回路のＤＡＣは、基準電圧選択型のＤＡＣを含み、
    複数の基準電圧を生成して上記第１の水平駆動回路のＤＡＣに供給する第１の基準電圧生成回路と、
    複数の基準電圧を生成して上記第２の水平駆動回路のＤＡＣに供給する第２の基準電圧生成回路と、
    をさらに有する請求項１０記載の表示装置。
13. 少なくとも上記第１および第２の水平駆動回路は、有効画素部と同一基板に一体的に形成されている
    請求項９記載の表示装置。
14. 少なくとも上記第１および第２の水平駆動回路は、有効画素部と同一基板に一体的に形成されている
    請求項１０記載の表示装置。
15. 少なくとも上記第１および第２の水平駆動回路、並びに上記第１および第２の基準電圧発生回路は、有効画素部と同一基板に一体的に形成されている
    請求項１１記載の表示装置。
16. 少なくとも上記第１および第２の水平駆動回路、並びに上記第１および第２の基準電圧発生回路は、有効画素部と同一基板に一体的に形成されている
    請求項１２記載の表示装置。
17. 表示装置を備えた携帯端末であって、
    上記表示装置は、
    画素がマトリクス状に配置された表示部と、
    上記表示部の各画素を行単位で選択する垂直駆動回路と、
    第１および第２のデジタル画像データを入力とし、当該デジタル画像データをアナログ画像信号として上記垂直駆動回路によって選択された行の各画素が接続されたデータラインに対して供給する第１の水平駆動回路と、
    第３のデジタル画像データを入力とし、当該デジタル画像データをアナログ画像信号として上記垂直駆動回路によって選択された行の各画素が接続されたデータラインに対して供給する第２の水平駆動回路と、を有し、
    上記第１の水平駆動回路は、
    上記第１のデジタル画像データを順次サンプリングしてラッチする第１サンプリングラッチと、
    上記第２のデジタル画像データを順次サンプリングしてラッチする第２サンプリングラッチと、
    上記第１および第２サンプリングラッチにラッチされた第１および第２のデジタル画像データを所定の期間内で時分割的に選択して出力する出力回路と、
    上記出力回路から出力された第１および第２のデジタル画像データをアナログ画像信号に変換するデジタルアナログ変換回路（ＤＡＣ）と、
    上記ＤＡＣによりアナログデータに変換された上記第１および第２のデジタル画像データを所定の期間内で時分割的に選択して上記データラインに出力するラインセレクタと、を含み、
    上記第１および第２サンプリングラッチは縦続接続され、
    上記出力回路は、上記第２サンプリングラッチの出力に対して縦続接続された第３ラッチおよび第４ラッチを含み、
    上記第１および第２サンプリングラッチは、同一のサンプリングパルスで第１のデジタル画像データおよび第２のデジタル画像データを格納し、
    上記出力回路は、上記第２サンプリングラッチの第２のデジタル画像データを上記第３ラッチを通して第４ラッチに転送し、次に、第１サンプリングラッチの第１のデジタル画像データを第２サンプリングラッチを通して上記第３ラッチに転送する
    携帯端末。
18. 表示装置を備えた携帯端末であって、
    上記表示装置は、
    画素がマトリクス状に配置された表示部と、
    上記表示部の各画素を行単位で選択する垂直駆動回路と、
    入力されたデジタル画像データをアナログ画像信号として上記垂直駆動回路によって選択された行の各画素が接続されたデータラインに対して供給する水平駆動回路と、を有し、
    上記表示装置の水平駆動回路は、
    上記デジタル画像データとして第１および第２のデジタル画像データを入力とし、当該デジタル画像データをアナログ画像信号として上記垂直駆動回路によって選択された行の各画素が接続されたデータラインに対して供給する第１の水平駆動回路と、
    上記デジタル画像データとして第３のデジタル画像データを入力とし、当該デジタル画像データをアナログ画像信号として上記垂直駆動回路によって選択された行の各画素が接続されたデータラインに対して供給する第２の水平駆動回路と、を有し、
    上記第１の水平駆動回路は、
    上記第１および第２のデジタル画像データを順次サンプリングしてラッチするサンプリングラッチ回路と、
    上記サンプリングラッチ回路の各ラッチデータを再度ラッチする第２ラッチ回路と、
    上記第２ラッチ回路でラッチされたデジタル画像データをアナログ画像信号に変換するデジタルアナログ変換回路（ＤＡＣ）と、
    上記ＤＡＣによりアナログデータに変換された上記第１および第２のデジタル画像データを所定の期間内で時分割的に選択して上記データラインに出力するラインセレクタと、を含み、
    上記第２の水平駆動回路は、
    上記第３のデジタル画像データを順次サンプリングしてラッチするサンプリングラッチ回路と、
    上記サンプリングラッチ回路の各ラッチデータを再度ラッチする第２ラッチ回路と、
    上記第２ラッチ回路でラッチされたデジタル画像データをアナログ画像信号に変換するデジタルアナログ変換回路（ＤＡＣ）と、を含み、
    上記第１および第２の水平駆動回路の各サンプリングラッチ回路および各第２ラッチ回路は、第１の電源電圧系でデータの転送および保持動作を行い、上記各ＤＡＣへは第１の電源電圧より大きい第２の電源電圧系にシフトされたデータが入力され、
    上記第１および第２の水平駆動回路は、
    通常モード時使用するｎビットＤＡＣと、それを制御するｎ本のデータ信号線を有し、ｎ本のデータ信号線の内ｋ本（ｎ＞ｋ）のデータ信号線を使用して制御することが可能なｋビットＤＡＣを独立に有し、ｎビットＤＡＣとｋビットＤＡＣのどちらを使用するかは、モード選択信号により制御され、
    通常モード時はｎビットＤＡＣを使用し、第１の電源電圧系より大きな電圧振幅である第２の電源電圧系にレベル変換してｎビットＤＡＣ回路に入力し、
    通常モード時よりも階調数の少ない低階調モード時はｋビットＤＡＣを使用し、上記第１の電源電圧系の振幅のまま上記ｋビットＤＡＣ回路に入力するように制御される
    携帯端末。

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