JP3579368B2 - 駆動回路および表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、駆動回路および表示装置に関し、特に、デジタルデータをデジタル／アナログ変換してアナログデータを出力するデジタル／アナログ変換部を有する駆動回路および表示装置に関する。
【０００２】
【従来の技術】
従来、デジタルデータをデジタル／アナログ変換してアナログデータを出力するデジタル／アナログ変換部を備えた駆動回路が知られている。このような駆動回路は、たとえば、デジタルビデオ信号をデジタル／アナログ変換してデータ線にアナログビデオ信号を書き込むために、液晶表示装置（ＬＣＤ（ＬｉｑｕｉｄＣｒｙｓｔａｌ Ｄｉｓｐｌａｙ））や有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置などの表示装置に用いられる。本願明細書では、上記のような駆動回路を含む表示装置として、ＬＣＤを例にとって説明する。
【０００３】
近年、ポリシリコンＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を用いた小型ＬＣＤの需要が増大している。このため、ＬＣＤパネルおよび外部制御ＩＣを含めた表示システムの低消費電力化と周辺機器のデジタル化に対応するためのデジタルインターフェース化の要求が高まっている。
【０００４】
特に、ビデオ信号のデジタル化への要求が高く、開発が急がれている状況である。ビデオ信号をデジタル化するためには、表示パネルの内部にデジタルビデオ信号をアナログビデオ信号に変換するＤＡＣ（Ｄｉｇｉｔａｌ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）を内蔵する必要がある。
【０００５】
図２０は、従来の一例による液晶表示装置（ＬＣＤ）の全体構成を示したブロック図である。図２１は、図２０に示した従来の液晶表示装置の動作を説明するための動作波形図である。
【０００６】
図２０を参照して、従来の液晶表示装置は、画素部１５０と、水平方向駆動回路１５１と、垂直方向駆動回路１５２とを備えている。画素部１５０の各画素は、スイッチングトランジスタ１５０ａと、容量１５０ｂと、液晶１５０ｃとを含んでいる。このような各画素がマトリクス状に配置されている。
【０００７】
また、水平方向駆動回路１５１は、水平走査回路１０１と、データ取り込み・ラッチ回路１０２ａ、１０２ｂおよび１０２ｃと、データ転送スイッチ１０４ａ、１０４ｂおよび１０４ｃと、デコーダ・ラッチ回路１０５ａ、１０５ｂおよび１０５ｃと、ＤＡＣ回路１０６ａ、１０６ｂおよび１０６ｃと、データ線駆動用スイッチ１０８ａ、１０８ｂおよび１０８ｃとを含んでいる。
【０００８】
また、垂直方向駆動回路１５２は、データ転送スイッチ駆動回路１０３と、ＨＳＷ駆動回路１０７と、垂直走査回路１０９とを含んでいる。
【０００９】
水平走査回路１０１は、デジタルビデオ信号を取り込むためのビデオデータサンプリングパルス（ＶＳＰ）を発生させる機能を有する。また、データ取り込み・ラッチ回路１０２ａ〜１０２ｃは、それぞれ、赤（Ｒ）、緑（Ｇ）、青（Ｂ）のビデオデータをビデオデータサンプリングパルス（ＶＳＰ）に同期して同時に取り込むとともに、そのデータをラッチ（保持）する機能を有する。また、データ転送スイッチ駆動回路１０３は、データ転送スイッチ１０４ａ〜１０４ｃを駆動するためのデータ転送スイッチ駆動信号ＤＴを発生するためのものである。また、デコーダ・ラッチ回路１０５ａ〜１０５ｃは、データ取り込み・ラッチ回路１０２ａ〜１０２ｃから出力されるデータをデコード（解読）するとともに保持する機能を有する。
【００１０】
ＤＡＣ回路１０６ａ〜１０６ｃは、それぞれ、デコーダ・ラッチ回路１０５ａ〜１０５ｃから出力されるデータをデジタル／アナログ変換してアナログビデオ信号を出力する機能を有する。ＨＳＷ駆動回路１０７は、データ線駆動用スイッチ１０８ａ〜１０８ｃを駆動するための水平スイッチ駆動回路信号ＨＳＷを発生する機能を有する。データ線駆動用スイッチ１０８ａ〜１０８ｃは、それぞれ、ＤＡＣ回路１０６ａ〜１０６ｃから出力されるデータを、データ線に転送する機能を有する。
【００１１】
次に、図２０および図２１を参照して、従来の液晶表示装置（ＬＣＤ）のデータ線駆動方法について説明する。まず、ビデオデータの取り込みと表示開始を許可する信号ＨＳＴＲＴがＨレベル（活性状態）になることによって、プリチャージ状態（不活性）を示す信号ＰＣＧがＬレベルになる。その後、水平方向走査開始を意味する信号ＳＴＨが、Ｈパルスになり、水平方向の走査が開始される。
【００１２】
このＳＴＨ信号と水平方向の基本クロックであるＣＫＨ１およびＣＫＨ２を用いて、水平走査回路１０１によって、ビデオデータサンプリングパルス（ＶＳＰ）
を発生させる。このＶＳＰ信号に同期して、赤（Ｒ）、緑（Ｇ）および青（Ｂ）のビデオデータを、それぞれ、データ取り込み・ラッチ回路１０２ａ〜１０２ｃを用いて同時に取り込んだ後ラッチする。この動作が水平方向に順次行われ、１水平期間（活性期間）にすべての３色のビデオデータがデータ取り込み・ラッチ回路１０２ａ〜１０２ｃに保持される。
【００１３】
最初の１水平期間の間に水平方向すべてのビデオデータが取り込まれた後、不活性期間（Ｔｐｒｅ）に、データ転送スイッチ駆動回路１０３による転送信号ＤＴに同期して、データ転送スイッチ１０４ａ〜１０４ｃがオンすることによって、ラッチされたビデオデータが、デコーダ・ラッチ回路１０５ａ〜１０５ｃに同時に転送される。デコーダ・ラッチ回路１０５ａ〜１０５ｃに転送されたデータは、デコーダ・ラッチ回路１０５ａ〜１０５ｃおよびＤＡＣ回路１０６ａ〜１０６ｃにおいて、デコードされるとともにデジタル／アナログ変換される。
【００１４】
その後、活性期間（１水平期間）になると、ＳＴＨ信号が再びＨパルスになることによって、ビデオデータサンプリングパルス（ＶＳＰ）が発生してビデオデータの取り込みが始まると同時に、ＨＳＷ駆動回路１０７により水平スイッチ駆動回路信号ＨＳＷがＨレベルになる。これにより、データ線駆動用スイッチ１０８ａ〜１０８ｃが同時にオンする。その結果、ＤＡＣ回路１０６ａ〜１０６ｃから出力されるアナログビデオデータがすべてのデータ線に転送されて書き込まれる。
【００１５】
このように、前活性期間に同時に取り込まれたＲＧＢ全ビデオデータが、次の活性期間にデータ線に同時に書き込まれることによって、画素部１５０のスイッチングトランジスタ１５０ａ、容量１５０ｂおよび液晶１５０ｃを用いて、映像データの表示が行われる。なお、図２１に示すＴｗｒｉｔｅ期間が、ＲＧＢデータの書き込みに使用される時間である。
【００１６】
図２２は、従来の他の例による液晶表示装置（ＬＣＤ）の全体構成を示したブロック図である。図２２を参照して、この他の例では、水平スイッチ駆動回路信号ＨＳＷがデコーダ・ラッチ回路１０５ａによって駆動される。このように構成した場合には、図２０に示した従来の一例による回路構成において、ＨＳＷ駆動回路１０７を省略することができる。
【００１７】
【発明が解決しようとする課題】
図２０および図２２に示した従来の液晶表示装置（ＬＣＤ）では、ＲＧＢデータ線のそれぞれに対応して、データ取り込み・ラッチ回路１０２ａ〜１０２ｃ、データ転送スイッチ１０４ａ〜１０４ｃ、デコーダ・ラッチ回路１０５ａ〜１０５ｃ、ＤＡＣ回路１０６ａ〜１０６ｃ、および、データ線駆動用スイッチ１０８ａ〜１０８ｃが存在するので、回路を構成する素子の数が増加するという不都合があった。
【００１８】
このように回路を構成する素子の数が増加すると、レイアウト面積が大きくなるので、画素部（表示部）１５０以外の額縁面積が広くなる。このように額縁部分が広くなることは、小型表示装置にとっては致命的な欠点となる。また、回路を構成する素子数が多くなることから、同時に多くの素子を動作させることになる。このため、消費電流が大きくなる。その結果、電池駆動が主流の携帯電話などの小型携帯表示装置には不適である。
【００１９】
さらに、回路素子数が多くなると、表示パネルの面積が大きくなるので、特性バラツキの増加を助長したり、歩留まりの低下を引き起こす。その結果、製造コストが上昇するため、装置コストが上昇するという問題点もあった。
【００２０】
この発明は、上記のような課題を解決するためになされたものであり、
この発明の１つの目的は、デジタル／アナログ変換部を含む駆動回路において、回路素子数を低減することである。
【００２１】
この発明のもう１つの目的は、上記の駆動回路において、低消費電流化と装置コストの低減を図るとともに、レイアウト面積を小さくすることである。
【００２２】
この発明のさらにもう１つの目的は、低消費電流化と装置コストの低減を図ることができ、かつ、狭い額縁を有する表示装置を提供することである。
【００２３】
【課題を解決するための手段】
上記目的を達成するために、請求項１における駆動回路は、デジタルデータを取り込むデータ取り込み部と、前記取り込んだデジタルデータをデジタル／アナログ変換してアナログデータを出力するデジタル／アナログ変換部と、前記デジタル／アナログ変換部から出力されるアナログデータをデータ線に書き込むためのデータ書き込み部とを備えている。そして、前記データ取り込み部は、データ取り込み回路と、このデータ取り込み回路により取り込んだデジタルデータを保持するためのラッチ回路とを含み、前記データ取り込み回路、ラッチ回路およびデジタル／アナログ変換部は、複数のデジタルデータに対して共用化されている。
【００２４】
請求項１では、上記のように、データ取り込み回路、ラッチ回路およびデジタル／アナログ変換部を、複数のデジタルデータに対して共用化することによって、共用化した部分の素子数を低減することができる。
これにより、低消費電流化を図ることができるとともに、装置コストを低減することができる。
また、請求項１の駆動回路を、たとえば、表示装置に適用して、画素部以外の周辺部（額縁部分）に位置するデータ取り込み回路、ラッチ回路およびデジタル／アナログ変換部を共用化すれば、その額縁部分の素子数を低減することができる。その結果、狭い額縁の表示装置を得ることができる。
【００２５】
請求項２における駆動回路は、請求項１の構成において、前記データ取り込み部は、前記デジタルデータを取り込むためのパルスを発生させる取り込みパルス発生回路を含み、前記データ取り込み回路は、前記取り込みパルス発生回路により発生されたパルスに同期して、前記デジタルデータを取り込み、デジタル／アナログ変換部は、取り込んだデジタルデータを解読するためのデコーダ回路と、デコーダ回路によって解読されたデータに相当するアナログデータを出力するデジタル／アナログ変換回路とを含み、デコーダ回路およびデジタル／アナログ変換回路は、複数種類のデジタルデータに対して共用化されている。
請求項２では、このように構成することによって、デコーダ回路およびデジタル／アナログ変換回路を構成する素子の数を低減することができる。
【００２６】
請求項３における駆動回路は、請求項２の構成において、さらに、データ取り込み回路も複数種類のデジタルデータに対して共用化されている。請求項３では、このように構成することによって、さらに素子数を低減することができる。
【００２７】
請求項４における駆動回路は、デジタルデータを取り込むデータ取り込み部と、前記取り込んだデジタルデータをデジタル／アナログ変換してアナログデータを出力するデジタル／アナログ変換部と、前記デジタル／アナログ変換部から出力されるアナログデータをデータ線に書き込むためのデータ書き込み部とを備え、前記データ取り込み部は、前記デジタルデータを取り込むためのパルスを発生させる取り込みパルス発生回路と、前記取り込みパルス発生回路により発生されたパルスに同期して、前記デジタルデータを取り込むためのデータ取り込み回路と、前記データ取り込み回路により取り込んだデジタルデータを保持するための第１ラッチ回路と、前記第１ラッチ回路により保持されたデジタルデータを転送するためのスイッチ回路と、前記スイッチ回路から転送されたデジタルデータを保持するための第２ラッチ回路と、前記第２ラッチ回路により保持されたデジタルデータを、順次前記デコーダ回路に転送するための第１スイッチ選択回路とを含み、前記第１ラッチ回路、第２ラッチ回路およびデジタル／アナログ変換部は、複数のデジタルデータに対して共用化されており、データ書き込み部は、デジタル／アナログ変換回路から出力されるアナログデータを、順次データ線に転送するための第２スイッチ選択回路を含み、第１スイッチ選択回路および第２スイッチ選択回路においてデータを順次転送する際に、各データの転送タイミングをずらして転送する。
請求項４では、このように構成することによって、デコーダ回路およびデジタル／アナログ変換回路を共用化した場合にも、複数種類のデジタルデータに対して容易にデータの転送を行うことができる。また、各データの転送期間に重なりを持たせるようにすれば、タイミング余裕が大きくなるので、設計の自由度を大きくすることができる。
【００２８】
請求項５における駆動回路は、請求項４の構成において、第１スイッチ選択回路および第２スイッチ選択回路においてデータを順次転送する際に、各データを時分割で転送する。請求項５では、このように時分割で転送することによって、複数種類のデジタルデータに対して容易にデータの転送を行うことができる。
【００２９】
請求項６における駆動回路は、請求項２〜５のいずれかの構成において、取り込みパルス発生回路は、所定の振幅のクロック信号を所定の振幅とは異なる振幅にレベル変換するための第１レベル変換回路を含む。請求項６では、このように構成することによって、第１レベル変換回路により低電圧クロック信号を高電圧クロックにレベル変換することができる。
【００３０】
請求項７における駆動回路は、請求項２〜６のいずれかの構成において、データ取り込み回路は、所定の振幅のデジタルデータ信号を所定の振幅とは異なる振幅にレベル変換するための第２レベル変換回路を含む。請求項７では、このように構成することによって、低電圧で駆動されるデジタルデータを第２レベル変換回路により容易に高電圧で駆動されるデジタルデータに変換することができる。これにより、駆動電圧として高電圧が必要なポリシリコン薄膜トランジスタなどを容易に用いることができる。
【００３１】
請求項８における駆動回路は、請求項２〜７のいずれかの構成において、デジタル／アナログ変換部は、アナログバッファ回路を含む。請求項８では、このように構成することによって、アナログバッファ回路がドライバとなるので、デジタル／アナログ変換部に大きなドライバを設ける必要がない。
【００３２】
請求項９における駆動回路は、デジタルビデオデータを取り込むためのパルスを発生させる取り込みパルス発生回路と、取り込みパルス発生回路から出力されるパルスに同期して、デジタルビデオデータを取り込むデータ取り込み回路と、取り込んだデジタルビデオデータを保持するための第１ラッチ回路と、第１ラッチ回路により保持されたデジタルビデオデータを転送するためのスイッチ回路と、スイッチ回路から転送されたデジタルビデオデータを保持するための第２ラッチ回路と、第２ラッチ回路により保持されたデジタルビデオデータを順次転送するための第１スイッチ選択回路と、第２スイッチ選択回路から転送されたデジタルビデオデータが入力されるとともに、入力されたデジタルビデオデータを解読するためのデコーダ回路と、デコーダ回路によって解読されたデータに相当するアナログビデオデータを出力するデジタル／アナログ変換回路と、デジタル／アナログ変換回路から出力されるアナログビデオデータを順次転送する第２スイッチ選択回路と、デジタル／アナログ変換回路から出力されるアナログビデオデータをデータ線に書き込むためのデータ書き込み部とを備えている。そして、第１ラッチ回路、第２ラッチ回路およびデジタル／アナログ変換部は、複数のデジタルデータに対して共用化されており、データ取り込み回路、デコーダ回路およびデジタル／アナログ変換回路のうちの少なくともいずれか１つが、赤、緑および青色のデジタルデータに対して共用化されている。
【００３３】
請求項９では、上記のように、データ取り込み回路、デコーダ回路およびデジタル／アナログ変換回路のうちの少なくともいずれか１つを、Ｒ（赤）、Ｇ（緑）、Ｂ（青）データに対して共用化することによって、共用化した部分の素子数を低減することができる。これにより、低消費電流化を図ることができるとともに、装置コストを低減することができる。また、請求項９の駆動回路を、たとえば、表示装置に適用して、画素部以外の周辺部（額縁部分）の一部を共用化すれば、その額縁部分の素子数を低減することができる。その結果、狭い額縁の表示装置を得ることができる。
【００３４】
請求項１０における表示装置は、請求項１〜９のいずれか１項に記載の駆動回路と、データ線に繋がる画素部とを備えている。請求項１０では、このように構成することによって、低消費電流化と装置コストの低減を図ることができ、かつ、狭い額縁を有する表示装置を提供することができる。
【００３５】
【発明の実施の形態】
以下、本発明を具体化した実施形態を図面に基づいて説明する。
【００３６】
（第１実施形態）
図１は、本発明の第１実施形態による駆動回路を含む表示装置の全体構成を示したブロック図である。図２は、図１に示した第１実施形態の表示装置において階調数４ビットの場合の回路構成を示した回路図である。図３は、図２に示した階調数４ビットの場合の回路構成の変形例を示した回路図であり、図４は、図３の変形例の回路に含まれるアナログバッファ回路の構成を示した回路図である。図５は、図１〜図３に示した表示装置の動作を説明するための動作波形図である。図６は、図１〜図３に示した表示装置におけるデジタルビデオ信号の取り込みタイミングを説明するための動作波形図である。
【００３７】
まず、図１を参照して、第１実施形態の表示装置は、画素部５０と、水平方向駆動回路５１と、垂直方向駆動回路５２とを備えている。画素部５０を構成する各画素は、スイッチングトランジスタ５０ａと、容量５０ｂと、液晶５０ｃとを含んでいる。このような各画素が、マトリクス状に配置されている。
【００３８】
水平方向駆動回路５１は、水平走査回路１と、データ取り込み・ラッチ回路２ａ、２ｂおよび２ｃと、データ転送スイッチ４ａ、４ｂおよび４ｃと、データラッチ回路５ａ、５ｂおよび５ｃと、データ転送スイッチ７ａ、７ｂおよび７ｃと、デコーダ＆データラッチ回路８と、ＤＡＣ回路（デジタル／アナログ変換回路）９と、データ線駆動用スイッチ１１ａ、１１ｂおよび１１ｃとを含んでいる。また、垂直方向駆動回路５２は、データ転送スイッチ駆動回路３と、第１ＲＧＢ選択回路６と、第２ＲＧＢ選択回路１０と、垂直走査回路１２とを含んでいる。
【００３９】
なお、水平走査回路１は、本発明の「取り込みパルス発生回路」の一例であり、データ取り込み・ラッチ回路２ａ〜２ｃは、本発明の「データ取り込み回路」の一例である。データラッチ回路５ａ〜５ｃは、本発明の「第２ラッチ回路」の一例である。また、第１ＲＧＢ選択回路６は、本発明の「第１スイッチ選択回路」の一例であり、第２ＲＧＢ選択回路１０は、本発明の「第２スイッチ選択回路」の一例である。また、デコーダ＆データラッチ回路８は、本発明の「デコーダ回路」の一例であり、ＤＡＣ回路９は、本発明の「デジタル／アナログ変換回路」の一例である。
【００４０】
水平走査回路１は、デジタルビデオデータを取り込むためのビデオデータサンプリングパルス（ＶＳＰ）を発生させる機能を有する。データ取り込み・ラッチ回路２ａ、２ｂおよび２ｃは、それぞれ、Ｒ（赤）、Ｇ（緑）およびＢ（青）のデータを取り込んで保持する機能を有する。また、データ転送スイッチ駆動回路３は、データ転送スイッチ４ａ、４ｂおよび４ｃを駆動するための転送信号ＤＴＡを発生させるためのものである。
【００４１】
データラッチ回路５ａ、５ｂおよび５ｃは、それぞれ、データ取り込み・ラッチ回路２ａ、２ｂおよび２ｃから転送されたデータを保持する機能を有する。また、第１ＲＧＢ選択回路６は、データ転送スイッチ７ａ、７ｂおよび７ｃを選択して駆動するための信号、ＳＷ１−Ｒ、ＳＷ１−ＧおよびＳＷ１−Ｂを生成する機能を有する。デコーダ＆データラッチ回路８は、転送されたデジタルデータを解読する機能を有する。ＤＡＣ回路９は、デジタルデータをアナログビデオデータに変換する機能を有する。第２ＲＧＢ選択回路１０は、データ線駆動用スイッチ１１ａ、１１ｂおよび１１ｃを選択的に駆動するための信号ＳＷ２−Ｒ、ＳＷ２−ＧおよびＳＷ２−Ｂを生成する機能を有する。
【００４２】
次に、図２を参照して、図１に示した第１実施形態を階調数４ビットに適用する場合の回路構成について説明する。シフトレジスタ１Ａは、水平走査回路１に対応する。また、データ取り込み・ラッチ回路２Ａは、図１に示したデータ取り込み・ラッチ回路２ａ、２ｂおよび２ｃに相当する。デコーダ＆データラッチ回路８は、１６個のアナログ基準電位から所定の基準電位を特定する機能を有する。ＤＡＣ回路９は、デコーダ＆データラッチ回路８によって特定されたアナログ基準電位に相当するアナログビデオデータを出力する機能を有する。図２に示したＤＡＣ回路９では、アナログ基準電位を外部から入力する構成にしているが、抵抗やキャパシタなどで所望の電位を発生させる内蔵型を採用しても問題はない。
【００４３】
図３に示した変形例では、ＤＡＣ回路９の出力側に、アナログバッファ回路１３を配置した例を示している。このように構成すれば、アナログバッファ回路１３がドライバとなるので、ＤＡＣ回路９側に大きなドライバを設ける必要がない。図３に示したアナログバッファ回路１３の詳細が図４に示されている。具体的には、アナログバッファ回路１３の出力は、ＶＯＵＴＲＥＦに応じた電位を出力する。そして、データ書き込み信号ＳＷ２−Ｒ、ＳＷ２−Ｇ、ＳＷ２−ＢがＨレベルになることによって、画素部５０のデータ線を介してアナログビデオデータが画素に書き込まれる。ＰＣＧ信号は、ＨＳＴＲＴ信号が不活性期間に、Ｈレベルになり（図６参照）、画素部５０のデータ線をＶＰＲＥ電位にプリチャージする機能を持つ。
【００４４】
次に、図５および図６を参照して、第１実施形態の表示装置のデータ線駆動方法について説明する。まず、ビデオデータの取り込みと表示開始を許可する信号ＨＳＴＲＴがＨレベル（活性状態）になることによって、プリチャージ状態（不活性状態）を示す信号ＰＣＧがＬレベルになる。その後、水平方向走査開始を意味する信号ＳＴＨがＨパルスになり、水平方向の走査が開始する。このＳＴＨ信号と水平方向の基本クロックであるＣＫＨ１およびＣＫＨ２を用いて、水平走査回路１によって、ビデオデータサンプリングパルス（ＶＳＰ）を発生させる。
【００４５】
このビデオデータサンプリングパルス（ＶＳＰ）に同期して、データ取り込み・ラッチ回路２ａ、２ｂおよび２ｃによって、赤（Ｒ）、緑（Ｇ）および青（Ｂ）のビデオデータを同時に取り込むとともに、その取り込んだデータを保持する。この動作が水平方向に順次行われ、１水平期間にすべての３色ビデオデータがデータ取り込み・ラッチ回路２ａ〜２ｃによって保持される。
【００４６】
最初の１水平期間（活性期間）の間に水平方向すべてのビデオデータが取り込まれた後、不活性期間に、データ取り込み・ラッチ回路２ａ〜２ｃにラッチされたビデオデータが、データ転送スイッチ駆動回路３による転送信号ＤＴＡに同期して、データ転送スイッチ４ａ〜４ｃがオンすることによって、データラッチ回路５ａ、５ｂおよび５ｃに転送される。
【００４７】
その後、活性期間（１水平期間）になると、ＳＴＨ信号がＨパルスになることによって、再びビデオデータサンプリングパルス（ＶＳＰ）が発生する。これにより、ビデオデータの取り込みが始まるとともに、第１ＲＧＢ選択回路６による転送信号ＳＷ１−Ｒ、ＳＷ１−ＧおよびＳＷ１―Ｂが順次活性状態となることによって、データ転送スイッチ７ａ、７ｂおよび７ｃが順次オン状態となる。これにより、デコーダ＆データラッチ回路８にＲＧＢの各データが順次転送される。デコーダ＆ラッチ回路８に転送されたデータは、デコーダによってそのデータに対応するアナログ基準電位が特定されるとともに、ＤＡＣ回路９によってその特定されたアナログ基準電位に相当するアナログデータ信号が出力される。
【００４８】
そして、第２ＲＧＢ選択回路１０によるデータ書き込み信号ＳＷ２−Ｒ、ＳＷ２−ＧおよびＳＷ２−Ｂが順次活性状態になることによって、データ線駆動用スイッチ１１ａ、１１ｂおよび１１ｃが順次オンする。これにより、ＲＧＢの各データがデータ線に順次書き込まれる。
【００４９】
図５から分かるように、データ転送信号ＳＷ１と、データ線への書き込みを行う信号ＳＷ２とのタイミングは、活性期間内において、それぞれ、ｔｒ（赤色データの転送とデータ線への書き込み）、ｔｇ（緑色データの転送とデータ線への書き込み）、ｔｂ（青色データの転送とデータ線への書き込み）の時刻から始まっている。ｔｐは、データ転送時間を示しており、データ線への書き込み時間は、ｔｐよりも小さくなっている。図５に示すデータ線への書き込み信号ＳＷ２の書き込み時間は、ハッチングした領域の間で変更可能である。すなわち、データ線への書き込み時間は、ｔｐよりも小さいとともに、データ線への書き込み信号ＳＷ２は、データ転送信号ＳＷ１と同時かそれより遅く立ち上がって、同時かそれより早く立ち下がることが好ましい。
【００５０】
なお、上記した場合に限らず、書き込み信号ＳＷ２−ＧおよびＳＷ２−Ｂの立ち上がりタイミングを、それぞれ、ｔｇおよびｔｂよりも早いタイミングで立ち上がるようにしてもよい。このようにすれば、タイミングの余裕が大きくなるので、設計の自由度が大きくなるという利点がある。
【００５１】
第１実施形態では、上記のように、デコーダ＆データラッチ回路８およびＤＡＣ回路９を、ＲＧＢデータに対して共用化することによって、デコーダ＆データラッチ回路８およびＤＡＣ回路９を構成する素子の数を低減することができる。これにより、低消費電流化を図ることができるとともに、装置コストを低減することができる。また、画素部以外の額縁部分の素子数を低減することができるので、狭い額縁の表示装置を提供することができる。
【００５２】
図７は、図１に示したビデオデータサンプリングパルス（ＶＳＰ）を形成するための水平走査回路１の内部構成を示した回路図である。図７を参照して、水平走査回路１のうち、１つのビデオデータサンプリングパルス（ＶＳＰ）を発生させる回路１ａは、２つのシフトレジスタ２１と、１つのＮＡＮＤ回路２２と、１つのインバータ回路２３とを含んでいる。シフトレジスタ２１では、水平方向走査開始信号ＳＴＨがＨパルスになることによって、水平基本クロックＣＫＨ１およびＣＫＨ２に同期して、シフトレジスタ２１の出力ＱがＨパルスになる。これにより、ＶＳＰが順次発生する。
【００５３】
図８は、図７に示した第１実施形態の水平走査回路の内部構成の変形例を示した回路図である。図８を参照して、この変形例では、シフトレジスタ２１の直前に、低電圧の水平基本クロックＣＫＨ１およびＣＫＨ２を高電圧信号にレベル変換するレベルシフタ２４を設けている。なお、図８では、１対のシフトレジスタ２１に１個のレベルシフタ２４を配置したが、レベルシフタ２４は、複数対のシフトレジスタ２１に対して１個配置するようにしてもよい。
【００５４】
図９は、図１に示した第１実施形態における赤色データ用のデータ取り込み・ラッチ回路２ａの階調数４ビットの場合の内部構成を示した回路図である。図９を参照して、この例では、外部から入力される４つの赤色のデジタルビデオ信号（ＤＶＳ）は、ポリシリコンＴＦＴを動作させるのに必要な高い電源電圧で動作させている。データの保持は、２つのインバータ回路３２および３３で構成されるラッチ回路によって行っている。データの取り込みは、ビデオデータサンプリングパルス（ＶＳＰ）に同期してスイッチングを行うトランスファゲート３１によって行われる。そのトランスファゲート３１のＮチャネルトランジスタ側のゲートには、ＶＳＰが入力され、Ｐチャネルトランジスタのゲート側には、ＶＳＰをインバータ回路３５によって反転した信号が入力される。
【００５５】
図１０は、図９に示した第１実施形態における赤色データ用のデータ取り込み・ラッチ回路の第１変形例を示した回路図である。図１０を参照して、この第１変形例では、デジタルビデオ信号（ＤＶＳ）が低電圧で駆動される場合の例である。この場合に、低電圧で駆動されるデジタルビデオ信号（ＤＶＳ）と、ＶＳＰ信号で駆動されるトランスファゲート３１との間に、低電圧で駆動されるデジタルビデオ信号を高電圧のデジタルビデオ信号にレベル変換するためのレベルシフタ３４を配置している。なお、図１０に示した第１変形例による回路構成では、４ビットの赤色データに対して、４つのレベルシフタ３４を設けているので、ＲＧＢの３色では、１２個のレベルシフタ３４が存在する。
【００５６】
図１１は、図９に示した第１実施形態における赤色データ用のデータ取り込み・ラッチ回路の第２変形例を示した回路図である。図１１を参照して、この第２変形例では、低電圧振幅信号であるデジタルビデオ信号（ＤＶＳ）は、ＶＳＰ信号がＨレベルになることによって、Ｎチャネルトランジスタ３６がオンして、レベルシフト機能とデータラッチ機能とを有するレベルシフタ＆ラッチ回路３７に取り込まれる。この第２変形例では、デジタルビデオ信号線と、レベルシフタ＆ラッチ回路３７とが、Ｎチャネルトランジスタ３６によって分離される回路構成であり、この点では、図９に示した第１実施形態の回路構成と似た回路構成である。この第２変形例の回路構成では、ビデオデータを取り込む回路のみがデジタルビデオ信号線に繋がっているので、デジタルビデオ信号線の負荷の観点からみれば、図１３に示した第１変形例の回路構成より負荷は小さいと考えられる。
【００５７】
図１２は、図１に示した第１実施形態の表示装置におけるデータ転送スイッチ４ａ〜４ｃ、データラッチ回路５ａ〜５ｃ、第１ＲＧＢ選択回路６およびデータ転送スイッチ７ａ〜７ｃの階調数４ビットの場合の回路構成を示した回路図である。図１２を参照して、データ転送スイッチ４ａ〜４ｃは、ＮチャネルトランジスタとＰチャネルトランジスタとからなるトランスファゲートによって構成されている。また、データラッチ回路５ａ〜５ｃは、２つのインバータ回路４１および４２によって構成されている。また、転送スイッチ７ａ〜７ｃは、ＮチャネルトランジスタとＰチャネルトランジスタとからなるトランスファゲートによって構成されている。データラッチ回路５ａ〜５ｃによってラッチされたデジタルビデオデータはＳＷ１−Ｒ、ＳＷ１−Ｇ、ＳＷ１−Ｂ信号が、時刻ｔｒ、ｔｇ、ｔｂにそれぞれＨレベルになることによって、トランスファゲートからなるデータ転送スイッチ７ａ〜７ｃを介して、デコーダ＆データラッチ回路８へ転送される。
【００５８】
（第２実施形態）
図１３は、本発明の第２実施形態による表示装置の全体構成を示したブロック図である。図１３を参照して、この第２実施形態では、図１に示した第１実施形態と異なり、データ取り込み・ラッチ回路６０に含まれるビデオデータ取り込み回路６１をＲＧＢデータで共用化するように構成している。
【００５９】
具体的には、データ取り込み・ラッチ回路６０は、ＲＧＢデータで共用化された１つのビデオデータ取り込み回路６１と、ＲＧＢデータに対応してそれぞれ設けられたデータラッチ回路６２ａ、６２ｂおよび６２ｃとを含んでいる。また、ビデオデータ取り込み回路６１をＲＧＢデータで共用化させるために、ビデオデータサンプリングパルス（ＶＳＰ）もＲＧＢデータのそれぞれについて別個に発生させる必要がある。このため、水平走査回路７１もそれに対応した構成となっている。これら以外の構成は、図１に示した第１実施形態と同様である。なお、水平走査回路７１は、本発明の「取り込みパルス発生回路」の一例である。
【００６０】
図１４は、図１３に示した第２実施形態の表示装置の階調数４ビットの場合の詳細な回路構成を示した回路図である。図１４を参照して、シフトレジスタ７１Ａは、図１３に示す水平走査回路７１に対応する。
【００６１】
図１５は、図１３に示した第２実施形態の表示装置における水平走査回路７１の内部構成を示した回路図である。図１５を参照して、この水平走査回路７１の１つのＲＧＢ信号に対応するビデオデータサンプリングパルス（ＶＳＰ）を発生する回路７１ａは、２つのシフトレジスタ７２と、３つのＮＡＮＤ回路７３と、３つのインバータ回路７４とを含んでいる。この第２実施形態の水平走査回路７１では、ＲＧＢの各データに対して別個にビデオデータサンプリングパルスＶＳＰ１−Ｒ、ＶＳＰ１−ＧおよびＶＳＰ１−Ｂを発生させる。具体的には、水平基本クロックＣＫＨ１およびＣＫＨ２に同期してシフトレジスタ７２の出力ＱにＨパルスが出力される。その出力ＱのＨパルスと、各色のデータラッチ信号ＤＬ（Ｄａｔａ Ｌａｔｃｈ）のＨパルスとが揃ったときに、各色のＶＳＰ信号が出力される。
【００６２】
図１６は、図１３および図１５に示した第２実施形態のデジタルビデオ信号の取り込みタイミングを示した動作波形図である。図１６を参照して、この第２実施形態では、データラッチ信号ＤＬの発生に同期して、各色ごとに別々にデータの取り込みが行われる。このため、図６に示した第１実施形態のデータ取り込み時間の１／３のデータ取り込み時間になっていることが分かる。
【００６３】
このように、第２実施形態では、ビデオデータ取り込み回路６１を共用化するため、ビデオデータ取り込みに許される時間が、第１実施形態の１／３になる。つまり、ビデオデータの取り込み速度が第１実施形態の３倍になり、バルクシリコンを用いたトランジスタに比べて性能の劣るポリシリコンＴＦＴを用いる場合には不向きな回路構成である。ただし、共用回路が増すため、占有面積の削減には有効な回路構成である。
【００６４】
なお、図１５に示した第２実施形態の水平走査回路７１では、ビデオデータ取り込み回路を共用して素子数を減らしている一方、各色ごとのＶＳＰ信号を発生するために素子数が増加している。したがって、ビデオデータ取り込み回路を共用することによる素子数削減数と、ＶＳＰ信号発生回路形成による素子数増加数とを比較して、ビデオデータ取り込み回路を共用することによる素子数削減数がＶＳＰ信号発生回路形成による素子数増加数を上回る場合に、この第２実施形態は有効である。
【００６５】
図１７は、図１３に示した第２実施形態のデータ取り込み・ラッチ部６０の回路構成を示した回路図である。図１７を参照して、この例では、ビデオ信号が階調数４ビットの場合を示している。低電圧のデジタルビデオ信号線には、低電圧のビデオ信号を高電圧に変換するための４つのレベルシフタ６３が接続されている。図１７では、赤色の場合を示しているので、ＲＧＢの３色では、１２個のレベルシフタ６３が設けられる。４つのレベルシフタ６３でレベル変換されたデジタルビデオ信号は、活性時刻の異なるＶＳＰ−Ｒ、ＶＳＰ−Ｇ、ＶＳＰ−Ｂ信号がＨレベルになることによって、トランスファゲート６１ａ〜６１ｃが順次オン状態になってデータラッチ回路６２ａ〜６２ｃに順次転送される。
【００６６】
（第３実施形態）
図１８は、本発明の第３実施形態による表示装置の全体構成を示したブロック図である。図１８を参照して、この第３実施形態では、上記した第１および第２実施形態と異なり、データ線が６本の場合にデコーダ＆データラッチ回路８およびＤＡＣ回路９をＲＧＢデータで共用化した場合を示している。この場合には、第１水平走査回路８１ａと第２水平走査回路８１ｂとが設けられる。なお、第１水平走査回路８１ａおよび第２水平走査回路８１ｂは、本発明の「取り込みパルス発生回路」の一例である。
【００６７】
また、データ取り込み・ラッチ回路８２ａ、８２ｂおよび８２ｃ内には、それぞれ、１つのデータ取り込み回路と、２つのラッチ回路とが設けられている。また、データ取り込み・ラッチ回路８２ａ、８２ｂおよび８２ｃから転送されるデータを保持するためのラッチ回路８３ａ、８３ｂおよび８３ｃが、それぞれ２つずつ設けられている。また、転送信号ＤＴ１およびＤＴ２に同期してオン状態となるスイッチ８４ａ、８４ｂおよび８４ｃも、それぞれ２つずつ設けられている。なお、データ取り込み・ラッチ回路８２ａ〜８２ｃは、本発明の「データ取り込み回路」の一例である。
【００６８】
次に、図１８および図１９を参照して、第３実施形態の表示装置のデータ線駆動方法について説明する。基本的な動作は、上記した第１および第２実施形態と同様である。この第３実施形態では、転送信号ＤＴ１およびＤＴ２が１水平期間内に順次活性状態となることによって、第１番目のＲＧＢデータと、第２番目のＲＧＢデータとが順次データラッチ回路５ａ〜５ｃに転送された後、さらに、デコーダ＆データラッチ回路８およびＤＡＣ回路９に転送されるとともに、データ書き込み信号ＳＷ２（ＳＷ２−Ｒ２、ＳＷ２−Ｇ２、ＳＷ２−Ｂ２、ＳＷ２−Ｒ１、ＳＷ２−Ｇ１、ＳＷ２−Ｂ１）によってデータ線への書き込みが行われる。
【００６９】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００７０】
たとえば、上記実施形態では、液晶表示装置（ＬＣＤ）からなる表示装置を例にとって説明したが、本発明はこれに限らず、ＥＬ表示装置などの他の表示装置にも同様に適用可能である。また、携帯電話などの小型の表示装置にも適用可能である。
【００７１】
【発明の効果】
以上のように、本発明によれば、素子数を低減し、低消費電力化と装置コストの低減とレイアウト面積の低減を行うことができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による表示装置の全体構成を示したブロック図である。
【図２】図１に示した第１実施形態の表示装置において階調数４ビットの場合の回路構成を示した回路図である。
【図３】図２に示した第１実施形態の階調数４ビットの場合の回路構成の変形例を示した回路図である。
【図４】図３に示した第１実施形態の変形例による表示装置に含まれるアナログバッファ回路の構成を示した回路図である。
【図５】図１、図２および図３に示した表示装置の動作を説明するための動作波形図である。
【図６】図１、図２および図３に示した表示装置のデータ取り込みタイミングを説明するための動作波形図である。
【図７】図１に示した第１実施形態の表示装置における水平走査回路の内部構成を示した回路図である。
【図８】図７に示した第１実施形態の水平走査回路の変形例を示した回路図である。
【図９】図１に示した第１実施形態の表示装置における赤色データ用のデータ取り込み・ラッチ回路の階調数４ビットの場合の内部構成を示した回路図である。
【図１０】図９に示した第１実施形態の赤色データ用のデータ取り込み・ラッチ回路の第１変形例を示した回路図である。
【図１１】図９に示した第１実施形態の赤色データ用のデータ取り込み・ラッチ回路の第２変形例を示した回路図である。
【図１２】図１に示した第１実施形態の表示装置における転送スイッチおよびデータラッチ回路の部分の内部構成を示した回路図である。
【図１３】本発明の第２実施形態による表示装置の全体構成を示したブロック図である。
【図１４】図１３に示した第２実施形態の表示装置が階調数４ビットである場合の回路構成を示した回路図である。
【図１５】図１３および図１５に示した第２実施形態の表示装置における水平走査回路の内部構成を示した回路図である。
【図１６】図１３に示した第２実施形態の表示装置のデータ取り込みタイミングを説明するための動作波形図である。
【図１７】図１３に示した第２実施形態の表示装置におけるデータ取り込み・ラッチ部の回路構成を示した回路図である。
【図１８】本発明の第３実施形態による表示装置の全体構成を示したブロック図である。
【図１９】図１８に示した第３実施形態の表示装置の動作を説明するための動作波形図である。
【図２０】従来の一例による液晶表示装置の全体構成を示したブロック図である。
【図２１】図２０に示した従来の液晶表示装置の動作を説明するための動作波形図である。
【図２２】従来の他の例による液晶表示装置の全体構成を示したブロック図である。
【符号の説明】
１、７１ 水平走査回路（取り込みパルス発生回路）
２ａ〜２ｃ、６０、８２ａ〜８２ｃ データ取り込み・ラッチ回路
３ データ転送スイッチ駆動回路
４ａ〜４ｃ データ転送スイッチ
５ａ〜５ｃ データラッチ回路（第２ラッチ回路）
６ 第１ＲＧＢ選択回路（第１スイッチ選択回路）
７ａ〜７ｃ データ転送スイッチ
８ デコーダ＆データラッチ回路（デコーダ回路）
９ ＤＡＣ回路（デジタル／アナログ変換回路）
１０ 第２ＲＧＢ選択回路（第２スイッチ選択回路）
１１ａ〜１１ｃ データ線駆動用スイッチ
５０ 画素部
５１ 水平方向駆動回路
５２ 垂直方向駆動回路
８１ａ 第１水平走査回路（取り込みパルス発生回路）
８１ａ 第２水平走査回路（取り込みパルス発生回路）
【発明の属する技術分野】
この発明は、駆動回路および表示装置に関し、特に、デジタルデータをデジタル／アナログ変換してアナログデータを出力するデジタル／アナログ変換部を有する駆動回路および表示装置に関する。
【０００２】
【従来の技術】
従来、デジタルデータをデジタル／アナログ変換してアナログデータを出力するデジタル／アナログ変換部を備えた駆動回路が知られている。このような駆動回路は、たとえば、デジタルビデオ信号をデジタル／アナログ変換してデータ線にアナログビデオ信号を書き込むために、液晶表示装置（ＬＣＤ（ＬｉｑｕｉｄＣｒｙｓｔａｌ Ｄｉｓｐｌａｙ））や有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置などの表示装置に用いられる。本願明細書では、上記のような駆動回路を含む表示装置として、ＬＣＤを例にとって説明する。
【０００３】
近年、ポリシリコンＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を用いた小型ＬＣＤの需要が増大している。このため、ＬＣＤパネルおよび外部制御ＩＣを含めた表示システムの低消費電力化と周辺機器のデジタル化に対応するためのデジタルインターフェース化の要求が高まっている。
【０００４】
特に、ビデオ信号のデジタル化への要求が高く、開発が急がれている状況である。ビデオ信号をデジタル化するためには、表示パネルの内部にデジタルビデオ信号をアナログビデオ信号に変換するＤＡＣ（Ｄｉｇｉｔａｌ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）を内蔵する必要がある。
【０００５】
図２０は、従来の一例による液晶表示装置（ＬＣＤ）の全体構成を示したブロック図である。図２１は、図２０に示した従来の液晶表示装置の動作を説明するための動作波形図である。
【０００６】
図２０を参照して、従来の液晶表示装置は、画素部１５０と、水平方向駆動回路１５１と、垂直方向駆動回路１５２とを備えている。画素部１５０の各画素は、スイッチングトランジスタ１５０ａと、容量１５０ｂと、液晶１５０ｃとを含んでいる。このような各画素がマトリクス状に配置されている。
【０００７】
また、水平方向駆動回路１５１は、水平走査回路１０１と、データ取り込み・ラッチ回路１０２ａ、１０２ｂおよび１０２ｃと、データ転送スイッチ１０４ａ、１０４ｂおよび１０４ｃと、デコーダ・ラッチ回路１０５ａ、１０５ｂおよび１０５ｃと、ＤＡＣ回路１０６ａ、１０６ｂおよび１０６ｃと、データ線駆動用スイッチ１０８ａ、１０８ｂおよび１０８ｃとを含んでいる。
【０００８】
また、垂直方向駆動回路１５２は、データ転送スイッチ駆動回路１０３と、ＨＳＷ駆動回路１０７と、垂直走査回路１０９とを含んでいる。
【０００９】
水平走査回路１０１は、デジタルビデオ信号を取り込むためのビデオデータサンプリングパルス（ＶＳＰ）を発生させる機能を有する。また、データ取り込み・ラッチ回路１０２ａ〜１０２ｃは、それぞれ、赤（Ｒ）、緑（Ｇ）、青（Ｂ）のビデオデータをビデオデータサンプリングパルス（ＶＳＰ）に同期して同時に取り込むとともに、そのデータをラッチ（保持）する機能を有する。また、データ転送スイッチ駆動回路１０３は、データ転送スイッチ１０４ａ〜１０４ｃを駆動するためのデータ転送スイッチ駆動信号ＤＴを発生するためのものである。また、デコーダ・ラッチ回路１０５ａ〜１０５ｃは、データ取り込み・ラッチ回路１０２ａ〜１０２ｃから出力されるデータをデコード（解読）するとともに保持する機能を有する。
【００１０】
ＤＡＣ回路１０６ａ〜１０６ｃは、それぞれ、デコーダ・ラッチ回路１０５ａ〜１０５ｃから出力されるデータをデジタル／アナログ変換してアナログビデオ信号を出力する機能を有する。ＨＳＷ駆動回路１０７は、データ線駆動用スイッチ１０８ａ〜１０８ｃを駆動するための水平スイッチ駆動回路信号ＨＳＷを発生する機能を有する。データ線駆動用スイッチ１０８ａ〜１０８ｃは、それぞれ、ＤＡＣ回路１０６ａ〜１０６ｃから出力されるデータを、データ線に転送する機能を有する。
【００１１】
次に、図２０および図２１を参照して、従来の液晶表示装置（ＬＣＤ）のデータ線駆動方法について説明する。まず、ビデオデータの取り込みと表示開始を許可する信号ＨＳＴＲＴがＨレベル（活性状態）になることによって、プリチャージ状態（不活性）を示す信号ＰＣＧがＬレベルになる。その後、水平方向走査開始を意味する信号ＳＴＨが、Ｈパルスになり、水平方向の走査が開始される。
【００１２】
このＳＴＨ信号と水平方向の基本クロックであるＣＫＨ１およびＣＫＨ２を用いて、水平走査回路１０１によって、ビデオデータサンプリングパルス（ＶＳＰ）
を発生させる。このＶＳＰ信号に同期して、赤（Ｒ）、緑（Ｇ）および青（Ｂ）のビデオデータを、それぞれ、データ取り込み・ラッチ回路１０２ａ〜１０２ｃを用いて同時に取り込んだ後ラッチする。この動作が水平方向に順次行われ、１水平期間（活性期間）にすべての３色のビデオデータがデータ取り込み・ラッチ回路１０２ａ〜１０２ｃに保持される。
【００１３】
最初の１水平期間の間に水平方向すべてのビデオデータが取り込まれた後、不活性期間（Ｔｐｒｅ）に、データ転送スイッチ駆動回路１０３による転送信号ＤＴに同期して、データ転送スイッチ１０４ａ〜１０４ｃがオンすることによって、ラッチされたビデオデータが、デコーダ・ラッチ回路１０５ａ〜１０５ｃに同時に転送される。デコーダ・ラッチ回路１０５ａ〜１０５ｃに転送されたデータは、デコーダ・ラッチ回路１０５ａ〜１０５ｃおよびＤＡＣ回路１０６ａ〜１０６ｃにおいて、デコードされるとともにデジタル／アナログ変換される。
【００１４】
その後、活性期間（１水平期間）になると、ＳＴＨ信号が再びＨパルスになることによって、ビデオデータサンプリングパルス（ＶＳＰ）が発生してビデオデータの取り込みが始まると同時に、ＨＳＷ駆動回路１０７により水平スイッチ駆動回路信号ＨＳＷがＨレベルになる。これにより、データ線駆動用スイッチ１０８ａ〜１０８ｃが同時にオンする。その結果、ＤＡＣ回路１０６ａ〜１０６ｃから出力されるアナログビデオデータがすべてのデータ線に転送されて書き込まれる。
【００１５】
このように、前活性期間に同時に取り込まれたＲＧＢ全ビデオデータが、次の活性期間にデータ線に同時に書き込まれることによって、画素部１５０のスイッチングトランジスタ１５０ａ、容量１５０ｂおよび液晶１５０ｃを用いて、映像データの表示が行われる。なお、図２１に示すＴｗｒｉｔｅ期間が、ＲＧＢデータの書き込みに使用される時間である。
【００１６】
図２２は、従来の他の例による液晶表示装置（ＬＣＤ）の全体構成を示したブロック図である。図２２を参照して、この他の例では、水平スイッチ駆動回路信号ＨＳＷがデコーダ・ラッチ回路１０５ａによって駆動される。このように構成した場合には、図２０に示した従来の一例による回路構成において、ＨＳＷ駆動回路１０７を省略することができる。
【００１７】
【発明が解決しようとする課題】
図２０および図２２に示した従来の液晶表示装置（ＬＣＤ）では、ＲＧＢデータ線のそれぞれに対応して、データ取り込み・ラッチ回路１０２ａ〜１０２ｃ、データ転送スイッチ１０４ａ〜１０４ｃ、デコーダ・ラッチ回路１０５ａ〜１０５ｃ、ＤＡＣ回路１０６ａ〜１０６ｃ、および、データ線駆動用スイッチ１０８ａ〜１０８ｃが存在するので、回路を構成する素子の数が増加するという不都合があった。
【００１８】
このように回路を構成する素子の数が増加すると、レイアウト面積が大きくなるので、画素部（表示部）１５０以外の額縁面積が広くなる。このように額縁部分が広くなることは、小型表示装置にとっては致命的な欠点となる。また、回路を構成する素子数が多くなることから、同時に多くの素子を動作させることになる。このため、消費電流が大きくなる。その結果、電池駆動が主流の携帯電話などの小型携帯表示装置には不適である。
【００１９】
さらに、回路素子数が多くなると、表示パネルの面積が大きくなるので、特性バラツキの増加を助長したり、歩留まりの低下を引き起こす。その結果、製造コストが上昇するため、装置コストが上昇するという問題点もあった。
【００２０】
この発明は、上記のような課題を解決するためになされたものであり、
この発明の１つの目的は、デジタル／アナログ変換部を含む駆動回路において、回路素子数を低減することである。
【００２１】
この発明のもう１つの目的は、上記の駆動回路において、低消費電流化と装置コストの低減を図るとともに、レイアウト面積を小さくすることである。
【００２２】
この発明のさらにもう１つの目的は、低消費電流化と装置コストの低減を図ることができ、かつ、狭い額縁を有する表示装置を提供することである。
【００２３】
【課題を解決するための手段】
上記目的を達成するために、請求項１における駆動回路は、デジタルデータを取り込むデータ取り込み部と、前記取り込んだデジタルデータをデジタル／アナログ変換してアナログデータを出力するデジタル／アナログ変換部と、前記デジタル／アナログ変換部から出力されるアナログデータをデータ線に書き込むためのデータ書き込み部とを備えている。そして、前記データ取り込み部は、データ取り込み回路と、このデータ取り込み回路により取り込んだデジタルデータを保持するためのラッチ回路とを含み、前記データ取り込み回路、ラッチ回路およびデジタル／アナログ変換部は、複数のデジタルデータに対して共用化されている。
【００２４】
請求項１では、上記のように、データ取り込み回路、ラッチ回路およびデジタル／アナログ変換部を、複数のデジタルデータに対して共用化することによって、共用化した部分の素子数を低減することができる。
これにより、低消費電流化を図ることができるとともに、装置コストを低減することができる。
また、請求項１の駆動回路を、たとえば、表示装置に適用して、画素部以外の周辺部（額縁部分）に位置するデータ取り込み回路、ラッチ回路およびデジタル／アナログ変換部を共用化すれば、その額縁部分の素子数を低減することができる。その結果、狭い額縁の表示装置を得ることができる。
【００２５】
請求項２における駆動回路は、請求項１の構成において、前記データ取り込み部は、前記デジタルデータを取り込むためのパルスを発生させる取り込みパルス発生回路を含み、前記データ取り込み回路は、前記取り込みパルス発生回路により発生されたパルスに同期して、前記デジタルデータを取り込み、デジタル／アナログ変換部は、取り込んだデジタルデータを解読するためのデコーダ回路と、デコーダ回路によって解読されたデータに相当するアナログデータを出力するデジタル／アナログ変換回路とを含み、デコーダ回路およびデジタル／アナログ変換回路は、複数種類のデジタルデータに対して共用化されている。
請求項２では、このように構成することによって、デコーダ回路およびデジタル／アナログ変換回路を構成する素子の数を低減することができる。
【００２６】
請求項３における駆動回路は、請求項２の構成において、さらに、データ取り込み回路も複数種類のデジタルデータに対して共用化されている。請求項３では、このように構成することによって、さらに素子数を低減することができる。
【００２７】
請求項４における駆動回路は、デジタルデータを取り込むデータ取り込み部と、前記取り込んだデジタルデータをデジタル／アナログ変換してアナログデータを出力するデジタル／アナログ変換部と、前記デジタル／アナログ変換部から出力されるアナログデータをデータ線に書き込むためのデータ書き込み部とを備え、前記データ取り込み部は、前記デジタルデータを取り込むためのパルスを発生させる取り込みパルス発生回路と、前記取り込みパルス発生回路により発生されたパルスに同期して、前記デジタルデータを取り込むためのデータ取り込み回路と、前記データ取り込み回路により取り込んだデジタルデータを保持するための第１ラッチ回路と、前記第１ラッチ回路により保持されたデジタルデータを転送するためのスイッチ回路と、前記スイッチ回路から転送されたデジタルデータを保持するための第２ラッチ回路と、前記第２ラッチ回路により保持されたデジタルデータを、順次前記デコーダ回路に転送するための第１スイッチ選択回路とを含み、前記第１ラッチ回路、第２ラッチ回路およびデジタル／アナログ変換部は、複数のデジタルデータに対して共用化されており、データ書き込み部は、デジタル／アナログ変換回路から出力されるアナログデータを、順次データ線に転送するための第２スイッチ選択回路を含み、第１スイッチ選択回路および第２スイッチ選択回路においてデータを順次転送する際に、各データの転送タイミングをずらして転送する。
請求項４では、このように構成することによって、デコーダ回路およびデジタル／アナログ変換回路を共用化した場合にも、複数種類のデジタルデータに対して容易にデータの転送を行うことができる。また、各データの転送期間に重なりを持たせるようにすれば、タイミング余裕が大きくなるので、設計の自由度を大きくすることができる。
【００２８】
請求項５における駆動回路は、請求項４の構成において、第１スイッチ選択回路および第２スイッチ選択回路においてデータを順次転送する際に、各データを時分割で転送する。請求項５では、このように時分割で転送することによって、複数種類のデジタルデータに対して容易にデータの転送を行うことができる。
【００２９】
請求項６における駆動回路は、請求項２〜５のいずれかの構成において、取り込みパルス発生回路は、所定の振幅のクロック信号を所定の振幅とは異なる振幅にレベル変換するための第１レベル変換回路を含む。請求項６では、このように構成することによって、第１レベル変換回路により低電圧クロック信号を高電圧クロックにレベル変換することができる。
【００３０】
請求項７における駆動回路は、請求項２〜６のいずれかの構成において、データ取り込み回路は、所定の振幅のデジタルデータ信号を所定の振幅とは異なる振幅にレベル変換するための第２レベル変換回路を含む。請求項７では、このように構成することによって、低電圧で駆動されるデジタルデータを第２レベル変換回路により容易に高電圧で駆動されるデジタルデータに変換することができる。これにより、駆動電圧として高電圧が必要なポリシリコン薄膜トランジスタなどを容易に用いることができる。
【００３１】
請求項８における駆動回路は、請求項２〜７のいずれかの構成において、デジタル／アナログ変換部は、アナログバッファ回路を含む。請求項８では、このように構成することによって、アナログバッファ回路がドライバとなるので、デジタル／アナログ変換部に大きなドライバを設ける必要がない。
【００３２】
請求項９における駆動回路は、デジタルビデオデータを取り込むためのパルスを発生させる取り込みパルス発生回路と、取り込みパルス発生回路から出力されるパルスに同期して、デジタルビデオデータを取り込むデータ取り込み回路と、取り込んだデジタルビデオデータを保持するための第１ラッチ回路と、第１ラッチ回路により保持されたデジタルビデオデータを転送するためのスイッチ回路と、スイッチ回路から転送されたデジタルビデオデータを保持するための第２ラッチ回路と、第２ラッチ回路により保持されたデジタルビデオデータを順次転送するための第１スイッチ選択回路と、第２スイッチ選択回路から転送されたデジタルビデオデータが入力されるとともに、入力されたデジタルビデオデータを解読するためのデコーダ回路と、デコーダ回路によって解読されたデータに相当するアナログビデオデータを出力するデジタル／アナログ変換回路と、デジタル／アナログ変換回路から出力されるアナログビデオデータを順次転送する第２スイッチ選択回路と、デジタル／アナログ変換回路から出力されるアナログビデオデータをデータ線に書き込むためのデータ書き込み部とを備えている。そして、第１ラッチ回路、第２ラッチ回路およびデジタル／アナログ変換部は、複数のデジタルデータに対して共用化されており、データ取り込み回路、デコーダ回路およびデジタル／アナログ変換回路のうちの少なくともいずれか１つが、赤、緑および青色のデジタルデータに対して共用化されている。
【００３３】
請求項９では、上記のように、データ取り込み回路、デコーダ回路およびデジタル／アナログ変換回路のうちの少なくともいずれか１つを、Ｒ（赤）、Ｇ（緑）、Ｂ（青）データに対して共用化することによって、共用化した部分の素子数を低減することができる。これにより、低消費電流化を図ることができるとともに、装置コストを低減することができる。また、請求項９の駆動回路を、たとえば、表示装置に適用して、画素部以外の周辺部（額縁部分）の一部を共用化すれば、その額縁部分の素子数を低減することができる。その結果、狭い額縁の表示装置を得ることができる。
【００３４】
請求項１０における表示装置は、請求項１〜９のいずれか１項に記載の駆動回路と、データ線に繋がる画素部とを備えている。請求項１０では、このように構成することによって、低消費電流化と装置コストの低減を図ることができ、かつ、狭い額縁を有する表示装置を提供することができる。
【００３５】
【発明の実施の形態】
以下、本発明を具体化した実施形態を図面に基づいて説明する。
【００３６】
（第１実施形態）
図１は、本発明の第１実施形態による駆動回路を含む表示装置の全体構成を示したブロック図である。図２は、図１に示した第１実施形態の表示装置において階調数４ビットの場合の回路構成を示した回路図である。図３は、図２に示した階調数４ビットの場合の回路構成の変形例を示した回路図であり、図４は、図３の変形例の回路に含まれるアナログバッファ回路の構成を示した回路図である。図５は、図１〜図３に示した表示装置の動作を説明するための動作波形図である。図６は、図１〜図３に示した表示装置におけるデジタルビデオ信号の取り込みタイミングを説明するための動作波形図である。
【００３７】
まず、図１を参照して、第１実施形態の表示装置は、画素部５０と、水平方向駆動回路５１と、垂直方向駆動回路５２とを備えている。画素部５０を構成する各画素は、スイッチングトランジスタ５０ａと、容量５０ｂと、液晶５０ｃとを含んでいる。このような各画素が、マトリクス状に配置されている。
【００３８】
水平方向駆動回路５１は、水平走査回路１と、データ取り込み・ラッチ回路２ａ、２ｂおよび２ｃと、データ転送スイッチ４ａ、４ｂおよび４ｃと、データラッチ回路５ａ、５ｂおよび５ｃと、データ転送スイッチ７ａ、７ｂおよび７ｃと、デコーダ＆データラッチ回路８と、ＤＡＣ回路（デジタル／アナログ変換回路）９と、データ線駆動用スイッチ１１ａ、１１ｂおよび１１ｃとを含んでいる。また、垂直方向駆動回路５２は、データ転送スイッチ駆動回路３と、第１ＲＧＢ選択回路６と、第２ＲＧＢ選択回路１０と、垂直走査回路１２とを含んでいる。
【００３９】
なお、水平走査回路１は、本発明の「取り込みパルス発生回路」の一例であり、データ取り込み・ラッチ回路２ａ〜２ｃは、本発明の「データ取り込み回路」の一例である。データラッチ回路５ａ〜５ｃは、本発明の「第２ラッチ回路」の一例である。また、第１ＲＧＢ選択回路６は、本発明の「第１スイッチ選択回路」の一例であり、第２ＲＧＢ選択回路１０は、本発明の「第２スイッチ選択回路」の一例である。また、デコーダ＆データラッチ回路８は、本発明の「デコーダ回路」の一例であり、ＤＡＣ回路９は、本発明の「デジタル／アナログ変換回路」の一例である。
【００４０】
水平走査回路１は、デジタルビデオデータを取り込むためのビデオデータサンプリングパルス（ＶＳＰ）を発生させる機能を有する。データ取り込み・ラッチ回路２ａ、２ｂおよび２ｃは、それぞれ、Ｒ（赤）、Ｇ（緑）およびＢ（青）のデータを取り込んで保持する機能を有する。また、データ転送スイッチ駆動回路３は、データ転送スイッチ４ａ、４ｂおよび４ｃを駆動するための転送信号ＤＴＡを発生させるためのものである。
【００４１】
データラッチ回路５ａ、５ｂおよび５ｃは、それぞれ、データ取り込み・ラッチ回路２ａ、２ｂおよび２ｃから転送されたデータを保持する機能を有する。また、第１ＲＧＢ選択回路６は、データ転送スイッチ７ａ、７ｂおよび７ｃを選択して駆動するための信号、ＳＷ１−Ｒ、ＳＷ１−ＧおよびＳＷ１−Ｂを生成する機能を有する。デコーダ＆データラッチ回路８は、転送されたデジタルデータを解読する機能を有する。ＤＡＣ回路９は、デジタルデータをアナログビデオデータに変換する機能を有する。第２ＲＧＢ選択回路１０は、データ線駆動用スイッチ１１ａ、１１ｂおよび１１ｃを選択的に駆動するための信号ＳＷ２−Ｒ、ＳＷ２−ＧおよびＳＷ２−Ｂを生成する機能を有する。
【００４２】
次に、図２を参照して、図１に示した第１実施形態を階調数４ビットに適用する場合の回路構成について説明する。シフトレジスタ１Ａは、水平走査回路１に対応する。また、データ取り込み・ラッチ回路２Ａは、図１に示したデータ取り込み・ラッチ回路２ａ、２ｂおよび２ｃに相当する。デコーダ＆データラッチ回路８は、１６個のアナログ基準電位から所定の基準電位を特定する機能を有する。ＤＡＣ回路９は、デコーダ＆データラッチ回路８によって特定されたアナログ基準電位に相当するアナログビデオデータを出力する機能を有する。図２に示したＤＡＣ回路９では、アナログ基準電位を外部から入力する構成にしているが、抵抗やキャパシタなどで所望の電位を発生させる内蔵型を採用しても問題はない。
【００４３】
図３に示した変形例では、ＤＡＣ回路９の出力側に、アナログバッファ回路１３を配置した例を示している。このように構成すれば、アナログバッファ回路１３がドライバとなるので、ＤＡＣ回路９側に大きなドライバを設ける必要がない。図３に示したアナログバッファ回路１３の詳細が図４に示されている。具体的には、アナログバッファ回路１３の出力は、ＶＯＵＴＲＥＦに応じた電位を出力する。そして、データ書き込み信号ＳＷ２−Ｒ、ＳＷ２−Ｇ、ＳＷ２−ＢがＨレベルになることによって、画素部５０のデータ線を介してアナログビデオデータが画素に書き込まれる。ＰＣＧ信号は、ＨＳＴＲＴ信号が不活性期間に、Ｈレベルになり（図６参照）、画素部５０のデータ線をＶＰＲＥ電位にプリチャージする機能を持つ。
【００４４】
次に、図５および図６を参照して、第１実施形態の表示装置のデータ線駆動方法について説明する。まず、ビデオデータの取り込みと表示開始を許可する信号ＨＳＴＲＴがＨレベル（活性状態）になることによって、プリチャージ状態（不活性状態）を示す信号ＰＣＧがＬレベルになる。その後、水平方向走査開始を意味する信号ＳＴＨがＨパルスになり、水平方向の走査が開始する。このＳＴＨ信号と水平方向の基本クロックであるＣＫＨ１およびＣＫＨ２を用いて、水平走査回路１によって、ビデオデータサンプリングパルス（ＶＳＰ）を発生させる。
【００４５】
このビデオデータサンプリングパルス（ＶＳＰ）に同期して、データ取り込み・ラッチ回路２ａ、２ｂおよび２ｃによって、赤（Ｒ）、緑（Ｇ）および青（Ｂ）のビデオデータを同時に取り込むとともに、その取り込んだデータを保持する。この動作が水平方向に順次行われ、１水平期間にすべての３色ビデオデータがデータ取り込み・ラッチ回路２ａ〜２ｃによって保持される。
【００４６】
最初の１水平期間（活性期間）の間に水平方向すべてのビデオデータが取り込まれた後、不活性期間に、データ取り込み・ラッチ回路２ａ〜２ｃにラッチされたビデオデータが、データ転送スイッチ駆動回路３による転送信号ＤＴＡに同期して、データ転送スイッチ４ａ〜４ｃがオンすることによって、データラッチ回路５ａ、５ｂおよび５ｃに転送される。
【００４７】
その後、活性期間（１水平期間）になると、ＳＴＨ信号がＨパルスになることによって、再びビデオデータサンプリングパルス（ＶＳＰ）が発生する。これにより、ビデオデータの取り込みが始まるとともに、第１ＲＧＢ選択回路６による転送信号ＳＷ１−Ｒ、ＳＷ１−ＧおよびＳＷ１―Ｂが順次活性状態となることによって、データ転送スイッチ７ａ、７ｂおよび７ｃが順次オン状態となる。これにより、デコーダ＆データラッチ回路８にＲＧＢの各データが順次転送される。デコーダ＆ラッチ回路８に転送されたデータは、デコーダによってそのデータに対応するアナログ基準電位が特定されるとともに、ＤＡＣ回路９によってその特定されたアナログ基準電位に相当するアナログデータ信号が出力される。
【００４８】
そして、第２ＲＧＢ選択回路１０によるデータ書き込み信号ＳＷ２−Ｒ、ＳＷ２−ＧおよびＳＷ２−Ｂが順次活性状態になることによって、データ線駆動用スイッチ１１ａ、１１ｂおよび１１ｃが順次オンする。これにより、ＲＧＢの各データがデータ線に順次書き込まれる。
【００４９】
図５から分かるように、データ転送信号ＳＷ１と、データ線への書き込みを行う信号ＳＷ２とのタイミングは、活性期間内において、それぞれ、ｔｒ（赤色データの転送とデータ線への書き込み）、ｔｇ（緑色データの転送とデータ線への書き込み）、ｔｂ（青色データの転送とデータ線への書き込み）の時刻から始まっている。ｔｐは、データ転送時間を示しており、データ線への書き込み時間は、ｔｐよりも小さくなっている。図５に示すデータ線への書き込み信号ＳＷ２の書き込み時間は、ハッチングした領域の間で変更可能である。すなわち、データ線への書き込み時間は、ｔｐよりも小さいとともに、データ線への書き込み信号ＳＷ２は、データ転送信号ＳＷ１と同時かそれより遅く立ち上がって、同時かそれより早く立ち下がることが好ましい。
【００５０】
なお、上記した場合に限らず、書き込み信号ＳＷ２−ＧおよびＳＷ２−Ｂの立ち上がりタイミングを、それぞれ、ｔｇおよびｔｂよりも早いタイミングで立ち上がるようにしてもよい。このようにすれば、タイミングの余裕が大きくなるので、設計の自由度が大きくなるという利点がある。
【００５１】
第１実施形態では、上記のように、デコーダ＆データラッチ回路８およびＤＡＣ回路９を、ＲＧＢデータに対して共用化することによって、デコーダ＆データラッチ回路８およびＤＡＣ回路９を構成する素子の数を低減することができる。これにより、低消費電流化を図ることができるとともに、装置コストを低減することができる。また、画素部以外の額縁部分の素子数を低減することができるので、狭い額縁の表示装置を提供することができる。
【００５２】
図７は、図１に示したビデオデータサンプリングパルス（ＶＳＰ）を形成するための水平走査回路１の内部構成を示した回路図である。図７を参照して、水平走査回路１のうち、１つのビデオデータサンプリングパルス（ＶＳＰ）を発生させる回路１ａは、２つのシフトレジスタ２１と、１つのＮＡＮＤ回路２２と、１つのインバータ回路２３とを含んでいる。シフトレジスタ２１では、水平方向走査開始信号ＳＴＨがＨパルスになることによって、水平基本クロックＣＫＨ１およびＣＫＨ２に同期して、シフトレジスタ２１の出力ＱがＨパルスになる。これにより、ＶＳＰが順次発生する。
【００５３】
図８は、図７に示した第１実施形態の水平走査回路の内部構成の変形例を示した回路図である。図８を参照して、この変形例では、シフトレジスタ２１の直前に、低電圧の水平基本クロックＣＫＨ１およびＣＫＨ２を高電圧信号にレベル変換するレベルシフタ２４を設けている。なお、図８では、１対のシフトレジスタ２１に１個のレベルシフタ２４を配置したが、レベルシフタ２４は、複数対のシフトレジスタ２１に対して１個配置するようにしてもよい。
【００５４】
図９は、図１に示した第１実施形態における赤色データ用のデータ取り込み・ラッチ回路２ａの階調数４ビットの場合の内部構成を示した回路図である。図９を参照して、この例では、外部から入力される４つの赤色のデジタルビデオ信号（ＤＶＳ）は、ポリシリコンＴＦＴを動作させるのに必要な高い電源電圧で動作させている。データの保持は、２つのインバータ回路３２および３３で構成されるラッチ回路によって行っている。データの取り込みは、ビデオデータサンプリングパルス（ＶＳＰ）に同期してスイッチングを行うトランスファゲート３１によって行われる。そのトランスファゲート３１のＮチャネルトランジスタ側のゲートには、ＶＳＰが入力され、Ｐチャネルトランジスタのゲート側には、ＶＳＰをインバータ回路３５によって反転した信号が入力される。
【００５５】
図１０は、図９に示した第１実施形態における赤色データ用のデータ取り込み・ラッチ回路の第１変形例を示した回路図である。図１０を参照して、この第１変形例では、デジタルビデオ信号（ＤＶＳ）が低電圧で駆動される場合の例である。この場合に、低電圧で駆動されるデジタルビデオ信号（ＤＶＳ）と、ＶＳＰ信号で駆動されるトランスファゲート３１との間に、低電圧で駆動されるデジタルビデオ信号を高電圧のデジタルビデオ信号にレベル変換するためのレベルシフタ３４を配置している。なお、図１０に示した第１変形例による回路構成では、４ビットの赤色データに対して、４つのレベルシフタ３４を設けているので、ＲＧＢの３色では、１２個のレベルシフタ３４が存在する。
【００５６】
図１１は、図９に示した第１実施形態における赤色データ用のデータ取り込み・ラッチ回路の第２変形例を示した回路図である。図１１を参照して、この第２変形例では、低電圧振幅信号であるデジタルビデオ信号（ＤＶＳ）は、ＶＳＰ信号がＨレベルになることによって、Ｎチャネルトランジスタ３６がオンして、レベルシフト機能とデータラッチ機能とを有するレベルシフタ＆ラッチ回路３７に取り込まれる。この第２変形例では、デジタルビデオ信号線と、レベルシフタ＆ラッチ回路３７とが、Ｎチャネルトランジスタ３６によって分離される回路構成であり、この点では、図９に示した第１実施形態の回路構成と似た回路構成である。この第２変形例の回路構成では、ビデオデータを取り込む回路のみがデジタルビデオ信号線に繋がっているので、デジタルビデオ信号線の負荷の観点からみれば、図１３に示した第１変形例の回路構成より負荷は小さいと考えられる。
【００５７】
図１２は、図１に示した第１実施形態の表示装置におけるデータ転送スイッチ４ａ〜４ｃ、データラッチ回路５ａ〜５ｃ、第１ＲＧＢ選択回路６およびデータ転送スイッチ７ａ〜７ｃの階調数４ビットの場合の回路構成を示した回路図である。図１２を参照して、データ転送スイッチ４ａ〜４ｃは、ＮチャネルトランジスタとＰチャネルトランジスタとからなるトランスファゲートによって構成されている。また、データラッチ回路５ａ〜５ｃは、２つのインバータ回路４１および４２によって構成されている。また、転送スイッチ７ａ〜７ｃは、ＮチャネルトランジスタとＰチャネルトランジスタとからなるトランスファゲートによって構成されている。データラッチ回路５ａ〜５ｃによってラッチされたデジタルビデオデータはＳＷ１−Ｒ、ＳＷ１−Ｇ、ＳＷ１−Ｂ信号が、時刻ｔｒ、ｔｇ、ｔｂにそれぞれＨレベルになることによって、トランスファゲートからなるデータ転送スイッチ７ａ〜７ｃを介して、デコーダ＆データラッチ回路８へ転送される。
【００５８】
（第２実施形態）
図１３は、本発明の第２実施形態による表示装置の全体構成を示したブロック図である。図１３を参照して、この第２実施形態では、図１に示した第１実施形態と異なり、データ取り込み・ラッチ回路６０に含まれるビデオデータ取り込み回路６１をＲＧＢデータで共用化するように構成している。
【００５９】
具体的には、データ取り込み・ラッチ回路６０は、ＲＧＢデータで共用化された１つのビデオデータ取り込み回路６１と、ＲＧＢデータに対応してそれぞれ設けられたデータラッチ回路６２ａ、６２ｂおよび６２ｃとを含んでいる。また、ビデオデータ取り込み回路６１をＲＧＢデータで共用化させるために、ビデオデータサンプリングパルス（ＶＳＰ）もＲＧＢデータのそれぞれについて別個に発生させる必要がある。このため、水平走査回路７１もそれに対応した構成となっている。これら以外の構成は、図１に示した第１実施形態と同様である。なお、水平走査回路７１は、本発明の「取り込みパルス発生回路」の一例である。
【００６０】
図１４は、図１３に示した第２実施形態の表示装置の階調数４ビットの場合の詳細な回路構成を示した回路図である。図１４を参照して、シフトレジスタ７１Ａは、図１３に示す水平走査回路７１に対応する。
【００６１】
図１５は、図１３に示した第２実施形態の表示装置における水平走査回路７１の内部構成を示した回路図である。図１５を参照して、この水平走査回路７１の１つのＲＧＢ信号に対応するビデオデータサンプリングパルス（ＶＳＰ）を発生する回路７１ａは、２つのシフトレジスタ７２と、３つのＮＡＮＤ回路７３と、３つのインバータ回路７４とを含んでいる。この第２実施形態の水平走査回路７１では、ＲＧＢの各データに対して別個にビデオデータサンプリングパルスＶＳＰ１−Ｒ、ＶＳＰ１−ＧおよびＶＳＰ１−Ｂを発生させる。具体的には、水平基本クロックＣＫＨ１およびＣＫＨ２に同期してシフトレジスタ７２の出力ＱにＨパルスが出力される。その出力ＱのＨパルスと、各色のデータラッチ信号ＤＬ（Ｄａｔａ Ｌａｔｃｈ）のＨパルスとが揃ったときに、各色のＶＳＰ信号が出力される。
【００６２】
図１６は、図１３および図１５に示した第２実施形態のデジタルビデオ信号の取り込みタイミングを示した動作波形図である。図１６を参照して、この第２実施形態では、データラッチ信号ＤＬの発生に同期して、各色ごとに別々にデータの取り込みが行われる。このため、図６に示した第１実施形態のデータ取り込み時間の１／３のデータ取り込み時間になっていることが分かる。
【００６３】
このように、第２実施形態では、ビデオデータ取り込み回路６１を共用化するため、ビデオデータ取り込みに許される時間が、第１実施形態の１／３になる。つまり、ビデオデータの取り込み速度が第１実施形態の３倍になり、バルクシリコンを用いたトランジスタに比べて性能の劣るポリシリコンＴＦＴを用いる場合には不向きな回路構成である。ただし、共用回路が増すため、占有面積の削減には有効な回路構成である。
【００６４】
なお、図１５に示した第２実施形態の水平走査回路７１では、ビデオデータ取り込み回路を共用して素子数を減らしている一方、各色ごとのＶＳＰ信号を発生するために素子数が増加している。したがって、ビデオデータ取り込み回路を共用することによる素子数削減数と、ＶＳＰ信号発生回路形成による素子数増加数とを比較して、ビデオデータ取り込み回路を共用することによる素子数削減数がＶＳＰ信号発生回路形成による素子数増加数を上回る場合に、この第２実施形態は有効である。
【００６５】
図１７は、図１３に示した第２実施形態のデータ取り込み・ラッチ部６０の回路構成を示した回路図である。図１７を参照して、この例では、ビデオ信号が階調数４ビットの場合を示している。低電圧のデジタルビデオ信号線には、低電圧のビデオ信号を高電圧に変換するための４つのレベルシフタ６３が接続されている。図１７では、赤色の場合を示しているので、ＲＧＢの３色では、１２個のレベルシフタ６３が設けられる。４つのレベルシフタ６３でレベル変換されたデジタルビデオ信号は、活性時刻の異なるＶＳＰ−Ｒ、ＶＳＰ−Ｇ、ＶＳＰ−Ｂ信号がＨレベルになることによって、トランスファゲート６１ａ〜６１ｃが順次オン状態になってデータラッチ回路６２ａ〜６２ｃに順次転送される。
【００６６】
（第３実施形態）
図１８は、本発明の第３実施形態による表示装置の全体構成を示したブロック図である。図１８を参照して、この第３実施形態では、上記した第１および第２実施形態と異なり、データ線が６本の場合にデコーダ＆データラッチ回路８およびＤＡＣ回路９をＲＧＢデータで共用化した場合を示している。この場合には、第１水平走査回路８１ａと第２水平走査回路８１ｂとが設けられる。なお、第１水平走査回路８１ａおよび第２水平走査回路８１ｂは、本発明の「取り込みパルス発生回路」の一例である。
【００６７】
また、データ取り込み・ラッチ回路８２ａ、８２ｂおよび８２ｃ内には、それぞれ、１つのデータ取り込み回路と、２つのラッチ回路とが設けられている。また、データ取り込み・ラッチ回路８２ａ、８２ｂおよび８２ｃから転送されるデータを保持するためのラッチ回路８３ａ、８３ｂおよび８３ｃが、それぞれ２つずつ設けられている。また、転送信号ＤＴ１およびＤＴ２に同期してオン状態となるスイッチ８４ａ、８４ｂおよび８４ｃも、それぞれ２つずつ設けられている。なお、データ取り込み・ラッチ回路８２ａ〜８２ｃは、本発明の「データ取り込み回路」の一例である。
【００６８】
次に、図１８および図１９を参照して、第３実施形態の表示装置のデータ線駆動方法について説明する。基本的な動作は、上記した第１および第２実施形態と同様である。この第３実施形態では、転送信号ＤＴ１およびＤＴ２が１水平期間内に順次活性状態となることによって、第１番目のＲＧＢデータと、第２番目のＲＧＢデータとが順次データラッチ回路５ａ〜５ｃに転送された後、さらに、デコーダ＆データラッチ回路８およびＤＡＣ回路９に転送されるとともに、データ書き込み信号ＳＷ２（ＳＷ２−Ｒ２、ＳＷ２−Ｇ２、ＳＷ２−Ｂ２、ＳＷ２−Ｒ１、ＳＷ２−Ｇ１、ＳＷ２−Ｂ１）によってデータ線への書き込みが行われる。
【００６９】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００７０】
たとえば、上記実施形態では、液晶表示装置（ＬＣＤ）からなる表示装置を例にとって説明したが、本発明はこれに限らず、ＥＬ表示装置などの他の表示装置にも同様に適用可能である。また、携帯電話などの小型の表示装置にも適用可能である。
【００７１】
【発明の効果】
以上のように、本発明によれば、素子数を低減し、低消費電力化と装置コストの低減とレイアウト面積の低減を行うことができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による表示装置の全体構成を示したブロック図である。
【図２】図１に示した第１実施形態の表示装置において階調数４ビットの場合の回路構成を示した回路図である。
【図３】図２に示した第１実施形態の階調数４ビットの場合の回路構成の変形例を示した回路図である。
【図４】図３に示した第１実施形態の変形例による表示装置に含まれるアナログバッファ回路の構成を示した回路図である。
【図５】図１、図２および図３に示した表示装置の動作を説明するための動作波形図である。
【図６】図１、図２および図３に示した表示装置のデータ取り込みタイミングを説明するための動作波形図である。
【図７】図１に示した第１実施形態の表示装置における水平走査回路の内部構成を示した回路図である。
【図８】図７に示した第１実施形態の水平走査回路の変形例を示した回路図である。
【図９】図１に示した第１実施形態の表示装置における赤色データ用のデータ取り込み・ラッチ回路の階調数４ビットの場合の内部構成を示した回路図である。
【図１０】図９に示した第１実施形態の赤色データ用のデータ取り込み・ラッチ回路の第１変形例を示した回路図である。
【図１１】図９に示した第１実施形態の赤色データ用のデータ取り込み・ラッチ回路の第２変形例を示した回路図である。
【図１２】図１に示した第１実施形態の表示装置における転送スイッチおよびデータラッチ回路の部分の内部構成を示した回路図である。
【図１３】本発明の第２実施形態による表示装置の全体構成を示したブロック図である。
【図１４】図１３に示した第２実施形態の表示装置が階調数４ビットである場合の回路構成を示した回路図である。
【図１５】図１３および図１５に示した第２実施形態の表示装置における水平走査回路の内部構成を示した回路図である。
【図１６】図１３に示した第２実施形態の表示装置のデータ取り込みタイミングを説明するための動作波形図である。
【図１７】図１３に示した第２実施形態の表示装置におけるデータ取り込み・ラッチ部の回路構成を示した回路図である。
【図１８】本発明の第３実施形態による表示装置の全体構成を示したブロック図である。
【図１９】図１８に示した第３実施形態の表示装置の動作を説明するための動作波形図である。
【図２０】従来の一例による液晶表示装置の全体構成を示したブロック図である。
【図２１】図２０に示した従来の液晶表示装置の動作を説明するための動作波形図である。
【図２２】従来の他の例による液晶表示装置の全体構成を示したブロック図である。
【符号の説明】
１、７１ 水平走査回路（取り込みパルス発生回路）
２ａ〜２ｃ、６０、８２ａ〜８２ｃ データ取り込み・ラッチ回路
３ データ転送スイッチ駆動回路
４ａ〜４ｃ データ転送スイッチ
５ａ〜５ｃ データラッチ回路（第２ラッチ回路）
６ 第１ＲＧＢ選択回路（第１スイッチ選択回路）
７ａ〜７ｃ データ転送スイッチ
８ デコーダ＆データラッチ回路（デコーダ回路）
９ ＤＡＣ回路（デジタル／アナログ変換回路）
１０ 第２ＲＧＢ選択回路（第２スイッチ選択回路）
１１ａ〜１１ｃ データ線駆動用スイッチ
５０ 画素部
５１ 水平方向駆動回路
５２ 垂直方向駆動回路
８１ａ 第１水平走査回路（取り込みパルス発生回路）
８１ａ 第２水平走査回路（取り込みパルス発生回路）
Claims (10)
- デジタルデータを取り込むデータ取り込み部と、
前記取り込んだデジタルデータをデジタル／アナログ変換してアナログデータを出力するデジタル／アナログ変換部と、
前記デジタル／アナログ変換部から出力されるアナログデータをデータ線に書き込むためのデータ書き込み部とを備え、
前記データ取り込み部は、データ取り込み回路と、このデータ取り込み回路により取り込んだデジタルデータを保持するためのラッチ回路とを含み、
前記データ取り込み回路、ラッチ回路およびデジタル／アナログ変換部は、複数のデジタルデータに対して共用化されている、駆動回路。 - 前記データ取り込み部は、前記デジタルデータを取り込むためのパルスを発生させる取り込みパルス発生回路を含み、前記データ取り込み回路は、前記取り込みパルス発生回路により発生されたパルスに同期して、前記デジタルデータを取り込み、
前記デジタル／アナログ変換部は、
前記取り込んだデジタルデータを解読するためのデコーダ回路と、
前記デコーダ回路によって解読されたデータに相当するアナログデータを出力するデジタル／アナログ変換回路とを含み、
前記デコーダ回路および前記デジタル／アナログ変換回路は、前記複数種類のデジタルデータに対して共用化されている、請求項１に記載の駆動回路。 - さらに、前記データ取り込み回路も前記複数種類のデジタルデータに対して共用化されている、請求項２に記載の駆動回路。
- デジタルデータを取り込むデータ取り込み部と、
前記取り込んだデジタルデータをデジタル／アナログ変換してアナログデータを出力するデジタル／アナログ変換部と、
前記デジタル／アナログ変換部から出力されるアナログデータをデータ線に書き込むためのデータ書き込み部とを備え、
前記データ取り込み部は、
前記デジタルデータを取り込むためのパルスを発生させる取り込みパルス発生回路と、
前記取り込みパルス発生回路により発生されたパルスに同期して、前記デジタルデータを取り込むためのデータ取り込み回路と、
前記データ取り込み回路により取り込んだデジタルデータを保持するための第１ラッチ回路と、
前記第１ラッチ回路により保持されたデジタルデータを転送するためのスイッチ回路と、
前記スイッチ回路から転送されたデジタルデータを保持するための第２ラッチ回路と、
前記第２ラッチ回路により保持されたデジタルデータを、順次前記デコーダ回路に転送するための第１スイッチ選択回路とを含み、
前記第１ラッチ回路、第２ラッチ回路およびデジタル／アナログ変換部は、複数のデジタルデータに対して共用化されており、
前記データ書き込み部は、
前記デジタル／アナログ変換回路から出力されるアナログデータを、順次前記データ線に転送するための第２スイッチ選択回路を含み、
前記第１スイッチ選択回路および前記第２スイッチ選択回路においてデータを順次転送する際に、各データの転送タイミングをずらして転送する、駆動回路。 - 前記第１スイッチ選択回路および前記第２スイッチ選択回路においてデータを順次転送する際に、前記各データを時分割で転送する、請求項４に記載の駆動回路。
- 前記取り込みパルス発生回路は、所定の振幅のクロック信号を前記所定の振幅とは異なる振幅にレベル変換するための第１レベル変換回路を含む、請求項２〜５のいずれか１項に記載の駆動回路。
- 前記データ取り込み回路は、所定の振幅のデジタルデータ信号を前記所定の振幅とは異なる振幅にレベル変換するための第２レベル変換回路を含む、請求項２〜６のいずれか１項に記載の駆動回路。
- 前記デジタル／アナログ変換部は、アナログバッファ回路を含む、請求項２〜７のいずれか１項に記載の駆動回路。
- デジタルビデオデータを取り込むためのパルスを発生させる取り込みパルス発生回路と、
前記取り込みパルス発生回路から出力されるパルスに同期して、前記デジタルビデオデータを取り込むデータ取り込み回路と、
前記取り込んだデジタルビデオデータを保持するための第１ラッチ回路と、
前記第１ラッチ回路により保持されたデジタルビデオデータを転送するためのスイッチ回路と、
前記スイッチ回路から転送されたデジタルビデオデータを保持するための第２ラッチ回路と、
前記第２ラッチ回路により保持されたデジタルビデオデータを順次転送するための第１スイッチ選択回路と、
前記第２スイッチ選択回路から転送されたデジタルビデオデータが入力されるとともに、前記入力されたデジタルビデオデータを解読するためのデコーダ回路と、
前記デコーダ回路によって解読されたデータに相当するアナログビデオデータを出力するデジタル／アナログ変換回路と、
前記デジタル／アナログ変換回路から出力されるアナログビデオデータを順次転送する第２スイッチ選択回路と、
前記デジタル／アナログ変換回路から出力されるアナログビデオデータをデータ線に書き込むためのデータ書き込み部とを備え、
前記第１ラッチ回路、第２ラッチ回路およびデジタル／アナログ変換部は、複数のデジタルデータに対して共用化されており、
前記データ取り込み回路、前記デコーダ回路および前記デジタル／アナログ変換回路のうちの少なくともいずれか１つが、赤、緑および青色のビデオデータに対して共用化されている、駆動回路。 - 請求項１〜９のいずれか１項に記載の駆動回路と、前記データ線に繋がる画素部とを備えた、表示装置。
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