JP4401037B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP4401037B2
JP4401037B2 JP2001104923A JP2001104923A JP4401037B2 JP 4401037 B2 JP4401037 B2 JP 4401037B2 JP 2001104923 A JP2001104923 A JP 2001104923A JP 2001104923 A JP2001104923 A JP 2001104923A JP 4401037 B2 JP4401037 B2 JP 4401037B2
Authority
JP
Japan
Prior art keywords
hollow pipe
substrate
tape wiring
semiconductor device
wiring substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001104923A
Other languages
English (en)
Other versions
JP2002299545A (ja
Inventor
直人 木村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Electronics Corp
Original Assignee
NEC Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Electronics Corp filed Critical NEC Electronics Corp
Priority to JP2001104923A priority Critical patent/JP4401037B2/ja
Priority to TW091106483A priority patent/TW516361B/zh
Priority to CN02106101A priority patent/CN1379617A/zh
Priority to US10/115,524 priority patent/US6605869B2/en
Priority to KR1020020018161A priority patent/KR20020079436A/ko
Publication of JP2002299545A publication Critical patent/JP2002299545A/ja
Application granted granted Critical
Publication of JP4401037B2 publication Critical patent/JP4401037B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Cooling Or The Like Of Electrical Apparatus (AREA)
  • Mounting Of Printed Circuit Boards And The Like (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Casings For Electric Apparatus (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は半導体装置及びその組立方法に係り、特に高実装密度で冷却効率を向上させ、且つ、電気抵抗を減少させ、さらに組立能率を高めることができる半導体装置及びその製造方法に関する。
【0002】
【従来の技術】
従来、高実装密度で冷却効率を高める種々の半導体装置が提案されている。例えば、特開昭58−114500号公報には図6に示すような半導体装置が開示されている。図6において、多数の単位基板41上にそれぞれリード43に接続された半導体素子42が搭載されており、単位基板41をマトリックス状(ハ二カム状)に組み立てて、単位基板間のリードどうしをコネクタ(図示省略)を介して接続している。そして、立体的に組立てられた単位基板間の空間44に冷媒を流すことにより半導体素子42を冷却する構造になっている。
【0003】
また特開平6−342991号公報には図7に示すような半導体装置が開示されている。図7において、端面が6角形の細長い本体基板51を束ね、外側に露出した外面に半導体素子52を搭載している。本体基板51の6角形の表面には半導体素子52に接続するリード53が形成され、また、隣接する基板のリード53どうしは接触して接続されている。そして、細長い本体基板51の中空部54に冷媒を流すことにより半導体素子52を冷却する構造になっている。
【0004】
【発明が解決しようとする課題】
図6に示す従来技術は冷却媒体を内部に流すから半導体素子を冷却することができる。しかしながら半導体素子間の接続にリードを用いているから電気抵抗が大きくなってしまう。また、多数の単位基板を組み立てて冷媒を流す空間を形成し、且つ、コネクタを用いて単位基板間の接続を行っているから、多くの組立工数を必要とする。さらに、それぞれの半導体素子を別個に搭載するからこの点からも多くの組立工数を必要とする。
【0005】
一方、図7に示す従来技術でも冷却媒体を内部に流すから半導体素子を冷却することができる。しかしながら図6と同様に、半導体素子間の接続にリードを用いているから電気抵抗が大きくなってしまう。また、それぞれの半導体素子を別個に搭載するから多くの組立工数を必要とする。さらに、束ねられた本体基板の外側に露出した外面にのみに半導体素子を搭載するから、より高い実装密度を実現することができない。
【0006】
したがって本発明の目的は、半導体素子を充分に冷却し、電気抵抗を小にし、高密度実装を実現し、且つ、組立工数を削減することが可能な半導体装置を提供することである。
【0007】
本発明の他の目的は、上記半導体装置を能率的に制作することができる製造方法を提供することである。
【0008】
【課題を解決するための手段】
本発明の特徴は、テープ配線基板と、前記テープ配線基板の一主面上に搭載された半導体素子と、前記半導体素子を含む前記テープ配線基板の一主面の所定の箇所と電気的に接続して前記テープ配線基板の他主面側に設けられた半田ボール又はバンプ電極と、中空パイプ状基体とを具備し、前記一主面側を前記中空パイプ状基体に向けて前記テープ配線基板を前記中空パイプ状基体に巻き付けた構成となっている半導体装置のある。
【0009】
ここで、前記中空パイプ状基体の外面は多角形もしくは円形であることができる。また、前記中空パイプ状基体の外面は六角形であることができる。
【0010】
さらに、前記テープ配線基板を巻き付けた前記中空パイプ状基体の複数本を具備し、第1の中空パイプ状基体に巻き付けられたテープ配線基板の半田ボール又はバンプ電極と、該第1の中空パイプ状基体に隣接する第2の中空パイプ状基体に巻き付けられたテープ配線基板の半田ボール又はバンプ電極とが当接して接続していることが好ましい。また、前記中空パイプ状基体の中空に冷却媒体を流して使用することが好ましい。さらに、前記半導体素子と前記中空パイプ状基体と前記テープ配線基板との間の空間に接着樹脂を充填することが好ましい。また、前記半田ボールまたはバンプ電極が配線基板の配線に接続して実装されることができる。
【0011】
本発明の他の特徴は、テープ配線基板の一主面上に半導体素子を搭載する工程と、前記半導体素子を含む前記テープ配線基板の一主面の所定の箇所と電気的に接続した半田ボール又はバンプ電極を前記テープ配線基板の他主面側に形成する工程と、前記一主面を内側にして前記テープ配線基板を前記中空パイプ状基体に巻き付ける工程とを有する半導体装置の製造方法にある。
【0012】
この製造方法において、前記中空パイプ状基体の外面は六角形であることが好ましい。また、前記半導体素子と前記中空パイプ状基体と前記テープ配線基板との間の空間に接着樹脂を充填することが好ましい。
【0013】
さらに、異なる中空パイプ状基体上の前記半田ボール又はバンプ電極どうしを接続することにより、前記テープ配線基板を巻き付けた前記中空パイプ状基体の複数本を一体化することが好ましい。
【0014】
また、前記テープ配線基板の一主面上に搭載された複数の前記半導体素子を個々に樹脂封止し、しかる後に前記巻き付けを行うことが好ましい。
【0015】
このような本発明によれば、異なる中空パイプ状基体上の半田ボール又はバンプ電極どうしを接続するから最短距離の接続となり、さらに、テープ配線基板を巻き付けた中空パイプ状基体の複数本を一体化するこができるから、たがいに異なる中空パイプ状基体上の半導体素子間の電気抵抗を小にすることができる。
【0016】
また、一主面側を中空パイプ状基体に向けてテープ配線基板を中空パイプ状基体に巻き付けて中空パイプ状基体上に半導体素子を搭載するから作業能率が向上したものとなる。
【0017】
さらに、1本の中空パイプ状基体の全外周に亘って半導体素子を位置させることができるから、高密度実装の半導体装置となる。
【0018】
【発明の実施の形態】
以下、図面を参照して本発明を説明する。
【0019】
図1は本発明の第1の実施の形態の半導体装置を示す断面端面を含む斜視図である。外形が正六角形の中空パイプ状基体11にテープ配線基板12が巻き付けられている。
【0020】
巻き付けられたテープ配線基板(図で太線で示す)12の内側には、フリップチップ型半導体素子15やワイヤ型半導体素子16が搭載されており、これらの素子の上面が中空パイプ状基体11の6個の各外壁に押しつけられており、その間に接着樹脂17がモールドされている。このテープ配線基板12は、ポリィミドフィルム等の可とう性フィルムによるテープである。
【0021】
フリップチップ型半導体素子15は、半導体チップ21と半田ボールまたはバンプ電極22と封止樹脂25とを有して構成され、半導体チップ21の上面は封止樹脂25から露出して直接中空パイプ状基体11の外壁に接触している。
【0022】
ワイヤ型半導体素子16は、半導体チップ23とボンディングワイヤ24とパッケージを構成する封止樹脂26とを有して構成され、パッケージを構成する封止樹脂26の上面が直接中空パイプ状基体11の外壁に接触している。
【0023】
一方、巻き付けられたテープ配線基板12の外側には、半田ボールまたはバンプ電極13が設けられている。この半田ボールまたはバンプ電極13は、半導体素子15,16を含むテープ配線基板12の内側の所定の箇所と電気的に接続している。
【0024】
そして、半導体素子15,16と中空パイプ状基体11とテープ配線基板12との間の空間に、パッケージを構成する樹脂25,26とは別の接着樹脂17を充填し全体を一体化している。
【0025】
また、テープ配線基板12の幅よりも長い長さを有する中空パイプ状基体11の内側の中空は冷却気体や冷却液体を流して半導体素子を冷却する冷却媒体路14になっている。
【0026】
図2は本発明の第2の実施の形態の半導体装置を示す正面図である。尚、図2において図1と同一もしくは類似の箇所は同じ符号を付してあるから重複する説明は省略する。また、図面が煩雑になるのを避けるために、図2では半導体素子15,16の図示を省略している。
【0027】
図2において、図1に示す構造の複数を積み重ね、中空パイプ状基体11に巻き付けられたテープ配線基板(図で太線で示す)12の半田ボールまたはバンプ電極13と、それに隣接する中空パイプ状基体11に巻き付けられたテープ配線基板12の半田ボール又はバンプ電極13とを接続し、配線基板18に形成された配線パターン(図示省略)の所定箇所に図で最下端の半田ボール又はバンプ電極13を接続して、電気抵抗を小にするようにしている。
【0028】
次に図3乃至図5を参照して本発明の実施の形態の製造方法を説明する。
【0029】
先ず図3に示すように、ポリィミドフィルム等の可とう性テープの主面に配線パターンを形成したテープ配線基板12の一主面(図で上面)上に半導体素子15,16を搭載する。半導体素子がフリップチップ型半導体素子15の場合は、半田ボールまたはバンプ電極22をテープ配線基板12の配線パターンの所定箇所と接続させる。半導体素子がワイヤ型半導体素子16の場合は、ボンディングワイヤ24により半導体チップ23の電極パッドとテープ配線基板12の配線パターンの所定箇所と接続させる。
【0030】
次に図4に示すように、半導体素子がフリップチップ型半導体素子15の場合は、半導体チップ21の上面が露出するように封止樹脂25によりモールドを行う。また、半導体素子がワイヤ型半導体素子16の場合は、封止樹脂26により全体が被覆されるようにモールドを行う。
【0031】
そして、テープ配線基板12の他主面(図で下面)に半田ボールまたはバンプ電極13を形成する。この半田ボールまたはバンプ電極13は、半導体素子15,16を含むテープ配線基板12の上面の箇所と電気的に接続する
次に図5に示すように、上記した一主面側を内側にしてテープ配線基板12を中空パイプ状基体11に巻き付ける。尚、図5において、図1及び図2と同様に、テープ配線基板12は太線で示してある。
【0032】
そして、半導体素子15,16と中空パイプ状基体11とテープ配線基板12との間の空間に、パッケージを構成する樹脂25,26とは別の接着樹脂17を充填し全体を一体化する。
【0033】
【発明の効果】
このような本発明によれば、中空パイプ状基体上の半田ボール又はバンプ電極による接続を採用しているから、最短距離の接続となり電気抵抗を小にすることができる。特に、異なる中空パイプ状基体上の半田ボール又はバンプ電極どうしを接続することにより、テープ配線基板を巻き付けた中空パイプ状基体の複数本を一体化するこができるから、たがいに異なる中空パイプ状基体上の半導体素子間の電気抵抗を小にすることができる。
【0034】
また、一主面側を中空パイプ状基体に向けてテープ配線基板を中空パイプ状基体に巻き付けて中空パイプ状基体上に半導体素子を搭載するから作業能率が向上したものとなる。
【0035】
さらに、1本の中空パイプ状基体の全外周に亘って半導体素子を位置させることができるから、高密度実装の半導体装置となる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態の半導体装置を示す図である。
【図2】本発明の第2の実施の形態の半導体装置を示す図である。
【図3】本発明の実施の形態の半導体装置の製造方法の一工程を示す図である。
【図4】図3の後の工程を示す図である。
【図5】図4の後の工程を示す図である。
【図6】従来技術の半導体装置を示す図である。
【図7】他の従来技術の半導体装置を示す図である。
【符号の説明】
11 中空パイプ状基体
12 テープ配線基板
13 半田ボールまたはバンプ電極
14 冷却媒体路
15 フリップチップ型半導体素子
16 ワイヤ型半導体素子
17 接着樹脂
18 配線基板
21 フリップチップ型半導体素子の半導体チップ
22 フリップチップ型半導体素子の半田ボールまたはバンプ電極
23 ワイヤ型半導体素子の半導体チップ
24 ワイヤ型半導体素子のボンディングワイヤ
25 フリップチップ型半導体素子の封止樹脂
26 ワイヤ型半導体素子の封止樹脂
41 単位基板
42 半導体素子
43 リード
44 空間
51 本体基板
52 半導体素子
53 リード
54 中空部

Claims (12)

  1. テープ配線基板と、前記テープ配線基板の一主面上に搭載された半導体素子と、前記半導体素子を含む前記テープ配線基板の一主面の所定の箇所と電気的に接続して前記テープ配線基板の他主面側に設けられた半田ボールまたはバンプ電極と、中空パイプ状基体とを具備し、前記一主面側を前記中空パイプ状基体に向けて前記テープ配線基板を前記中空パイプ状基体に巻き付けた構成となっていることを特徴とする半導体装置。
  2. 前記中空パイプ状基体の外面は多角形もしくは円形であることを特徴とする請求項1記載の半導体装置。
  3. 前記中空パイプ状基体の外面は六角形であることを特徴とする請求項2記載の半導体装置。
  4. 前記テープ配線基板を巻き付けた前記中空パイプ状基体の複数本を具備し、第1の中空パイプ状基体に巻き付けられたテープ配線基板の半田ボールまたはバンプ電極と、該第1の中空パイプ状基体に隣接する第2の中空パイプ状基体に巻き付けられたテープ配線基板の半田ボール又はバンプ電極とが当接して接続していることを特徴とする請求項1記載の半導体装置。
  5. 前記半導体素子と前記中空パイプ状基体と前記テープ配線基板との間の空間に樹脂が充填されていることを特徴とする請求項1記載の半導体装置。
  6. 前記中空パイプ状基体の中空に冷却媒体を流すことを特徴とする請求項1記載の半導体装置。
  7. 前記半田ボールまたはバンプ電極が配線基板の配線に接続して実装されていることを特徴とする請求項1記載の半導体装置。
  8. テープ配線基板の一主面上に半導体素子を搭載する工程と、前記半導体素子を含む前記テープ配線基板の一主面の所定の箇所と電気的に接続した半田ボール又はバンプ電極を前記テープ配線基板の他主面側に形成する工程と、前記一主面を内側にして前記テープ配線基板を前記中空パイプ状基体に巻き付ける工程とを有することを特徴とする半導体装置の製造方法。
  9. 前記中空パイプ状基体の外面は六角形であることを特徴とする請求項8記載の半導体装置の製造方法。
  10. 異なる中空パイプ状基体上の前記半田ボール又はバンプ電極どうしを接続することにより、前記テープ配線基板を巻き付けた前記中空パイプ状基体の複数本を一体化することを特徴とする請求項8記載の半導体装置の製造方法。
  11. 前記テープ配線基板の一主面上に搭載された複数の前記半導体素子を個々に樹脂封止し、しかる後に前記巻き付けを行うことを特徴とする請求項8記載の半導体装置の製造方法。
  12. 前記半導体素子と前記中空パイプ状基体と前記テープ配線基板との間の空間に樹脂を充填することを特徴とする請求項8記載の半導体装置の製造方法。
JP2001104923A 2001-04-03 2001-04-03 半導体装置及びその製造方法 Expired - Fee Related JP4401037B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2001104923A JP4401037B2 (ja) 2001-04-03 2001-04-03 半導体装置及びその製造方法
TW091106483A TW516361B (en) 2001-04-03 2002-04-01 Semiconductor device
CN02106101A CN1379617A (zh) 2001-04-03 2002-04-03 半导体器件
US10/115,524 US6605869B2 (en) 2001-04-03 2002-04-03 Semiconductor device with improved cooling efficiency and reduced electric resistance
KR1020020018161A KR20020079436A (ko) 2001-04-03 2002-04-03 반도체 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001104923A JP4401037B2 (ja) 2001-04-03 2001-04-03 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2002299545A JP2002299545A (ja) 2002-10-11
JP4401037B2 true JP4401037B2 (ja) 2010-01-20

Family

ID=18957709

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001104923A Expired - Fee Related JP4401037B2 (ja) 2001-04-03 2001-04-03 半導体装置及びその製造方法

Country Status (5)

Country Link
US (1) US6605869B2 (ja)
JP (1) JP4401037B2 (ja)
KR (1) KR20020079436A (ja)
CN (1) CN1379617A (ja)
TW (1) TW516361B (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6787884B2 (en) * 2002-05-30 2004-09-07 Matsushita Electric Industrial Co., Ltd. Circuit component, circuit component package, circuit component built-in module, circuit component package production and circuit component built-in module production
TW576549U (en) * 2003-04-04 2004-02-11 Advanced Semiconductor Eng Multi-chip package combining wire-bonding and flip-chip configuration
US7612443B1 (en) * 2003-09-04 2009-11-03 University Of Notre Dame Du Lac Inter-chip communication
KR100694834B1 (ko) * 2005-06-01 2007-03-14 주식회사 영신알에프 다각 입체형 알에프 엠프 모듈
KR100655218B1 (ko) * 2005-07-01 2006-12-08 삼성전자주식회사 다각기둥 형상의 접지 블록을 갖는 3차원 반도체 모듈
DE102009024370B4 (de) * 2009-06-09 2014-04-30 Semikron Elektronik Gmbh & Co. Kg Stromrichteranordnung mit Kühleinrichtung und Herstellungsverfahren hierzu
CN102121829B (zh) 2010-08-09 2013-06-12 汪滔 一种微型惯性测量***
JP2013030712A (ja) * 2011-07-29 2013-02-07 Toshiba Corp 半導体モジュールおよび半導体モジュールの製造方法
US9620473B1 (en) 2013-01-18 2017-04-11 University Of Notre Dame Du Lac Quilt packaging system with interdigitated interconnecting nodules for inter-chip alignment
WO2015161517A1 (en) 2014-04-25 2015-10-29 SZ DJI Technology Co., Ltd. Inertial sensing device
JP6116768B2 (ja) * 2014-11-12 2017-04-19 インテル・コーポレーション スモールフォームファクタまたはウェアラブルデバイスのための集積回路パッケージ技術および構成
JP6825594B2 (ja) * 2018-03-09 2021-02-03 オムロン株式会社 電子装置およびその製造方法
DE102019212638B4 (de) * 2019-08-23 2023-12-14 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Fertigung und Aufbringung eines leistungselektronischen Moduls auf einen Kühlkörper und damit erhaltene Anordnung

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58114500A (ja) 1981-12-28 1983-07-07 富士通株式会社 高密度実装基板
US5270485A (en) 1991-01-28 1993-12-14 Sarcos Group High density, three-dimensional, intercoupled circuit structure
US5646446A (en) * 1995-12-22 1997-07-08 Fairchild Space And Defense Corporation Three-dimensional flexible assembly of integrated circuits
TW408497B (en) * 1997-11-25 2000-10-11 Matsushita Electric Works Ltd LED illuminating apparatus

Also Published As

Publication number Publication date
TW516361B (en) 2003-01-01
US20020140084A1 (en) 2002-10-03
CN1379617A (zh) 2002-11-13
KR20020079436A (ko) 2002-10-19
JP2002299545A (ja) 2002-10-11
US6605869B2 (en) 2003-08-12

Similar Documents

Publication Publication Date Title
USRE49332E1 (en) Storage medium and semiconductor package
JP3879351B2 (ja) 半導体チップの製造方法
JP3329073B2 (ja) 半導体装置およびその製造方法
JP4401037B2 (ja) 半導体装置及びその製造方法
TW200305264A (en) Semiconductor device and method of fabricating the same
JP3494901B2 (ja) 半導体集積回路装置
JP2008103685A (ja) 半導体装置及びその製造方法
KR950005450B1 (ko) 수지봉지형 반도체장치와 그 제조방법
JP2004103843A (ja) 電子素子およびその電子素子を用いた電子装置
JPH11233684A (ja) 半導体装置用基板、半導体装置及びその製造方法並びに電子機器
JP3784684B2 (ja) 樹脂パッケージ型半導体装置の製造方法
TWI261300B (en) Semiconductor device
JP2620611B2 (ja) 電子部品搭載用基板
JPH11186481A (ja) リードフレーム
JP2005243975A (ja) 半導体装置
JP3454192B2 (ja) リードフレームとそれを用いた樹脂封止型半導体装置およびその製造方法
JP2507852B2 (ja) 半導体装置
JPH0922959A (ja) 半導体装置及び半導体装置ユニット
JPH08153826A (ja) 半導体集積回路装置
JP3665609B2 (ja) 半導体装置及びその半導体装置を複数個実装した半導体装置ユニット
JPH05136312A (ja) 半導体装置
JP3936681B2 (ja) 半導体装置
JP2004007005A (ja) 半導体装置及びその製造方法
JP4528977B2 (ja) 半導体装置の製造方法
JP2012018988A (ja) 半導体装置

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20050509

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20070705

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080111

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090917

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090929

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20091027

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121106

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121106

Year of fee payment: 3

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121106

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121106

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131106

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees