JP4392740B2 - 半導体記憶回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、主としてリフレッシュ動作を必要とする半導体記憶回路に関し、等価的にスタティック型ＲＡＭ（ランダム・アクセス・メモリ）と同等に使用できるようにした擬似スタティック型ＲＡＭ等に利用して有効な技術に関する。
【０００２】
【従来の技術】
ＤＲＡＭをＳＲＡＭ（スタティック型ランダム・アクセス・メモリ）と同様に扱うことができるようにするために、リード／ライト動作とリフレッシュ動作とを１サイクル中にそれぞれの時間を割り振って実施するようにしたり、あるいはリード／ライト動作とリフレッシュ動作とが競合したときにのみ上記２つの動作を実施するという、いわゆるタイムマルチプレクス方式のＤＲＡＭが、特開昭６１―７１４９４号公報において提案されている。
【０００３】
【発明が解決しようとする課題】
上記のようなタイムマルチプレクス方式を含むＤＲＡＭにおいては、外部電源ＶＤＤが印加された状態では、チップが非動作（待機時）でもチップ内に搭載された内部電源回路での直流電流と、データ保持のためのリフレッシュ電流が消費される。さらに、周辺回路を構成するＣＭＯＳ論理回路が停止した状態でも、ＭＯＳＦＥＴのオフ電流が消費される。このオフ電流はＭＯＳＦＥＴのサブスレッショルド特性に起因し、例えばＮチャンネル型ＭＯＳＦＥＴの場合では、ゲート電圧が０Ｖでオフしていても、ドレイン・ソース間に微少なオフ電流が流れる。例えば、約３２Ｍ（メガ）ビットのような記憶容量のＤＲＡＭともなると、全体でのオフ電流は無視できなくなる。
【０００４】
ＤＲＡＭチップをシステムに搭載した場合は、他のメモリチップ（例えばＲＯＭ等）と電源ＶＤＤ，ＶＳＳおよび外部信号（アドレス信号ＡｉやデータバスＤＱ）が共通化される。この場合、ＤＲＡＭチップが非動作（待機時）でも、ＲＯＭチップのメモリアクセスのために電源ＶＤＤ、ＶＳＳは印加しておく必要がある。したがって、ＤＲＡＭチップは上記のような非動作でも、無駄に消費電流を流し続ける。
【０００５】
例えば、バッテリー駆動により動作する携帯機器等に用いられるＤＲＡＭでは、幅広い温度領域での待機時電流低減が要求される。ＤＲＡＭにおける待機時電流は、電源回路等が消費する直流電流、ＭＯＳＦＥＴの前記オフ電流、データリテンションのための前記リフレッシュ動作電流が挙げられる。上記のうち、最高動作補償温度近傍ではオフ電流が占める割合が大きいため、オフ電流カット用ＭＯＳＦＥＴ（サブスレッショルドリーク対策用カットＭＯＳＦＥＴ）の採用等によるオフ電流低減が有効な待機時電流低減対策となる。一方、より低い温度領域、特に日常的に使用される常温近傍では、殆どオフ電流が生しないため、リフレッシュ電流の占める割合が大きくなってくる。しかし、前記のような従来のＤＲＡＭにおいてはこのようなリフレッシュ電流を低減させる有効な手段は見られない。
【０００６】
上記ＤＲＡＭにおいてＳＲＡＭとの完全な互換性を持たせたＤＲＡＭや、擬似ＳＲＡＭと呼ばれるＤＲＡＭの中には、常に内部タイマによるリフレッシュ動作を行うものがある。これらのメモリは待機時であっても常にリフレッシュ動作を行うため、待機時電流の交流及び直流電流成分を切り分けた状態での解析が困難になる。又、常に内部タイマで決められた周期によるリフレッシュ動作電流しか評価できないため、リフレッシュサイクル延長によるさらなる低消費電流化を目的とした解析にも支障をきたす。さらに、データリテンション特性を評価する際も、内部タイマにより自動的にリフレッシュ動作が行われるため、真のデータリテンション特性が得られないという問題が生じる。
【０００７】
この発明の目的は、電源やアドレス信号、データバスを共有する複数のチップを搭載したシステムでの非動作時での消費電流を低減することが可能な半導体記憶回路を提供することにある。本発明の他の目的は、より低い温度領域、特に日常的に使用される常温近傍でのリフレッシュ動作電流削減により、待機時電流の低減を計ったＤＲＡＭ等の半導体記憶回路を提供することに有る。本発明の更に目的は、より正確な特性評価が可能となるＤＲＡＭ等の半導体記憶回路を提供する事にある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。メモリ回路内にて、ＶＤＤもしくはＶＳＳと電源回路の間にそれぞれスイッチ手段を設け、外部信号から発生する内部信号にて上記スイッチ手段を制御することによって、上記メモリ回路の非動作時の電源回路の消費電流をカットし、この電源回路で発生する内部回路への内部電圧も供給が停止されてそこでのリーク電流もカットする。
【０００９】
上記消費電流をカットする場合には出力回路の出力端子をハイインピーダンスにしてシステム上の他の回路の動作を確保し、リフレッシュ用タイマを持つメモリ回路ではリフレッシュ用タイマも停止させてリフレッシュ動作を停止させる。
【００１０】
リフレッシュ動作を行うメモリ回路では、データリテンション特性が温度依存を持ち、低温領域での特性が向上する事に着目してデータリテンションのための内部リフレツシュタイマに温度依存を持たせ、内部リフレツシユ動作信号を強制的に停止させる信号を設け、リフレッシュ動作のタイミングを外部から制御できる機能を持たせる。
【００１１】
【発明の実施の形態】
図１には、この発明に係るＤＲＡＭの一実施例のブロック図が示されている。この実施例のメモリチップ１０ａを構成する各回路ブロックは、公知のＭＯＳ集積回路の製造技術によって、単結晶シリコンのような１個の半導体基板上において形成される。この実施例のＤＲＡＭは、特に制限されないが、スタティック型ＲＡＭとの置き換えを可能とするために、スタティック型ＲＡＭに対応した入出力インターフェイスを持つようにされる。
【００１２】
この実施例では、外部端子から供給される電源電圧ＶＤＤは、スイッチ手段２０ａを介して内部電源電圧ＶＤＤＩＮとし、入力回路１２と電源回路１３ａに動作電圧として供給される。上記スイッチ手段２０ａは、特に制限されないが、スタティック型ＲＡＭにおいて低消費電力モード（ディープパワーダウンモード、以下単にＤＰＤという）を指示する信号に対応した制御信号ＣＳ２から発生するパワーダウン信号ＰＤで制御される。つまり、外部端子から入力された信号ＣＳ２は、外部端子から供給された電源電圧ＶＤＤにより定常的に動作状態にされる入力回路１１に入力され、かかる入力回路１１を通して上記パワーダウン信号ＰＤが生成される。
【００１３】
上記電源回路１３ａで形成された内部電圧ＶＰＥＲＩは制御回路１５と読出回路１７に供給され、昇圧電圧ＶＰＰと降圧電圧ＶＤＬはメモリアレイ１６に供給される。上記内部電圧ＶＰＥＲＩで動作する読出回路１７の出力ＭＯ、および制御回路１５で形成された出力制御信号ＤＯＥＰは、出力制御回路１８ａを介して出力回路１９に入力される。出力制御回路１８ａもパワーダウン信号ＰＤで制御される。
【００１４】
上記出力回路１１は、前記のように外部端子から供給される電源電圧ＶＤＤにより定常的に動作状態にされるものであるのに対して、上記読出回路１７や制御回路１５は、上記電源回路１３ａで生成された内部電圧ＶＰＥＲＩにより動作させられる。上記内部電圧ＶＰＥＲＩは、スイッチ手段２０ａのオフ状態に対応した電源回路１３ａの動作停止により遮断される。出力制御回路１８ａは、上記外部端子から供給される電源電圧ＶＤＤにより定常的に動作し、上記信号ＰＤにより上記電源遮断が行われる制御回路１５や読出回路１７で形成された信号ＤＯＥＰ、ＭＯの不定レベルによって出力回路１９の動作が不安定になるのを防止する。
【００１５】
この実施例では、前記のようなＤＰＤでの消費電流を削減するために、リフレッシュ用のタイマ１４も上記パワーダウン信号ＰＤにより制御し、低消費電力モードでのリフレッシュ動作を停止させる。つまり、制御回路１５や読出回路１７及びメモリアレイ１６の各動作電圧ＶＰＥＲＩ、ＶＰＰ、ＶＤＬを遮断してしまうので、リフレッシュ用のタイマ１４も動作させる意味がないので停止させる。
【００１６】
この実施例のＤＲＡＭにおいては、メモリアレイ１６は、複数のビット線ＢＬと複数のワード線ＷＬに対応して設けられ、周期的に記憶情報の保持のためのリフレッシュ動作を必要とする複数のメモリセルを含む。このメモリセルは、例えば情報記憶用キャパシタとアドレス選択ＭＯＳＦＥＴから構成される。アドレス選択用ＭＯＳＦＥＴのゲートは上記ワード線に接続され、ソース，ドレイン経路の一方は上記ビット線に接続され、ソース，ドレイン経路の他方は上記記憶用キャパシタの記憶ノードに接続される。
【００１７】
上記ビット線は対とされて、差動ラッチ回路からなるセンスアンプＳＡの入出力ノードに結合される。ワード線の選択動作によりビット線対の一方にメモリセルが接続され、他方のビット線にはメモリセルが接続されない。センスアンプは、上記メモリセルが接続されないビット線のプリチャージ電圧を参照電圧とし、メモリセルが接続されたビット線に読み出された読み出し信号との微小電位差をハイレベルとロウレベルに増幅して、ワード線の選択動作によって失われかかった記憶キャパシタの電荷の状態をもとの記憶状態に戻すという再書き込み（又はリフレッシュ動作）を実施する。このような構成は、周知のダイナミック型ＲＡＭのそれと同一のものを用いることができる。
【００１８】
上記メモリアレイ１６においては、ワード線ＷＬの選択のためにワードドライバＷＤが設けられ、ビット線ＢＬの選択のためにカラム選択回路が設けられる。上記昇圧回路ＶＰＰは、上記ワードドライバＷＤに供給されてワード線ＷＬの選択レベルを高くする。降圧回路ＶＤＬは、センスアンプＳＡの動作電圧とされてメモリセルに記憶されるハイレベルを規定する。上記ＶＤＬとＶＰＰとの差電圧は、上記アドレス選択用ＭＯＳＦＥＴのゲート，ソース間の実効的なしきい値電圧と同じか若干高くされて、上記キャパシタへのフルライトを可能にする。
【００１９】
上記入力回路１２は、アドレス信号Ａｉやチップ選択信号ＣＳ１Ｂを受ける入力回路であり、入力された信号Ｃ１Ｂとアドレス信号ＡＢｉを制御回路１５に供給する。制御回路１５は、特に制限されないが、アドレス遷移検出回路を含み、ロー系コントロールやカラム系のタイミング信号等を生成する。
【００２０】
上記のようなダイナミック型メモリセルは、記憶キャパシタに保持された情報電荷が時間の経過とともに失われしまう。そこで、ダイナミック型メモリセルでは、かかる情報電荷が失われる前に読み出し動作を行ない、もとの電荷の状態に戻すというリフレッシュ動作を必要とする。リフレッシュ用のタイマ１４は、上記メモリセルの情報保持能力に対応した一定時間信号を形成する。このリフレッシュ用のタイマ１４の出力信号ＲＦは、上記制御回路１５に入力され、リフレッシュアドレスカウンタで指定されたアドレスのリフレッシュを実行するのに用いられる。
【００２１】
特に制限されないが、この実施例のＤＲＡＭでは、制御回路１５において外部のローアドレス信号の遷移、つまり、ローアドレス遷移検出回路の出力信号と内部のリフレッシュタイマの出力信号ＲＦのうち早いほうを検出して、通常のメモリアクセスかリフレッシュ動作のどちらかを実行させ、実行後は未実行動作を実行させる制御をしている。これにより、内部リフレッシュ動作と外部からのアクセスがぶつかり合っても不具合を生じないため、外部からのリフレッシュ要求を不要にできる。
【００２２】
図２には、前記図１の電源回路の内部電圧の一実施例の特性図が示されている。外部端子から供給される電源電圧ＶＤＤに対応した内部電圧ＶＤＤＩＮに対して、内部降圧電圧ＶＤＬは１．８Ｖ、周辺回路用の内部電圧ＶＰＥＲＩは２．３Ｖの一定電圧に降圧される。昇圧電圧ＶＰＰは３．６Ｖに昇圧される。特に制限されないが、昇圧電圧ＶＰＰは、前記ＶＰＥＲＩ又はＶＤＬをチャージポンプ回路に供給して形成することにより安定化される。
【００２３】
図３には、前記図１の入力回路１１の一実施例の回路図が示されている。入力回路は、ＣＳ２信号を受けるためのものであり、外部端子から供給された電源電圧ＶＤＤ及び回路の接地電位ＶＳＳにより動作状態にされる３段のＣＭＯＳインバータ回路２６、２７及び２８から構成される。このように動作電圧ＶＤＤ，ＶＳＳが定常的に供給されるため、いつでも動作可能であり、信号ＣＳ２の変化に対応したパワーダウン信号ＰＤを形成する。この実施例では、３つのインバータ回路２６〜２８により、パワーダウン信号ＰＤが外部信号ＣＳ２の反転信号となっているが、これに限定されず、外部信号で制御されて、ＤＰＤモードのときにスイッチ手段２０ａをオフにする信号で有れば良い。
【００２４】
図４には、前記図１の出力制御回路１８ａの一実施例の回路図が示されている。出力制御回路１８ａに入力される入力信号ＭＯ及びＤＯＥＰは、前記のような内部電圧ＶＰＥＲＩに対応した信号振幅であるのに対し、出力回路１９の動作電圧は前記のように電源電圧ＶＤＤであるので、レベル変換回路３０が設けられる。レベル変換回路３０は、ＶＰＥＲＩレベルの信号ＭＯとＤＯＥＰをＶＤＤレベルの信号ＣＯとＤＯＥに変換する。入力信号ＤＯＥＰに対応したレベル変換部は、Ｐチャンネル型ＭＯＳＦＥＴ３１と３３をラッチ形態にし、上記ＭＯＳＦＥＴ３１のドレインと入力信号ＤＯＥＰとの間にゲートにＶＰＥＲＩが印加されたＮチャンネル型ＭＯＳＦＥＴ３２と、上記入力信号ＤＯＥＰを受けるＮチャンネル型ＭＯＳＦＥＴ３４とにより構成される。入力信号ＭＯに対応したレベル変換回路３０も同様である。
【００２５】
電源電圧ＶＤＤで動作するインバータ回路３９によって、パワーダウン信号ＰＤを反転したＰＤＢ信号を形成し、レベル変換部に付加されたＮチャンネル型ＭＯＳＦＥＴ３５、Ｐチャンネル型ＭＯＳＦＥＴ３６を制御する。つまり、信号ＰＤＢのロウレベルによって、ＭＯＳＦＥＴ３５がオフとなり、ＭＯＳＦＥＴ３６がオンとなる。これによって入力信号ＤＯＥＰに因らず内部ノードＮ０がハイレベルに固定されるとともに、ＤＯＥをロウレベルに固定し、チップの出力ＤＱをハイインピーダンスにする。このレベル変換回路３０においては、上記のようなＤＰＤモードでは、ＭＯＳＦＥＴ３５のオフ状態により直流電流がカットされて低消費電力となる。
【００２６】
図５には、前記図１の出力回路１９の一実施例の回路図が示されている。この実施例の出力回路は、出力制御信号ＤＯＥで制御されるＮＡＮＤゲート回路４２、４３およびインバータ回路４４で、Ｐチャンネル型の出力ＭＯＳＦＥＴ４０とＮチャンネル型の出力ＭＯＳＦＥＴ４１とを制御する。データ信号ＣＯと、インバータ回路４５により形成された反転信号は、上記ゲート回路４３と４２の他方の入力に供給される。出力制御信号ＤＯＥがロウレベルのとき、駆動信号ＤＱＰがハイレベル、駆動信号ＤＱＮがロウレベルとなり、データ信号ＣＯのレベルに無関係に上記出力ＭＯＳＦＥＴ４０と４１を共にオフ状態にして出力ＤＱをハイインピーダンスとする。上記データ信号ＣＯが前記出力制御回路１８により対の差動信号とされる場合は、インバータ回路４５が不要となり、バー信号（反転信号）をＮＡＮＤゲート回路４２に入力させればよい。
【００２７】
図６には、前記図１のＤＲＡＭの動作の一例を説明するための動作波形図が示されている。ＤＲＡＭチップ１０ａは、電源電圧ＶＤＤ、信号ＣＳ２、ＣＳ１Ｂによって、電源オフ、ＤＰＤ（ディープパワーダウン）、待機、動作の４種の状態を持つようにされる。
【００２８】
電源電圧ＶＤＤが印加された状態で、信号ＣＳ２がロウレベルのときＤＰＤモード２２となる。このとき、パワーダウン信号ＰＤはハイレベルとなり、スイツチ手段２０ａがオフしてＶＤＤＩＮがロウレベル（０Ｖ）になる。したがって入力回路１２と電源回路１３ａに対して電源遮断が行われて回路動作が停止し、かかる電源回路１３ａの動作停止により内部電源の電圧ＶＰＥＲＩ、ＶＰＰ、ＶＤＬはすべてロウレベル（＝０Ｖ）となる。これによって、電源回路１３ａ、入力回路１２、制御回路１５、メモリアレイ１６、読出回路１７の消費電流が０となる。また、ＰＤ号によってタイマ１４も停止し、リフレッシュ動作電流も０となる。さらに出力制御回路１８ａでは、ＰＤ信号によって出力回路の活性化信号ＤＯＥがロウレベルとなり、出力ＤＱはハイインピーダンスとなる。
【００２９】
電源電圧ＶＤＤが印加された状態で、信号ＣＳ２がハイレベルとなると待機状態２３となる。パワーダウンＰＤ信号がロウレベルとなり、スイッチ手段２０ａがオンして内部電源電圧ＶＤＤＩＮがハイレベルとなり、電源回路１３ａが動作状態となり、所定の電圧ＶＰＥＲＩ、ＶＰＰ及びＶＤＬを発生する。なお、この待機期間では、タイマ１４が動作して、一定の周期２５ごとにＲＦ信号を出力し、リフレッシュ動作をしてメモリアレイ１６のデータを保持する。
【００３０】
電源電圧ＶＤＤが印加された状態で、ＣＳ２がハイレベルで、ＣＳ１Ｂがロウレベルとなると動作時２４とされ、外部アドレス信号Ａｉにしたがってメモリアレイ１６を選択し、データをＭＯに読み出す。制御信号ＤＯＥＰによって出力回路が活性化しＤＱが出力される。そして、電源オフ状態２１では、外部電源電圧ＶＤＤそのものが遮断されるから、すべての回路が回路動作を停止する。
【００３１】
図７には、前記図４の出力制御回路及び図５の出力回路の動作の一例を説明するための動作波形図が示されている。待機時には、ＤＯＥはロウレベルで、出力ＤＱはハイインピーダンスにされる。動作時には、ＤＯＥＰにしたがってＤＯＥがハイレベルになり、読出しデータ信号ＭＯおよびＣＯにしたがつて、出力ＤＱが出力される。そして、ＤＰＤ時には、ＰＤ信号がハイレベルになり、内部電源が停止されてＤＯＥＰやＭＯが不定となっても、ＤＯＥＰやＭＯに関係なくＤＯＥがロウレベルになる。したがって、出力ＤＱはハイインピーダンスとされる。
【００３２】
図８には、この発明に係るＤＲＡＭの他の一実施例のブロック図が示されている。この実施例では、ＶＤＤを２．５Ｖ程度に低くして使用する場合に向けられている。このため、この実施例では、前記図１の実施例と異なる部分は、周辺回路に供給される動作電圧ＶＰＥＲＩ＝ＶＤＤとするものである。このため、制御回路１５や読出回路１７には、スイッチ手段２０ｂを追加し、かかるスイッチ手段２０ｂにより外部から供給される電源電圧ＶＤＤが内部電圧ＶＰＥＲＩとして上記各回路１５，１７に供給される。
【００３３】
上記のような動作電圧の設定に対応し、電源回路１３ｂは、内部降圧電圧ＶＤＬと昇圧電圧ＶＰＰのみ発生するものとされる。この実施例でも、リーク電流低減のため、ＤＰＤ時にＶＰＥＲＩをロウレベルとするため、スイッチ手段２０ｂが必要となり、前記入力回路１１で形成されたパワーダウン信号ＰＤによりスイッチ２０ａ及び２０ｂが前記同様に制御される。他の構成は前記図１の実施例と同じて、動作も同じて同様の効果を得ることができる。
【００３４】
図９には、前記図８の電源回路の内部電圧の一実施例の特性図が示されている。この実施例では、ＶＰＥＲＩ＝ＶＤＤとなる。ＶＤＬやＶＰＰは前記図８と同様である。つまり、外部端子から供給される電源電圧ＶＤＤに対応して周辺回路用の動作電圧ＶＰＥＲＩは同じくされ、内部降圧電圧ＶＤＬは１．８Ｖ、昇圧電圧ＶＰＰは３．６Ｖに昇圧される。
【００３５】
図１０には、前記図８の出力制御回路１８ｂの一実施例の回路図が示されている。この実施例においては、待機時および動作時は、ＶＰＥＲＩ＝ＶＤＤのため、レベル変換が不要となる。したがって、図４のレベル変換機能が省略されて、論理回路５０は、Ｐチャンネル型ＭＯＳＦＥＴ５１とＮチャンネル型ＭＯＳＦＥＴ５２により信号ＤＯＥＰを受けるバッファ回路を構成し、信号ＰＤＢにより制御されるＮチャンネル型ＭＯＳＦＥＴ５３とＰチャンネル型ＭＯＳＦＥＴ５４が前記図４の回路と同様に設けられる。つまり、論理回路は、５１，５２，５３，５４からなるＮＡＮＤゲート回路を構成して信号ＤＯＥＰとＰＤが供給され、その出力信号がＭＯＳＦＥＴ５５、５６からなるインバータ回路を介して信号ＤＯＥとして出力される。入力信号ＭＯに対応した論理回路５０も同様である。
【００３６】
図１１には、前記図１０の出力制御回路１８ｂの動作の一例を説明するための動作波形図が示さている。待機時２３は、制御回路１５で発生するＤＯＥＰ信号がロウレベルで、ＤＯＥをロウレベルにし、チップの出力ＤＱをハイインピーダンスにしている。動作時２４には、読出回路１７の出力ＭＯに従つてデータ信号ＣＯを出力するとともに、ＤＯＥＰもハイレベルになってＤＯＥをハイレベルにする。これによって出力回路１９を活性化する。
【００３７】
ＤＰＤ時２２には、ＰＤ信号がハイレベルになり、ＰＤＢ信号がロウレベルになる。このため、ＤＯＥは強制的にロウレベルに固定され、チップの出力ＤＱがハイインピーダンスになる。ＤＰＤ時には、ＶＰＥＲＩへの電圧供給がカットされるため、ＶＰＥＲＩで動作するＭＯ、ＤＯＥＰが不定となるが、ＰＤＢがロウレベルとなることで、出力ＣＯ、ＤＯＥはロウレベルに固定される。また、Ｎチャンネル型ＭＯＳＦＥＴ５３がオフしているため貫通電流も流さない。
【００３８】
前記図１の実施例では、スイッチ手段２０ａは、入力回路１２および電源回路１３ａに電圧ＶＤＤＩＮと電流を供給するため大きな電流が流れる。スイッチ手段２０ａの寄生抵抗による電圧降下を小さくするためには、スイッチ手段２０ａを構成するＭＯＳＦＥＴの定数を非常に大きくする必要があるが、レイアウト面積が大きくなるといった問題が生じたり、チップ内にＶＤＤＩＮ配線が加わり、配線の寄生抵抗も小さくするため、例えば数十μｍ程度の太い配線が必要となり、レイアウト面積がさらに増加する場合のあることも考えられる。
【００３９】
図１２には、この発明に係るＤＲＡＭの他の一実施例のブロック図が示されている。この実施例では、前記図１の実施例における前記のような問題を考慮して、入力回路１２ｃ及び電源回路１３ｃで、それぞれ別個にＤＰＤ時の電流カットを行うような工夫を行っている。つまり、外部端子から供給される電源電圧ＶＤＤがそれぞれ入力回路１２ｃ及び電源回路１３ｃに定常的に供給されるとともに、入力回路１２ｃ、電源回路１３ｃに信号ＰＤを供給して個別にＤＰＤ時の電流カットを行うようにするものである。その他は、前記図１と同様で動作も同じである。
【００４０】
この実施例では、内部電源ＶＤＤＩＮの配線が不要となり、レイアウト面積が低減できる。後述するように、電源回路１３ｃでは、電圧と電流を供給する出力用ＭＯＳＦＥＴのゲート電圧を制御することで、ＤＰＤ時に電流がカットされる。これにより、図１のスイッチ手段２０ａのような電流供給能力の大きなＭＯＳＦＥＴは不要となり、出力用ＭＯＳＦＥＴのゲート電圧を制御する小さな回路だけで構成でき、レイアウト面積を低減できる。
【００４１】
図１３には、前記図１２の入力回路１２ｃの一実施例の回路図が示されている。入力回路１２ｃは、外部入力信号に対応した複数の論理回路６５で構成される。外部入力信号ＣＳ１Ｂに対応した論理回路６５が代表として例示的に示されているように、ＭＯＳＦＥＴ６６，６７，６８，６９からなるＮＯＲゲート回路と、ＭＯＳＦＥＴ７０，７１からなるインバータ回路で構成され、外部端子から供給された電源電圧ＶＤＤで動作させられる。
【００４２】
上記信号ＣＳ１Ｂを含む他の信号Ａ０〜Ａｉに対応した各論理回路６５には、パワーダウン信号ＰＤ信号が制御信号として共通に供給される。この実施例では、外部入力信号（チップ選択信号ＣＳ１Ｂ，アドレス信号Ａｉ）とその出力信号（Ｃ１Ｂ、ＡＢｉ）は同相の場合で示してあるが、出力信号を受ける次段の回路によっては、論理回路６５にインバータ回路を追加して、反転した信号としてもよい。
【００４３】
図１４には、前記図１３の入力回路１２ｃの動作の一例を説明するための動作波形図が示されている。待機時２３および動作時２４には、信号ＣＳ２のハイレベルに対応してパワーダウン信号ＰＤはロウレベルとなり、外部入力信号（チップ選択信号ＣＳ１Ｂ，アドレス信号Ａｉ）にしたがってＣ１Ｂ、ＡＢｉが出力され、次段の内部回路が動作する。
【００４４】
信号ＣＳ２のロウレベルに対応したＤＰＤ時２２にはパワーダウン信号ＰＤがハイレベルになり、各論理回路６５のＭＯＳＦＥＴ６６がオフするとともにＭＯＳＦＥＴ６９がオンする。これによって内部ノードＮ２がロウレベルに固定され、出力（Ｃ１Ｂ，ＡＢｉ）はハイレベルに固定される。外部入力信号が遷移しても、出力（Ｃ１Ｂ，ＡＢｉ）は変化しないため、消費電流が０になる。また、論理回路６５のＰチャンネル型ＭＯＳＦＥＴ６６がオフしているため、外部入力信号が中間電位でも貫通電流を流さない。
【００４５】
図１５には、前記図１２の入力回路１２ｃの他の一実施例の回路図が示されている。この実施例の入力回路１２ｃは、アドレス信号Ａ０〜Ａｉを受ける各論理回路６５に、パワーダウン信号ＰＤではなくチップ選択信号ＣＳ１Ｂの出力Ｃ１Ｂを入力していることが前記図１３の実施例と異なる。待機時にチップ選択信号ＣＳ１Ｂがハイレベルとなり、出力Ｃ１Ｂもハイレベルとなる。これによってアドレス信号Ａ０〜Ａｉを受ける各論理回路６５は、前記図１３の実施例でのＤＰＤ時と同様にハイレベルに固定され待機時の消費電流を低減できる。この構成は、パワーダウン信号ＰＤを形成する入力回路１１の負荷が分散されて軽くすることができる。
【００４６】
前記図１３、図１５の実施例において、アドレス信号Ａｉを用いて入力回路１２ｃの説明を行うものであるが、メモリチップによってはその他の外部入力信号（書込制御信号やデータ入力信号など）についても同様に適用できる。ただし、ＤＰＤを制御するＣＳ２を受ける入力回路１１は除く。
【００４７】
前記図１、図８、図１２の各実施例において、書き込みデータを入力する信号経路が省略されているが、出力回路１９にデータ入力回路が含まれ、読出回路１７に書込アンプが含まれるものであると理解されたい。端子ＤＱは、データの出力と入力の双方に用いられるものであるが、必要ならばデータ入力端子を別個に設けるものであってもよい。
【００４８】
図１６には、前記図１２の電源回路の一実施例のブロック図が示されている。この実施例では、基準電圧回路７３、降圧回路７４、７５、電圧センサ７６とポンプ回路７７およびスイッチ手段７８で構成され、ＰＤ信号およびインバータ回路７９で反転したＰＤＢ信号で各回路７３ないし７７が制御される。
【００４９】
基準電圧回路７３、降圧回路７４、７５、電圧センサ７６では、各回路にてＶＤＤおよびＶＳＳとの間にスイツチ手段（８０〜８７）がそれぞれに設けられる。上記スイッチ手段８０〜８７は、上記インバータ回路７９で形成されたＰＤＢ信号でスイッチ制御される。ＤＰＤ時には各スイッチ手段８０〜８７がオフとなり各回路７３〜７７への電圧と電流の供給をカットされる。これによって、各回路７３〜７７での消費電流は０となる。また、出力電圧であるＶＰＥＲＩ、ＶＤＬは電圧の供給が停止するため０Ｖまで放電される。ポンプ回路７７では、ＰＤ信号によってポンプ動作が停止して消費電流を０となる。ＤＰＤ時にはスイッチ手段７８がオフし、昇圧電圧ＶＰＰも電圧の供給が停止されて０Ｖまで放電される。
【００５０】
以上のように、電源回路を構成する全電源回路での消費電流が０となる。また、これら電源回路の動作停止により内部電圧ＶＰＥＲＩ、ＶＤＬ、ＶＰＰも電圧の供給が停止されて０Ｖになるため、これらの内部電圧ＶＰＥＲＩ、ＶＤＬ、ＶＰＰで動作する回路（図１２の制御回路１５、メモリアレイ１６、読出回路１７）でも消費電流が０となる。
【００５１】
図１７には、前記図１６の基準電圧回路の一実施例の回路図が示されている。基準電圧回路は、基準電圧発生回路と基準電圧レベル変換回路とで構成される。基準電圧発生回路は、バイポーラ型トランジスタ９７と９８のエミッタ電流密度の差に対応したベース，エミッタ間の差電圧を取り出し、それを抵抗９４に流して定電流を形成し、それを電流ミラー回路により抵抗１０１に流して基準電圧ＶＲＥＦを形成する。抵抗１０１にはトランジスタ１０２のベース，エミッタ間電圧ＶＢＥが与えられて温度補償が行われる。
【００５２】
基準電圧レベル変換回路は、上記基準電圧ＶＲＥＦと、直列抵抗１１０〜１１３に電流Ｉ０を流すことにより形成されたノードＮ１０の電圧を差動ＭＯＳＦＥＴ１０５と１０６で比較し、両者が一致するような制御電圧ＶＰＧを形成し、上記電流Ｉ０を形成するＭＯＳＦＥＴ１０９を制御する。上記の差動回路の動作によって、基準電圧ＶＲＥＦとノードＮ１０の電位が一致し、それを直列抵抗回路１１０〜１１３により分圧し、レベル変換された基準電圧ＶＲ１、ＶＲ２及びＶＲＴＲが形成される。
【００５３】
ＤＰＤ時の電流カットのために追加したＭＯＳＦＥＴ９５，９６のＮチャンネル型ＭＯＳＦＥＴと、９９、１０８、１１４のＰチャンネル型ＭＯＳＦＥＴが追加される。１０７のＮチャンネル型ＭＯＳＦＥＴは差動アンプの動作電流を形成する素子であり、それをＰＤＢ信号により制御することにより、ＤＰＤ時の電流カットに利用するものである。
【００５４】
この実施例の基準電圧回路の待機時及び動作時の説明は次の通りである。ＶＲＥＦは温度、ＶＤＤに依存しない一定電圧となる。基準電圧レベル変換回路では、ＶＲＥＦと内部ノードＮ１０が同電圧となるようにＶＰＧを制御する。Ｐチャンネル型ＭＯＳＦＥＴ１０９に電流Ｉ０が流れる。この電流Ｉ０と抵抗１１０，１１１，１１２，１１３によって内部ノードＮ１０の電圧が決まる。この電流Ｉ０は温度、ＶＤＤに依存しない一定電流となる。各出力電圧ＶＲ１，ＶＲ２，ＶＲＴＲは電流Ｉ０と抵抗１１０，１１１，１１２，１１３で決まり、温度、ＶＤＤに依存しない一定電圧となる。
【００５５】
ＤＰＤ時にはＰＤＢがロウレベルとなりＭＯＳＦＥＴ９５、９６、１０７がオフしてＶＳＳ側との電流経路をカットする。一方、Ｐチャンネル型ＭＯＳＦＥＴ９９がオンしてノードＮ３を電源電圧ＶＤＤに引き上げる。これによって、Ｎ３をゲート入力しているＰチャンネル型ＭＯＳＦＥＴ９０，９１，１００がオフして、電源電圧ＶＤＤからの電流をカットする。また、同様にＰチャンネル型ＭＯＳＦＥＴ１０８，１１４がオンしてノードＮ８およびＶＰＧをＶＤＤに引き上げる。これによってＰチャンネル型ＭＯＳＦＥＴ１０３，１０４，１０９がオフして、電源電圧ＶＤＤからの電流をカットする。このように、ＶＤＤおよびＶＳＳからの電流をカットされるため消費電流は０となる。
【００５６】
各出力電圧ＶＲ１，ＶＲ２，ＶＲＴＲは抵抗１１０，１１１，１１２，１１３で０Ｖに放電される。ＰＤＢ信号によりスイッチ制御されるＭＯＳＦＥＴ９５、９６は動作の高速化と安定化のために加えているもので、省略することも可能である。
【００５７】
図１８には、前記図１６の降圧回路の一実施例の回路図が示されている。この実施例は、基準電圧ＶＲ１の２倍の電圧ＶＰＥＲＩを発生する回路である。この回路は、ＭＯＳＦＥＴ１１７と１１８を含む差動アンプ部と、ＭＯＳＦＥＴ１２２を含む出力部で構成される。つまり、出力ＭＯＳＦＥＴ１２２のドレインと、回路の接地電位との間にダイオード形態のＰチャンネル型ＭＯＳＦＥＴ１２３と１２４を設けられ、上記出力ＭＯＳＦＥＴ１２２から電流が供給される。上記両ＭＯＳＦＥＴ１２３と１２４の接続点であるノードＮ１３の電圧と基準電圧ＶＲ１とを一致させるように差動アンプが動作し、２つのダイオード形態のＭＯＳＦＥＴ１２３と１２４の直列回路で形成される電圧を、基準電圧ＶＲ１の２倍の電圧ＶＰＥＲＩに設定する。
【００５８】
この実施例では、電流カット用にＰチャンネル型ＭＯＳＦＥＴ１２０、１２１を追加される。ＭＯＳＦＥＴ１１９は差動アンプの動作電流を形成するものであり、これにＰＤＢ信号を供給してＤＰＤ時の動作電流をカットするために利用するものである。
【００５９】
待機時および動作時においては、前記のようにＭＯＳＦＥＴ１２３と１２４からＶＰＥＲＩの１／２の電圧をノードＮ１３に形成する。差動アンプ部ではＶＲ１とノードＮ１３の電圧を比較し、ＶＲ１＞Ｎ１３の時はノードＮ１１の電位が下がり、Ｐチャンネル型ＭＯＳＦＥＴ１２２によりＭＯＳＦＥＴ１２３、１２４への電流供給を増やす。逆にＶＲｌ＜Ｎ１３の時はノードＮ１１の電位が上がりＰチャンネル型ＭＯＳＦＥＴ１２２によりＭＯＳＦＥＴ１２３、１２４への電流供給を減少させる。ＶＲ１＝Ｎ１３となるように制御し、ＶＰＥＲＩを一定電圧に保つようにするものである。
【００６０】
ＤＰＤ時には、ＰＤＢ信号がロウレベルになり、ＭＯＳＦＥＴ１１９がオフし、ＶＳＳ側との電流がカットされる。一方、Ｐチャンネル型ＭＯＳＦＥＴ１２０、１２１がオンしてノードＮ１１，Ｎ１２をＶＤＤまで引き上げる。これによってＰチャンネル型ＭＯＳＦＥＴ１１５、１１６、１２２がオフとなり、ＶＤＤからの電流もカットされる。上記により、ＤＰＤ時の消費電流を０にできる。
【００６１】
降圧電圧ＶＰＥＲＩに電流を供給するＰチャンネル型ＭＯＳＦＥＴ１２２には、大きな駆動能力が必要であり、レイアウト面積も大きい。前記図１の実施例のようにスイッチ手段２０ａをＰチャンネル型ＭＯＳＦＥＴで構成して、このＰチャンネル型ＭＯＳＦＥＴ１２２とＶＤＤの間に挿入する場合、各Ｐチャンネル型ＭＯＳＦＥＴは、図１８の場合の２倍の大きさが必要となり、レイアウト面積は４倍と大きくなる。一方、図１８の構成の場合は、ＭＯＳＦＥＴ１２２のゲートに入力するノードＮ１１をＶＤＤに引き上げるＰチャンネル型ＭＯＳＦＥＴ１２１は駆動能力が小さくてもよいためレイアウト面積を小さくできる。
【００６２】
図１９には、前記図１６の降圧回路の一実施例の回路図が示されている。この実施例は、基準電圧ＶＲ２の２倍の電圧ＶＤＬを発生する降圧回路である。前記図１８の実施例に対して、差動アンプ部を２段構成として、差動アンプの出力ノードＮ１７の振幅を大きくしている点が異なる。その他は図１８と同様である。差動アンプの出力ノードＮ１７の振幅を大きくすることによって、出力用Ｐチャンネル型ＭＯＳＦＥＴ１４１のトランジスタサイズを小さくすることができる。つまり、ゲート，ソース間電圧Ｖgsを大きくできるために、トランジスタサイズを小さくしても大きな電流を流すことができる。ＤＰＤ時のために電流カット用にＰチャンネル型ＭＯＳＦＥＴ１３８，１３９，１４０が追加される。以下は図１８の実施例と同様である。
【００６３】
図２０には、前記図１６の電圧センサの一実施例の回路図が示されている。この実施例の電圧センサは、ＶＰＰの電圧が一定電圧より低くなると、これを感知してＶＰＳをハイレベルにし、ポンプ回路を活性化してＶＰＰの電圧を高くするためのものであり、参照電圧部、差動アンプ部、出力部で構成される。ダイオード形態のＰチャンネル型ＭＯＳＦＥＴ１４５、１４６及び１４７はＶＰＰを分圧するものであり、出力ノードＮ２０から（ＶＰＰ−ＶＤＬ）／２の分圧電圧を形成する。この電圧Ｎ２０と基準電圧ＶＲ２とを差動ＭＯＳＦＥＴ１５１と１５２で比較し、その結果に従ってインバータ回路１５５から検出信号ＶＰＳを出力する。この実施例では、差動アンプ部が１段構成で説明したが、図１９で使用した２段構成の差動アンプでもよい。
【００６４】
ＤＰＤ時の電流カット用にＰチャンネル型ＭＯＳＦＥＴ１４８，１５４が追加される。Ｎチャンネル型ＭＯＳＦＥＴ１５３は、前記同様に差動アンプの構成素子であるが、このＭＯＳＦＥＴ１５３のゲートにＰＤＢ信号を供給し、ＤＰＤ時の差動アンプの電流カットに利用するものである。
【００６５】
図２１には、前記図２０の電圧センサの動作の一例を説明するための動作波形図が示されている。昇圧電圧ＶＰＰが供給される回路（図１２のメモリアレイ１６のワードドライバＷＤ）が動作するとＶＰＰが低くなる。これによってＮ２０の電圧が下がりＮ２０＜ＶＲ２（＝０．９Ｖ）となると、Ｎ２１がロウレベルとなり、出力ＶＰＳがハイレベルとなる。このとき、ＶＰＰのポンプ回路が動作してＶＰＰが上昇する。ワード線が非選択のときにポンプ回路が動作すること等によりＶＰＰが上昇してＮ２０の電圧が上がりＮ２０＞ＶＲ２（＝０．９Ｖ）となると、Ｎ２１がハイレベルとなり、出力ＶＰＳがロウレベルとなる。これによって、ＶＰＰのポンプ回路の動作が停止する。このような電圧センサの出力ＶＰＳによりポンプ回路の動作が制御されてほぼ一定と見做させれるような昇圧電圧ＶＰＰを得ることができる。
【００６６】
ＤＰＤ時においては、ＰＤＢ信号がロウレベルになり、ＭＯＳＦＥＴ１５３がオフしてＶＳＳへの電流をカットする。一方、Ｐチャンネル型ＭＯＳＦＥＴ１４８、１５４がオンしてノードＮ２１、Ｎ２２をＶＤＤに引き上げる。このため、Ｐチャンネル型ＭＯＳＦＥＴ１４９，１５０がオフして、ＶＤＤからの電流をカットする。またノードＮ２１がＶＤＤに固定されるため、インバータ回路１５５は出力ＶＰＳをロウレベルに固定し電流も流さない。
【００６７】
図２２には、前記図１６のＶＰＰポンプ回路７７の一実施例の回路図が示されている。ポンプ回路７７は、発振回路１６０と昇圧容量１６１、１６２、１６３および電荷の転送用Ｎチャンネル型ＭＯＳＦＥＴ１６７，さらにプリチャージ用Ｎチャンネル型ＭＯＳＦＥＴ１６４，１６５，１６６で構成される。ポンプ回路の出力電圧ＶＰＰＨは、特に制限されないが、スイッチ手段７８を介して内部電圧ＶＰＰに供給される。上記スイッチ手段７８は、Ｐチャンネル型ＭＯＳＦＥＴ１６８で構成されてＰＤ信号で制御される。
【００６８】
昇圧電圧ＶＰＰは、前記図１２の実施例のメモリアレイ１６のワードドライバＷＤに供給される。ワードドライバＷＤの出力はＰチャンネル型ＭＯＳＦＥＴ１７０とＮチャンネル型ＭＯＳＦＥＴ１７１で構成され、出力信号がワード線ＷＬの選択レベルとされる。待機状態ではメインワード線ＭＷＬがＶＰＰとなり、Ｐチャンネル型ＭＯＳＦＥＴ１７０がオフしているが微少なオフ電流が流れる。ワード線ＷＬの本数は、記憶容量が３２ＭビットのようなＤＲＡＭで、約１６０００本と多いため、微少なオフ電流でもチップ全体では無視できない電流（数十μＡ）となる。このため、ＤＰＤ時には、ＶＰＰへの電流供給をカットすることに意味がある。前記のようにスイッチ手段７８をＰチャンネル型ＭＯＳＦＥＴ１６８で構成し、これをＶＤＤ振幅のＰＤ信号で制御することで、ＶＰＰへの電流供給を完全にカットできる。
【００６９】
図２３には、前記図２２の発振回路１６０の一実施例の回路図が示されている。この発振回路１６０は、ＮＡＮＤゲート回路１７２とインバータ回路１７３〜１７６からなるリングオシレータで構成される。上記ＮＡＮＤゲート回路１７２とインバータ回路１７３〜１７６を一定電圧の降圧電圧ＶＤＬで動作させることで発振周期を一定化させる。つまり、電源電圧ＶＤＤで動作させると、スペック内で電圧が変わり、発振周期が短くなり過ぎると、ポンプ回路の変換効率が低下するし、発振周期が長過ぎると電流の供給能力が低下するという問題が生じる。この実施例では、一定電圧ＶＤＬにより動作させることにより、所望の発振周期のパルスを安定的に得ることができる。
【００７０】
特に制限されないが、上記リングオシレータは電圧センサの出力信号ＶＰＳで制御され、ＶＰＳがハイレベルのとき発振、ＶＰＳがロウレベルのとき停止する。このような発振回路の制御によって、前記のようなポンプ回路の動作の制御が行われる。１７７はレベル変換回路で、インバータ回路１８６により相補的なパルスＮ３１とＮ３２を形成し、Ｎチャンネル型ＭＯＳＦＥＴ１８２と１８５とＰチャンネル型ＭＯＳＦＥＴ１８１と１８４からなるＣＭＯＳインバータ回路の入力に供給し、上記Ｐチャンネル型ＭＯＳＦＥＴ１８１と１８４のドレインと電源電圧ＶＤＤとの間に、互いに他方のインバータ回路の出力を受けてラッチ動作を行うようなＰチャンネル型ＭＯＳＦＥＴ１８０と１８３を設けて、リングオシレータの出力ノードＮ３０をＶＤＬレベルからＶＤＤレベルに電圧を変換する。
【００７１】
ＰＤＢ信号により制御されるＮチャンネル型ＭＯＳＦＥＴ１８９とＰチャンネル型ＭＯＳＦＥＴ１７９を追加し、ＤＰＤ時には、上記ＭＯＳＦＥＴ１８９をオフに、１７９をオンにして出力信号ＯＳＣをロウレベルに、ＯＳＣＢをハイレベルに固定する。
【００７２】
図２４には、前記図２２のポンプ回路の動作の一例を説明するための動作波形図が示されている。待機時および動作時には、ＶＰＳがハイレベルになるとＯＳＣによって内部ノードＮ２４が２ＶＤＤまで昇圧され、ＭＯＳＦＥＴ１６７と１６８を介してＶＰＰに電荷が転送される。
【００７３】
ＤＰＤ時には、Ｎ２４，Ｎ２５ともにＶＤＤに固定される。ポンプ回路の出力ＶＰＰＨはＮチャンネル型ＭＯＳＦＥＴ１６８によってＶＤＤ−Ｖｔｈまでしか下がらない。しかし、スイッチ手段７８のＰチャンネル型ＭＯＳＦＥＴ１６８のゲートＰＤはＶＤＤであるため、ソースよりゲート電圧が高〈なり、Ｐチャンネル型ＭＯＳＦＥＴ１６８は完全にオフして、ＶＰＰは０Ｖまで放電される。このため、ワードドライバＷＤでのオフ電流は０にできる。
【００７４】
通常ＤＲＡＭでは、メモリアレイの基板電位をＶＳＳより低い負の電圧ＶＢＢとして、メモリセルの情報保持特性を向上させている。前記図１、図８、図１２の各実施例においては、この基板電圧ＶＢＢが省略されているが、電源回路１３ａ，１３ｂ，１３ｃにＶＢＢ発生回路が含まれ、メモリアレイ１６にＶＢＢ電圧を供給されるものであると理解されたい。
【００７５】
上記ＶＢＢ発生回路は、前記図１６のＶＰＰ発生回路と同様の構成で、電圧センサとポンプ回路とで構成される。電圧センサではＶＤＤおよびＶＳＳとの間にスイッチ手段が設けられ、ＰＤＢ信号でスイッチ制御されて、ＤＰＤ時には電圧と電流の供給がカットされる。また、ポンプ回路はＰＤＢ信号で動作が制御され、ＤＰＤ時にはポンプ動作が停止して、ＶＢＢへの電流と電圧の供給が停止される。このように、ＶＢＢ発生回路においても、ＤＰＤ時の消費電流が０になる。
【００７６】
図２５には、本発明が適用されたＤＲＡＭチップの消費電流の内訳の一例の説明図が示されている。特に制限されないが、メモリ容量は約３２Ｍビットであり、インターフェイスはスタティック型ＲＡＭと互換性を持ち、かつリフレッシュ動作は前記のようにリード／ライト動作とリフレッシュ動作とを１サイクル中にそれぞれの時間を割り振って実施するようにしたり、あるいはリード／ライト動作とリフレッシュ動作とが競合したときにのみ上記２つの動作を実施するという、いわゆるタイムマルチプレクス方式とされる。
【００７７】
この実施例のＤＲＡＭでは、待機時には約１７０μＡの消費電流がある。その内訳は、リフレッシュ動作電流として約９０μＡ、ＭＯＳＦＥＴのオフ電流（サブスレッショルドリーク電流）が約６０μＡ、電源回路での直流電流として約２０μＡである。待機時、つまりデータの保持動作のみを行っているときにこれらの消費電流を持つＤＲＡＭに対して、本発明のようなＤＰＤ機能あるいはＤＰＤモードを設けることにより、リフレッシュ動作の停止と電源回路の停止、および内部電圧を０Ｖとすることで、内部電圧で動作する回路のオフ電流を０にできる。前記のようなＤＰＤ時には、かかるＤＰＤモードからの回復を指示するためのＣＳ２を受ける入力回路１１、及びシステム上での他の回路と共存させる必要から出力制御回路１８ａ、出力回路１９には電源電圧ＶＤＤが定常的に供給され結果、かかる電源ＶＤＤと各回路間に設けた各種スイッチ手段では、ＭＯＳＦＥＴでのオフ電流に対応した約５μＡが上記ＤＰＤ時の消費電流となる。
【００７８】
図２６には、この発明に係るメモリチップを含むシステムの一実施例のブロック図が示されている。この実施例では、本発明に係るメモリチップ１０ａと他のチップ（ここではＲＯＭ）１９０とが同一基板に実装される。かかる実装基板上には、ＶＤＤ，ＶＳＳのような電源供給線、アドレスバスＡｉ，データバスＤＱが設けられ、上記のような２個のチップ１０ａと１９０が共通に接続される。
【００７９】
上記実装基板上には、ＣＳ２，ＣＳ１Ｂのように本発明に係るメモリチップ１０ａに向けた制御信号線、ＣＥＢのようにＲＯＭ１９０に向けた制御信号線が設けられる。これらの専用の制御信号線は、それぞれのメモリチップ１０ａ及びＲＯＭ１９０に対応して接続される。
【００８０】
このようにシステム上においては複数のメモリチップ等が搭載されているので、例えはメモリチップ１０ａに対して電源電圧ＶＤＤの供給を遮断してしまうと、データバスＤＱに出力される出力回路の出力ＭＯＳＦＥＴのゲート電圧が不定レベルとなり、ＲＯＭ１９０等からの読み出し信号によって、データバスに出力されるハイレベルにより形成される電流が上記メモリチップ１０ａのオフ状態の出力ＭＯＳＦＥＴに流れ込んでしまう等の問題が生じる。このため、メモリチップ１０ａは、何も動作しない状態であっても、データバスやアドレスバスあるいは制御バス等に接続される回路については、電流が流れ込まないような対策を必要とするものである。
【００８１】
この実施例では、メモリチップ１０ａが何も動作を行わない一定期間においては、前記バスに接続されるＣＰＵ等のホストシステムからの指示によってＤＰＤモードが指示される。これにより、ＤＲＡＭ等のメモリチップ１０ａにおいて、同じシステム上に搭載される他のＲＯＭ１９０等の動作を損なうことなく、前記のように約５μＡ程度の電流しか流さない、いわば超低消費電流モードを実現することができる。
【００８２】
図２７には、前記図２６の実施例の動作の一例を説明するための動作波形図が示されている。ＣＰＵ等のホスト側からＣＳ２をハイレベルにすることで、メモリチップ１０ａがＤＰＤモードから待機状態になる。このときＣＳ１Ｂによってチップが動作状態になると、アドレスＡｉにしたがって読出を行い、ＤＱにデータが出力される。次に、ＣＳ１Ｂがハイレベルに維持され、ＣＳ２がロウレベルになるとメモリチップ１０ａはＤＰＤ状態になり、消費電流を低減するとともに出力ＤＱがハイインピーダンスになる。
【００８３】
上記メモリチップ１０ａがＤＰＤ状態でも、システム上においては電源電圧ＶＤＤは印加されているので、ＲＯＭは動作可能である。つまり、ＣＥＢがロウレベルにされてＲＯＭが動作し、アドレスＡｉにしたがってＲＯＭの読出しが行われ、ＤＱにデータが出力される。このとき、ＤＰＤ状態のメモリチップ１０ａにも、上記ＲＯＭの読み出しのためのアドレスＡｉが入力するが、入力回路１２が動作を停止しているため消費電流が増えることはない。
【００８４】
前記実施例では、ＲＯＭとメモリチップ１０ａとを実装する場合を示したが、これに限定されない。たとえば、メモリチップ１０ａは複数個が上記アドレスバスＡｉ、データバスＤＱ及び電源供給線ＶＤＤ，ＶＳＳに接続され、制御信号ＣＳ２，ＣＳ１Ｂを、それぞれのメモリチップ１０ａにおいてチップ毎に設けるようにすることにより、複数個のうちの任意のメモリチップ１０ａを選択的にＤＰＤ状態にすることができる。これにより、システムのメモリ領域の一部を待機状態のままとした情報を保持し、その他のメモリ領域はＤＰＤ状態として、低消費電流化を図るような構成も可能となる，
【００８５】
図２８には、この発明に係る半導体集積回路装置の一実施例の構成図が示されている。この実施例は、積層パッケージにて半導体集積回路装置が構成される場合に向けられている。例えば、パッケージ基板上１９４に、ＲＯＭ１９０とメモリチップ１０ａとを重ねて実装する。この場合、例えばメモリチップ１０ａが小さい場合には、チップサイズの小さい方が上にして積層構造とされる。そして、パッケージの基板１９４から、各チップにボンディングワイヤ１９２にて接続する。このボンディングワイヤ１９２が、前記図２６のアドレスバスＡｉ、データバスＤＱあるいは電源線ＶＤＤ，ＶＳＳ及び制御信号線とされる。
【００８６】
前記のようにバッテリー駆動により動作する携帯機器等に用いられるＤＲＡＭでは、幅広い温度領域での待機時電流低減が要求される。このため、かかる携帯機器にむけられるＤＲＡＭにおいては、幅広い温度領域の中でのワーストケースに適合するような高温度でもデータ保持が可能なようにリフレッシュ周期が設定される。しかしながら、携帯機器等においては、より低い温度領域、特に日常的に使用される常温近傍での使用が多いことに着目し、本願発明者にあっては、温度変化に対応してリフレッシュ周期を制御することによりリフレッシュ電流を低減させる発明に到達した。
【００８７】
図２９には、この発明に係るＤＲＡＭに搭載されるリフレッシュタイマの一実施例のブロック図が示されている。同図において、２００は、メモリセルの情報保持時間に対応した温度依存を持つ電流Ｉ１を生成する電流源である。この電流源２００は、特に制限されないが、前記図１７の基準電圧回路で形成された電圧ＶＰＧ、ＶＢＥ及びＶＲＴＲを用いて温度依存性を持つ電流Ｉ１を形成し、それを電流ミラー回路に供給してバイアス電圧ＮＢＩＡＳ１の形態として出力する。
【００８８】
前記電流源２００で形成された外部電圧ＶＤＤを基準として生成された電流Ｉ１は、上記バイアス電圧ＮＢＩＡＳ１の形態でレベル変換用電流源２０１に伝えられ、ここで内部安定化電圧ＶＤＬを基準とする電流Ｉ１に変換され、変換された電流Ｉ１を同様に電流ミラー回路で形成されたバイアス電圧ＰＢＩＡＳ，ＮＢＩＡＳの形態で出力する。２０２は、上記レベル変換用電流源２０１により形成されたバイアス電圧ＰＢＩＡＳ，ＮＢＩＡＳを受け、上記電流Ｉ１を動作電流とするリングオシレータである。そして、２０３は上記リングオシレータ２０２の出力ＴＯＵＴに応したリフレッシュ要求信号ＲＦを生成する制御回路である。
【００８９】
図３０には、前記図２９の電流源２００とレベル変換用電流源２０１の一実施例の回路図が示されている。Ｐチャンネル型ＭＯＳＦＥＴ２０４のゲートに前記基準電圧回路で形成された定電圧ＶＰＧを入力する事で、前記図１７の基準電圧レベル変換回路の定電流源（ＭＯＳＦＥＴ１０９）とカレントミラーを構成し、電源電圧・温度依存性を殆ど持たない定電流Ｉ０と同等の定電流Ｉ１’を得る。この定電流Ｉ１’の電流値は、前記ＭＯＳＦＥＴ２０４と、前記図１７のＭＯＳＦＥＴ１０９の定数比により決まり、この値が後に述べるリングオシレータの最高動作周波数を決定する。この最高動作周波数は、メモリセルの許容最高温度での情報保持時間に対応した周期を持つようにされる。
【００９０】
前記図１７で生成される比較用電圧ＶＲＴＲとバイポーラトランジスタ１０２のベース，エミッタ間電圧ＶＢＥを入力とする差動アンプにより温度依存性を持つ電流Ｉ１を得る。ここでＭＯＳＦＥＴ２０７、２０８はカレントミラーを構成しない純粋な負荷ＭＯＳＦＥＴ（抵抗手段）として機能する。前記電圧ＶＲＴＲは電源電圧・温度に対する依存性がほぼ０であるが、電圧ＶＢＥは温度に対して負の依存性を示すため、電流Ｉ１は温度低下と共に減少する特性を示す。この特性は比較用電圧ＶＲＴＲのレベルを変える事で調整することが出来る。このようにして生成された電流Ｉ１は、電流源２０１により内部安定化電源ＶＤＬを基準にするよう変換される。
【００９１】
上記レベル変換用の電流源２０１は、上記電流Ｉ１が流れるダイオード接続のＭＯＳＦＥＴ２０８によってバイアス電圧ＮＢＩＡＳ１の形態に変換され、カレントミラー形態のＮチャンネル型ＭＯＳＦＥＴ２１１、Ｐチャンネル型ＭＯＳＦＥＴ２０９、２１０及びＮチャンネル型ＭＯＳＦＥＴ２１２に上記同じ電流Ｉ１が流れるようにされる。この電流Ｉ１によって、カレントミラー形態のＰチャンネル型ＭＯＳＦＥＴ２０９及びＮチャンネル型ＭＯＳＦＥＴ２１２によりバイアス電圧ＰＢＩＡＳ、ＮＢＩＡＳの形態で出力される。このようなレベル変換動作は、後に述べる電流Ｉ１を動作電流とするリングオシレータが安定動作のためＶＤＬで動作していることに対応させるものである。
【００９２】
図３１には、前記図２９のリングオシレータ２０２の一実施例の回路図が示されている。２３１〜２３５は、リングオシレータを構成するインバータ回路である。Ｐチャンネル型ＭＯＳＦＥＴ２１３〜２１６は、前記図３０で生成したバイアス電圧ＰＢＩＡＳを受けて前記インバータ回路２３１〜２３５の充電電流を決める電流源として動作する。Ｎチャンネル型ＭＯＳＦＥＴ２１７〜２２０は、前記図３０で生成したバイアス電圧ＮＢＩＡＳを受けて前記インバータ回路２３１〜２３５の放電側電流を決める電流源として動作する。
【００９３】
２２１−２３０は、リングオシレータの周期（周波数）を調整する負荷容量である。２４０はパワーダウン信号ＰＤ若しくは後述するようなテスト信号ＴＳＴＯＰによりオシレータを停止させるための信号ＯＳＣＳＴＯＰを生成するＮＯＲゲート回路である。２３６−２３９は、上記信号ＯＳＣＳＴＯＰによりオシレータを停止させるためのＮＡＮＤゲートを構成するＭＯＳＦＥＴである。
【００９４】
上記Ｐチャンネル型ＭＯＳＦＥＴ２１３−２１６及びＮチャンネル型ＭＯＳＦＥＴ２１７−２２０により、本リングオシレータ２０２の動作周期は、前記図３０の電流源２００で生成される電流Ｉ１により制御される。よって、電流Ｉ１の温度特性により、その動作周期は温度低下と共に延びて行く、つまりは周期が長くなるという温度依存性を持つものとなる。
【００９５】
図３２には、この発明に係るリフレッシュタイマの温度依存性を説明するための特性図が示されている。前記図２９の制御回路２０３により、リングオシレータ２０２の動作周期毎、若しくは何倍かした周期でリフレッシュ動作を行うように構成すると、リフレッシュ周期ｔは図のように温度低下と共に延びていく。この結果、リフレッシュ電流Ｉｒｅｆは温度低下と共に１／Δｔの割合で減少する。
【００９６】
Δｔは使用温度範囲に応じて調整される。例えば、極低温領域での使用を考慮する必要がない場合はＩｒｅｆの低減効果を優先しΔｔを大きく設定する。極低温領域での使用を考えた場合、リングオシレータ２０２の動作周期ｔがデータリテンション特性（情報保持時間）を超える可能性があるため、メモリセルのデータ保持動作を確保するためにマージンを持つた範囲でΔｔを設定する。
【００９７】
図３３には、この発明に係るＤＲＡＭに搭載されるリフレッシュタイマの他の一実施例のブロック図が示されている。この実施例では、前記のような極低温側でのマージン考慮を不要とするような工夫が行われている。この実施例では、前記図２９の実施例に対して、電流Ｉ２を生成する電流源２４２が追加され、レベル変換用の電流源２０１に代えて、前記電流源２００で形成された電流Ｉ１と上記電流Ｉ２を加算させた電流Ｉ３（＝Ｉ１＋Ｉ２）を形成する電流源２４３が設けられる。この電流源２４３は、前記図２９の電流源２０１と同様にＶＤＤ基準の電流をＶＤＬ基準に変換するレベル変換機能も併せ持つようにされる。上記電流源２４２は、電流源２００の電流Ｉ１に対し温度依存性が小さい電流Ｉ２を生成するものである。他の構成は、前記図２９と同様である。
【００９８】
図３４には、前記図３３の電流源２００、２４２及び２４３の一実施例の回路図が示されている。前記図３０と同様な温度依存を持つ電流源２００に加え、定電圧ＶＰＧを受けるＰチャンネル型ＭＯＳＦＥＴ２５１と、ダイオード形態のＮチャンネル型ＭＯＳＦＥＴ２５２により電流源２４２を構成し、電源電圧・温度依存を持たない電流Ｉ２を生成する。上記電流源２００と２４２で形成された電流Ｉ１、Ｉ２の電流値はＭＯＳＦＥＴ２４６、２５１と前記図１７のＭＯＳＦＥＴ１０９の定数比により決まる。
【００９９】
電流源２４３を構成する並列形態のＮチャンネル型ＭＯＳＦＥＴ２５５、２５６のゲートに、電流源２００で形成された電流Ｉ１に対応したバイアス電圧ＮＢＩＡＳ１と、電流源２４２で形成された電流Ｉ２に対応したバイアス電圧ＮＢＩＡＳ２を供給して、その共通接続されたドレインから電流Ｉ１とＩ２を加算した電流Ｉ３を生成する。電流源２４３を構成する前記同様なカレントミラー回路により、リングオシレータ２０２に供給される上記電流Ｉ３に対応したバイアス電圧ＰＢＩＡＳ，ＮＢＩＡＳを形成する。
【０１００】
図３５には、前記図３４の電流源の温度依存性を説明するための特性図が示されている。電流Ｉ１は前記したように温度依存を持つため、同図の温度Ｔ１、Ｔ２領域では温度低下と共に減少する。電流Ｉ２は殆ど温度依存性を持たないため、全温度領域Ｔ１，Ｔ２，Ｔ３においてほぼ一定の値を示す。
【０１０１】
高温度領域Ｔ１でＩ１＞＞ｌ２となるように設定しておけば、リングオシレータ２０２の周期を決める電流Ｉ３は温度依存性を持つ電流Ｉ１が支配的となり、高温度Ｔ１、及び中温度領域Ｔ２では温度低下と共に減少する。そして、温度低下により電流Ｉ１の電流値が低下し、電流Ｉ２が支配的となる低温度領域Ｔ３まで下がると電流Ｉ３は上記電流Ｉ２に対応して一定電流で安定する特性を示すものとなる。
【０１０２】
図３６には、前記図３３のリフレッシュタイマの温度依存性を説明するための特性図が示されている。前記図３５の特性図からも明らかなように、リフレッシュ周期ｔは高温度及び中温度領域Ｔ１，Ｔ２では温度低下と共に延びて行くが、低温度領域Ｔ３では飽和する。上記特性により必要以上にリフレッシュ周期が延びてしまいデータ破壊を招く恐れはなくなる。低温度領域Ｔ３でのリフレッシュ電流Ｉｒｅｆ低減の効果がなくなるが、この領域の消費電流は、リフレッシュ電流が小さくなって相対的に直流成分が占める割合が大きくなるため、リフレッシュ動作電流が多少変化しても待機時電流の低減効果はさほど大きくない。
【０１０３】
図３７には、前記図３３の電流源２００、２４２及び２４３の他の一実施例の回路図が示されている。この実施例では、電流源２００の差動アンプにフィードバック用のＭＯＳＦＥＴ２６２が追加される。ＭＯＳＦＥＴ２６２は、比較用電圧ＶＲＴＲ側の電流変化量をＶＢＥ側に帰還させる事により、電流Ｉ１の温度に対する変化量をより大きくする働きを持つ。ＭＯＳＦＥＴ２６２によりフィードバック効果により、前記図３５の特性図において、中温度領域Ｔ２における電流変化量が大きくなる。
【０１０４】
すなわち、このＭＯＳＦＥＴ２６２の定数を調整することにより、温度によるタイマ周期の変化量を調整することができる。これによって、中温度領域Ｔ２でのデータリテンション特性にあわせてタイマ周期の温度依存性を調整することができる。したがって、データ破壊を招くことなく、各温度におけるリフレッシュ周期を最適にまで伸ばせるため、リフレッシュ電流の低減効果が大きくなる。
【０１０５】
図３８には、前記図３３の電流源２００、２４２及び２４３の更に他の一実施例の回路図が示されている。この実施例では、電流源２００の差動アンプの負荷をカレントミラー型にしたものである。前記した図３４や図３７の実施例では、前記図３５の特性図において中温度領域Ｔ２における電流変化量は方物線を描いていたが、この実施例では任意の温度でデジタル的に電流を変化させるようにすることができる。
【０１０６】
図３９には、この発明に係るＤＲＡＭに搭載されるリフレッシュタイマの更に他の一実施例のブロック図が示されている。同図において、２００、２４２は前記図３３の実施例と同様な電流源である。この実施例では、これらの電流源２００、２４２に対応して、前記図２９に示したようなレベル変換用電流源２０１ａ，２０１ｂを設け、それにより形成されたバイアス電圧によってリングオシレータ２０２ａ、２０２ｂを制御するものである。これらのリングオシレータ２０２ａ、２０２ｂは前記したリングオシレータ２０２と構成を同じものである。
【０１０７】
２８３は２個のリングオシレータ２０２ａ、２０２ｂの動作状態をモニタし、動作速度が遅いほうのタイマを信号ＴＳＴＯＰ１，ＴＳＴＯＰ２により停止させ、出力ＴＯＵＴ１，ＴＯＵＴ２のうち動作速度が速いほうの出力のみを有効にする判定回路である。２８４は上記範囲回路２８３の出力ＴＯＵＴに応じたリフレッシュ要求信号ＲＦを生成する制御回路である。
【０１０８】
図４０には、前記図３９のリフレッシュタイマによるリフレッシュ動作を説明するための特性図である。この実施例では、電流源、リングオシレータの構成はこれまで述べてきたものに同じであり、それぞれの電流源の電流Ｉ１，Ｉ２で動作する２個のリングオシレータ２０２ａ、２０２ｂを選択動作させている。そのため、同図のようにリングオシレータ２０２ａの出力ＴＯＵＴ１は温度低下と共に延びていく特性を示し、リングオシレータ２０２ｂの出力ＴＯＵＴ２は温度によらずほぼ一定の特性を示す。
【０１０９】
上記出力ＴＯＵＴ１、ＴＯＵＴ２のうち、その温度でより動作周期が早い方の出力でリフレッシュ周期を決めてやれば、最終的なリフレッシュ周期はＴＯＵＴで示す特性となり、前記図３６で示したものとほぼ同等になる。この実施例では、リングオシレータを２個設けることにより、回路規模がその分大きくなる反面、温度領域Ｔ１、Ｔ２及びＴ３に対応してそれぞれのリングオシレータ２０２ａ，２０２ｂの周期を最適に設定できるものとなる。
【０１１０】
図４１には、前記図３９のリフレッシュタイマの動作の一例を説明するための波形図が示されている。同図は、温度領域Ｔ１でのリフレッシュタイマの動作波形が示されている。温度領域Ｔ１では、２つのリングオシレータ２０２ａ、２０２ｂを同時に起動させると、動作速度が速い２０２ａの出力ＴＯＵＴ１が２０２ｂの出力ＴＯＵＴ２よりも先に出力され、ＴＯＵＴ１が出力された事を認知する信号ＴＯＮ１が出力される。
【０１１１】
２個のリングオシレータが同時に停止し、リフレッシュ動作が行われなくなるのを防ぐため、ＴＯＮ２をモニタし、ＴＯＵＴ２がまだ出力されていない事を確認した上でＴＳＴＯＰ２を出力し２０２ｂを停止させる。リングオシレータ２０２ａの動作周期毎、又は何倍かした周期でリフレッシュ要求信号ＲＦを出力する。このリフレッシュ要求信号ＲＦからリセット信号ＲＳＴを生成し、全ての状態をクリアする。以降同し動作を繰り返す。また、温度領域Ｔ３領域ではリングオシレータ２０２ａと２０２ｂの動作速度が逆転するため、上記とは逆にリングオシレータ２０２ａが停止することになる。
【０１１２】
図４２には、前記図３９のリフレッシュタイマの動作の他の一例を説明するための波形図が示されている。同図は、温度領域Ｔ２でのリフレッシュタイマの動作波形が示されている。この温度領域Ｔ２では、リングオシレータ２０２ａ、２０２ｂの動作速度が接近するため、ＴＯＵＴ１、ＴＯＵＴ２が同時に出力される可能性がある。このため、それぞれの動作認知信号ＴＯＮ１、ＴＯＮ２が共に出力された場合はリングオシレータ２０２ａ、２０２ｂとも停止しないようにする。リフレッシュ要求信号ＲＦは、上記２つのＴＯＵＴ１、ＴＯＵＴ２のＡＮＤ信号により出力される。
【０１１３】
図４３には、前記図３９の動作判定回路２８３及び制御回路２８４の一実施例の論理回路図が示されている。２８５はＴＯＵＴ１、ＴＯＵＴ２のＮＡＮＤ信号ＴＯＵＴを得るためのＮＡＮＤゲートである。ＮＡＮＤゲート回路２８６、２８７はＴＯＵＴ１の出力を認知し、ＴＯＮ１を出力するためのラッチ回路を構成する。ＮＡＮＤゲート回路２８８、２８９はＴＯＵＴ２の出力を認知し、ＴＯＮ２を出力するためのラッチ回路を構成する。
【０１１４】
２９２はＴＯＮ１とＴＯＮ２をモニタし、ＴＳＴＯＰ１を出力するためのＮＯＲゲートである。２９３はＴＯＮ１とＴＯＮ２をモニタし、ＴＳＴＯＰ２を出力するためのＮＯＲゲートである。ゲート回路、インバータ回路２９６−３０５はＴＯＵＴをカウントするためのシフトレジスタを構成する。遅延回路３０６とゲート回路３０７は、リフレッシュ要求信号ＲＦからＲＳＴ用のワンショットパルスを生成する回路を構成する。２９４はパワーダウン信号ＰＤ、及び前記ワンショット信号によりＲＳＴを生成するためのＮＡＮＤゲートである。
【０１１５】
図４４には、この発明に係るリフレッシュタイマの更に他の一実施例のブロック図が示されている。この実施例では、リフレッシュ要求停止モードが付加される。つまり、内部リフレッシュタイマでデータリテンションを行っているメモリでは、データリテンション特性を測定する際も内部リフレッシュタイマによるリフレッシュ動作が行われるため真の特性が得られなくなる。この実施例では、リフレッシュ動作停止信号ＴＲＥＦＯＦＦＢを設け、リフレッシュ要求信号ＲＦを受け付けないようにする。
【０１１６】
この実施例では、リフレッシュ動作周期の外部制御とリフレッシュ要求停止モード機能が付加される。外部からリフレッシュ動作を制御出来れば、任意のリフレッシュ動作周期における消費電流を知る事が可能になり、これまで述べてきたリフレッシュタイマの特性設定に有効なデータを得ることが出来る。内部リフレッシュタイマでデータリテンションを行っているメモリでは、データリテンション特性を測定する際も内部リフレッシュタイマによるリフレッシュ動作が行われることになる。このためリフレッシュ要求を停止するモードが必要になる。
【０１１７】
上記のような機能を持たせるために、リフレッシュタイマ３０８に次のような回路が付加される。４０３は外部からリフレッシュ要求信号を入力するためのボンディングパツドである。３０９は上記ボンディングパッド４０３から入力されたリフレッシュ要求信号を取り込むための入力バッファである。３０８は、前記説明したようなリフレッシュタイマである。４００は選択信号ＴＲＥＦＣによりリフレッシュタイマ３０８の出力信号ＲＦと、入力バッファ３０９の出力信号ＥＸＴＲＦを選択するためのセレクタである。
【０１１８】
４０１は信号ＴＲＥＦＯＦＢによりセレクタ４００の出力ＳＲＦを無効にし、リフレッシュ起動信号ＲＡＣＴを停止させるためのＮＡＮＤゲートである。上記４０３は専用パッド若しくはアドレスピンなど、通常動作で使用するパツドと兼用しても良い。上記信号ＴＲＥＦＣ，ＴＲＥＦＯＦＢはテストモードにより生成するか、専用パッドにより外部から入力される。
【０１１９】
上記の実施例から得られる作用効果は、下記の通りである。
（１） スイッチ手段を介して選択的に動作電圧の供給と停止が可能とされメモリアレイを含んだ内部回路を備え、所定の制御信号を受けた入力回路により上記スイッチ手段による動作電圧の供給と停止を制御することにより、メモリ動作を行わないときに直流電流及びリーク電流の削減によって低消費電力化を実現した半導体記憶回路を得ることができるという効果が得られる。
【０１２０】
（２） 上記に加えて、上記メモリアレイからの信号を受けて出力信号を形成する出力回路を上記動作電圧により定常的に動作させ、上記入力回路により上記スイッチ手段をオフ状態にして内部回路への動作電圧を停止するときに上記出力回路を出力ハイインピーダンス状態にすることにより、半導体記憶回路を他の回路ブロックと共通バスに接続し、半導体記憶回路のみを上記低消費電力モードできるという効果が得られる。
【０１２１】
（３） 上記に加えて、上記メモリアレイを記憶情報の保持のための周期的なリフレッシュ動作を必要とするメモリセルで構成することにより、大記憶容量化と高集積化を図りつつ、低消費電力化を実現することができるという効果が得られる。
【０１２２】
（４） 上記に加えて、上記内部回路に上記メモリセルの選択動作を行うアドレス選択回路に供給する動作電圧発生回路を設け、かかる動作電圧発生回路に前記スイッチ手段を介して外部端子から供給された動作電圧の供給と停止を行うようにすることにより、簡単な回路構成で内部回路に対する動作電圧の供給と停止の切り替えを行うようにすることができるという効果が得られる。
【０１２３】
（５） 上記に加えて、前記メモリセルに対して記憶情報の読み出しあるいは書き込みを行うメモリ動作と、上記メモリ動作とは異なるアドレス指定によるリフレッシュ動作とが時間的に競合したとき、かかるメモリ動作の前又は後にリフレッシュ動作を実施するタイムマルチモードの半導体記憶回路とし、インターフェイスをスタティック型ＲＡＭに対応されたものとすることにより、スタティック型ＲＡＭに匹敵する低消費電力と使い勝手のよいメモリ動作を実現しつつ、ダイナミック型ＲＡＭに匹敵する大記憶容量の半導体記憶回路を実現できるという効果が得られる。
【０１２４】
（６） 記憶情報の保持のための周期的なリフレッシュ動作を必要とするメモリセルを含む半導体記憶回路に、上記メモリセルの情報保持時間の温度依存性に対応して上記リフレッシュ動作の周期を変化させることによりリフレッシュ動作に要する消費電流を大幅に低減することができるという効果が得られる。
【０１２５】
（７） 上記に加えて、リフレッシュ周期が相対的に短くされる高温度側でのメモリセルの情報保持時間に対応させて周期が変化させられる第１温度領域と、リフレッシュ周期が相対的に長くされる低温度側でメモリセルの情報保持時間より短いほぼ一定の周期にされた第２温度領域とを設けることにより、低温度領域でのデータ保持特性を維持しつつ、リフレッシュ動作に要する消費電流を大幅に低減することができるという効果が得られる。
【０１２６】
（８） 上記に加えて、前記メモリセルに対して記憶情報の読み出しあるいは書き込みを行うメモリ動作と、上記メモリ動作とは異なるアドレス指定によるリフレッシュ動作とが時間的に競合したとき、かかるメモリ動作の前又は後にリフレッシュ動作を実施するタイムマルチモードとし、スタティック型ＲＡＭに対応されたインターフェイス回路を設けることにより、スタティック型ＲＡＭに置き換え可能な低消費電力とメモリ動作を実現しつつ、ダイナミック型ＲＡＭに匹敵する大記憶容量の半導体記憶回路を実現できるという効果が得られる。
【０１２７】
（９） 上記に加えて、第１温度領域に対応した温度依存性を持つ第１電流と、上記第２温度領域に対応した定電流とを合成した電流によって動作する発振回路の周期を用いたタイマ回路でリフレッシュ動作を制御することにより、低温度領域でのデータ保持特性を維持しつつ、リフレッシュ動作に要する消費電流を大幅に低減することができるという効果が得られる。
【０１２８】
（１０） 上記リフレッシュ動作を制御するタイマ回路として、第１温度領域に対応した温度依存性を持つ第１電流により動作する第１発振回路と、上記第２温度領域に対応した定電流により動作する第２発振回路とを設け、上記第１発振回路と第２発振回路のうち短い方の発振出力により上記リフレッシュ制御信号を形成する出力選択回路により構成することにより、低温度領域でのデータ保持特性を維持しつつ、リフレッシュ動作に要する消費電流を大幅に低減することができるという効果が得られる。
【０１２９】
（１１） 上記に加えて、上記タイマ回路の動作の動作を無効にして、上記メモリ動作によりメモリセルの情報保持時間の測定を可能にすることにより、待機時電流の交流及び直流電流成分を切り分けた状態での解析や、リフレッシュサイクル延長によるさらなる低消費電流化を目的とした解析、データリテンション特性を評価する際に真の特性を評価できるという効果が得られる。
【０１３０】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、メモリアレイは、ビット線方向及びワード線方向に複数に分割し、かかる分割されたメモリセルアレイに対応して、そのアドレス選択回路を複数設けるようにするものであってもよい。ワード線やビット線は、メインワード線とローカルワード線のような階層ワード線方式、ビット線もローカルビット線及びメインビット線等のように階層ビット線方式を採用するものであってもよい。
【０１３１】
また、公知のダイナミック型ＲＡＭに採用されている素子構造、回路レイアウト技術を利用して、前記メモリセルアレイ及びそのアドレス選択回路を構成することができる。この実施例のようにリフレッシュ隠蔽＋ページモードを有する同期式擬似ＳＲＡＭ、リフレッシュ隠蔽＋ＤＲＡＭインターフェイス（アドレスマルチおよびＲＡＳ・ＣＡＳ制御）を構成することもできる。
【０１３２】
携帯電話等のような電子装置の高機能化に伴い，大容量ワークＲＡＭの需要が急増している。通常、ワークＲＡＭは非同期ＳＲＡＭで作られているが大容量化に向かない。その代替メモリとして大容量のＤＲＡＭが注目されているがリフレッシュが必要であり使い勝手が悪い。この発明に係る半導体記憶装置は、非同期ＳＲＡＭとの互換性を保つことができ、フラッシュメモリと一体化した構成とすることにより、電源遮断時での不揮発情報機能を持つフラッシュメモリとの組み合わせによって種々のメモリ動作を発揮することができる。
【０１３３】
半導体記憶回路は、前記のようなリフレッシュ動作を必要とする擬似ＳＲＡＭ、擬似同期式ＳＲＡＭ等のようなＤＲＡＭの他、フラッシュメモリ等のような不揮発性メモリにおいても、メモリ動作を行わないときにチャージポンプ回路によって常に動作電流を流し続けたり、あるいはＭＯＳＦＥＴによるリーク電流が無視できないような低しきい値電圧のＭＯＳＦＥＴで構成される回路においては、非動作時の消費電流が大きくなるから、この発明の適用によって低消費電力化とすることができる。
【０１３４】
前記ＤＰＤモードに入る前に、タイマー回路によって一定期間、リフレッシュ動作のみを停止させるものとしてもよい。つまり、ＣＳ２信号により、第１段階としてはリフレッシュタイマ１４の動作を停止させて、図２５に示したリフレッシュ動作電流を削減する第１モードとし、この第１モードが一定期間継続したことをタイマー回路により判定して、前記ＭＯＳオフ電流及び電源回路ＤＣ電流を削減するＤＰＤモードに移行するようにしてもよい。この構成では、上記第１モードの期間では、リフレッシュ動作が停止したのみであるから、記憶データは破壊されるが、書き込み動作は直ちに行うことができる。これにより、高い応答性を確保することができる。
【０１３５】
この発明は、単体のメモリ装置の他、前記実施例のようにマルチチップ構成とするもの、あるいはＣＰＵ、ＲＡＭ、ＤＲＡＭ等が搭載されてなるシステムＬＳＩのような半導体集積回路装置に形成される半導体記憶回路を含む各種半導体記憶回路に広く利用できる。
【０１３６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。スイッチ手段を介して選択的に動作電圧の供給と停止が可能とされメモリアレイを含んだ内部回路を備え、所定の制御信号を受ける入力回路により上記スイッチ手段による動作電圧の供給と停止を制御することにより、メモリ動作を行わないときに直流電流及びリーク電流の削減によって低消費電力化を実現した半導体記憶回路を得ることができる。
【図面の簡単な説明】
【図１】この発明に係るＤＲＡＭの一実施例を示すブロック図である。
【図２】前記図１の電源回路の内部電圧の一実施例を示す特性図である。
【図３】前記図１の入力回路１１の一実施例を示す回路図である。
【図４】前記図１の出力制御回路１８ａの一実施例を示す回路図である。
【図５】前記図１の出力回路１９の一実施例を示す回路図である。
【図６】前記図１のＤＲＡＭの動作の一例を説明するための動作波形図である。
【図７】前記図４の出力制御回路及び図５の出力回路の動作の一例を説明するための動作波形図である。
【図８】この発明に係るＤＲＡＭの他の一実施例を示すブロック図である。
【図９】前記図８の電源回路の内部電圧の一実施例を示す特性図である。
【図１０】前記図８の出力制御回路１８ｂの一実施例を示す回路図である。
【図１１】前記図１０の出力制御回路１８ｂの動作の一例を説明するための動作波形図である。
【図１２】この発明に係るＤＲＡＭの他の一実施例を示すブロック図である。
【図１３】前記図１２の入力回路１２ｃの一実施例を示す回路図である。
【図１４】前記図１３の入力回路１２ｃの動作の一例を説明するための動作波形図である。
【図１５】前記図１２の入力回路１２ｃの他の一実施例を示す回路図である。
【図１６】前記図１２の電源回路の一実施例を示すブロック図である。
【図１７】前記図１６の基準電圧回路の一実施例を示す回路図である。
【図１８】前記図１６の降圧回路の一実施例を示す回路図である。
【図１９】前記図１６の降圧回路の一実施例を示す回路図である。
【図２０】前記図１６の電圧センサの一実施例を示す回路図である。
【図２１】前記図２０の電圧センサの動作の一例を説明するための動作波形図である。
【図２２】前記図１６のＶＰＰポンプ回路７７の一実施例を示す回路図である。
【図２３】前記図２２の発振回路１６０の一実施例を示す回路図である。
【図２４】前記図２２のポンプ回路の動作の一例を説明するための動作波形図である。
【図２５】本発明が適用されたＤＲＡＭチップの消費電流の内訳の一例を示す説明図である。
【図２６】この発明に係るメモリチップを含むシステムの一実施例を示すブロック図である。
【図２７】前記図２６の実施例の動作の一例を説明するための動作波形図である。
【図２８】この発明に係る半導体集積回路装置の一実施例を示す構成図である。
【図２９】この発明に係るＤＲＡＭに搭載されるリフレッシュタイマの一実施例を示すブロック図である。
【図３０】前記図２９の電流源２００とレベル変換用電流源２０１の一実施例を示す回路図である。
【図３１】前記図２９のリングオシレータ２０２の一実施例を示す回路図である。
【図３２】この発明に係るリフレッシュタイマの温度依存性を説明するための特性図である。
【図３３】この発明に係るＤＲＡＭに搭載されるリフレッシュタイマの他の一実施例を示すブロック図である。
【図３４】前記図３３の電流源２００、２４２及び２４３の一実施例を示す回路図である。
【図３５】前記図３４の電流源の温度依存性を説明するための特性図である。
【図３６】前記図３３のリフレッシュタイマの温度依存性を説明するための特性図である。
【図３７】前記図３３の電流源２００、２４２及び２４３の他の一実施例を示す回路図である。
【図３８】前記図３３の電流源２００、２４２及び２４３の更に他の一実施例を示す回路図である。
【図３９】この発明に係るＤＲＡＭに搭載されるリフレッシュタイマの更に他の一実施例を示すブロック図である。
【図４０】前記図３９のリフレッシュタイマによるリフレッシュ動作を説明するための特性図である。
【図４１】前記図３９のリフレッシュタイマの動作の一例を説明するための波形図である。
【図４２】前記図３９のリフレッシュタイマの動作の他の一例を説明するための波形図である。
【図４３】前記図３９の動作判定回路２８３及び制御回路２８４の一実施例を示す論理回路図である。
【図４４】この発明に係るリフレッシュタイマの更に他の一実施例を示すブロック図である。
【符号の説明】
１０ａ…メモリチップ（ＤＲＡＭ）、１１…入力回路、１２…入力回路、１３ａ，１３ｂ，１３ｃ…電源回路、１４…タイマ、１５…制御回路、１６…メモリアレイ、１７…読出回路、１８ａ，１８ｂ…出力制御回路、１９…出力回路、２０ａ，２０ｂ…スイッチ手段、１６０…発振回路、１９０…ＲＯＭ、２００…電流源、２０１…レベル変換用電流源、
２０２…リングオシレータ、２０３…制御回路、２４２…電流源、２４３…電流源、２０１ａ，２０１ｂ…レベル変換用電流源、２０２ａ，２０２ｂ…リングオシレータ、２８３…動作判定回路
４０３…ボンディングパッド、３０８…リフレッシュタイマ、３０９…入力バッファ、４００…セレクタ。
【発明の属する技術分野】
本発明は、主としてリフレッシュ動作を必要とする半導体記憶回路に関し、等価的にスタティック型ＲＡＭ（ランダム・アクセス・メモリ）と同等に使用できるようにした擬似スタティック型ＲＡＭ等に利用して有効な技術に関する。
【０００２】
【従来の技術】
ＤＲＡＭをＳＲＡＭ（スタティック型ランダム・アクセス・メモリ）と同様に扱うことができるようにするために、リード／ライト動作とリフレッシュ動作とを１サイクル中にそれぞれの時間を割り振って実施するようにしたり、あるいはリード／ライト動作とリフレッシュ動作とが競合したときにのみ上記２つの動作を実施するという、いわゆるタイムマルチプレクス方式のＤＲＡＭが、特開昭６１―７１４９４号公報において提案されている。
【０００３】
【発明が解決しようとする課題】
上記のようなタイムマルチプレクス方式を含むＤＲＡＭにおいては、外部電源ＶＤＤが印加された状態では、チップが非動作（待機時）でもチップ内に搭載された内部電源回路での直流電流と、データ保持のためのリフレッシュ電流が消費される。さらに、周辺回路を構成するＣＭＯＳ論理回路が停止した状態でも、ＭＯＳＦＥＴのオフ電流が消費される。このオフ電流はＭＯＳＦＥＴのサブスレッショルド特性に起因し、例えばＮチャンネル型ＭＯＳＦＥＴの場合では、ゲート電圧が０Ｖでオフしていても、ドレイン・ソース間に微少なオフ電流が流れる。例えば、約３２Ｍ（メガ）ビットのような記憶容量のＤＲＡＭともなると、全体でのオフ電流は無視できなくなる。
【０００４】
ＤＲＡＭチップをシステムに搭載した場合は、他のメモリチップ（例えばＲＯＭ等）と電源ＶＤＤ，ＶＳＳおよび外部信号（アドレス信号ＡｉやデータバスＤＱ）が共通化される。この場合、ＤＲＡＭチップが非動作（待機時）でも、ＲＯＭチップのメモリアクセスのために電源ＶＤＤ、ＶＳＳは印加しておく必要がある。したがって、ＤＲＡＭチップは上記のような非動作でも、無駄に消費電流を流し続ける。
【０００５】
例えば、バッテリー駆動により動作する携帯機器等に用いられるＤＲＡＭでは、幅広い温度領域での待機時電流低減が要求される。ＤＲＡＭにおける待機時電流は、電源回路等が消費する直流電流、ＭＯＳＦＥＴの前記オフ電流、データリテンションのための前記リフレッシュ動作電流が挙げられる。上記のうち、最高動作補償温度近傍ではオフ電流が占める割合が大きいため、オフ電流カット用ＭＯＳＦＥＴ（サブスレッショルドリーク対策用カットＭＯＳＦＥＴ）の採用等によるオフ電流低減が有効な待機時電流低減対策となる。一方、より低い温度領域、特に日常的に使用される常温近傍では、殆どオフ電流が生しないため、リフレッシュ電流の占める割合が大きくなってくる。しかし、前記のような従来のＤＲＡＭにおいてはこのようなリフレッシュ電流を低減させる有効な手段は見られない。
【０００６】
上記ＤＲＡＭにおいてＳＲＡＭとの完全な互換性を持たせたＤＲＡＭや、擬似ＳＲＡＭと呼ばれるＤＲＡＭの中には、常に内部タイマによるリフレッシュ動作を行うものがある。これらのメモリは待機時であっても常にリフレッシュ動作を行うため、待機時電流の交流及び直流電流成分を切り分けた状態での解析が困難になる。又、常に内部タイマで決められた周期によるリフレッシュ動作電流しか評価できないため、リフレッシュサイクル延長によるさらなる低消費電流化を目的とした解析にも支障をきたす。さらに、データリテンション特性を評価する際も、内部タイマにより自動的にリフレッシュ動作が行われるため、真のデータリテンション特性が得られないという問題が生じる。
【０００７】
この発明の目的は、電源やアドレス信号、データバスを共有する複数のチップを搭載したシステムでの非動作時での消費電流を低減することが可能な半導体記憶回路を提供することにある。本発明の他の目的は、より低い温度領域、特に日常的に使用される常温近傍でのリフレッシュ動作電流削減により、待機時電流の低減を計ったＤＲＡＭ等の半導体記憶回路を提供することに有る。本発明の更に目的は、より正確な特性評価が可能となるＤＲＡＭ等の半導体記憶回路を提供する事にある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。メモリ回路内にて、ＶＤＤもしくはＶＳＳと電源回路の間にそれぞれスイッチ手段を設け、外部信号から発生する内部信号にて上記スイッチ手段を制御することによって、上記メモリ回路の非動作時の電源回路の消費電流をカットし、この電源回路で発生する内部回路への内部電圧も供給が停止されてそこでのリーク電流もカットする。
【０００９】
上記消費電流をカットする場合には出力回路の出力端子をハイインピーダンスにしてシステム上の他の回路の動作を確保し、リフレッシュ用タイマを持つメモリ回路ではリフレッシュ用タイマも停止させてリフレッシュ動作を停止させる。
【００１０】
リフレッシュ動作を行うメモリ回路では、データリテンション特性が温度依存を持ち、低温領域での特性が向上する事に着目してデータリテンションのための内部リフレツシュタイマに温度依存を持たせ、内部リフレツシユ動作信号を強制的に停止させる信号を設け、リフレッシュ動作のタイミングを外部から制御できる機能を持たせる。
【００１１】
【発明の実施の形態】
図１には、この発明に係るＤＲＡＭの一実施例のブロック図が示されている。この実施例のメモリチップ１０ａを構成する各回路ブロックは、公知のＭＯＳ集積回路の製造技術によって、単結晶シリコンのような１個の半導体基板上において形成される。この実施例のＤＲＡＭは、特に制限されないが、スタティック型ＲＡＭとの置き換えを可能とするために、スタティック型ＲＡＭに対応した入出力インターフェイスを持つようにされる。
【００１２】
この実施例では、外部端子から供給される電源電圧ＶＤＤは、スイッチ手段２０ａを介して内部電源電圧ＶＤＤＩＮとし、入力回路１２と電源回路１３ａに動作電圧として供給される。上記スイッチ手段２０ａは、特に制限されないが、スタティック型ＲＡＭにおいて低消費電力モード（ディープパワーダウンモード、以下単にＤＰＤという）を指示する信号に対応した制御信号ＣＳ２から発生するパワーダウン信号ＰＤで制御される。つまり、外部端子から入力された信号ＣＳ２は、外部端子から供給された電源電圧ＶＤＤにより定常的に動作状態にされる入力回路１１に入力され、かかる入力回路１１を通して上記パワーダウン信号ＰＤが生成される。
【００１３】
上記電源回路１３ａで形成された内部電圧ＶＰＥＲＩは制御回路１５と読出回路１７に供給され、昇圧電圧ＶＰＰと降圧電圧ＶＤＬはメモリアレイ１６に供給される。上記内部電圧ＶＰＥＲＩで動作する読出回路１７の出力ＭＯ、および制御回路１５で形成された出力制御信号ＤＯＥＰは、出力制御回路１８ａを介して出力回路１９に入力される。出力制御回路１８ａもパワーダウン信号ＰＤで制御される。
【００１４】
上記出力回路１１は、前記のように外部端子から供給される電源電圧ＶＤＤにより定常的に動作状態にされるものであるのに対して、上記読出回路１７や制御回路１５は、上記電源回路１３ａで生成された内部電圧ＶＰＥＲＩにより動作させられる。上記内部電圧ＶＰＥＲＩは、スイッチ手段２０ａのオフ状態に対応した電源回路１３ａの動作停止により遮断される。出力制御回路１８ａは、上記外部端子から供給される電源電圧ＶＤＤにより定常的に動作し、上記信号ＰＤにより上記電源遮断が行われる制御回路１５や読出回路１７で形成された信号ＤＯＥＰ、ＭＯの不定レベルによって出力回路１９の動作が不安定になるのを防止する。
【００１５】
この実施例では、前記のようなＤＰＤでの消費電流を削減するために、リフレッシュ用のタイマ１４も上記パワーダウン信号ＰＤにより制御し、低消費電力モードでのリフレッシュ動作を停止させる。つまり、制御回路１５や読出回路１７及びメモリアレイ１６の各動作電圧ＶＰＥＲＩ、ＶＰＰ、ＶＤＬを遮断してしまうので、リフレッシュ用のタイマ１４も動作させる意味がないので停止させる。
【００１６】
この実施例のＤＲＡＭにおいては、メモリアレイ１６は、複数のビット線ＢＬと複数のワード線ＷＬに対応して設けられ、周期的に記憶情報の保持のためのリフレッシュ動作を必要とする複数のメモリセルを含む。このメモリセルは、例えば情報記憶用キャパシタとアドレス選択ＭＯＳＦＥＴから構成される。アドレス選択用ＭＯＳＦＥＴのゲートは上記ワード線に接続され、ソース，ドレイン経路の一方は上記ビット線に接続され、ソース，ドレイン経路の他方は上記記憶用キャパシタの記憶ノードに接続される。
【００１７】
上記ビット線は対とされて、差動ラッチ回路からなるセンスアンプＳＡの入出力ノードに結合される。ワード線の選択動作によりビット線対の一方にメモリセルが接続され、他方のビット線にはメモリセルが接続されない。センスアンプは、上記メモリセルが接続されないビット線のプリチャージ電圧を参照電圧とし、メモリセルが接続されたビット線に読み出された読み出し信号との微小電位差をハイレベルとロウレベルに増幅して、ワード線の選択動作によって失われかかった記憶キャパシタの電荷の状態をもとの記憶状態に戻すという再書き込み（又はリフレッシュ動作）を実施する。このような構成は、周知のダイナミック型ＲＡＭのそれと同一のものを用いることができる。
【００１８】
上記メモリアレイ１６においては、ワード線ＷＬの選択のためにワードドライバＷＤが設けられ、ビット線ＢＬの選択のためにカラム選択回路が設けられる。上記昇圧回路ＶＰＰは、上記ワードドライバＷＤに供給されてワード線ＷＬの選択レベルを高くする。降圧回路ＶＤＬは、センスアンプＳＡの動作電圧とされてメモリセルに記憶されるハイレベルを規定する。上記ＶＤＬとＶＰＰとの差電圧は、上記アドレス選択用ＭＯＳＦＥＴのゲート，ソース間の実効的なしきい値電圧と同じか若干高くされて、上記キャパシタへのフルライトを可能にする。
【００１９】
上記入力回路１２は、アドレス信号Ａｉやチップ選択信号ＣＳ１Ｂを受ける入力回路であり、入力された信号Ｃ１Ｂとアドレス信号ＡＢｉを制御回路１５に供給する。制御回路１５は、特に制限されないが、アドレス遷移検出回路を含み、ロー系コントロールやカラム系のタイミング信号等を生成する。
【００２０】
上記のようなダイナミック型メモリセルは、記憶キャパシタに保持された情報電荷が時間の経過とともに失われしまう。そこで、ダイナミック型メモリセルでは、かかる情報電荷が失われる前に読み出し動作を行ない、もとの電荷の状態に戻すというリフレッシュ動作を必要とする。リフレッシュ用のタイマ１４は、上記メモリセルの情報保持能力に対応した一定時間信号を形成する。このリフレッシュ用のタイマ１４の出力信号ＲＦは、上記制御回路１５に入力され、リフレッシュアドレスカウンタで指定されたアドレスのリフレッシュを実行するのに用いられる。
【００２１】
特に制限されないが、この実施例のＤＲＡＭでは、制御回路１５において外部のローアドレス信号の遷移、つまり、ローアドレス遷移検出回路の出力信号と内部のリフレッシュタイマの出力信号ＲＦのうち早いほうを検出して、通常のメモリアクセスかリフレッシュ動作のどちらかを実行させ、実行後は未実行動作を実行させる制御をしている。これにより、内部リフレッシュ動作と外部からのアクセスがぶつかり合っても不具合を生じないため、外部からのリフレッシュ要求を不要にできる。
【００２２】
図２には、前記図１の電源回路の内部電圧の一実施例の特性図が示されている。外部端子から供給される電源電圧ＶＤＤに対応した内部電圧ＶＤＤＩＮに対して、内部降圧電圧ＶＤＬは１．８Ｖ、周辺回路用の内部電圧ＶＰＥＲＩは２．３Ｖの一定電圧に降圧される。昇圧電圧ＶＰＰは３．６Ｖに昇圧される。特に制限されないが、昇圧電圧ＶＰＰは、前記ＶＰＥＲＩ又はＶＤＬをチャージポンプ回路に供給して形成することにより安定化される。
【００２３】
図３には、前記図１の入力回路１１の一実施例の回路図が示されている。入力回路は、ＣＳ２信号を受けるためのものであり、外部端子から供給された電源電圧ＶＤＤ及び回路の接地電位ＶＳＳにより動作状態にされる３段のＣＭＯＳインバータ回路２６、２７及び２８から構成される。このように動作電圧ＶＤＤ，ＶＳＳが定常的に供給されるため、いつでも動作可能であり、信号ＣＳ２の変化に対応したパワーダウン信号ＰＤを形成する。この実施例では、３つのインバータ回路２６〜２８により、パワーダウン信号ＰＤが外部信号ＣＳ２の反転信号となっているが、これに限定されず、外部信号で制御されて、ＤＰＤモードのときにスイッチ手段２０ａをオフにする信号で有れば良い。
【００２４】
図４には、前記図１の出力制御回路１８ａの一実施例の回路図が示されている。出力制御回路１８ａに入力される入力信号ＭＯ及びＤＯＥＰは、前記のような内部電圧ＶＰＥＲＩに対応した信号振幅であるのに対し、出力回路１９の動作電圧は前記のように電源電圧ＶＤＤであるので、レベル変換回路３０が設けられる。レベル変換回路３０は、ＶＰＥＲＩレベルの信号ＭＯとＤＯＥＰをＶＤＤレベルの信号ＣＯとＤＯＥに変換する。入力信号ＤＯＥＰに対応したレベル変換部は、Ｐチャンネル型ＭＯＳＦＥＴ３１と３３をラッチ形態にし、上記ＭＯＳＦＥＴ３１のドレインと入力信号ＤＯＥＰとの間にゲートにＶＰＥＲＩが印加されたＮチャンネル型ＭＯＳＦＥＴ３２と、上記入力信号ＤＯＥＰを受けるＮチャンネル型ＭＯＳＦＥＴ３４とにより構成される。入力信号ＭＯに対応したレベル変換回路３０も同様である。
【００２５】
電源電圧ＶＤＤで動作するインバータ回路３９によって、パワーダウン信号ＰＤを反転したＰＤＢ信号を形成し、レベル変換部に付加されたＮチャンネル型ＭＯＳＦＥＴ３５、Ｐチャンネル型ＭＯＳＦＥＴ３６を制御する。つまり、信号ＰＤＢのロウレベルによって、ＭＯＳＦＥＴ３５がオフとなり、ＭＯＳＦＥＴ３６がオンとなる。これによって入力信号ＤＯＥＰに因らず内部ノードＮ０がハイレベルに固定されるとともに、ＤＯＥをロウレベルに固定し、チップの出力ＤＱをハイインピーダンスにする。このレベル変換回路３０においては、上記のようなＤＰＤモードでは、ＭＯＳＦＥＴ３５のオフ状態により直流電流がカットされて低消費電力となる。
【００２６】
図５には、前記図１の出力回路１９の一実施例の回路図が示されている。この実施例の出力回路は、出力制御信号ＤＯＥで制御されるＮＡＮＤゲート回路４２、４３およびインバータ回路４４で、Ｐチャンネル型の出力ＭＯＳＦＥＴ４０とＮチャンネル型の出力ＭＯＳＦＥＴ４１とを制御する。データ信号ＣＯと、インバータ回路４５により形成された反転信号は、上記ゲート回路４３と４２の他方の入力に供給される。出力制御信号ＤＯＥがロウレベルのとき、駆動信号ＤＱＰがハイレベル、駆動信号ＤＱＮがロウレベルとなり、データ信号ＣＯのレベルに無関係に上記出力ＭＯＳＦＥＴ４０と４１を共にオフ状態にして出力ＤＱをハイインピーダンスとする。上記データ信号ＣＯが前記出力制御回路１８により対の差動信号とされる場合は、インバータ回路４５が不要となり、バー信号（反転信号）をＮＡＮＤゲート回路４２に入力させればよい。
【００２７】
図６には、前記図１のＤＲＡＭの動作の一例を説明するための動作波形図が示されている。ＤＲＡＭチップ１０ａは、電源電圧ＶＤＤ、信号ＣＳ２、ＣＳ１Ｂによって、電源オフ、ＤＰＤ（ディープパワーダウン）、待機、動作の４種の状態を持つようにされる。
【００２８】
電源電圧ＶＤＤが印加された状態で、信号ＣＳ２がロウレベルのときＤＰＤモード２２となる。このとき、パワーダウン信号ＰＤはハイレベルとなり、スイツチ手段２０ａがオフしてＶＤＤＩＮがロウレベル（０Ｖ）になる。したがって入力回路１２と電源回路１３ａに対して電源遮断が行われて回路動作が停止し、かかる電源回路１３ａの動作停止により内部電源の電圧ＶＰＥＲＩ、ＶＰＰ、ＶＤＬはすべてロウレベル（＝０Ｖ）となる。これによって、電源回路１３ａ、入力回路１２、制御回路１５、メモリアレイ１６、読出回路１７の消費電流が０となる。また、ＰＤ号によってタイマ１４も停止し、リフレッシュ動作電流も０となる。さらに出力制御回路１８ａでは、ＰＤ信号によって出力回路の活性化信号ＤＯＥがロウレベルとなり、出力ＤＱはハイインピーダンスとなる。
【００２９】
電源電圧ＶＤＤが印加された状態で、信号ＣＳ２がハイレベルとなると待機状態２３となる。パワーダウンＰＤ信号がロウレベルとなり、スイッチ手段２０ａがオンして内部電源電圧ＶＤＤＩＮがハイレベルとなり、電源回路１３ａが動作状態となり、所定の電圧ＶＰＥＲＩ、ＶＰＰ及びＶＤＬを発生する。なお、この待機期間では、タイマ１４が動作して、一定の周期２５ごとにＲＦ信号を出力し、リフレッシュ動作をしてメモリアレイ１６のデータを保持する。
【００３０】
電源電圧ＶＤＤが印加された状態で、ＣＳ２がハイレベルで、ＣＳ１Ｂがロウレベルとなると動作時２４とされ、外部アドレス信号Ａｉにしたがってメモリアレイ１６を選択し、データをＭＯに読み出す。制御信号ＤＯＥＰによって出力回路が活性化しＤＱが出力される。そして、電源オフ状態２１では、外部電源電圧ＶＤＤそのものが遮断されるから、すべての回路が回路動作を停止する。
【００３１】
図７には、前記図４の出力制御回路及び図５の出力回路の動作の一例を説明するための動作波形図が示されている。待機時には、ＤＯＥはロウレベルで、出力ＤＱはハイインピーダンスにされる。動作時には、ＤＯＥＰにしたがってＤＯＥがハイレベルになり、読出しデータ信号ＭＯおよびＣＯにしたがつて、出力ＤＱが出力される。そして、ＤＰＤ時には、ＰＤ信号がハイレベルになり、内部電源が停止されてＤＯＥＰやＭＯが不定となっても、ＤＯＥＰやＭＯに関係なくＤＯＥがロウレベルになる。したがって、出力ＤＱはハイインピーダンスとされる。
【００３２】
図８には、この発明に係るＤＲＡＭの他の一実施例のブロック図が示されている。この実施例では、ＶＤＤを２．５Ｖ程度に低くして使用する場合に向けられている。このため、この実施例では、前記図１の実施例と異なる部分は、周辺回路に供給される動作電圧ＶＰＥＲＩ＝ＶＤＤとするものである。このため、制御回路１５や読出回路１７には、スイッチ手段２０ｂを追加し、かかるスイッチ手段２０ｂにより外部から供給される電源電圧ＶＤＤが内部電圧ＶＰＥＲＩとして上記各回路１５，１７に供給される。
【００３３】
上記のような動作電圧の設定に対応し、電源回路１３ｂは、内部降圧電圧ＶＤＬと昇圧電圧ＶＰＰのみ発生するものとされる。この実施例でも、リーク電流低減のため、ＤＰＤ時にＶＰＥＲＩをロウレベルとするため、スイッチ手段２０ｂが必要となり、前記入力回路１１で形成されたパワーダウン信号ＰＤによりスイッチ２０ａ及び２０ｂが前記同様に制御される。他の構成は前記図１の実施例と同じて、動作も同じて同様の効果を得ることができる。
【００３４】
図９には、前記図８の電源回路の内部電圧の一実施例の特性図が示されている。この実施例では、ＶＰＥＲＩ＝ＶＤＤとなる。ＶＤＬやＶＰＰは前記図８と同様である。つまり、外部端子から供給される電源電圧ＶＤＤに対応して周辺回路用の動作電圧ＶＰＥＲＩは同じくされ、内部降圧電圧ＶＤＬは１．８Ｖ、昇圧電圧ＶＰＰは３．６Ｖに昇圧される。
【００３５】
図１０には、前記図８の出力制御回路１８ｂの一実施例の回路図が示されている。この実施例においては、待機時および動作時は、ＶＰＥＲＩ＝ＶＤＤのため、レベル変換が不要となる。したがって、図４のレベル変換機能が省略されて、論理回路５０は、Ｐチャンネル型ＭＯＳＦＥＴ５１とＮチャンネル型ＭＯＳＦＥＴ５２により信号ＤＯＥＰを受けるバッファ回路を構成し、信号ＰＤＢにより制御されるＮチャンネル型ＭＯＳＦＥＴ５３とＰチャンネル型ＭＯＳＦＥＴ５４が前記図４の回路と同様に設けられる。つまり、論理回路は、５１，５２，５３，５４からなるＮＡＮＤゲート回路を構成して信号ＤＯＥＰとＰＤが供給され、その出力信号がＭＯＳＦＥＴ５５、５６からなるインバータ回路を介して信号ＤＯＥとして出力される。入力信号ＭＯに対応した論理回路５０も同様である。
【００３６】
図１１には、前記図１０の出力制御回路１８ｂの動作の一例を説明するための動作波形図が示さている。待機時２３は、制御回路１５で発生するＤＯＥＰ信号がロウレベルで、ＤＯＥをロウレベルにし、チップの出力ＤＱをハイインピーダンスにしている。動作時２４には、読出回路１７の出力ＭＯに従つてデータ信号ＣＯを出力するとともに、ＤＯＥＰもハイレベルになってＤＯＥをハイレベルにする。これによって出力回路１９を活性化する。
【００３７】
ＤＰＤ時２２には、ＰＤ信号がハイレベルになり、ＰＤＢ信号がロウレベルになる。このため、ＤＯＥは強制的にロウレベルに固定され、チップの出力ＤＱがハイインピーダンスになる。ＤＰＤ時には、ＶＰＥＲＩへの電圧供給がカットされるため、ＶＰＥＲＩで動作するＭＯ、ＤＯＥＰが不定となるが、ＰＤＢがロウレベルとなることで、出力ＣＯ、ＤＯＥはロウレベルに固定される。また、Ｎチャンネル型ＭＯＳＦＥＴ５３がオフしているため貫通電流も流さない。
【００３８】
前記図１の実施例では、スイッチ手段２０ａは、入力回路１２および電源回路１３ａに電圧ＶＤＤＩＮと電流を供給するため大きな電流が流れる。スイッチ手段２０ａの寄生抵抗による電圧降下を小さくするためには、スイッチ手段２０ａを構成するＭＯＳＦＥＴの定数を非常に大きくする必要があるが、レイアウト面積が大きくなるといった問題が生じたり、チップ内にＶＤＤＩＮ配線が加わり、配線の寄生抵抗も小さくするため、例えば数十μｍ程度の太い配線が必要となり、レイアウト面積がさらに増加する場合のあることも考えられる。
【００３９】
図１２には、この発明に係るＤＲＡＭの他の一実施例のブロック図が示されている。この実施例では、前記図１の実施例における前記のような問題を考慮して、入力回路１２ｃ及び電源回路１３ｃで、それぞれ別個にＤＰＤ時の電流カットを行うような工夫を行っている。つまり、外部端子から供給される電源電圧ＶＤＤがそれぞれ入力回路１２ｃ及び電源回路１３ｃに定常的に供給されるとともに、入力回路１２ｃ、電源回路１３ｃに信号ＰＤを供給して個別にＤＰＤ時の電流カットを行うようにするものである。その他は、前記図１と同様で動作も同じである。
【００４０】
この実施例では、内部電源ＶＤＤＩＮの配線が不要となり、レイアウト面積が低減できる。後述するように、電源回路１３ｃでは、電圧と電流を供給する出力用ＭＯＳＦＥＴのゲート電圧を制御することで、ＤＰＤ時に電流がカットされる。これにより、図１のスイッチ手段２０ａのような電流供給能力の大きなＭＯＳＦＥＴは不要となり、出力用ＭＯＳＦＥＴのゲート電圧を制御する小さな回路だけで構成でき、レイアウト面積を低減できる。
【００４１】
図１３には、前記図１２の入力回路１２ｃの一実施例の回路図が示されている。入力回路１２ｃは、外部入力信号に対応した複数の論理回路６５で構成される。外部入力信号ＣＳ１Ｂに対応した論理回路６５が代表として例示的に示されているように、ＭＯＳＦＥＴ６６，６７，６８，６９からなるＮＯＲゲート回路と、ＭＯＳＦＥＴ７０，７１からなるインバータ回路で構成され、外部端子から供給された電源電圧ＶＤＤで動作させられる。
【００４２】
上記信号ＣＳ１Ｂを含む他の信号Ａ０〜Ａｉに対応した各論理回路６５には、パワーダウン信号ＰＤ信号が制御信号として共通に供給される。この実施例では、外部入力信号（チップ選択信号ＣＳ１Ｂ，アドレス信号Ａｉ）とその出力信号（Ｃ１Ｂ、ＡＢｉ）は同相の場合で示してあるが、出力信号を受ける次段の回路によっては、論理回路６５にインバータ回路を追加して、反転した信号としてもよい。
【００４３】
図１４には、前記図１３の入力回路１２ｃの動作の一例を説明するための動作波形図が示されている。待機時２３および動作時２４には、信号ＣＳ２のハイレベルに対応してパワーダウン信号ＰＤはロウレベルとなり、外部入力信号（チップ選択信号ＣＳ１Ｂ，アドレス信号Ａｉ）にしたがってＣ１Ｂ、ＡＢｉが出力され、次段の内部回路が動作する。
【００４４】
信号ＣＳ２のロウレベルに対応したＤＰＤ時２２にはパワーダウン信号ＰＤがハイレベルになり、各論理回路６５のＭＯＳＦＥＴ６６がオフするとともにＭＯＳＦＥＴ６９がオンする。これによって内部ノードＮ２がロウレベルに固定され、出力（Ｃ１Ｂ，ＡＢｉ）はハイレベルに固定される。外部入力信号が遷移しても、出力（Ｃ１Ｂ，ＡＢｉ）は変化しないため、消費電流が０になる。また、論理回路６５のＰチャンネル型ＭＯＳＦＥＴ６６がオフしているため、外部入力信号が中間電位でも貫通電流を流さない。
【００４５】
図１５には、前記図１２の入力回路１２ｃの他の一実施例の回路図が示されている。この実施例の入力回路１２ｃは、アドレス信号Ａ０〜Ａｉを受ける各論理回路６５に、パワーダウン信号ＰＤではなくチップ選択信号ＣＳ１Ｂの出力Ｃ１Ｂを入力していることが前記図１３の実施例と異なる。待機時にチップ選択信号ＣＳ１Ｂがハイレベルとなり、出力Ｃ１Ｂもハイレベルとなる。これによってアドレス信号Ａ０〜Ａｉを受ける各論理回路６５は、前記図１３の実施例でのＤＰＤ時と同様にハイレベルに固定され待機時の消費電流を低減できる。この構成は、パワーダウン信号ＰＤを形成する入力回路１１の負荷が分散されて軽くすることができる。
【００４６】
前記図１３、図１５の実施例において、アドレス信号Ａｉを用いて入力回路１２ｃの説明を行うものであるが、メモリチップによってはその他の外部入力信号（書込制御信号やデータ入力信号など）についても同様に適用できる。ただし、ＤＰＤを制御するＣＳ２を受ける入力回路１１は除く。
【００４７】
前記図１、図８、図１２の各実施例において、書き込みデータを入力する信号経路が省略されているが、出力回路１９にデータ入力回路が含まれ、読出回路１７に書込アンプが含まれるものであると理解されたい。端子ＤＱは、データの出力と入力の双方に用いられるものであるが、必要ならばデータ入力端子を別個に設けるものであってもよい。
【００４８】
図１６には、前記図１２の電源回路の一実施例のブロック図が示されている。この実施例では、基準電圧回路７３、降圧回路７４、７５、電圧センサ７６とポンプ回路７７およびスイッチ手段７８で構成され、ＰＤ信号およびインバータ回路７９で反転したＰＤＢ信号で各回路７３ないし７７が制御される。
【００４９】
基準電圧回路７３、降圧回路７４、７５、電圧センサ７６では、各回路にてＶＤＤおよびＶＳＳとの間にスイツチ手段（８０〜８７）がそれぞれに設けられる。上記スイッチ手段８０〜８７は、上記インバータ回路７９で形成されたＰＤＢ信号でスイッチ制御される。ＤＰＤ時には各スイッチ手段８０〜８７がオフとなり各回路７３〜７７への電圧と電流の供給をカットされる。これによって、各回路７３〜７７での消費電流は０となる。また、出力電圧であるＶＰＥＲＩ、ＶＤＬは電圧の供給が停止するため０Ｖまで放電される。ポンプ回路７７では、ＰＤ信号によってポンプ動作が停止して消費電流を０となる。ＤＰＤ時にはスイッチ手段７８がオフし、昇圧電圧ＶＰＰも電圧の供給が停止されて０Ｖまで放電される。
【００５０】
以上のように、電源回路を構成する全電源回路での消費電流が０となる。また、これら電源回路の動作停止により内部電圧ＶＰＥＲＩ、ＶＤＬ、ＶＰＰも電圧の供給が停止されて０Ｖになるため、これらの内部電圧ＶＰＥＲＩ、ＶＤＬ、ＶＰＰで動作する回路（図１２の制御回路１５、メモリアレイ１６、読出回路１７）でも消費電流が０となる。
【００５１】
図１７には、前記図１６の基準電圧回路の一実施例の回路図が示されている。基準電圧回路は、基準電圧発生回路と基準電圧レベル変換回路とで構成される。基準電圧発生回路は、バイポーラ型トランジスタ９７と９８のエミッタ電流密度の差に対応したベース，エミッタ間の差電圧を取り出し、それを抵抗９４に流して定電流を形成し、それを電流ミラー回路により抵抗１０１に流して基準電圧ＶＲＥＦを形成する。抵抗１０１にはトランジスタ１０２のベース，エミッタ間電圧ＶＢＥが与えられて温度補償が行われる。
【００５２】
基準電圧レベル変換回路は、上記基準電圧ＶＲＥＦと、直列抵抗１１０〜１１３に電流Ｉ０を流すことにより形成されたノードＮ１０の電圧を差動ＭＯＳＦＥＴ１０５と１０６で比較し、両者が一致するような制御電圧ＶＰＧを形成し、上記電流Ｉ０を形成するＭＯＳＦＥＴ１０９を制御する。上記の差動回路の動作によって、基準電圧ＶＲＥＦとノードＮ１０の電位が一致し、それを直列抵抗回路１１０〜１１３により分圧し、レベル変換された基準電圧ＶＲ１、ＶＲ２及びＶＲＴＲが形成される。
【００５３】
ＤＰＤ時の電流カットのために追加したＭＯＳＦＥＴ９５，９６のＮチャンネル型ＭＯＳＦＥＴと、９９、１０８、１１４のＰチャンネル型ＭＯＳＦＥＴが追加される。１０７のＮチャンネル型ＭＯＳＦＥＴは差動アンプの動作電流を形成する素子であり、それをＰＤＢ信号により制御することにより、ＤＰＤ時の電流カットに利用するものである。
【００５４】
この実施例の基準電圧回路の待機時及び動作時の説明は次の通りである。ＶＲＥＦは温度、ＶＤＤに依存しない一定電圧となる。基準電圧レベル変換回路では、ＶＲＥＦと内部ノードＮ１０が同電圧となるようにＶＰＧを制御する。Ｐチャンネル型ＭＯＳＦＥＴ１０９に電流Ｉ０が流れる。この電流Ｉ０と抵抗１１０，１１１，１１２，１１３によって内部ノードＮ１０の電圧が決まる。この電流Ｉ０は温度、ＶＤＤに依存しない一定電流となる。各出力電圧ＶＲ１，ＶＲ２，ＶＲＴＲは電流Ｉ０と抵抗１１０，１１１，１１２，１１３で決まり、温度、ＶＤＤに依存しない一定電圧となる。
【００５５】
ＤＰＤ時にはＰＤＢがロウレベルとなりＭＯＳＦＥＴ９５、９６、１０７がオフしてＶＳＳ側との電流経路をカットする。一方、Ｐチャンネル型ＭＯＳＦＥＴ９９がオンしてノードＮ３を電源電圧ＶＤＤに引き上げる。これによって、Ｎ３をゲート入力しているＰチャンネル型ＭＯＳＦＥＴ９０，９１，１００がオフして、電源電圧ＶＤＤからの電流をカットする。また、同様にＰチャンネル型ＭＯＳＦＥＴ１０８，１１４がオンしてノードＮ８およびＶＰＧをＶＤＤに引き上げる。これによってＰチャンネル型ＭＯＳＦＥＴ１０３，１０４，１０９がオフして、電源電圧ＶＤＤからの電流をカットする。このように、ＶＤＤおよびＶＳＳからの電流をカットされるため消費電流は０となる。
【００５６】
各出力電圧ＶＲ１，ＶＲ２，ＶＲＴＲは抵抗１１０，１１１，１１２，１１３で０Ｖに放電される。ＰＤＢ信号によりスイッチ制御されるＭＯＳＦＥＴ９５、９６は動作の高速化と安定化のために加えているもので、省略することも可能である。
【００５７】
図１８には、前記図１６の降圧回路の一実施例の回路図が示されている。この実施例は、基準電圧ＶＲ１の２倍の電圧ＶＰＥＲＩを発生する回路である。この回路は、ＭＯＳＦＥＴ１１７と１１８を含む差動アンプ部と、ＭＯＳＦＥＴ１２２を含む出力部で構成される。つまり、出力ＭＯＳＦＥＴ１２２のドレインと、回路の接地電位との間にダイオード形態のＰチャンネル型ＭＯＳＦＥＴ１２３と１２４を設けられ、上記出力ＭＯＳＦＥＴ１２２から電流が供給される。上記両ＭＯＳＦＥＴ１２３と１２４の接続点であるノードＮ１３の電圧と基準電圧ＶＲ１とを一致させるように差動アンプが動作し、２つのダイオード形態のＭＯＳＦＥＴ１２３と１２４の直列回路で形成される電圧を、基準電圧ＶＲ１の２倍の電圧ＶＰＥＲＩに設定する。
【００５８】
この実施例では、電流カット用にＰチャンネル型ＭＯＳＦＥＴ１２０、１２１を追加される。ＭＯＳＦＥＴ１１９は差動アンプの動作電流を形成するものであり、これにＰＤＢ信号を供給してＤＰＤ時の動作電流をカットするために利用するものである。
【００５９】
待機時および動作時においては、前記のようにＭＯＳＦＥＴ１２３と１２４からＶＰＥＲＩの１／２の電圧をノードＮ１３に形成する。差動アンプ部ではＶＲ１とノードＮ１３の電圧を比較し、ＶＲ１＞Ｎ１３の時はノードＮ１１の電位が下がり、Ｐチャンネル型ＭＯＳＦＥＴ１２２によりＭＯＳＦＥＴ１２３、１２４への電流供給を増やす。逆にＶＲｌ＜Ｎ１３の時はノードＮ１１の電位が上がりＰチャンネル型ＭＯＳＦＥＴ１２２によりＭＯＳＦＥＴ１２３、１２４への電流供給を減少させる。ＶＲ１＝Ｎ１３となるように制御し、ＶＰＥＲＩを一定電圧に保つようにするものである。
【００６０】
ＤＰＤ時には、ＰＤＢ信号がロウレベルになり、ＭＯＳＦＥＴ１１９がオフし、ＶＳＳ側との電流がカットされる。一方、Ｐチャンネル型ＭＯＳＦＥＴ１２０、１２１がオンしてノードＮ１１，Ｎ１２をＶＤＤまで引き上げる。これによってＰチャンネル型ＭＯＳＦＥＴ１１５、１１６、１２２がオフとなり、ＶＤＤからの電流もカットされる。上記により、ＤＰＤ時の消費電流を０にできる。
【００６１】
降圧電圧ＶＰＥＲＩに電流を供給するＰチャンネル型ＭＯＳＦＥＴ１２２には、大きな駆動能力が必要であり、レイアウト面積も大きい。前記図１の実施例のようにスイッチ手段２０ａをＰチャンネル型ＭＯＳＦＥＴで構成して、このＰチャンネル型ＭＯＳＦＥＴ１２２とＶＤＤの間に挿入する場合、各Ｐチャンネル型ＭＯＳＦＥＴは、図１８の場合の２倍の大きさが必要となり、レイアウト面積は４倍と大きくなる。一方、図１８の構成の場合は、ＭＯＳＦＥＴ１２２のゲートに入力するノードＮ１１をＶＤＤに引き上げるＰチャンネル型ＭＯＳＦＥＴ１２１は駆動能力が小さくてもよいためレイアウト面積を小さくできる。
【００６２】
図１９には、前記図１６の降圧回路の一実施例の回路図が示されている。この実施例は、基準電圧ＶＲ２の２倍の電圧ＶＤＬを発生する降圧回路である。前記図１８の実施例に対して、差動アンプ部を２段構成として、差動アンプの出力ノードＮ１７の振幅を大きくしている点が異なる。その他は図１８と同様である。差動アンプの出力ノードＮ１７の振幅を大きくすることによって、出力用Ｐチャンネル型ＭＯＳＦＥＴ１４１のトランジスタサイズを小さくすることができる。つまり、ゲート，ソース間電圧Ｖgsを大きくできるために、トランジスタサイズを小さくしても大きな電流を流すことができる。ＤＰＤ時のために電流カット用にＰチャンネル型ＭＯＳＦＥＴ１３８，１３９，１４０が追加される。以下は図１８の実施例と同様である。
【００６３】
図２０には、前記図１６の電圧センサの一実施例の回路図が示されている。この実施例の電圧センサは、ＶＰＰの電圧が一定電圧より低くなると、これを感知してＶＰＳをハイレベルにし、ポンプ回路を活性化してＶＰＰの電圧を高くするためのものであり、参照電圧部、差動アンプ部、出力部で構成される。ダイオード形態のＰチャンネル型ＭＯＳＦＥＴ１４５、１４６及び１４７はＶＰＰを分圧するものであり、出力ノードＮ２０から（ＶＰＰ−ＶＤＬ）／２の分圧電圧を形成する。この電圧Ｎ２０と基準電圧ＶＲ２とを差動ＭＯＳＦＥＴ１５１と１５２で比較し、その結果に従ってインバータ回路１５５から検出信号ＶＰＳを出力する。この実施例では、差動アンプ部が１段構成で説明したが、図１９で使用した２段構成の差動アンプでもよい。
【００６４】
ＤＰＤ時の電流カット用にＰチャンネル型ＭＯＳＦＥＴ１４８，１５４が追加される。Ｎチャンネル型ＭＯＳＦＥＴ１５３は、前記同様に差動アンプの構成素子であるが、このＭＯＳＦＥＴ１５３のゲートにＰＤＢ信号を供給し、ＤＰＤ時の差動アンプの電流カットに利用するものである。
【００６５】
図２１には、前記図２０の電圧センサの動作の一例を説明するための動作波形図が示されている。昇圧電圧ＶＰＰが供給される回路（図１２のメモリアレイ１６のワードドライバＷＤ）が動作するとＶＰＰが低くなる。これによってＮ２０の電圧が下がりＮ２０＜ＶＲ２（＝０．９Ｖ）となると、Ｎ２１がロウレベルとなり、出力ＶＰＳがハイレベルとなる。このとき、ＶＰＰのポンプ回路が動作してＶＰＰが上昇する。ワード線が非選択のときにポンプ回路が動作すること等によりＶＰＰが上昇してＮ２０の電圧が上がりＮ２０＞ＶＲ２（＝０．９Ｖ）となると、Ｎ２１がハイレベルとなり、出力ＶＰＳがロウレベルとなる。これによって、ＶＰＰのポンプ回路の動作が停止する。このような電圧センサの出力ＶＰＳによりポンプ回路の動作が制御されてほぼ一定と見做させれるような昇圧電圧ＶＰＰを得ることができる。
【００６６】
ＤＰＤ時においては、ＰＤＢ信号がロウレベルになり、ＭＯＳＦＥＴ１５３がオフしてＶＳＳへの電流をカットする。一方、Ｐチャンネル型ＭＯＳＦＥＴ１４８、１５４がオンしてノードＮ２１、Ｎ２２をＶＤＤに引き上げる。このため、Ｐチャンネル型ＭＯＳＦＥＴ１４９，１５０がオフして、ＶＤＤからの電流をカットする。またノードＮ２１がＶＤＤに固定されるため、インバータ回路１５５は出力ＶＰＳをロウレベルに固定し電流も流さない。
【００６７】
図２２には、前記図１６のＶＰＰポンプ回路７７の一実施例の回路図が示されている。ポンプ回路７７は、発振回路１６０と昇圧容量１６１、１６２、１６３および電荷の転送用Ｎチャンネル型ＭＯＳＦＥＴ１６７，さらにプリチャージ用Ｎチャンネル型ＭＯＳＦＥＴ１６４，１６５，１６６で構成される。ポンプ回路の出力電圧ＶＰＰＨは、特に制限されないが、スイッチ手段７８を介して内部電圧ＶＰＰに供給される。上記スイッチ手段７８は、Ｐチャンネル型ＭＯＳＦＥＴ１６８で構成されてＰＤ信号で制御される。
【００６８】
昇圧電圧ＶＰＰは、前記図１２の実施例のメモリアレイ１６のワードドライバＷＤに供給される。ワードドライバＷＤの出力はＰチャンネル型ＭＯＳＦＥＴ１７０とＮチャンネル型ＭＯＳＦＥＴ１７１で構成され、出力信号がワード線ＷＬの選択レベルとされる。待機状態ではメインワード線ＭＷＬがＶＰＰとなり、Ｐチャンネル型ＭＯＳＦＥＴ１７０がオフしているが微少なオフ電流が流れる。ワード線ＷＬの本数は、記憶容量が３２ＭビットのようなＤＲＡＭで、約１６０００本と多いため、微少なオフ電流でもチップ全体では無視できない電流（数十μＡ）となる。このため、ＤＰＤ時には、ＶＰＰへの電流供給をカットすることに意味がある。前記のようにスイッチ手段７８をＰチャンネル型ＭＯＳＦＥＴ１６８で構成し、これをＶＤＤ振幅のＰＤ信号で制御することで、ＶＰＰへの電流供給を完全にカットできる。
【００６９】
図２３には、前記図２２の発振回路１６０の一実施例の回路図が示されている。この発振回路１６０は、ＮＡＮＤゲート回路１７２とインバータ回路１７３〜１７６からなるリングオシレータで構成される。上記ＮＡＮＤゲート回路１７２とインバータ回路１７３〜１７６を一定電圧の降圧電圧ＶＤＬで動作させることで発振周期を一定化させる。つまり、電源電圧ＶＤＤで動作させると、スペック内で電圧が変わり、発振周期が短くなり過ぎると、ポンプ回路の変換効率が低下するし、発振周期が長過ぎると電流の供給能力が低下するという問題が生じる。この実施例では、一定電圧ＶＤＬにより動作させることにより、所望の発振周期のパルスを安定的に得ることができる。
【００７０】
特に制限されないが、上記リングオシレータは電圧センサの出力信号ＶＰＳで制御され、ＶＰＳがハイレベルのとき発振、ＶＰＳがロウレベルのとき停止する。このような発振回路の制御によって、前記のようなポンプ回路の動作の制御が行われる。１７７はレベル変換回路で、インバータ回路１８６により相補的なパルスＮ３１とＮ３２を形成し、Ｎチャンネル型ＭＯＳＦＥＴ１８２と１８５とＰチャンネル型ＭＯＳＦＥＴ１８１と１８４からなるＣＭＯＳインバータ回路の入力に供給し、上記Ｐチャンネル型ＭＯＳＦＥＴ１８１と１８４のドレインと電源電圧ＶＤＤとの間に、互いに他方のインバータ回路の出力を受けてラッチ動作を行うようなＰチャンネル型ＭＯＳＦＥＴ１８０と１８３を設けて、リングオシレータの出力ノードＮ３０をＶＤＬレベルからＶＤＤレベルに電圧を変換する。
【００７１】
ＰＤＢ信号により制御されるＮチャンネル型ＭＯＳＦＥＴ１８９とＰチャンネル型ＭＯＳＦＥＴ１７９を追加し、ＤＰＤ時には、上記ＭＯＳＦＥＴ１８９をオフに、１７９をオンにして出力信号ＯＳＣをロウレベルに、ＯＳＣＢをハイレベルに固定する。
【００７２】
図２４には、前記図２２のポンプ回路の動作の一例を説明するための動作波形図が示されている。待機時および動作時には、ＶＰＳがハイレベルになるとＯＳＣによって内部ノードＮ２４が２ＶＤＤまで昇圧され、ＭＯＳＦＥＴ１６７と１６８を介してＶＰＰに電荷が転送される。
【００７３】
ＤＰＤ時には、Ｎ２４，Ｎ２５ともにＶＤＤに固定される。ポンプ回路の出力ＶＰＰＨはＮチャンネル型ＭＯＳＦＥＴ１６８によってＶＤＤ−Ｖｔｈまでしか下がらない。しかし、スイッチ手段７８のＰチャンネル型ＭＯＳＦＥＴ１６８のゲートＰＤはＶＤＤであるため、ソースよりゲート電圧が高〈なり、Ｐチャンネル型ＭＯＳＦＥＴ１６８は完全にオフして、ＶＰＰは０Ｖまで放電される。このため、ワードドライバＷＤでのオフ電流は０にできる。
【００７４】
通常ＤＲＡＭでは、メモリアレイの基板電位をＶＳＳより低い負の電圧ＶＢＢとして、メモリセルの情報保持特性を向上させている。前記図１、図８、図１２の各実施例においては、この基板電圧ＶＢＢが省略されているが、電源回路１３ａ，１３ｂ，１３ｃにＶＢＢ発生回路が含まれ、メモリアレイ１６にＶＢＢ電圧を供給されるものであると理解されたい。
【００７５】
上記ＶＢＢ発生回路は、前記図１６のＶＰＰ発生回路と同様の構成で、電圧センサとポンプ回路とで構成される。電圧センサではＶＤＤおよびＶＳＳとの間にスイッチ手段が設けられ、ＰＤＢ信号でスイッチ制御されて、ＤＰＤ時には電圧と電流の供給がカットされる。また、ポンプ回路はＰＤＢ信号で動作が制御され、ＤＰＤ時にはポンプ動作が停止して、ＶＢＢへの電流と電圧の供給が停止される。このように、ＶＢＢ発生回路においても、ＤＰＤ時の消費電流が０になる。
【００７６】
図２５には、本発明が適用されたＤＲＡＭチップの消費電流の内訳の一例の説明図が示されている。特に制限されないが、メモリ容量は約３２Ｍビットであり、インターフェイスはスタティック型ＲＡＭと互換性を持ち、かつリフレッシュ動作は前記のようにリード／ライト動作とリフレッシュ動作とを１サイクル中にそれぞれの時間を割り振って実施するようにしたり、あるいはリード／ライト動作とリフレッシュ動作とが競合したときにのみ上記２つの動作を実施するという、いわゆるタイムマルチプレクス方式とされる。
【００７７】
この実施例のＤＲＡＭでは、待機時には約１７０μＡの消費電流がある。その内訳は、リフレッシュ動作電流として約９０μＡ、ＭＯＳＦＥＴのオフ電流（サブスレッショルドリーク電流）が約６０μＡ、電源回路での直流電流として約２０μＡである。待機時、つまりデータの保持動作のみを行っているときにこれらの消費電流を持つＤＲＡＭに対して、本発明のようなＤＰＤ機能あるいはＤＰＤモードを設けることにより、リフレッシュ動作の停止と電源回路の停止、および内部電圧を０Ｖとすることで、内部電圧で動作する回路のオフ電流を０にできる。前記のようなＤＰＤ時には、かかるＤＰＤモードからの回復を指示するためのＣＳ２を受ける入力回路１１、及びシステム上での他の回路と共存させる必要から出力制御回路１８ａ、出力回路１９には電源電圧ＶＤＤが定常的に供給され結果、かかる電源ＶＤＤと各回路間に設けた各種スイッチ手段では、ＭＯＳＦＥＴでのオフ電流に対応した約５μＡが上記ＤＰＤ時の消費電流となる。
【００７８】
図２６には、この発明に係るメモリチップを含むシステムの一実施例のブロック図が示されている。この実施例では、本発明に係るメモリチップ１０ａと他のチップ（ここではＲＯＭ）１９０とが同一基板に実装される。かかる実装基板上には、ＶＤＤ，ＶＳＳのような電源供給線、アドレスバスＡｉ，データバスＤＱが設けられ、上記のような２個のチップ１０ａと１９０が共通に接続される。
【００７９】
上記実装基板上には、ＣＳ２，ＣＳ１Ｂのように本発明に係るメモリチップ１０ａに向けた制御信号線、ＣＥＢのようにＲＯＭ１９０に向けた制御信号線が設けられる。これらの専用の制御信号線は、それぞれのメモリチップ１０ａ及びＲＯＭ１９０に対応して接続される。
【００８０】
このようにシステム上においては複数のメモリチップ等が搭載されているので、例えはメモリチップ１０ａに対して電源電圧ＶＤＤの供給を遮断してしまうと、データバスＤＱに出力される出力回路の出力ＭＯＳＦＥＴのゲート電圧が不定レベルとなり、ＲＯＭ１９０等からの読み出し信号によって、データバスに出力されるハイレベルにより形成される電流が上記メモリチップ１０ａのオフ状態の出力ＭＯＳＦＥＴに流れ込んでしまう等の問題が生じる。このため、メモリチップ１０ａは、何も動作しない状態であっても、データバスやアドレスバスあるいは制御バス等に接続される回路については、電流が流れ込まないような対策を必要とするものである。
【００８１】
この実施例では、メモリチップ１０ａが何も動作を行わない一定期間においては、前記バスに接続されるＣＰＵ等のホストシステムからの指示によってＤＰＤモードが指示される。これにより、ＤＲＡＭ等のメモリチップ１０ａにおいて、同じシステム上に搭載される他のＲＯＭ１９０等の動作を損なうことなく、前記のように約５μＡ程度の電流しか流さない、いわば超低消費電流モードを実現することができる。
【００８２】
図２７には、前記図２６の実施例の動作の一例を説明するための動作波形図が示されている。ＣＰＵ等のホスト側からＣＳ２をハイレベルにすることで、メモリチップ１０ａがＤＰＤモードから待機状態になる。このときＣＳ１Ｂによってチップが動作状態になると、アドレスＡｉにしたがって読出を行い、ＤＱにデータが出力される。次に、ＣＳ１Ｂがハイレベルに維持され、ＣＳ２がロウレベルになるとメモリチップ１０ａはＤＰＤ状態になり、消費電流を低減するとともに出力ＤＱがハイインピーダンスになる。
【００８３】
上記メモリチップ１０ａがＤＰＤ状態でも、システム上においては電源電圧ＶＤＤは印加されているので、ＲＯＭは動作可能である。つまり、ＣＥＢがロウレベルにされてＲＯＭが動作し、アドレスＡｉにしたがってＲＯＭの読出しが行われ、ＤＱにデータが出力される。このとき、ＤＰＤ状態のメモリチップ１０ａにも、上記ＲＯＭの読み出しのためのアドレスＡｉが入力するが、入力回路１２が動作を停止しているため消費電流が増えることはない。
【００８４】
前記実施例では、ＲＯＭとメモリチップ１０ａとを実装する場合を示したが、これに限定されない。たとえば、メモリチップ１０ａは複数個が上記アドレスバスＡｉ、データバスＤＱ及び電源供給線ＶＤＤ，ＶＳＳに接続され、制御信号ＣＳ２，ＣＳ１Ｂを、それぞれのメモリチップ１０ａにおいてチップ毎に設けるようにすることにより、複数個のうちの任意のメモリチップ１０ａを選択的にＤＰＤ状態にすることができる。これにより、システムのメモリ領域の一部を待機状態のままとした情報を保持し、その他のメモリ領域はＤＰＤ状態として、低消費電流化を図るような構成も可能となる，
【００８５】
図２８には、この発明に係る半導体集積回路装置の一実施例の構成図が示されている。この実施例は、積層パッケージにて半導体集積回路装置が構成される場合に向けられている。例えば、パッケージ基板上１９４に、ＲＯＭ１９０とメモリチップ１０ａとを重ねて実装する。この場合、例えばメモリチップ１０ａが小さい場合には、チップサイズの小さい方が上にして積層構造とされる。そして、パッケージの基板１９４から、各チップにボンディングワイヤ１９２にて接続する。このボンディングワイヤ１９２が、前記図２６のアドレスバスＡｉ、データバスＤＱあるいは電源線ＶＤＤ，ＶＳＳ及び制御信号線とされる。
【００８６】
前記のようにバッテリー駆動により動作する携帯機器等に用いられるＤＲＡＭでは、幅広い温度領域での待機時電流低減が要求される。このため、かかる携帯機器にむけられるＤＲＡＭにおいては、幅広い温度領域の中でのワーストケースに適合するような高温度でもデータ保持が可能なようにリフレッシュ周期が設定される。しかしながら、携帯機器等においては、より低い温度領域、特に日常的に使用される常温近傍での使用が多いことに着目し、本願発明者にあっては、温度変化に対応してリフレッシュ周期を制御することによりリフレッシュ電流を低減させる発明に到達した。
【００８７】
図２９には、この発明に係るＤＲＡＭに搭載されるリフレッシュタイマの一実施例のブロック図が示されている。同図において、２００は、メモリセルの情報保持時間に対応した温度依存を持つ電流Ｉ１を生成する電流源である。この電流源２００は、特に制限されないが、前記図１７の基準電圧回路で形成された電圧ＶＰＧ、ＶＢＥ及びＶＲＴＲを用いて温度依存性を持つ電流Ｉ１を形成し、それを電流ミラー回路に供給してバイアス電圧ＮＢＩＡＳ１の形態として出力する。
【００８８】
前記電流源２００で形成された外部電圧ＶＤＤを基準として生成された電流Ｉ１は、上記バイアス電圧ＮＢＩＡＳ１の形態でレベル変換用電流源２０１に伝えられ、ここで内部安定化電圧ＶＤＬを基準とする電流Ｉ１に変換され、変換された電流Ｉ１を同様に電流ミラー回路で形成されたバイアス電圧ＰＢＩＡＳ，ＮＢＩＡＳの形態で出力する。２０２は、上記レベル変換用電流源２０１により形成されたバイアス電圧ＰＢＩＡＳ，ＮＢＩＡＳを受け、上記電流Ｉ１を動作電流とするリングオシレータである。そして、２０３は上記リングオシレータ２０２の出力ＴＯＵＴに応したリフレッシュ要求信号ＲＦを生成する制御回路である。
【００８９】
図３０には、前記図２９の電流源２００とレベル変換用電流源２０１の一実施例の回路図が示されている。Ｐチャンネル型ＭＯＳＦＥＴ２０４のゲートに前記基準電圧回路で形成された定電圧ＶＰＧを入力する事で、前記図１７の基準電圧レベル変換回路の定電流源（ＭＯＳＦＥＴ１０９）とカレントミラーを構成し、電源電圧・温度依存性を殆ど持たない定電流Ｉ０と同等の定電流Ｉ１’を得る。この定電流Ｉ１’の電流値は、前記ＭＯＳＦＥＴ２０４と、前記図１７のＭＯＳＦＥＴ１０９の定数比により決まり、この値が後に述べるリングオシレータの最高動作周波数を決定する。この最高動作周波数は、メモリセルの許容最高温度での情報保持時間に対応した周期を持つようにされる。
【００９０】
前記図１７で生成される比較用電圧ＶＲＴＲとバイポーラトランジスタ１０２のベース，エミッタ間電圧ＶＢＥを入力とする差動アンプにより温度依存性を持つ電流Ｉ１を得る。ここでＭＯＳＦＥＴ２０７、２０８はカレントミラーを構成しない純粋な負荷ＭＯＳＦＥＴ（抵抗手段）として機能する。前記電圧ＶＲＴＲは電源電圧・温度に対する依存性がほぼ０であるが、電圧ＶＢＥは温度に対して負の依存性を示すため、電流Ｉ１は温度低下と共に減少する特性を示す。この特性は比較用電圧ＶＲＴＲのレベルを変える事で調整することが出来る。このようにして生成された電流Ｉ１は、電流源２０１により内部安定化電源ＶＤＬを基準にするよう変換される。
【００９１】
上記レベル変換用の電流源２０１は、上記電流Ｉ１が流れるダイオード接続のＭＯＳＦＥＴ２０８によってバイアス電圧ＮＢＩＡＳ１の形態に変換され、カレントミラー形態のＮチャンネル型ＭＯＳＦＥＴ２１１、Ｐチャンネル型ＭＯＳＦＥＴ２０９、２１０及びＮチャンネル型ＭＯＳＦＥＴ２１２に上記同じ電流Ｉ１が流れるようにされる。この電流Ｉ１によって、カレントミラー形態のＰチャンネル型ＭＯＳＦＥＴ２０９及びＮチャンネル型ＭＯＳＦＥＴ２１２によりバイアス電圧ＰＢＩＡＳ、ＮＢＩＡＳの形態で出力される。このようなレベル変換動作は、後に述べる電流Ｉ１を動作電流とするリングオシレータが安定動作のためＶＤＬで動作していることに対応させるものである。
【００９２】
図３１には、前記図２９のリングオシレータ２０２の一実施例の回路図が示されている。２３１〜２３５は、リングオシレータを構成するインバータ回路である。Ｐチャンネル型ＭＯＳＦＥＴ２１３〜２１６は、前記図３０で生成したバイアス電圧ＰＢＩＡＳを受けて前記インバータ回路２３１〜２３５の充電電流を決める電流源として動作する。Ｎチャンネル型ＭＯＳＦＥＴ２１７〜２２０は、前記図３０で生成したバイアス電圧ＮＢＩＡＳを受けて前記インバータ回路２３１〜２３５の放電側電流を決める電流源として動作する。
【００９３】
２２１−２３０は、リングオシレータの周期（周波数）を調整する負荷容量である。２４０はパワーダウン信号ＰＤ若しくは後述するようなテスト信号ＴＳＴＯＰによりオシレータを停止させるための信号ＯＳＣＳＴＯＰを生成するＮＯＲゲート回路である。２３６−２３９は、上記信号ＯＳＣＳＴＯＰによりオシレータを停止させるためのＮＡＮＤゲートを構成するＭＯＳＦＥＴである。
【００９４】
上記Ｐチャンネル型ＭＯＳＦＥＴ２１３−２１６及びＮチャンネル型ＭＯＳＦＥＴ２１７−２２０により、本リングオシレータ２０２の動作周期は、前記図３０の電流源２００で生成される電流Ｉ１により制御される。よって、電流Ｉ１の温度特性により、その動作周期は温度低下と共に延びて行く、つまりは周期が長くなるという温度依存性を持つものとなる。
【００９５】
図３２には、この発明に係るリフレッシュタイマの温度依存性を説明するための特性図が示されている。前記図２９の制御回路２０３により、リングオシレータ２０２の動作周期毎、若しくは何倍かした周期でリフレッシュ動作を行うように構成すると、リフレッシュ周期ｔは図のように温度低下と共に延びていく。この結果、リフレッシュ電流Ｉｒｅｆは温度低下と共に１／Δｔの割合で減少する。
【００９６】
Δｔは使用温度範囲に応じて調整される。例えば、極低温領域での使用を考慮する必要がない場合はＩｒｅｆの低減効果を優先しΔｔを大きく設定する。極低温領域での使用を考えた場合、リングオシレータ２０２の動作周期ｔがデータリテンション特性（情報保持時間）を超える可能性があるため、メモリセルのデータ保持動作を確保するためにマージンを持つた範囲でΔｔを設定する。
【００９７】
図３３には、この発明に係るＤＲＡＭに搭載されるリフレッシュタイマの他の一実施例のブロック図が示されている。この実施例では、前記のような極低温側でのマージン考慮を不要とするような工夫が行われている。この実施例では、前記図２９の実施例に対して、電流Ｉ２を生成する電流源２４２が追加され、レベル変換用の電流源２０１に代えて、前記電流源２００で形成された電流Ｉ１と上記電流Ｉ２を加算させた電流Ｉ３（＝Ｉ１＋Ｉ２）を形成する電流源２４３が設けられる。この電流源２４３は、前記図２９の電流源２０１と同様にＶＤＤ基準の電流をＶＤＬ基準に変換するレベル変換機能も併せ持つようにされる。上記電流源２４２は、電流源２００の電流Ｉ１に対し温度依存性が小さい電流Ｉ２を生成するものである。他の構成は、前記図２９と同様である。
【００９８】
図３４には、前記図３３の電流源２００、２４２及び２４３の一実施例の回路図が示されている。前記図３０と同様な温度依存を持つ電流源２００に加え、定電圧ＶＰＧを受けるＰチャンネル型ＭＯＳＦＥＴ２５１と、ダイオード形態のＮチャンネル型ＭＯＳＦＥＴ２５２により電流源２４２を構成し、電源電圧・温度依存を持たない電流Ｉ２を生成する。上記電流源２００と２４２で形成された電流Ｉ１、Ｉ２の電流値はＭＯＳＦＥＴ２４６、２５１と前記図１７のＭＯＳＦＥＴ１０９の定数比により決まる。
【００９９】
電流源２４３を構成する並列形態のＮチャンネル型ＭＯＳＦＥＴ２５５、２５６のゲートに、電流源２００で形成された電流Ｉ１に対応したバイアス電圧ＮＢＩＡＳ１と、電流源２４２で形成された電流Ｉ２に対応したバイアス電圧ＮＢＩＡＳ２を供給して、その共通接続されたドレインから電流Ｉ１とＩ２を加算した電流Ｉ３を生成する。電流源２４３を構成する前記同様なカレントミラー回路により、リングオシレータ２０２に供給される上記電流Ｉ３に対応したバイアス電圧ＰＢＩＡＳ，ＮＢＩＡＳを形成する。
【０１００】
図３５には、前記図３４の電流源の温度依存性を説明するための特性図が示されている。電流Ｉ１は前記したように温度依存を持つため、同図の温度Ｔ１、Ｔ２領域では温度低下と共に減少する。電流Ｉ２は殆ど温度依存性を持たないため、全温度領域Ｔ１，Ｔ２，Ｔ３においてほぼ一定の値を示す。
【０１０１】
高温度領域Ｔ１でＩ１＞＞ｌ２となるように設定しておけば、リングオシレータ２０２の周期を決める電流Ｉ３は温度依存性を持つ電流Ｉ１が支配的となり、高温度Ｔ１、及び中温度領域Ｔ２では温度低下と共に減少する。そして、温度低下により電流Ｉ１の電流値が低下し、電流Ｉ２が支配的となる低温度領域Ｔ３まで下がると電流Ｉ３は上記電流Ｉ２に対応して一定電流で安定する特性を示すものとなる。
【０１０２】
図３６には、前記図３３のリフレッシュタイマの温度依存性を説明するための特性図が示されている。前記図３５の特性図からも明らかなように、リフレッシュ周期ｔは高温度及び中温度領域Ｔ１，Ｔ２では温度低下と共に延びて行くが、低温度領域Ｔ３では飽和する。上記特性により必要以上にリフレッシュ周期が延びてしまいデータ破壊を招く恐れはなくなる。低温度領域Ｔ３でのリフレッシュ電流Ｉｒｅｆ低減の効果がなくなるが、この領域の消費電流は、リフレッシュ電流が小さくなって相対的に直流成分が占める割合が大きくなるため、リフレッシュ動作電流が多少変化しても待機時電流の低減効果はさほど大きくない。
【０１０３】
図３７には、前記図３３の電流源２００、２４２及び２４３の他の一実施例の回路図が示されている。この実施例では、電流源２００の差動アンプにフィードバック用のＭＯＳＦＥＴ２６２が追加される。ＭＯＳＦＥＴ２６２は、比較用電圧ＶＲＴＲ側の電流変化量をＶＢＥ側に帰還させる事により、電流Ｉ１の温度に対する変化量をより大きくする働きを持つ。ＭＯＳＦＥＴ２６２によりフィードバック効果により、前記図３５の特性図において、中温度領域Ｔ２における電流変化量が大きくなる。
【０１０４】
すなわち、このＭＯＳＦＥＴ２６２の定数を調整することにより、温度によるタイマ周期の変化量を調整することができる。これによって、中温度領域Ｔ２でのデータリテンション特性にあわせてタイマ周期の温度依存性を調整することができる。したがって、データ破壊を招くことなく、各温度におけるリフレッシュ周期を最適にまで伸ばせるため、リフレッシュ電流の低減効果が大きくなる。
【０１０５】
図３８には、前記図３３の電流源２００、２４２及び２４３の更に他の一実施例の回路図が示されている。この実施例では、電流源２００の差動アンプの負荷をカレントミラー型にしたものである。前記した図３４や図３７の実施例では、前記図３５の特性図において中温度領域Ｔ２における電流変化量は方物線を描いていたが、この実施例では任意の温度でデジタル的に電流を変化させるようにすることができる。
【０１０６】
図３９には、この発明に係るＤＲＡＭに搭載されるリフレッシュタイマの更に他の一実施例のブロック図が示されている。同図において、２００、２４２は前記図３３の実施例と同様な電流源である。この実施例では、これらの電流源２００、２４２に対応して、前記図２９に示したようなレベル変換用電流源２０１ａ，２０１ｂを設け、それにより形成されたバイアス電圧によってリングオシレータ２０２ａ、２０２ｂを制御するものである。これらのリングオシレータ２０２ａ、２０２ｂは前記したリングオシレータ２０２と構成を同じものである。
【０１０７】
２８３は２個のリングオシレータ２０２ａ、２０２ｂの動作状態をモニタし、動作速度が遅いほうのタイマを信号ＴＳＴＯＰ１，ＴＳＴＯＰ２により停止させ、出力ＴＯＵＴ１，ＴＯＵＴ２のうち動作速度が速いほうの出力のみを有効にする判定回路である。２８４は上記範囲回路２８３の出力ＴＯＵＴに応じたリフレッシュ要求信号ＲＦを生成する制御回路である。
【０１０８】
図４０には、前記図３９のリフレッシュタイマによるリフレッシュ動作を説明するための特性図である。この実施例では、電流源、リングオシレータの構成はこれまで述べてきたものに同じであり、それぞれの電流源の電流Ｉ１，Ｉ２で動作する２個のリングオシレータ２０２ａ、２０２ｂを選択動作させている。そのため、同図のようにリングオシレータ２０２ａの出力ＴＯＵＴ１は温度低下と共に延びていく特性を示し、リングオシレータ２０２ｂの出力ＴＯＵＴ２は温度によらずほぼ一定の特性を示す。
【０１０９】
上記出力ＴＯＵＴ１、ＴＯＵＴ２のうち、その温度でより動作周期が早い方の出力でリフレッシュ周期を決めてやれば、最終的なリフレッシュ周期はＴＯＵＴで示す特性となり、前記図３６で示したものとほぼ同等になる。この実施例では、リングオシレータを２個設けることにより、回路規模がその分大きくなる反面、温度領域Ｔ１、Ｔ２及びＴ３に対応してそれぞれのリングオシレータ２０２ａ，２０２ｂの周期を最適に設定できるものとなる。
【０１１０】
図４１には、前記図３９のリフレッシュタイマの動作の一例を説明するための波形図が示されている。同図は、温度領域Ｔ１でのリフレッシュタイマの動作波形が示されている。温度領域Ｔ１では、２つのリングオシレータ２０２ａ、２０２ｂを同時に起動させると、動作速度が速い２０２ａの出力ＴＯＵＴ１が２０２ｂの出力ＴＯＵＴ２よりも先に出力され、ＴＯＵＴ１が出力された事を認知する信号ＴＯＮ１が出力される。
【０１１１】
２個のリングオシレータが同時に停止し、リフレッシュ動作が行われなくなるのを防ぐため、ＴＯＮ２をモニタし、ＴＯＵＴ２がまだ出力されていない事を確認した上でＴＳＴＯＰ２を出力し２０２ｂを停止させる。リングオシレータ２０２ａの動作周期毎、又は何倍かした周期でリフレッシュ要求信号ＲＦを出力する。このリフレッシュ要求信号ＲＦからリセット信号ＲＳＴを生成し、全ての状態をクリアする。以降同し動作を繰り返す。また、温度領域Ｔ３領域ではリングオシレータ２０２ａと２０２ｂの動作速度が逆転するため、上記とは逆にリングオシレータ２０２ａが停止することになる。
【０１１２】
図４２には、前記図３９のリフレッシュタイマの動作の他の一例を説明するための波形図が示されている。同図は、温度領域Ｔ２でのリフレッシュタイマの動作波形が示されている。この温度領域Ｔ２では、リングオシレータ２０２ａ、２０２ｂの動作速度が接近するため、ＴＯＵＴ１、ＴＯＵＴ２が同時に出力される可能性がある。このため、それぞれの動作認知信号ＴＯＮ１、ＴＯＮ２が共に出力された場合はリングオシレータ２０２ａ、２０２ｂとも停止しないようにする。リフレッシュ要求信号ＲＦは、上記２つのＴＯＵＴ１、ＴＯＵＴ２のＡＮＤ信号により出力される。
【０１１３】
図４３には、前記図３９の動作判定回路２８３及び制御回路２８４の一実施例の論理回路図が示されている。２８５はＴＯＵＴ１、ＴＯＵＴ２のＮＡＮＤ信号ＴＯＵＴを得るためのＮＡＮＤゲートである。ＮＡＮＤゲート回路２８６、２８７はＴＯＵＴ１の出力を認知し、ＴＯＮ１を出力するためのラッチ回路を構成する。ＮＡＮＤゲート回路２８８、２８９はＴＯＵＴ２の出力を認知し、ＴＯＮ２を出力するためのラッチ回路を構成する。
【０１１４】
２９２はＴＯＮ１とＴＯＮ２をモニタし、ＴＳＴＯＰ１を出力するためのＮＯＲゲートである。２９３はＴＯＮ１とＴＯＮ２をモニタし、ＴＳＴＯＰ２を出力するためのＮＯＲゲートである。ゲート回路、インバータ回路２９６−３０５はＴＯＵＴをカウントするためのシフトレジスタを構成する。遅延回路３０６とゲート回路３０７は、リフレッシュ要求信号ＲＦからＲＳＴ用のワンショットパルスを生成する回路を構成する。２９４はパワーダウン信号ＰＤ、及び前記ワンショット信号によりＲＳＴを生成するためのＮＡＮＤゲートである。
【０１１５】
図４４には、この発明に係るリフレッシュタイマの更に他の一実施例のブロック図が示されている。この実施例では、リフレッシュ要求停止モードが付加される。つまり、内部リフレッシュタイマでデータリテンションを行っているメモリでは、データリテンション特性を測定する際も内部リフレッシュタイマによるリフレッシュ動作が行われるため真の特性が得られなくなる。この実施例では、リフレッシュ動作停止信号ＴＲＥＦＯＦＦＢを設け、リフレッシュ要求信号ＲＦを受け付けないようにする。
【０１１６】
この実施例では、リフレッシュ動作周期の外部制御とリフレッシュ要求停止モード機能が付加される。外部からリフレッシュ動作を制御出来れば、任意のリフレッシュ動作周期における消費電流を知る事が可能になり、これまで述べてきたリフレッシュタイマの特性設定に有効なデータを得ることが出来る。内部リフレッシュタイマでデータリテンションを行っているメモリでは、データリテンション特性を測定する際も内部リフレッシュタイマによるリフレッシュ動作が行われることになる。このためリフレッシュ要求を停止するモードが必要になる。
【０１１７】
上記のような機能を持たせるために、リフレッシュタイマ３０８に次のような回路が付加される。４０３は外部からリフレッシュ要求信号を入力するためのボンディングパツドである。３０９は上記ボンディングパッド４０３から入力されたリフレッシュ要求信号を取り込むための入力バッファである。３０８は、前記説明したようなリフレッシュタイマである。４００は選択信号ＴＲＥＦＣによりリフレッシュタイマ３０８の出力信号ＲＦと、入力バッファ３０９の出力信号ＥＸＴＲＦを選択するためのセレクタである。
【０１１８】
４０１は信号ＴＲＥＦＯＦＢによりセレクタ４００の出力ＳＲＦを無効にし、リフレッシュ起動信号ＲＡＣＴを停止させるためのＮＡＮＤゲートである。上記４０３は専用パッド若しくはアドレスピンなど、通常動作で使用するパツドと兼用しても良い。上記信号ＴＲＥＦＣ，ＴＲＥＦＯＦＢはテストモードにより生成するか、専用パッドにより外部から入力される。
【０１１９】
上記の実施例から得られる作用効果は、下記の通りである。
（１） スイッチ手段を介して選択的に動作電圧の供給と停止が可能とされメモリアレイを含んだ内部回路を備え、所定の制御信号を受けた入力回路により上記スイッチ手段による動作電圧の供給と停止を制御することにより、メモリ動作を行わないときに直流電流及びリーク電流の削減によって低消費電力化を実現した半導体記憶回路を得ることができるという効果が得られる。
【０１２０】
（２） 上記に加えて、上記メモリアレイからの信号を受けて出力信号を形成する出力回路を上記動作電圧により定常的に動作させ、上記入力回路により上記スイッチ手段をオフ状態にして内部回路への動作電圧を停止するときに上記出力回路を出力ハイインピーダンス状態にすることにより、半導体記憶回路を他の回路ブロックと共通バスに接続し、半導体記憶回路のみを上記低消費電力モードできるという効果が得られる。
【０１２１】
（３） 上記に加えて、上記メモリアレイを記憶情報の保持のための周期的なリフレッシュ動作を必要とするメモリセルで構成することにより、大記憶容量化と高集積化を図りつつ、低消費電力化を実現することができるという効果が得られる。
【０１２２】
（４） 上記に加えて、上記内部回路に上記メモリセルの選択動作を行うアドレス選択回路に供給する動作電圧発生回路を設け、かかる動作電圧発生回路に前記スイッチ手段を介して外部端子から供給された動作電圧の供給と停止を行うようにすることにより、簡単な回路構成で内部回路に対する動作電圧の供給と停止の切り替えを行うようにすることができるという効果が得られる。
【０１２３】
（５） 上記に加えて、前記メモリセルに対して記憶情報の読み出しあるいは書き込みを行うメモリ動作と、上記メモリ動作とは異なるアドレス指定によるリフレッシュ動作とが時間的に競合したとき、かかるメモリ動作の前又は後にリフレッシュ動作を実施するタイムマルチモードの半導体記憶回路とし、インターフェイスをスタティック型ＲＡＭに対応されたものとすることにより、スタティック型ＲＡＭに匹敵する低消費電力と使い勝手のよいメモリ動作を実現しつつ、ダイナミック型ＲＡＭに匹敵する大記憶容量の半導体記憶回路を実現できるという効果が得られる。
【０１２４】
（６） 記憶情報の保持のための周期的なリフレッシュ動作を必要とするメモリセルを含む半導体記憶回路に、上記メモリセルの情報保持時間の温度依存性に対応して上記リフレッシュ動作の周期を変化させることによりリフレッシュ動作に要する消費電流を大幅に低減することができるという効果が得られる。
【０１２５】
（７） 上記に加えて、リフレッシュ周期が相対的に短くされる高温度側でのメモリセルの情報保持時間に対応させて周期が変化させられる第１温度領域と、リフレッシュ周期が相対的に長くされる低温度側でメモリセルの情報保持時間より短いほぼ一定の周期にされた第２温度領域とを設けることにより、低温度領域でのデータ保持特性を維持しつつ、リフレッシュ動作に要する消費電流を大幅に低減することができるという効果が得られる。
【０１２６】
（８） 上記に加えて、前記メモリセルに対して記憶情報の読み出しあるいは書き込みを行うメモリ動作と、上記メモリ動作とは異なるアドレス指定によるリフレッシュ動作とが時間的に競合したとき、かかるメモリ動作の前又は後にリフレッシュ動作を実施するタイムマルチモードとし、スタティック型ＲＡＭに対応されたインターフェイス回路を設けることにより、スタティック型ＲＡＭに置き換え可能な低消費電力とメモリ動作を実現しつつ、ダイナミック型ＲＡＭに匹敵する大記憶容量の半導体記憶回路を実現できるという効果が得られる。
【０１２７】
（９） 上記に加えて、第１温度領域に対応した温度依存性を持つ第１電流と、上記第２温度領域に対応した定電流とを合成した電流によって動作する発振回路の周期を用いたタイマ回路でリフレッシュ動作を制御することにより、低温度領域でのデータ保持特性を維持しつつ、リフレッシュ動作に要する消費電流を大幅に低減することができるという効果が得られる。
【０１２８】
（１０） 上記リフレッシュ動作を制御するタイマ回路として、第１温度領域に対応した温度依存性を持つ第１電流により動作する第１発振回路と、上記第２温度領域に対応した定電流により動作する第２発振回路とを設け、上記第１発振回路と第２発振回路のうち短い方の発振出力により上記リフレッシュ制御信号を形成する出力選択回路により構成することにより、低温度領域でのデータ保持特性を維持しつつ、リフレッシュ動作に要する消費電流を大幅に低減することができるという効果が得られる。
【０１２９】
（１１） 上記に加えて、上記タイマ回路の動作の動作を無効にして、上記メモリ動作によりメモリセルの情報保持時間の測定を可能にすることにより、待機時電流の交流及び直流電流成分を切り分けた状態での解析や、リフレッシュサイクル延長によるさらなる低消費電流化を目的とした解析、データリテンション特性を評価する際に真の特性を評価できるという効果が得られる。
【０１３０】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、メモリアレイは、ビット線方向及びワード線方向に複数に分割し、かかる分割されたメモリセルアレイに対応して、そのアドレス選択回路を複数設けるようにするものであってもよい。ワード線やビット線は、メインワード線とローカルワード線のような階層ワード線方式、ビット線もローカルビット線及びメインビット線等のように階層ビット線方式を採用するものであってもよい。
【０１３１】
また、公知のダイナミック型ＲＡＭに採用されている素子構造、回路レイアウト技術を利用して、前記メモリセルアレイ及びそのアドレス選択回路を構成することができる。この実施例のようにリフレッシュ隠蔽＋ページモードを有する同期式擬似ＳＲＡＭ、リフレッシュ隠蔽＋ＤＲＡＭインターフェイス（アドレスマルチおよびＲＡＳ・ＣＡＳ制御）を構成することもできる。
【０１３２】
携帯電話等のような電子装置の高機能化に伴い，大容量ワークＲＡＭの需要が急増している。通常、ワークＲＡＭは非同期ＳＲＡＭで作られているが大容量化に向かない。その代替メモリとして大容量のＤＲＡＭが注目されているがリフレッシュが必要であり使い勝手が悪い。この発明に係る半導体記憶装置は、非同期ＳＲＡＭとの互換性を保つことができ、フラッシュメモリと一体化した構成とすることにより、電源遮断時での不揮発情報機能を持つフラッシュメモリとの組み合わせによって種々のメモリ動作を発揮することができる。
【０１３３】
半導体記憶回路は、前記のようなリフレッシュ動作を必要とする擬似ＳＲＡＭ、擬似同期式ＳＲＡＭ等のようなＤＲＡＭの他、フラッシュメモリ等のような不揮発性メモリにおいても、メモリ動作を行わないときにチャージポンプ回路によって常に動作電流を流し続けたり、あるいはＭＯＳＦＥＴによるリーク電流が無視できないような低しきい値電圧のＭＯＳＦＥＴで構成される回路においては、非動作時の消費電流が大きくなるから、この発明の適用によって低消費電力化とすることができる。
【０１３４】
前記ＤＰＤモードに入る前に、タイマー回路によって一定期間、リフレッシュ動作のみを停止させるものとしてもよい。つまり、ＣＳ２信号により、第１段階としてはリフレッシュタイマ１４の動作を停止させて、図２５に示したリフレッシュ動作電流を削減する第１モードとし、この第１モードが一定期間継続したことをタイマー回路により判定して、前記ＭＯＳオフ電流及び電源回路ＤＣ電流を削減するＤＰＤモードに移行するようにしてもよい。この構成では、上記第１モードの期間では、リフレッシュ動作が停止したのみであるから、記憶データは破壊されるが、書き込み動作は直ちに行うことができる。これにより、高い応答性を確保することができる。
【０１３５】
この発明は、単体のメモリ装置の他、前記実施例のようにマルチチップ構成とするもの、あるいはＣＰＵ、ＲＡＭ、ＤＲＡＭ等が搭載されてなるシステムＬＳＩのような半導体集積回路装置に形成される半導体記憶回路を含む各種半導体記憶回路に広く利用できる。
【０１３６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。スイッチ手段を介して選択的に動作電圧の供給と停止が可能とされメモリアレイを含んだ内部回路を備え、所定の制御信号を受ける入力回路により上記スイッチ手段による動作電圧の供給と停止を制御することにより、メモリ動作を行わないときに直流電流及びリーク電流の削減によって低消費電力化を実現した半導体記憶回路を得ることができる。
【図面の簡単な説明】
【図１】この発明に係るＤＲＡＭの一実施例を示すブロック図である。
【図２】前記図１の電源回路の内部電圧の一実施例を示す特性図である。
【図３】前記図１の入力回路１１の一実施例を示す回路図である。
【図４】前記図１の出力制御回路１８ａの一実施例を示す回路図である。
【図５】前記図１の出力回路１９の一実施例を示す回路図である。
【図６】前記図１のＤＲＡＭの動作の一例を説明するための動作波形図である。
【図７】前記図４の出力制御回路及び図５の出力回路の動作の一例を説明するための動作波形図である。
【図８】この発明に係るＤＲＡＭの他の一実施例を示すブロック図である。
【図９】前記図８の電源回路の内部電圧の一実施例を示す特性図である。
【図１０】前記図８の出力制御回路１８ｂの一実施例を示す回路図である。
【図１１】前記図１０の出力制御回路１８ｂの動作の一例を説明するための動作波形図である。
【図１２】この発明に係るＤＲＡＭの他の一実施例を示すブロック図である。
【図１３】前記図１２の入力回路１２ｃの一実施例を示す回路図である。
【図１４】前記図１３の入力回路１２ｃの動作の一例を説明するための動作波形図である。
【図１５】前記図１２の入力回路１２ｃの他の一実施例を示す回路図である。
【図１６】前記図１２の電源回路の一実施例を示すブロック図である。
【図１７】前記図１６の基準電圧回路の一実施例を示す回路図である。
【図１８】前記図１６の降圧回路の一実施例を示す回路図である。
【図１９】前記図１６の降圧回路の一実施例を示す回路図である。
【図２０】前記図１６の電圧センサの一実施例を示す回路図である。
【図２１】前記図２０の電圧センサの動作の一例を説明するための動作波形図である。
【図２２】前記図１６のＶＰＰポンプ回路７７の一実施例を示す回路図である。
【図２３】前記図２２の発振回路１６０の一実施例を示す回路図である。
【図２４】前記図２２のポンプ回路の動作の一例を説明するための動作波形図である。
【図２５】本発明が適用されたＤＲＡＭチップの消費電流の内訳の一例を示す説明図である。
【図２６】この発明に係るメモリチップを含むシステムの一実施例を示すブロック図である。
【図２７】前記図２６の実施例の動作の一例を説明するための動作波形図である。
【図２８】この発明に係る半導体集積回路装置の一実施例を示す構成図である。
【図２９】この発明に係るＤＲＡＭに搭載されるリフレッシュタイマの一実施例を示すブロック図である。
【図３０】前記図２９の電流源２００とレベル変換用電流源２０１の一実施例を示す回路図である。
【図３１】前記図２９のリングオシレータ２０２の一実施例を示す回路図である。
【図３２】この発明に係るリフレッシュタイマの温度依存性を説明するための特性図である。
【図３３】この発明に係るＤＲＡＭに搭載されるリフレッシュタイマの他の一実施例を示すブロック図である。
【図３４】前記図３３の電流源２００、２４２及び２４３の一実施例を示す回路図である。
【図３５】前記図３４の電流源の温度依存性を説明するための特性図である。
【図３６】前記図３３のリフレッシュタイマの温度依存性を説明するための特性図である。
【図３７】前記図３３の電流源２００、２４２及び２４３の他の一実施例を示す回路図である。
【図３８】前記図３３の電流源２００、２４２及び２４３の更に他の一実施例を示す回路図である。
【図３９】この発明に係るＤＲＡＭに搭載されるリフレッシュタイマの更に他の一実施例を示すブロック図である。
【図４０】前記図３９のリフレッシュタイマによるリフレッシュ動作を説明するための特性図である。
【図４１】前記図３９のリフレッシュタイマの動作の一例を説明するための波形図である。
【図４２】前記図３９のリフレッシュタイマの動作の他の一例を説明するための波形図である。
【図４３】前記図３９の動作判定回路２８３及び制御回路２８４の一実施例を示す論理回路図である。
【図４４】この発明に係るリフレッシュタイマの更に他の一実施例を示すブロック図である。
【符号の説明】
１０ａ…メモリチップ（ＤＲＡＭ）、１１…入力回路、１２…入力回路、１３ａ，１３ｂ，１３ｃ…電源回路、１４…タイマ、１５…制御回路、１６…メモリアレイ、１７…読出回路、１８ａ，１８ｂ…出力制御回路、１９…出力回路、２０ａ，２０ｂ…スイッチ手段、１６０…発振回路、１９０…ＲＯＭ、２００…電流源、２０１…レベル変換用電流源、
２０２…リングオシレータ、２０３…制御回路、２４２…電流源、２４３…電流源、２０１ａ，２０１ｂ…レベル変換用電流源、２０２ａ，２０２ｂ…リングオシレータ、２８３…動作判定回路
４０３…ボンディングパッド、３０８…リフレッシュタイマ、３０９…入力バッファ、４００…セレクタ。
Claims (3)
- 第１電源電圧を供給され、第１信号が入力された時に内部信号を出力する第１入力回路と、
上記第１電源電圧を供給され、複数の外部制御信号を受ける第２入力回路と、
上記第２入力回路が出力する複数の内部制御信号に応答して第２信号を出力する内部回路と、
上記第２信号を基にした出力信号を出力する出力回路と、
上記内部回路へ動作電圧を供給する電源回路とを有し、
上記電源回路は、上記内部信号に応答して上記動作電圧を上記内部回路へ選択的に供給可能とされ、
上記第１信号は、上記内部回路へ上記動作電圧の供給を停止する低消費電力モードを指示する信号であり、
上記出力回路は、上記低消費電力モードにおいて上記内部信号に応答してその出力がハイインピーダンス状態に制御され、
上記第２入力回路は、上記低消費電力モードにおいて上記内部信号に応答し、上記複数の内部制御信号が上記第１電源電圧に制御されることを特徴とする半導体回路装置。 - 請求項１において、
上記電源回路は、
上記動作電圧を上記内部回路へ供給する動作電圧生成回路と、
上記第１電源電圧を受け、上記内部信号に応答して上記第１電源電圧を選択的に上記動作電圧生成回路へ供給するスイッチ回路とを含むことを特徴とする半導体回路装置。 - 請求項１において、
上記内部回路は、
複数のワード線と、
複数のデータ線と、
夫々が上記複数のワード線と複数のデータ線に接続された複数のメモリセルと、
上記複数のワード線に接続されたワード線駆動回路を含むメモリアレイとを含み、
上記動作電圧は、上記ワード線駆動回路に供給され、
上記制御信号は、上記複数のワード線と上記複数のデータ線とから所望のワード線及びデータ線を選択するためのアドレス信号を含むことを特徴とする半導体回路装置。
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| DE102006046243A1 (de) * | 2006-09-28 | 2008-04-03 | Endress + Hauser Gmbh + Co. Kg | Feldgerät und Verfahren zu dessen Inbetriebnahme und/oder Betrieb |
| US7876637B2 (en) * | 2006-11-07 | 2011-01-25 | Renesas Electronics Corporation | Semiconductor device and memory |
| US7577053B2 (en) * | 2006-11-13 | 2009-08-18 | Qimonda North America Corp. | Memory including deep power down mode |
| CN101563722B (zh) * | 2006-11-20 | 2013-01-16 | 寇平公司 | 用于低功率消耗应用的移位寄存器 |
| US7522694B2 (en) * | 2006-11-20 | 2009-04-21 | Kopin Corporation | Shifter register for low power consumption application |
| KR100816119B1 (ko) * | 2006-12-28 | 2008-03-21 | 주식회사 하이닉스반도체 | 멀티 다이 패키지 장치 |
| JP5212370B2 (ja) * | 2007-07-12 | 2013-06-19 | 富士通セミコンダクター株式会社 | 半導体装置 |
| US7692996B2 (en) | 2007-07-30 | 2010-04-06 | Micron Technology, Inc. | Method, system, and apparatus for voltage sensing and reporting |
| US7443714B1 (en) * | 2007-10-23 | 2008-10-28 | Juhan Kim | DRAM including segment read circuit |
| KR101416878B1 (ko) * | 2007-11-13 | 2014-07-09 | 삼성전자주식회사 | 파워 공급 회로 및 이를 구비하는 상 변화 메모리 장치 |
| KR101005997B1 (ko) * | 2009-01-29 | 2011-01-05 | 주식회사 하이닉스반도체 | 불휘발성 메모리 장치 및 그 동작 방법 |
| US7902915B2 (en) * | 2009-06-08 | 2011-03-08 | Freescale Semiconductor, Inc. | Method and circuit for charging and discharging a circuit node |
| US8400862B2 (en) * | 2010-10-08 | 2013-03-19 | Analog Devices, Inc. | Wake-up control circuit for power-gated IC |
| KR101780421B1 (ko) * | 2011-02-28 | 2017-09-21 | 삼성전자주식회사 | 비휘발성 메모리 장치, 그것의 워드라인 전압 발생 방법, 프로그램 방법 및 읽기 방법, 그리고 그것을 포함하는 메모리 시스템 및 전자 장치 |
| JP5728370B2 (ja) * | 2011-11-21 | 2015-06-03 | 株式会社東芝 | 半導体記憶装置およびその駆動方法 |
| US8605489B2 (en) * | 2011-11-30 | 2013-12-10 | International Business Machines Corporation | Enhanced data retention mode for dynamic memories |
| JP5988574B2 (ja) * | 2011-12-22 | 2016-09-07 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体記憶装置 |
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| JP2014149884A (ja) * | 2013-01-31 | 2014-08-21 | Micron Technology Inc | 半導体装置 |
| US10211621B2 (en) * | 2016-03-31 | 2019-02-19 | Texas Instruments Incorporated | Fail-safe for shared pin |
| US12020740B2 (en) * | 2018-06-26 | 2024-06-25 | Rambus Inc. | Memory device having non-uniform refresh |
| CN110739013B (zh) * | 2018-07-18 | 2021-08-10 | 华邦电子股份有限公司 | 动态随机存取存储器 |
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Family Cites Families (41)
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|---|---|---|---|---|
| JPS6171494A (ja) | 1984-09-14 | 1986-04-12 | Hitachi Ltd | 半導体記憶装置 |
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| JPH03207084A (ja) | 1990-01-08 | 1991-09-10 | Nec Corp | ダイナミック型半導体メモリ |
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| JPH04192178A (ja) | 1990-11-27 | 1992-07-10 | Tokyo Electric Co Ltd | メモリのリフレッシュ装置 |
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| JPH05189964A (ja) | 1992-01-16 | 1993-07-30 | Mitsubishi Electric Corp | Ｄｒａｍコントロール回路及び半導体装置のコントロール回路 |
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| US6510096B2 (en) * | 2001-04-27 | 2003-01-21 | Samsung Electronics Co., Ltd. | Power down voltage control method and apparatus |
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