JPH0963267A

JPH0963267A - 半導体記憶装置

Info

Publication number: JPH0963267A
Application number: JP7215765A
Authority: JP
Inventors: Kiyohiro Furuya; 清広古谷
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-08-24
Filing date: 1995-08-24
Publication date: 1997-03-07

Abstract

(57)【要約】【課題】消費電力を小さくすることのできるＤＲＡＭ
のモジュールを提供することである。【解決手段】この発明は、モジュールの基板３１上
に、８個のＤＲＡＭ３３、バッファ回路３５、制御回路
３７およびデカップリングキャパシタ３９，４１を実装
している。そして、制御回路３７は、図示しないが、セ
ルフリフレッシュを制御するための回路および２つの降
圧回路を含んでいる。ＤＲＡＭ３３が、動作状態にある
とき（読出・書込動作をしているときまたはリフレッシ
ュ動作・リセット動作をしているとき）は、２つの降圧
回路をともに動作させ、内部電源電圧としての降圧電位
をＤＲＡＭ３３に供給する。ＤＲＡＭ３３が待機状態に
あるときは、２つの降圧回路のうちの一方の降圧回路を
オフにする。このため、待機状態にあるときのＤＲＡＭ
のモジュールの消費電力を小さくすることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、低消費電力化を実現することのできる半導
体記憶装置に関する。

【０００２】

【従来の技術】コンピュータは、実行させるプログラム
の種類によって、必要な主記憶の容量が異なる。したが
って、使用目的に応じて、コンピュータの主記憶の記憶
容量の増設が容易に行なえることが必要である。そこ
で、ダイナミックランダムアクセスメモリ（以下、「Ｄ
ＲＡＭ」という）をモジュール化し、必要に応じて、コ
ンピュータの基板上に設けたソケットに、そのモジュー
ルを挿入することにより記憶容量を増設できるようにす
ることが一般に行なわれている。

【０００３】図１０は、従来のＤＲＡＭのモジュールを
示す概略ブロック図である。なお、図１０のＤＲＡＭの
モジュールは、ＳＩＭＭ（シングル・インライン・メモ
リ・モジュール）と呼ばれている。

【０００４】図１０を参照して、従来のＤＲＡＭのモジ
ュールは、モジュールの基板１８１上に、８個のＤＲＡ
Ｍ１８３、バッファ回路１８５，１８７，１８９，１９
１、デカップリングキャパシタ１９３，１９５および降
圧電源回路１９７が実装されている。

【０００５】ＤＲＡＭ１８３は、４Ｍワード×４のＤＲ
ＡＭである。なお、パーソナルコンピュータでは、プロ
セッサのデータは１ワード３２ビットで構成されてい
る。したがって、モジュール１個で、４Ｍワードの主記
憶が構成できる。

【０００６】行アドレスストローブ信号／ＲＡＳ、列ア
ドレスストローブ信号／ＣＡＳ、書込信号／Ｗおよびア
ドレス信号Ａ０〜Ａ１０が、８個のＤＲＡＭ１８３に入
力されている。このため、行アドレスストローブ信号／
ＲＡＳ、列アドレスストローブ信号／ＣＡＳ、書込信号
／Ｗおよびアドレス信号Ａ０〜Ａ１０は、それぞれ、バ
ッファ回路１８９，１８７，１９１，１８５でバッファ
されている。

【０００７】また、コンピュータの電源電圧は５Ｖであ
るが、主記憶を低消費電力化するため、ＤＲＡＭの電源
電圧を３．３Ｖに下げている。このため、降圧電圧回路
１９７が実装されている。

【０００８】この降圧電源回路１９７は、コンピュータ
の基板から供給される外部電源電圧ＶＤＤ（５Ｖ）を、
ＤＲＡＭ１８３に供給するための内部電源電圧（３．３
Ｖ）に変換する。すなわち、降圧電源回路１９７は、外
部電源電圧ＶＤＤ（５Ｖ）を降圧して内部電源電圧とし
ての降圧電位ＶＣＬ（３．３Ｖ）を発生する。

【０００９】

【発明が解決しようとする課題】以上のような従来のＤ
ＲＡＭのモジュールにおいては、行アドレスストローブ
信号／ＲＡＳが「Ｈ」レベルで、ＤＲＡＭが待機状態に
あるときも、降圧電源回路１９７の図示しない差動増幅
器で電流が流れているため、待機状態での消費電力が大
きいという問題点があった。

【００１０】図１１は、図１０のＤＲＡＭ１８３がセル
フリフレッシュ・モードに入るときの、行アドレススト
ローブ信号／ＲＡＳおよび列アドレスストローブ信号／
ＣＡＳの遷移のタイミングを示す図である。

【００１１】列アドレスストローブ信号／ＣＡＳが
「Ｌ」レベルになった後、行アドレスストローブ信号／
ＲＡＳが「Ｌ」レベルになって１０μｓ以上経過する
と、ＤＲＡＭ１８３は、セルフリフレッシュ・モードに
入る。すると、チップ内部に備えたタイマによって、定
期的にリフレッシュ動作を行なう。

【００１２】しかし、ＤＲＡＭ１８３が、いつリフレッ
シュ動作を行なうかは、外部から、わからないため、リ
フレッシュ動作中は、降圧電源回路１９７を動作させ、
リフレッシュ動作を行なっていないときには、降圧電源
回路を非動作にして、低消費電力化するというようなこ
とができないという問題点があった。

【００１３】この発明は、以上のような問題点を解決す
るためになされたもので、消費電力を小さくすることの
できるＤＲＡＭのモジュールを提供することである。

【００１４】

【課題を解決するための手段】本発明の請求項１の半導
体記憶装置は、複数のダイナミックランダムアクセスメ
モリおよび内部電源電圧発生手段を備える。内部電源電
圧発生手段は、第１の降圧手段および第２の降圧手段を
含む。

【００１５】内部電源電圧発生手段は、複数のダイナミ
ックランダムアクセスメモリに供給するための内部電源
電圧を発生する。第１の降圧手段は、ダイナミックラン
ダムアクセスメモリが、動作状態にあるときに、所定の
ノードに、外部からの電圧を降圧して、内部電源電圧を
発生する。第２の降圧手段は、ダイナミックランダムア
クセスメモリが、動作状態にあると否とにかかわらず、
所定のノードに、外部からの電圧を降圧して、内部電源
電圧を発生する。

【００１６】以上のように、本発明の請求項１の半導体
記憶装置は、ダイナミックランダムアクセスメモリが、
動作状態にあるとき（大きな電力を必要とするとき）
は、２つの降圧手段（第１および第２の降圧手段）を動
作させ、ダイナミックランダムアクセスメモリが、待機
状態にあるとき（大きな電力を必要としないとき）は、
１つの降圧手段（第２の降圧手段）のみを動作させるこ
とにしている。

【００１７】その結果、本発明の請求項１の半導体記憶
装置では、ダイナミックランダムアクセスメモリが、待
機状態にあるときの消費電力を小さくすることができ
る。

【００１８】本発明の請求項２の半導体記憶装置では、
請求項１の半導体記憶装置において、内部電源電圧発生
手段は、制御信号を発生する制御信号発生手段をさらに
含む。制御信号発生手段は、外部からの外部制御信号に
基づく内部信号の遷移に応じて、制御信号を遷移させ
る。第１の降圧手段は、制御信号の遷移に応じて、その
オン／オフが制御される。なお、ダイナミックランダム
アクセスメモリの動作状態とは、読出または書込動作の
ことである。

【００１９】以上のように、本発明の請求項２の半導体
記憶装置は、大きな電力を必要としない待機状態にある
とき（ダイナミックランダムアクセスメモリが、読出ま
たは書込動作をしていないとき）は、２つの降圧手段
（第１および第２の降圧手段）のうち、一方の降圧手段
（第１の降圧手段）を、内部信号の遷移に応じた制御信
号の遷移に応じて、オフさせる。

【００２０】その結果、本発明の請求項２の半導体記憶
装置においては、ダイナミックランダムアクセスメモリ
が読出または書込動作をしない待機状態にあるときの消
費電力を小さくすることができる。

【００２１】本発明の請求項３の半導体記憶装置では、
請求項１の半導体記憶装置において、内部電源電圧発生
手段は、リフレッシュ制御手段をさらに含む。リフレッ
シュ制御手段は、ダイナミックランダムアクセスメモリ
のリフレッシュを制御する。第１の降圧手段は、リフレ
ッシュ制御手段からの制御信号により、そのオン／オフ
が制御される。なお、動作状態とは、リフレッシュ動作
およびリフレッシュ動作を終了してから待機状態に戻す
ためのリセット動作のことである。

【００２２】以上のように、本発明の請求項３の半導体
記憶装置は、ダイナミックランダムアクセスメモリが大
きな電力を必要としないとき（ダイナミックランダムア
クセスメモリがリフレッシュ動作およびリセット動作を
していない待機状態にあるとき）は、２つの降圧手段
（第１および第２の降圧手段）のうち、一方の降圧手段
（第１の降圧手段）を、リフレッシュ制御手段からの制
御信号により、オフにする。

【００２３】その結果、本発明の請求項３の半導体記憶
装置においては、ダイナミックランダムアクセスメモリ
がリフレッシュ動作およびリセット動作をしない待機状
態にあるときの消費電力を小さくすることができる。

【００２４】本発明の請求項４の半導体記憶装置では、
請求項３の半導体記憶装置において、リフレッシュ制御
手段は、内部信号発生手段および制御信号発生手段を含
む。内部信号発生手段は、外部からの外部制御信号に基
づく内部信号を発生し、その内部信号に基づく内部制御
信号をダイナミックランダムアクセスメモリに与える。

【００２５】また、内部信号発生手段は、ダイナミック
ランダムアクセスメモリがリフレッシュモードにある場
合、内部信号および内部制御信号をパルス信号として発
生し、ダイナミックランダムアクセスメモリは、パルス
信号である内部制御信号の遷移に応じて、リフレッシュ
動作を行なう。

【００２６】さらに、制御信号発生手段は、パルス信号
である内部信号の遷移に応じて、制御信号を遷移させ
る。そして、第１の降圧手段は、制御信号の遷移に応じ
て、そのオン／オフが制御される。

【００２７】以上のように、本発明の請求項４の半導体
記憶装置は、ダイナミックランダムアクセスメモリが大
きな電力を必要としないとき（リフレッシュ動作および
リセット動作をしていない待機状態にあるとき）は、２
つの降圧手段（第１および第２の降圧手段）のうち、一
方の降圧手段（第１の降圧手段）を、外部制御信号に基
づく内部信号の遷移に応じた制御信号の遷移に応じて、
オフにする。

【００２８】その結果、本発明の請求項４の半導体記憶
装置においては、ダイナミックランダムアクセスメモリ
がリフレッシュ動作およびリセット動作をしていない待
機状態にあるときの消費電力を小さくすることができ
る。

【００２９】本発明の請求項５の半導体記憶装置では、
請求項２または４の半導体記憶装置において、内部電源
電圧発生手段は、参照電圧発生手段をさらに含む。第１
の降圧手段は、第１の比較手段および第１の降圧素子を
含む。第２の降圧手段は、第２の比較手段および第２の
降圧素子を含む。

【００３０】参照電圧発生手段は、参照電圧を発生す
る。第１の比較手段は、参照電圧と所定のノードの電位
とを比較し、その比較結果に応じた第１の比較信号を出
力する。第１の降圧素子は、第１の比較信号に応じて、
外部からの電圧を降圧する。

【００３１】第２の比較手段は、参照電圧と所定のノー
ドの電位とを比較し、その比較結果に応じた第２の比較
信号を出力する。第２の降圧素子は、第２の比較信号に
応じて、外部からの電圧を降圧する。

【００３２】以上のように、本発明の請求項５の半導体
記憶装置は、ダイナミックランダムアクセスメモリが大
きな電力を必要とするとき（動作状態にあるとき）は、
２つの降圧手段（第１および第２の降圧手段）を動作さ
せる。すなわち、第１および第２の降圧素子のそれぞれ
が、第１および第２の比較信号に応じて、外部からの電
圧を降圧して内部電源電圧を発生する。ダイナミックラ
ンダムアクセスメモリが大きな電力を必要としないとき
（待機状態にあるとき）は、２つの降圧手段（第１およ
び第２の降圧手段）のうちの一方の降圧手段（第１の降
圧手段）をオフにする。すなわち、第１の比較手段およ
び第１の降圧素子はオフになっている。

【００３３】その結果、本発明の請求項５の半導体記憶
装置においては、ダイナミックランダムアクセスメモリ
が待機状態にあるときの消費電力を小さくすることがで
きる。

【００３４】本発明の請求項６の半導体記憶装置では、
請求項５の半導体記憶装置において、第１の比較手段
は、第１のカレントミラーアンプである。第２の比較手
段は、第２のカレントミラーアンプである。

【００３５】以上のように、本発明の請求項６の半導体
記憶装置は、ダイナミックランダムアクセスメモリが大
きな電力を必要とする動作状態にあるときは、２つの降
圧手段（第１および第２の降圧手段）を動作させる。す
なわち、第１の降圧手段においては、第１の降圧素子が
第１のカレントミラーアンプからの第１の比較信号に基
づき、外部からの電圧を降圧し内部電源電圧を発生す
る。一方、第２の降圧手段においては、第２の降圧素子
が、第２のカレントミラーアンプからの第２の比較信号
に応じて、外部からの電圧を降圧して内部電源電圧を発
生する。

【００３６】ダイナミックランダムアクセスメモリが大
きな電力を必要としない待機状態にあるときは、２つの
降圧手段（第１および第２の降圧手段）のうち、一方の
降圧手段（第１の降圧手段）をオフにする。すなわち、
第１のカレントミラーアンプおよび第１の降圧素子をオ
フにする。

【００３７】その結果、本発明の請求項６の半導体記憶
装置においては、ダイナミックランダムアクセスメモリ
が、待機状態にあるときの消費電力を小さくすることが
できる。

【００３８】本発明の請求項７の半導体記憶装置では、
請求項６の半導体記憶装置において、第１の降圧素子
は、第１のトランジスタ素子である。第２の降圧素子
は、第２のトランジスタ素子である。

【００３９】以上のように、本発明の請求項７の半導体
記憶装置は、ダイナミックランダムアクセスメモリが大
きな電力を必要とする動作状態にあるときは、２つの降
圧手段（第１および第２の降圧手段）を動作させる。す
なわち、第１の降圧手段においては、第１のトランジス
タ素子が第１のカレントミラーアンプからの第１の比較
信号に応じて、外部からの電圧を降圧して内部電源電圧
を発生する。一方、第２の降圧手段においては、第２の
トランジスタ素子が第２のカレントミラーアンプからの
第２の比較信号に応じて、外部からの電圧を降圧して内
部電源電圧を発生する。

【００４０】ダイナミックランダムアクセスメモリが大
きな電力を必要としない待機状態にあるときは、２つの
降圧手段（第１および第２の降圧手段）のうちの一方の
降圧手段（第１の降圧手段）をオフにする。すなわち、
第１のカレントミラーアンプおよび第１のトランジスタ
素子はオフになっている。

【００４１】その結果、本発明の請求項７の半導体記憶
装置においては、ダイナミックランダムアクセスメモリ
が大きな電力を必要としない待機状態にあるときの消費
電力を小さくすることができる。

【００４２】本発明の請求項８の半導体記憶装置では、
請求項７の半導体記憶装置において、第１のトランジス
タ素子のチャネル幅は、第２のトランジスタ素子のチャ
ネル幅より大きい。

【００４３】以上のように、本発明の請求項８の半導体
記憶装置は、第１のトランジスタ素子を含む第１の降圧
手段の能力を、第２のトランジスタ素子を含む第２の降
圧手段の能力よりも大きくしている。すなわち、ダイナ
ミックランダムアクセスメモリが大きな電力を必要とし
ない待機状態にあるときにも動作する第２の降圧手段の
能力を小さくし、ダイナミックランダムアクセスメモリ
が、大きな電力を必要とする動作状態にあるときにのみ
動作する第１の降圧手段の能力を大きくしている。

【００４４】その結果、本発明の請求項８の半導体記憶
装置においては、ダイナミックランダムアクセスメモリ
が待機状態にあるときの消費電力を小さくすることがで
きる。

【００４５】本発明の請求項９の半導体記憶装置では、
請求項８の半導体記憶装置において、第１のカレントミ
ラーアンプの駆動力は、第２のカレントミラーアンプの
駆動力より大きい。

【００４６】以上のように、本発明の請求項９の半導体
記憶装置は、チャネル幅の大きい第１のトランジスタ素
子に第１の比較信号を与える第１のカレントミラーアン
プの駆動力を大きくしている。一方、チャネル幅の小さ
い第２のトランジスタ素子に第２の比較信号を与える第
２のカレントミラーアンプの駆動力を小さくしている。
すなわち、トランジスタ素子のチャネル幅に応じて、カ
レントミラーアンプの駆動力を設定している。

【００４７】このような、第１のカレントミラーアンプ
および第１のトランジスタ素子を含む第１の降圧手段
は、ダイナミックランダムアクセスメモリが大きな電力
を消費する動作状態にあるときにのみ動作させている。
一方、このような第２のカレントミラーアンプおよび第
２のトランジスタ素子を含む第２の降圧手段は、ダイナ
ミックランダムアクセスメモリが、大きな電力を必要と
しない待機状態にあるときにも動作している。

【００４８】その結果、本発明の請求項９の半導体記憶
装置においては、ダイナミックランダムアクセスメモリ
が待機状態にあるときの消費電力を小さくすることがで
きる。

【００４９】本発明の請求項１０の半導体記憶装置で
は、請求項９の半導体記憶装置において、第１のカレン
トミラーアンプは、第１の一定電流を発生する第１の一
定電流発生手段を含む。第２のカレントミラーアンプ
は、第２の一定電流を発生する第２の一定電流発生手段
を含む。第１の一定電流は、第２の一定電流より大き
い。

【００５０】以上のように、本発明の請求項１０の半導
体記憶装置は、第１の一定電流を、第２の一定電流より
大きくすることにより、第１のカレントミラーアンプの
駆動力を、第２のカレントミラーアンプの駆動力より大
きくしている。このような第１のカレントミラーアンプ
を含む第１の降圧手段は、ダイナミックランダムアクセ
スメモリが、大きな電力を消費する動作状態にあるとき
にのみ動作させている。一方、このような第２のカレン
トミラーアンプを含む第２の降圧手段は、ダイナミック
ランダムアクセスメモリが大きな電力を必要としない待
機状態にあるときにも動作している。

【００５１】その結果、本発明の請求項１０の半導体記
憶装置においては、ダイナミックランダムアクセスメモ
リが待機状態にあるときの消費電力を小さくすることが
できる。

【００５２】本発明の請求項１１の半導体記憶装置は、
請求項１０の半導体記憶装置において、第１の一定電流
発生手段は、第３のトランジスタ素子である。第２の一
定電流発生手段は、第４のトランジスタ素子である。第
３のトランジスタ素子のチャネル幅は、第４のトランジ
スタ素子のチャネル幅より大きい。

【００５３】以上のように、本発明の請求項１１の半導
体記憶装置は、第３のトランジスタ素子のチャネル幅を
大きくすることにより、第１の一定電流を大きくしてい
る。また、第４のトランジスタ素子のチャネル幅を小さ
くすることにより第２の一定電流を小さくしている。

【００５４】このような、第１の一定電流発生手段を含
む第１の降圧手段は、ダイナミックランダムアクセスメ
モリが大きな電力を必要とする動作状態にあるときにの
み動作する。一方、このような第２の一定電流発生手段
を含む第２の降圧手段は、ダイナミックランダムアクセ
スメモリが大きな電力を必要としない待機状態にあると
きにおいても動作する。

【００５５】その結果、本発明の請求項１１の半導体記
憶装置においては、ダイナミックランダムアクセスメモ
リが待機状態にあるときの消費電力を小さくすることが
できる。

【００５６】本発明の請求項１２の半導体記憶装置で
は、請求項２または４の半導体記憶装置において、外部
制御信号は、行アドレスストローブ信号および列アドレ
スストローブ信号である。

【００５７】以上のように、本発明の請求項１２の半導
体記憶装置は、ダイナミックランダムアクセスメモリが
大きな電力を必要としない待機状態にあるときは、第１
の降圧手段を、行アドレスストローブ信号および列アド
レスストローブ信号に基づく制御信号の遷移に応じてオ
フにする。

【００５８】その結果、本発明の請求項１２の半導体記
憶装置においては、ダイナミックランダムアクセスメモ
リが待機状態にあるときの消費電力を小さくすることが
できる。

【００５９】

【発明の実施の形態】以下、本発明による半導体記憶装
置について、図面を参照しながら説明する。

【００６０】（実施の形態１）図１は、一般的な、降圧
電源回路の詳細を示す回路図である。

【００６１】図１を参照して、一般的な降圧電源回路
は、基準電位発生回路２、降圧回路４およびキャパシタ
２９を含む。基準電位発生回路２は、ｐ型ＭＯＳトラン
ジスタ１，３，５，１１、ｎ型ＭＯＳトランジスタ１
５，１７、抵抗２５およびキャパシタ２７を含む。降圧
回路４は、ｐ型ＭＯＳトランジスタ７，９，１３、ｎ型
ＭＯＳトランジスタ１９，２１，２３を含む。

【００６２】ｎ型ＭＯＳトランジスタ１５のゲート・ソ
ース間電圧をＶｇｓとし、抵抗２５の抵抗値をＲとする
と、抵抗２５には、Ｖｇｓ／Ｒの電流が流れる。ｐ型Ｍ
ＯＳトランジスタ１，３，５で構成されるカレント・ミ
ラーにより、ｎ型ＭＯＳトランジスタ１５のドレイン電
流およびｐ型ＭＯＳトランジスタ１１のドレイン電流
は、Ｖｇｓ／Ｒとなる。

【００６３】したがって抵抗２５の抵抗値Ｒを、１ＭΩ
程度に設定すると、ｎ型ＭＯＳトランジスタ１５のドレ
イン電流は、１μＡ程度になるので、ｎ型ＭＯＳトラン
ジスタ１５のゲート・ソース間電圧Ｖｇｓは、ほとんど
そのしきい値電圧Ｖｔｈに等しくなる。このため、ｐ型
ＭＯＳトランジスタ１１のチャネル抵抗をＲｃとし、ノ
ードＮ１の電位をＶｒｅｆとすると、Ｖｒｅｆは次式の
ようになる。

【００６４】Ｖｒｅｆ＝（Ｖｔｈ／Ｒ）・Ｒｃｐ型ＭＯＳトランジスタ７，９およびｎ型ＭＯＳトラン
ジスタ１９，２１，２３で構成されるカレントミラー型
差動増幅器は、降圧電位ＶＣＬと、ノードＮ１の電位で
ある基準電位Ｖｒｅｆ（＝３．３Ｖ）を比較する。降圧
電位ＶＣＬが、基準電位Ｖｒｅｆよりも低くなると、カ
レントミラー型差動増幅器の出力ノードＮ２が「Ｌ」レ
ベルになるので、ｐ型ＭＯＳトランジスタ１３が導通
し、降圧電位ＶＣＬの電位を上昇させる。

【００６５】一方、降圧電位ＶＣＬが基準電位Ｖｒｅｆ
よりも高くなると、カレントミラー型差動増幅器の出力
ノードＮ２が「Ｈ」レベルになるので、ｐ型ＭＯＳトラ
ンジスタ１３が非導通になる。このようにして、降圧電
位ＶＣＬは、基準電位Ｖｒｅｆと同じ電位に保たれる。
なお、このような一般的な降圧電源回路は、従来のＤＲ
ＡＭのモジュールを示した図１０の降圧電源回路１９７
として用いられる。

【００６６】図２は、本発明の実施の形態１によるＤＲ
ＡＭのモジュールを示す概略ブロック図である。

【００６７】図２を参照して、本発明の実施の形態１に
よるＤＲＡＭのモジュールは、モジュールの基板３１上
に、８個の４Ｍワード×４のＤＲＡＭ３３、バッファ回
路３５、内部電源電圧発生回路としての制御回路３７お
よびデカップリングキャパシタ３９，４１が実装されて
いる。

【００６８】アドレス信号Ａ０〜Ａ１０は、従来のＤＲ
ＡＭのモジュールと同様に、バッファ回路３５によって
バッファされている。制御回路３７は、降圧電位ＶＣＬ
の発生とＤＲＡＭ３３のセルフリフレッシュ動作の制御
を行なうチップである。また、制御回路３７は、列アド
レスストローブ信号／ＣＡＳ、行アドレスストローブ信
号／ＲＡＳ、書込信号／Ｗ、外部電源電圧Ｖｄｄおよび
接地電位ＧＮＤを受ける。

【００６９】ＤＲＡＭ３３は、制御回路３７を介して、
列アドレスストローブ信号／ＣＡＳ、行アドレスストロ
ーブ信号／ＲＡＳを受ける。ＤＲＡＭ３３は、バッファ
回路３５を介して、アドレス信号Ａ０〜Ａ１０を受け
る。８個のＤＲＡＭ３３は、データ入出力端子Ｉ／Ｏ１
〜４を介して、データＤＱ０〜ＤＱ３１の入出力を行な
う。ＤＲＡＭ３３は、制御回路３７から内部電源電圧と
しての降圧電位ＶＣＬを受ける。ＤＲＡＭ３３は、出力
イネーブル信号／ＯＥおよび接地電位ＧＮＤを受ける。

【００７０】図３は、図２の制御回路３７の詳細を示す
回路図である。図３を参照して、図２の制御回路３７
は、インバータ５１，５３，５５，５６，５７，５９，
６１，６３，６５，６７，６９，７１，７３，７５，７
７，７９，８１，８３，８５，８７、ＮＡＮＤゲート８
９，９１，９３，９５，９７，９９，１０１，１０３，
１０５、ｐ型ＭＯＳトランジスタ１０７、ｎ型ＭＯＳト
ランジスタ１０９、キャパシタ１１１，１１３，１１
５，１１７，１１９，１２１，１２３、ＯＲ−ＮＡＮＤ
ゲート１２５、ＮＯＲゲート１２７および降圧電源回路
１２９を含む。

【００７１】なお、降圧電源回路１２９を除く回路は、
制御信号発生回路またはリフレッシュ制御回路を構成す
る。

【００７２】書込信号／Ｗは、インバータ５１、５３を
介することにより、内部書込信号／ＷＢにされる。列ア
ドレスストローブ信号／ＣＡＳは、インバータ５６，５
５を介することにより、内部列アドレスストローブ信号
／ＣＡＳＢにされる。行アドレスストローブ信号／ＲＡ
Ｓもまた、ＮＡＮＤゲート８９およびＯＲ−ＮＡＮＤゲ
ート１２５などを介することにより、内部行アドレスス
トローブ信号／ＲＡＳＢにされる。このようにして作ら
れた、内部書込信号／ＷＢ、内部列アドレスストローブ
信号／ＣＡＳＢおよび内部行アドレスストローブ信号／
ＲＡＳＢは、図２のモジュールの基板３１上のＤＲＡＭ
３３に与えられる。

【００７３】図４は、図３の降圧電源回路１２９の詳細
を示す回路図である。図４を参照して、図３の降圧電源
回路１２９は、基準電位発生回路１３１、第１の降圧回
路１３３、第２の降圧回路１３５およびキャパシタ１７
９を含む。基準電位発生回路１３１は、ｐ型ＭＯＳトラ
ンジスタ１３７，１３９，１４１，１４３、ｎ型ＭＯＳ
トランジスタ１５９，１６１、抵抗１７５およびキャパ
シタ１７７を含む。

【００７４】第１の降圧回路１３３は、ｐ型ＭＯＳトラ
ンジスタ１４５，１４７，１４９，１５１およびｎ型Ｍ
ＯＳトランジスタ１６３，１６５，１６７を含む。第２
の降圧回路１３５は、ｐ型ＭＯＳトランジスタ１５３，
１５５，１５７およびｎ型ＭＯＳトランジスタ１６９，
１７１，１７３を含む。

【００７５】図３のノードＮＮと図４のノードＮＮとが
接続されているため、降圧電源回路は、制御信号φ_Eを
受けることになる。

【００７６】基準電位発生回路１３１の構成および動作
は、図１の基準電位発生回路２の構成および動作と同様
であり、降圧電位ＶＣＬの基準電位Ｖｒｅｆを発生す
る。第１の降圧回路１３３の構成および動作は、図１の
降圧回路４の構成および動作とほぼ同様であり、異なる
のは以下の点である。

【００７７】第１の降圧回路１３３が、外部電源電圧Ｖ
ＤＤのノードと、ｐ型ＭＯＳトランジスタ１４７のソー
ス電極およびｐ型ＭＯＳトランジスタ１５１のゲート電
極との間に接続されるｐ型ＭＯＳトランジスタ１４５を
備えている点が、図１の降圧回路４と異なっている。な
お、ｐ型ＭＯＳトランジスタ１４５は、その制御電極に
制御信号φ_Eを受ける。さらに、第１の降圧回路１３３
の、ｎ型ＭＯＳトランジスタ１６７のゲート電極は、制
御信号φ_Eを受けている点が異なる。

【００７８】第２の降圧回路１３５の構成および動作
は、図１の降圧回路４の構成および動作とほぼ同様であ
り、以下の点で異なっている。第２の降圧回路１３５の
ｎ型ＭＯＳトランジスタ１７３のゲート電極がｎ型ＭＯ
Ｓトランジスタ１６３，１６９のゲート電極に接続さ
れ、基準電位発生回路１３１からの基準電位Ｖｒｅｆを
受けている点で、図１の降圧回路４と異なっている。

【００７９】次に、第１の降圧回路１３３と第２の降圧
回路１３５の主な相違点について説明する。第２の降圧
回路１３５の、ｐ型ＭＯＳトランジスタ１５３，１５７
およびｎ型ＭＯＳトランジスタ１６９，１７１，１７３
からなる第２のカレントミラー型差動増幅器の消費電力
が、第１の降圧回路１３３の、ｐ型ＭＯＳトランジスタ
１４５，１４７，１４９およびｎ型ＭＯＳトランジスタ
１６３，１６５，１６７からなる第１のカレントミラー
型差動増幅器の消費電力よりも小さくなるようにしてい
る。すなわち、ｎ型ＭＯＳトランジスタ１７３のチャネ
ル幅をｎ型ＭＯＳトランジスタ１６７のチャネル幅より
も小さくしている。

【００８０】このため、第２の一定電流発生手段として
のｎ型ＭＯＳトランジスタ１７３から発生される第２の
一定電流Ｉ２は、第１の一定電流発生回路としてのｎ型
ＭＯＳトランジスタ１６７から発生される第１の一定電
流Ｉ１よりも小さくなっている。

【００８１】また、小さい駆動能力のカレントミラー型
差動増幅器でも制御できるように、第２の降圧回路１３
５のｐ型ＭＯＳトランジスタ１５５（第２の降圧素子）
のチャネル幅は、第１の降圧回路１３３のｐ型ＭＯＳト
ランジスタ１５１（第１の降圧素子）のチャネル幅より
も小さくしてある。このようにすることで、第１の降圧
回路１３３の能力は第２の降圧回路１３５の能力よりも
大きくなる。

【００８２】なお、ＭＯＳトランジスタのチャネル幅が
大きいときには、そのＭＯＳトランジスタをオンするた
めのゲート電極の充電には時間がかかる。そこで、ＭＯ
Ｓトランジスタのチャネル幅が大きいときに、高速にオ
ンさせるためには、そのゲート電極を急速に充電する必
要がある。このようなことから小さい駆動能力のカレン
トミラー型差動増幅器で、ＭＯＳトランジスタを制御し
ようとする場合には、その制御しようとするＭＯＳトラ
ンジスタのチャネル幅は小さくする必要がある。

【００８３】また、図２の８個のＤＲＡＭ３３に対し
て、１つの制御回路３７が設けられている。すなわち、
図２の８個のＤＲＡＭ３３に対して、図３の制御回路が
１つ設けられている。したがって、図２の８個のＤＲＡ
Ｍ３３は、制御回路３７からの出力（／ＲＡＳおよび／
ＣＡＳまたは／ＲＡＳＢおよび／ＣＡＳＢ）に同期し
て、同時に読み書き動作またはリフレッシュ動作を行な
う。

【００８４】図５は、図２のバッファ回路３５の詳細を
示す回路図である。図５を参照して、図２のバッファ回
路３５は、ｐ型ＭＯＳトランジスタ４３，４５およびｎ
型ＭＯＳトランジスタ４７，４９を含む。ｐ型ＭＯＳト
ランジスタ４３およびｎ型ＭＯＳトランジスタ４７は、
外部電源電圧ＶＤＤのノードと接地電位ＧＮＤのノード
との間に直列に接続され、インバータを構成する。ｐ型
ＭＯＳトランジスタ４５およびｎ型ＭＯＳトランジスタ
４９は、外部電源電圧ＶＤＤのノードと接地電位ＧＮＤ
のノードとの間に直列に接続され、インバータを構成す
る。

【００８５】図６は、図３の制御回路および図４の降圧
電源回路の動作を説明するためのタイミング図である。
以下、図３、図４および図６を参照して説明する。

【００８６】時刻ｔ₂以前は、行アドレスストローブ信
号／ＲＡＳが「Ｈ」レベルであり、図２のＤＲＡＭ３３
は待機状態にある。この場合には、行アドレスストロー
ブ信号／ＲＡＳおよびノードＮ４の電位が「Ｈ」レベル
なので、ＯＲ−ＮＡＮＤゲート１２５の出力は「Ｌ」レ
ベルで、制御信号φ_Eも「Ｌ」レベルである。

【００８７】このため、ｐ型ＭＯＳトランジスタ１４５
が導通して、ｐ型ＭＯＳトランジスタ１５１のゲート電
極には、外部電源電圧ＶＤＤが与えられ、ｐ型ＭＯＳト
ランジスタ１５１はオフになる。さらに、ｎ型ＭＯＳト
ランジスタ１６７のゲート電極は、「Ｌ」レベルの制御
信号φ_Eを受けているため、ｎ型ＭＯＳトランジスタ１
６７は非導通となるため、第１の降圧回路１３３の消費
電流は０になる。

【００８８】一方、第２の降圧回路１３５は、常時、動
作し、図２のＤＲＡＭ３３の待機時消費電流に見合った
降圧電流をノードＮ５に供給する。なお、第２の降圧回
路１３５の能力は、第１の降圧回路１３３の能力よりも
小さいため、第１の降圧回路１３３が動作したときに供
給する降圧電流よりも小さい降圧電流を第２の降圧回路
１３５が供給することになる。

【００８９】以上のように、実施の形態１によるＤＲＡ
Ｍのモジュールにおいては、モジュール上のＤＲＡＭ３
３が、待機時に消費する電流に見合った能力の第２の降
圧回路１３３と、モジュール上のＤＲＡＭ３３が動作時
（読出または書込動作時）に消費する電流に見合った能
力の第１の降圧回路１３３とを実装している。このた
め、モジュール上のＤＲＡＭ３３の待機時には、第１の
降圧回路１３３を上述のように非動作とすることによ
り、待機時のモジュールの消費電流を減らすことができ
る。

【００９０】時刻ｔ₁に、列アドレスストローブ信号／
ＣＡＳが「Ｌ」レベルになったとき、行アドレスストロ
ーブ信号／ＲＡＳは「Ｈ」レベルなので、ＮＡＮＤゲー
ト８９の出力は「Ｌ」レベルとなり、ＮＡＮＤゲート９
１の出力が「Ｈ」レベルになる。すると、キャパシタ１
１１は、ｐ型ＭＯＳトランジスタ１０７を介して、高い
抵抗値を有する抵抗１０８で制限される小さな電流で充
電され始める。

【００９１】時刻ｔ₃に、キャパシタ１１１が「Ｈ」レ
ベルに充電されると、ノードＮ１が「Ｌ」レベルにな
る。すると、ノードＮ２が「Ｈ」レベルになる。ノード
Ｎ２が「Ｈ」レベルになると、セルフリフレッシュモー
ドが開始する。

【００９２】すなわち、ＮＡＮＤゲート９９およびイン
バータ６５、６７で構成されるリング発振器が、発振を
開始する。さらに、セルフリフレッシュモードに入った
場合において、ノードＮ２が「Ｈ」レベルで、行アドレ
スストローブ信号／ＲＡＳが「Ｌ」レベルで、ノードＮ
４が「Ｈ」レベルのとき、内部行アドレスストローブ信
号／ＲＡＳＢが「Ｈ」レベルとなる。この内部行アドレ
スストローブ信号／ＲＡＳＢが「Ｈ」レベルになるのに
応じて、モジュール上のＤＲＡＭ３３を待機状態とす
る。また、このとき、ＯＲ−ＮＡＮＤゲート１２５から
の出力は「Ｌ」レベルであるため、制御信号φ_Eが
「Ｌ」レベルとなり、第１の降圧回路１３３をオフにす
る。

【００９３】以上のように、実施の形態１によるＤＲＡ
Ｍのモジュールでは、ＤＲＡＭ３３がセルフリフレッシ
ュモードに入って、待機状態にあるときは、第１の降圧
回路１３３をオフにする。このため、ＤＲＡＭ３３が、
セルフリフレッシュモードに入ったときの待機状態にお
ける消費電流を減らすことができ、ＤＲＡＭのモジュー
ルの低消費電力化を図ることができる。

【００９４】時刻ｔ₆に、ノードＮ３（ＮＡＮＤゲート
９９およびインバータ６５，６７からなるリング発振器
の出力）が、「Ｈ」レベルになると、ＮＡＮＤゲート１
０１の出力が、インバータ７１、７３、７５の遅延時間
だけ「Ｌ」レベルとなり、ＮＡＮＤゲート１０３、１０
５で構成されるフリップフロップをセットするため、ノ
ードＮ４が「Ｌ」レベルとなる。

【００９５】ノードＮ４が「Ｌ」レベルとなってから、
インバータ７７、７９の遅延時間の経過後の時刻ｔ
₇に、インバータ７７の出力が「Ｌ」レベルとなるの
で、再び、ノードＮ４が「Ｈ」レベルになる。

【００９６】したがって、時刻ｔ₆から時刻ｔ₇の期
間、内部行アドレスストローブ信号／ＲＡＳＢが「Ｌ」
レベルとなる。このとき、内部列アドレスストローブ信
号／ＣＡＳＢは「Ｌ」レベルなので、モジュール上のＤ
ＲＡＭ３３は、ＤＲＡＭ３３の内部で発生した行アドレ
スに従って、リフレッシュ動作（ＣＢＲリフレッシュと
呼ぶ）を行なう。

【００９７】時刻ｔ₆に、内部行アドレスストローブ信
号／ＲＡＳＢが「Ｌ」レベルになると、制御信号φ
_Eは、「Ｈ」レベルとなる。そして、時刻ｔ₇に内部行
アドレスストローブ信号／ＲＡＳＢが「Ｈ」レベルとな
ってから、インバータ８１、８３の遅延時間の経過後、
時刻ｔ₈に「Ｌ」レベルとなる。

【００９８】したがって、リフレッシュ動作およびリフ
レッシュ動作を終了してから待機状態に戻すためのリセ
ット動作終了まで（時刻ｔ₆から時刻ｔ₈まで）、制御
信号φ_Eは、「Ｈ」レベルとなっており、第１の降圧回
路１３３を動作させて、第１の降圧回路１３３は、リフ
レッシュ動作およびリセット動作に必要な電流を供給す
る。なお、第２の降圧回路１３５は、常にオンしてい
る。また、ＮＡＮＤゲート９９およびインバータ６５、
６７からなるリング発振器は、行アドレスストローブ信
号／ＲＡＳが「Ｈ」レベルになって、ノードＮ２が
「Ｌ」レベルになるまで動作を続けるが、リング発振器
の出力ノードであるノードＮ３の「Ｈ」レベルへの遷移
のとき（時刻ｔ₁₀、ｔ₁₄）に、時刻ｔ₆のときと同様に
リフレッシュ動作を開始する。

【００９９】なお、時刻ｔ₁₇にも、ノードＮ３は「Ｈ」
レベルへ遷移するが、行アドレスストローブ信号／ＲＡ
Ｓが「Ｈ」レベルであるため、ＮＡＮＤゲート１０１の
出力は「Ｈ」レベルなので、リフレッシュ動作は行なわ
ない。

【０１００】以上のように、実施の形態１によるＤＲＡ
Ｍのモジュールは、セルフリフレッシュを制御するため
の回路（図３の降圧電源回路１２９以外の回路に相当）
と、内部電源電圧としての降圧電位を発生する降圧電源
回路１２９とを同一チップ内に設けている。

【０１０１】このため、リフレッシュ動作時およびリセ
ット動作時のみ、降圧電源回路１２９の駆動能力を大き
くし、リフレッシュ動作およびリセット動作を行なって
いないとき、降圧電源回路１２９の駆動能力を小さくす
ることができ、ＤＲＡＭのモジュールの消費電力を小さ
くすることができる。

【０１０２】すなわち、リフレッシュ動作時およびリセ
ット動作時は、第１の降圧回路１３３および第２の降圧
回路１３５をともにオンにし、降圧電源回路１２９の能
力を大きくしているのに対し、リフレッシュ動作および
リセット動作を行なっていないとき（待機状態にあると
き）第１の降圧回路１３３をオフにすることにより、リ
フレッシュ動作およびリセット動作を行なっていないと
き（待機状態にあるとき）のＤＲＡＭのモジュールの消
費電力を小さくしている。

【０１０３】さらに、セルフリフレッシュモードに入っ
ていないときにおいて、ＤＲＡＭ３３が動作状態にある
とき（読出または書込動作をするとき）は、第１の降圧
回路１３３および第２の降圧回路１３５をオンにし、待
機状態にあるときは、第１の降圧回路１３３をオフにす
る。このため、ＤＲＡＭ３３が待機状態にあるとき（読
出または書込をしていないとき）のＤＲＡＭのモジュー
ルの消費電力を小さくすることができる。

【０１０４】（実施の形態２）図７は、本発明の実施の
形態２によるＤＲＡＭのモジュールを示す概略ブロック
図である。なお、図２と同様の部分については同一の参
照符号を付し、その説明を適宜省略する。

【０１０５】図７を参照して、本発明の実施の形態２に
よるＤＲＡＭのモジュールは、モジュールの基板３０１
上に、８個のＤＲＡＭ３０３、制御回路３７およびバッ
ファ回路３５を実装している。

【０１０６】主に図２のＤＲＡＭモジュールと異なる点
について説明する。図７を参照して、ＤＲＡＭ３０３
は、ＤＲＡＭ３０３チップ内の図示しないメモリ回路に
電源を供給する電源ピンＶＣＬと、メモリ回路からの読
出データをＤＲＡＭ３０３チップ外に出力する図示しな
い出力バッファに電源を供給する電源ピンＶＤＤＱを別
にしている。なお、図７の８個のＤＲＡＭ３０３は、図
２の８個のＤＲＡＭ３３と同様に、同時にリフレッシュ
または読み書きを行なう。

【０１０７】図８は、図７のＤＲＡＭ３０３の詳細を示
すブロック図である。図７と同様の部分については同一
の参照符号を付し、その説明を適宜省略する。

【０１０８】図８を参照して、ＤＲＡＭ３０３は、メモ
リ回路３０５および出力バッファ３０７を含む。メモリ
回路３０５は、複数のメモリセルからなるメモリセルア
レイおよび周辺回路などを含む。メモリ回路３０５のピ
ンＷ１〜Ｗ４から書込データが入力される。メモリ回路
３０５のピンＲ１〜Ｒ４から読出データが出力される。

【０１０９】メモリ回路３０５は、モジュールの基板３
０１上の制御回路３７が備える降圧電源回路から出力さ
れる内部電源電圧としての降圧電位ＶＣＬを受けてい
る。出力バッファ３０７は、モジュール外から供給され
る外部電源電圧ＶＤＤＱ（ＶＤＤ）を受けている。

【０１１０】図９は、図８の出力バッファ３０７の詳細
を示す回路図である。図９を参照して、出力バッファ
は、レベル変換回路３０９、ｐ型ＭＯＳトランジスタ３
１１，３１３、ｎ型ＭＯＳトランジスタ３１９，３２
１、インバータ３３１，３３３およびＮＡＮＤゲート３
３５を含む。レベル変換回路３０９は、ｐ型ＭＯＳトラ
ンジスタ３１５，３１７およびｎ型ＭＯＳトランジスタ
３２３，３２５，３２７，３２９を含む。

【０１１１】図９を参照して、出力バッファは、読出デ
ータＲｉを受ける。たとえば、Ｒｉは、図８のピンＲ１
〜Ｒ４からの読出データＲ１〜Ｒ４である。そして、読
出データＲｉは、レベル変換回路３０９によりレベル変
換され、データ入出力端子Ｉ／Ｏｉを介して、出力され
る。たとえば、Ｉ／Ｏｉは、図８のデータ入出力端子Ｉ
／Ｏ１〜Ｉ／Ｏ４である。ここで、信号φは、出力バッ
ファの活性化信号である。信号φが「Ｌ」レベルのと
き、出力バッファは、ハイ・インピーダンス状態にな
る。信号φが「Ｈ」レベルのとき、出力バッファは読出
データＲｉに対応するデータを出力する。

【０１１２】以上のように、実施の形態２によるＤＲＡ
Ｍのモジュールは、メモリ回路３０５に電源を供給する
電源ピンＶＣＬと、出力バッファ３０７に電源を供給す
る電源ピンＶＤＤＱを別にしているが、その他の構成
は、図２のＤＲＡＭのモジュールと同様である。すなわ
ち、図７のＤＲＡＭのモジュールの構成および動作は、
上述した点を除けば、図２のＤＲＡＭのモジュールの構
成および動作と同様である。このため、実施の形態２に
よるＤＲＡＭのモジュールは、実施の形態１によるＤＲ
ＡＭのモジュールと同様の効果を奏する。

【図面の簡単な説明】

【図１】図１は、一般的な降圧電源回路の詳細を示す
回路図である。

【図２】本発明の実施の形態１によるＤＲＡＭのモジ
ュールを示す概略ブロック図である。

【図３】図２の制御回路３７の詳細を示す回路図であ
る。

【図４】図３の降圧電源回路１２９の詳細を示す回路
図である。

【図５】図２のバッファ回路３５の詳細を示す回路図
である。

【図６】図３の制御回路および図４の降圧電源回路の
動作を説明するためのタイミング図である。

【図７】本発明の実施の形態２によるＤＲＡＭのモジ
ュールを示す概略ブロック図である。

【図８】図７のＤＲＡＭの詳細を示すブロック図であ
る。

【図９】図８の出力バッファの詳細を示す回路図であ
る。

【図１０】従来のＤＲＡＭのモジュールを示す概略ブ
ロック図である。

【図１１】従来のＤＲＡＭのモジュールにおいて、Ｄ
ＲＡＭが、セルフリフレッシュ・モードに入るためのタ
イミングを示す図である。

【符号の説明】

１〜１３，４３，４５，１０７，１３７〜１５７，３１
１〜３１７ｐ型ＭＯＳトランジスタ、２，１３１基
準電位発生回路、４降圧回路、１５〜２３，４７，４
９，１０９，１５９〜１７３，３１９〜３２９ｎ型Ｍ
ＯＳトランジスタ、２５，１０８，１７５抵抗、２
７，２９，１１１〜１２３，１７７，１７９キャパシ
タ、３１，１８１，３０１モジュールの基板、３３，
１８３，３０３ＤＲＡＭ、３５，１８５〜１９１バ
ッファ回路、３７制御回路、３９，４１，１９３，１
９５デカップリングキャパシタ、５１〜８７，３３
１，３３３インバータ、８９〜１０５，３３５ＮＡ
ＮＤゲート、１２５ＯＲ−ＮＡＮＤゲート、１２７
ＮＯＲゲート、１２９，１９７降圧電源回路、１３３
第１の降圧回路、１３５第２の降圧回路、３０５メ
モリ回路、３０７出力バッファ回路、３０９レベル
変換回路。

Claims

【特許請求の範囲】

【請求項１】複数のダイナミックランダムアクセスメ
モリと、前記複数のダイナミックランダムアクセスメモリに供給
するための内部電源電圧を発生する内部電源電圧発生手
段とを備え、前記内部電源電圧発生手段は、前記ダイナミックランダムアクセスメモリが、動作状態
にあるときに、所定のノードに、外部からの電圧を降圧
して、前記内部電源電圧を発生する第１の降圧手段と、前記ダイナミックランダムアクセスメモリが、動作状態
にあると否とにかかわらず、前記所定のノードに、前記
外部からの電圧を降圧して、前記内部電源電圧を発生す
る第２の降圧手段とを含む、半導体記憶装置。
【請求項２】前記動作状態は、読出または書込動作で
あり、前記内部電源電圧発生手段は、制御信号を発生する制御信号発生手段をさらに含み、前記制御信号発生手段は、外部からの外部制御信号に基
づく内部信号の遷移に応じて、前記制御信号を遷移さ
せ、前記第１の降圧手段は、前記制御信号の遷移に応じて、
そのオン／オフが制御される、請求項１に記載の半導体
記憶装置。
【請求項３】前記動作状態は、リフレッシュ動作およ
び前記リフレッシュ動作を終了してから待機状態に戻す
ためのリセット動作であり、前記内部電源電圧発生手段は、前記複数のダイナミックランダムアクセスメモリのリフ
レッシュを制御するリフレッシュ制御手段をさらに含
み、前記第１の降圧手段は、前記リフレッシュ制御手段から
の制御信号により、そのオン／オフが制御される、請求
項１に記載の半導体記憶装置。
【請求項４】前記リフレッシュ制御手段は、外部からの外部制御信号に基づく内部信号を発生し、そ
の内部信号に基づく内部制御信号を前記ダイナミックラ
ンダムアクセスメモリに与える内部信号発生手段と、前記制御信号を発生する制御信号発生手段とを含み、前記内部信号発生手段は、前記ダイナミックランダムア
クセスメモリがリフレッシュモードにある場合は、前記
内部信号および前記内部制御信号をパルス信号として発
生し、前記ダイナミックランダムアクセスメモリは、パルス信
号である前記内部制御信号の遷移に応じて、前記リフレ
ッシュ動作を行ない、前記制御信号発生手段は、パルス信号である前記内部信
号の遷移に応じて、前記制御信号を遷移させ、前記第１の降圧手段は、前記制御信号の遷移に応じて、
そのオン／オフが制御される、請求項３に記載の半導体
記憶装置。
【請求項５】前記内部電源電圧発生手段は、参照電圧を発生する参照電圧発生手段をさらに含み、前記第１の降圧手段は、前記参照電圧と前記所定のノードの電位とを比較し、そ
の比較結果に応じた第１の比較信号を出力する第１の比
較手段と、前記第１の比較手段に応じて、前記外部からの電圧を降
圧する第１の降圧素子とを含み、前記第２の降圧手段は、前記参照電圧と前記所定のノードの電位とを比較し、そ
の比較結果に応じた第２の比較信号を出力する第２の比
較手段と、前記第２の比較信号に応じて、前記外部からの電圧を降
圧する第２の降圧素子とを含む、請求項２または４に記
載の半導体記憶装置。
【請求項６】前記第１の比較手段は、第１のカレント
ミラーアンプであり、前記第２の比較手段は、第２のカレントミラーアンプで
ある、請求項５に記載の半導体記憶装置。
【請求項７】前記第１の降圧素子は、第１のトランジ
スタ素子であり、前記第２の降圧素子は、第２のトランジスタ素子であ
る、請求項６に記載の半導体記憶装置。
【請求項８】前記第１のトランジスタ素子のチャネル
幅は、前記第２のトランジスタ素子のチャネル幅より大
きい、請求項７に記載の半導体記憶装置。
【請求項９】前記第１のカレントミラーアンプの駆動
力は、前記第２のカレントミラーアンプの駆動力より大
きい、請求項８に記載の半導体記憶装置。
【請求項１０】前記第１のカレントミラーアンプは、第１の一定電流を発生する第１の一定電流発生手段を含
み、前記第２のカレントミラーアンプは、第２の一定電流を発生する第２の一定電流発生手段を含
み、前記第１の一定電流は、前記第２の一定電流より大き
い、請求項９に記載の半導体記憶装置。
【請求項１１】前記第１の一定電流発生手段は、第３
のトランジスタ素子であり、前記第２の一定電流発生手段は、第４のトランジスタ素
子であり、前記第３のトランジスタ素子のチャネル幅は、前記第４
のトランジスタ素子のチャネル幅より大きい、請求項１
０に記載の半導体記憶装置。
【請求項１２】前記外部制御信号は、行アドレススト
ローブ信号および列アドレスストローブ信号である、請
求項２または４に記載の半導体記憶装置。