JP5988574B2 - 半導体記憶装置 - Google Patents
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Description
なお、電源電圧Vccは、外部電源501とほぼ同一の電圧値を有し(挿入された保護素子や配線による電圧降下などはあるが)、外部電源501を電源として常時供給される電圧である。
以下、本発明の第1の実施形態について、図3を用いて説明する。
当該実施形態による半導体装置は、複数のメモリセルを含むDRAMセルアレイ5と、前記DRAMセルアレイ5と複数のMAI−IO(T/B)8によって接続された周辺回路401と、通常動作時には前記DRAMセルアレイ5及び周辺回路401にそれぞれ動作電圧hVcc,VARAY及びVPERIを供給すると共にパワーダウンモード時にはDeepPowerDown信号によって周辺回路への電源供給を停止することなく前記メモリセルアレイへの動作電圧供給を停止する電源回路501,601とを備えたことを特徴とする。
この構成によって、周辺回路への電源供給をパワーダウンモードによって停止させる大きなトランジスタが不要となり、チップ面積を縮小することが可能となる。
さらに、本願発明者は以下について考察した。上述の第1の実施形態のような構成とした場合、すなわち、周辺回路401へ供給される電圧VPERIをカットせず、常時供給されるようにした場合、ディープパワーダウンモード時のMIO線81及び82とLIO線91及び92との電位差によって、次のような課題も生じる。この課題を、半導体記憶装置におけるメモリセルアレイ及びその周辺回路の基本的な構成の一例を示すブロック図を示した図2を用いて説明する。
図2に示された半導体記憶装置1は、同一構成のメモリセルアレイ5を複数有して構成されている。これらの複数のメモリセルアレイ5は、周辺回路401内のロウデコーダ(XDEC)120、121、…やカラムデコーダ(YDEC)131等に接続されている。
上述のように、通常動作時には、MIO線を“H”レベルにプリチャージし、パワーダウンモード時には、MIO線を“L”レベルにする回路の構成例について図7を参照して説明する。図7に示す回路には、MAIN−IO(T)線81及びMAIN−IO(B)82と、ゲートG1〜G4、G6a、G7〜G8、G9a及びG10と、メインアンプ回路701と、トランジスタT11、T12及びT15〜T17とが含まれている。図7に示す例では、MAIN−IO(T)81及びMAIN−IO(B)82が、メインアンプ回路701に接続されるとともに、トランジスタT11、T12及びT15〜T17が接続されている。この場合、MAIN−IO(T)81は、pチャネルMOSトランジスタT11及びnチャネルMOSトランジスタT15の各ドレインに接続されている。MAIN−IO(T)82は、pチャネルMOSトランジスタT12及びnチャネルMOSトランジスタT16の各ドレインに接続されている。pチャネルMOSトランジスタT11及びT12の各ソースは電源Vccに接続され、nチャネルMOSトランジスタT15及びT16の各ソースはグランドVssに接続されている。また、pチャネルMOSトランジスタT17のドレイン及びソースが、MAIN−IO(T)81又はMAIN−IO(B)82に接続されている。
トランジスタT11のゲートはOR(オア)−NAND(ナンド)複合ゲートG6aの負論理出力に接続されている。トランジスタT15のゲートはNOR(ノア)ゲートG7の負論理出力に接続されている。トランジスタT17のゲートはNANDゲートG8の負論理出力に接続されている。トランジスタT12のゲートはOR−NAND複合ゲートG9aの負論理出力に接続されている。トランジスタT16のゲートはNORゲートG10の負論理出力に接続されている。
NORゲートG2の他方の入力とインバータG3は、LOCAL−IO(T)91及びLOCAL−IO(B)92のプリチャージ時に“H”レベルとなる制御信号FIOが入力される。インバータG3の出力は、NANDゲートG8の他方の入力に接続されている。NORゲートG2の出力は、複合ゲートG6aのAND入力と、複合ゲートG9aのAND入力とに接続されている。
また、書込み時に入力されたデータ、すなわち、リードライトバスRWBS上のデータが、複合ゲートG6aの他方のOR入力と、NORゲートG7の他方の入力と、インバータG4の入力とに入力される。インバータG4の出力が、複合ゲートG9aの他方のOR入力と、NORゲートG10の他方の入力とに接続されている。データ書込み時にはこのリードライトバスRWBS上のデータに基づき、MAIN−IO(T/B)に相補の書き込みデータが生成される。
また、メインアンプを起動する制御信号DAEが、データ読み出し時にメインアンプ回路701に入力され、MAIN−IO(T)81及びMAIN−IO(B)82に読み出された相補のデータに基づいて、メインアンプからデータがリードライトバスRWBSに出力される。なお、MAIN−IO(T)81及びMAIN−IO(B)82は、MAIN−IOプリチャージ信号がLレベルのとき“H”レベル(電源電圧Vcc)にプリチャージされている。
したがって、ディープパワーダウンモード時に、トランジスタT11及びT12がオンしMAIN−IO(T)81及びMAIN−IO(B)82がHレベルにプリチャージされた状態が維持され、一方、LIO線91及び92がグランド電圧Vssとされているため、オフ状態となっているトランジスタT6及びT7を介してリーク電流が流れ、このリーク電流のために、消費電流の低減が制限されないように改良する必要性がある。
以下、図面を参照して本発明の第2の実施形態としての半導体記憶装置について説明する。図1は、本発明の第2の実施形態としての半導体記憶装置100の主要部の基本的な構成例を示すブロック図である。
101 メモリセル
5 メモリセルアレイ
8 MIO線対
81 MAIN−IO(T)
82 MAIN−IO(B)
9 LIO線対
91 LOCAL−IO(T)
92 LOCAL−IO(B)
T1〜T17 トランジスタ
RWBS リードライトバス
Claims (8)
- 複数のメモリセルを含むメモリセルアレイと、
前記メモリセルアレイと複数の入出力線によって接続された周辺回路と、
前記周辺回路に内部クロック信号を与えるクロック生成回路と、
通常動作時に前記メモリセルアレイおよび前記周辺回路にそれぞれ動作電圧を供給すると共に、前記クロック生成回路によるクロック生成が止まるディープパワーダウンモード中には前記周辺回路への動作電圧の供給を停止することなく前記メモリセルアレイへの動作電圧供給を停止する電源回路と、を備えることを特徴とする半導体記憶装置。 - 前記周辺回路は、前記ディープパワーダウンモード中に前記入出力線を第1レベルにする制御回路を備えることを特徴とする請求項1に記載の半導体記憶装置。
- 前記メモリセルアレイに設けられ、かつ、前記複数のメモリセルに所定のビット線を介して接続されている複数のローカル入出力線であって、前記入出力線と接続されたローカル入出力線と、
前記ディープパワーダウンモード中に、前記入出力線を第1レベルに制御する制御回路と、を備えることを特徴とする請求項1に記載の半導体記憶装置。 - 前記メモリセルアレイに設けられ、かつ、前記複数のメモリセルに所定のビット線を介して接続されている複数のローカル入出力線であって、前記入出力線と接続されたローカル入出力線と、
前記電源回路に接続された第1プリチャージ回路と、を備え、
前記第1プリチャージ回路には、通常動作モード中は前記ローカル入出力線を中間電位へプリチャージするための電位が前記電源回路から供給され、ディープパワーダウンモード中は中間電位とは異なる第2電位が供給されることを特徴とする請求項1に記載の半導体記憶装置。 - 前記周辺回路は、前記ディープパワーダウンモード中に前記入出力線を前記第2電位と同じ電位に設定する制御回路を備えることを特徴とする請求項4に記載の半導体記憶装置。
- 前記制御回路は、前記入出力線を構成する各メイン入出力線とグランドとの間を接続又は非接続状態を確立するよう構成されると共に前記ディープパワーダウンモード中は接続状態となるよう制御されるよう構成されたスイッチング要素の組を含むことを特徴とする請求項2に記載の半導体記憶装置。
- 前記電源回路は、前記ディープパワーダウンモード中に、前記ローカル入出力線に対するプリチャージ電圧の供給を停止する内部電源回路を含むことを特徴とする請求項3に記載の半導体記憶装置。
- 前記周辺回路は、リードコマンド又はライトコマンドの入力に対応して発生する制御信号が活性状態のときに入出力線のプリチャージを停止し、少なくとも前記リードコマンド及びライトコマンドが入力されていないときには入出力線のプリチャージを行なうプリチャージ回路をさらに備え、
前記プリチャージ回路は、ディープパワーダウンモードを示すディープパワーダウンコマンドを受けると前記プリチャージ動作を停止することを特徴とする請求項1から7のいずれか記載の半導体記憶装置。
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