JP5494323B2

JP5494323B2 - 受信回路

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Publication number: JP5494323B2
Application number: JP2010164171A
Authority: JP
Inventors: 雅也木船
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2010-07-21
Filing date: 2010-07-21
Publication date: 2014-05-14
Anticipated expiration: 2030-07-21
Also published as: JP2012028935A

Description

本発明は、受信回路に関する。

クロックデータリカバリ回路は、デジタル通信において、データにクロック信号が重畳されている伝送路上の信号を受信し、データを復元する回路である。

少なくとも２つの動作モードを有するマルチモードクロックデータリカバリ回路であり、復元クロック信号を含んだ第１の接続部を備え、第１の接続部が制御された発振器に結合され、その制御された発振器が復元クロック信号を第１の接続部上に提供する、第１の動作モードと、第１の接続部が位相補間器に結合され、位相補間器が復元クロック信号を第１の接続部上に提供する、第２の動作モードを有する、マルチモードクロックデータリカバリ回路が知られている（例えば、特許文献１参照）。

また、入力データ信号のビットレートの周波数のクロック信号を出力する電圧制御発振器と、クロック信号に基づき入力データ信号を識別する識別器と、入力データ信号と識別器の出力信号との位相比較を行う位相比較器と、位相比較器の出力信号から直流成分を取り出し、電圧制御発振器に制御電圧として入力させるローパスフィルタとを備えたクロックデータリカバリ回路において、入力データ信号に対して所定の進み位相および遅れ位相のリファレンス信号を識別器の出力信号で識別し、クロック信号と入力データ信号の位相関係を表す位相判定信号を出力する位相判定回路と、電圧制御発振器から出力するクロック信号を入力し、位相判定信号に応じてクロック信号の位相を変化させたクロック信号を識別器へ出力する可変位相器とを備えたことを特徴とするクロックデータリカバリ回路が知られている（例えば、特許文献２参照）。

特開２００６−２０３９０８号公報特開２００６−１０１２６８号公報

本発明の目的は、誤差が小さい出力データを復元することができる受信回路を提供することである。

受信回路は、位相調整コードに応じてクロック信号の位相を調整する位相調整回路と、前記位相調整回路により出力されたクロック信号に同期して１ユニットインターバルに対してデータをオーバーサンプリングするサンプリング回路と、前記サンプリング回路によりサンプリングされたデータに対して等化処理を行うデジタル等化回路と、前記デジタル等化回路により等化処理されたデータを基に出力データを復元するクロックデータリカバリ回路と、トラッキング方式又はブラインド方式を指定する制御回路とを有し、前記クロックデータリカバリ回路は、前記デジタル等化回路により等化処理されたデータの１ユニットインターバルのバウンダリと１ユニットインターバルのバウンダリの推定値との位相誤差を検出する位相検出回路と、前記位相検出回路により検出された位相誤差をローパスフィルタリングするローパスフィルタと、前記デジタル等化回路により等化処理されたデータを基に出力データを復元する判定回路とを有し、前記位相調整回路は、前記トラッキング方式が指定されると前記ローパスフィルタにより出力される信号である位相調整コードに応じてクロック信号の位相を調整して出力し、前記ブラインド方式が指定されるとクロック信号の位相を固定して出力し、前記判定回路は、前記トラッキング方式が指定されると、前記デジタル等化回路により等化処理されたデータのうちの１ユニットインターバルのセンタ用にサンプリングされたデータを用いて出力データを復元し、前記ブラインド方式が指定されると、前記ローパスフィルタによりフィルタリングされた信号を基に前記デジタル等化回路により等化処理されたデータのうちの１ユニットインターバルのセンタに最も近くでサンプリングされたデータを選択して出力データを復元し、前記制御回路は、前記位相調整回路及び前記判定回路に対して前記トラッキング方式を指定したときの誤差と、前記位相調整回路及び前記判定回路に対して前記ブラインド方式を指定したときの誤差とを比較し、前記誤差の小さい方の方式を前記位相調整回路及び前記判定回路に対して指定する。

トラッキング方式とブラインド方式のうちで誤差が小さい方の方式を指定するので、誤差が小さい出力データを復元することができる。

実施形態による通信システムの構成例を示す図である。図２（Ａ）及び（Ｂ）はトラッキングＣＤＲ方式の受信回路を示す図である。図３（Ａ）及び（Ｂ）は図２（Ａ）の位相調整回路を示す図である。図４（Ａ）及び（Ｂ）は図３（Ａ）の位相調整回路のより具体的な構成例を示す図である。図２（Ａ）のデジタル等化回路の構成例を示す図である。図６（Ａ）及び（Ｂ）はブラインドＣＤＲ方式の受信回路を示す図である。図７（Ａ）〜（Ｃ）はトラッキングＣＤＲ方式の問題点を説明するための図である。本実施形態による受信回路の構成例を示す図である。図９（Ａ）及び（Ｂ）は制御回路の構成例を示す図である。受信回路の方式指定方法を示すフローチャートである。図８の位相検出回路の構成例を示す図である。図１２（Ａ）は第１の位相検出回路の特性を示す図であり、図１２（Ｂ）は第２の位相検出回路の特性を示す図である。受信回路の他の方式指定方法を示すフローチャートである。

図１は、実施形態による通信システムの構成例を示す図である。通信システムは、送信回路１０１及び受信回路１０３を有する。送信回路１０１及び受信回路１０３は、伝送線路１０２により接続され、半導体チップ内の信号伝送、半導体チップ間の信号伝送、又はボード間や匡体間の信号伝送を行う。送信回路１０１は、ドライバ１３１を有する。受信回路１０３は、アナログ等化（ＥＱ）回路１１１、アナログデジタル変換器１１２、デジタル等化回路及びクロックデータリカバリ（ＣＤＲ）回路１１３を有する。

送信回路１０１は、入力端子ＩＮの信号をドライバ１３１により増幅し、デジタル信号１２１を伝送線路１０２を介して受信回路１０３に出力する。受信回路１０３は、信号１２２を受信する。伝送線路１０２により送信信号１２１の高周波成分は損失するため、受信回路１０３の受信信号１２２の波形は劣化する。このままでは、正しくデータ受信できないため、受信回路１０３は、等化回路１１１及び１１３で等化処理を行い、クロックデータリカバリ回路１１３でタイミング抽出及びデータ判定を行う。

以下に、受信回路１０３の処理を説明する。まず、アナログ等化回路１１１は、等化処理により、伝送線路１０２の損失により波形劣化した信号１２２をある程度回復させた信号１２３を出力する。アナログデジタル変換器１１２は、アナログ信号１２３をサンプリングし、デジタル信号１２４を出力する。デジタル等化回路１１３は、等化処理により、デジタル信号１２４の波形劣化を適切なレベルまで回復した信号を生成する。クロックデータリカバリ回路１１３は、この信号を基にデータの位相推定及びデータの判定を行い、出力データ１２５を出力端子ＯＵＴに出力する。なお、アナログデジタル変換器１１２は、コンパレータでもよく、データをサンプリングするサンプリング回路であればよい。

本実施形態では、トラッキングＣＤＲ方式又はブラインドＣＤＲ方式を選択することができる。トラッキングＣＤＲ方式では、受信回路１０３は、クロックデータリカバリ回路１１３により推定された位相情報を基に、アナログデジタル変換器１１２のサンプリングクロック信号の位相を調整する。このようにして、適切なタイミングにおけるデータをサンプルすることによって、エラーレートを十分低くすることが可能となる。また、ブラインドＣＤＲ方式では、クロックデータリカバリ回路１１３は、推定した位相情報を基に、データを判定する。このようにして、適切なタイミングにおけるデータを復元することによって、エラーレートを十分低くすることが可能となる。受信回路１０３は、トラッキングＣＤＲ方式が指定されると図２（Ａ）のトラッキングＣＤＲ方式により処理を行い、ブラインドＣＤＲ方式が指定されると図６（Ａ）のブラインドＣＤＲ方式により処理を行う。

図２（Ａ）はトラッキングＣＤＲ方式の受信回路１０３の構成例を示す図であり、図２（Ｂ）は入力データ２２１及び受信クロック信号２２２，２２３を示す図である。アナログ等化回路１１１は、等化処理により、伝送線路１０２により劣化した端子ＩＮ１の入力信号を回復させた信号を出力する。位相ロックループ（ＰＬＬ）回路２０１は、端子ＣＬＫの基準クロック信号を基に例えば４相のクロック信号を生成し、位相調整回路２０２に出力する。位相調整回路２０２は、４相のクロック信号を入力し、ローパスフィルタ２０６から出力される位相調整コードを基に位相を調整したクロック信号２２２及び２２３をアナログデジタル変換器１１２に出力する。入力データ２２１は、１ユニットインターバル（ＵＩ）２２４単位でデータが変化可能である。１ユニットインターバル２２４は、１データビットの継続時間であり、ビットクロックの１周期である。クロック信号２２２は、１ユニットインターバル２２４のセンタ用のサンプリングクロック信号である。クロック信号２２３は、１ユニットインターバル２２４のバウンダリ（境界）用のサンプリングクロック信号である。アナログデジタル変換器１１２は、クロック信号２２２及び２２３の立ち上がりエッジに同期してアナログ入力データ２２１をサンプリングし、デジタル信号を出力する。クロック信号２２２の立ち上がりエッジに同期して、入力データ２２１の１ユニットインターバル２２４のセンタ付近のデータがサンプリングされ、クロック信号２２３の立ち上がりエッジに同期して、入力データ２２１の１ユニットインターバル２２４のバウンダリ付近のデータがサンプリングされる。入力データ２２１は送信回路１０１の発振器により１ユニットインターバル２２４の位相が決まり、クロック信号２２２及び２２３は受信回路１０３の発振器により位相が決まる。そのため、入力データ２２１の１ユニットインターバル２２４のバウンダリの位相とクロック信号２２３の立ち上がりエッジの位相は、必ずしも一致しない。そこで、位相調整回路２０２は、両者の位相が一致するように、位相調整コードに応じてクロック信号２２２及び２２３の位相を調整する。アナログデジタル変換器１１２は、クロック信号２２２，２２３の立ち上がりエッジに同期して１ユニットインターバル２２４に対してデータを２倍のオーバーサンプリングするサンプリング回路である。

逆多重化回路２０３は、アナログデジタル変換器１１２により出力されるデータをシリアルからパラレルに変換し、デジタル等化回路２０４に出力する。逆多重化回路２０３により、デジタル信号のビットレートは後段の回路が処理可能なビットレートにまで低下する。逆多重化回路２０３は、省略可能である。

デジタル等化回路２０４は、逆多重化回路２０３の出力データに対して等化処理を行い、伝送線路１０２により劣化した信号を回復させる。この際、デジタル等化回路２０４は、等化処理の誤差が０に近づくように内部の係数を更新すると共に、アナログ等化回路１１１の係数を更新する。

クロックデータリカバリ回路２１０は、位相検出回路２０５、ローパスフィルタ２０６及び判定回路２０７を有する。位相検出回路２０５は、入力データの変化点を検出し、その変化点を１ユニットインターバル２２４のバウンダリであると判定する。データは中長期的にはランダム性を有するので、複数周期の１ユニットインターバルを処理することにより、１ユニットインターバル２２４のバウンダリを推定することができる。位相検出回路２０５は、その推定された１ユニットインターバル２２４のバウンダリの位相に対して、デジタル等化回路２０４により出力されたデータの１ユニットインターバル２２４のバウンダリの位相誤差を検出する。すなわち、位相検出回路２０５は、デジタル等化回路２０４により等化処理されたデータの１ユニットインターバル２２４のバウンダリと１ユニットインターバル２２４のバウンダリの推定値との位相誤差を検出する。

ローパスフィルタ２０６は、位相検出回路２０５により検出された位相誤差をローパスフィルタリングし、フィルタリングした信号を位相調整コードとして位相調整回路２０２に出力する。ローパスフィルタ２０６は、位相誤差を積分し、位相調整の過敏反応を抑制する。位相調整回路２０２は、位相調整コードを基にクロック信号２２２及び２２３の位相を調整する。これにより、クロック信号２２３の立ち上がりエッジの位相は、入力データ２２１の１ユニットインターバル２２４のバウンダリの位相に一致し、クロック信号２２２の立ち上がりエッジの位相は、入力データ２２１の１ユニットインターバル２２４のセンタの位相に一致する。

判定回路２０７は、デジタル等化回路２０４により等化処理されたデータのうちの１ユニットインターバル２２４のセンタ用のクロック信号２２２によりサンプリングされたデータを用いて出力データを復元する。１ユニットインターバル２２４のバウンダリ付近のデータは変化点であるために不定値であり、１ユニットインターバル２２４のセンタ付近のデータは安定したデータである。クロック信号２２３の立ち上がりエッジによりサンプリングされたデータに比べて、クロック信号２２２の立ち上がりエッジによりサンプリングされたデータは、１ユニットインターバル２２４のセンタに近いデータである。そのため、判定回路２０７は、クロック信号２２２の立ち上がりエッジに同期してサンプリングされたデータを選択し、そのデータを０／１判定し、出力データを出力端子ＯＵＴに出力する。データのレベルが閾値より大きいときにはデータは１と判定され、データのレベルが閾値より小さいときにはデータは０と判定される。これにより、クロックデータリカバリ回路２１０は、データを復元することができる。

図３（Ａ）は図２（Ａ）の位相調整回路２０２の構成例を示す図であり、図３（Ｂ）は位相調整回路２０２の動作を説明するためのタイムチャートである。クロック信号θ０は例えば０度の位相のクロック信号、クロック信号θ１は例えば９０度の位相のクロック信号、クロック信号θ２は例えば１８０度の位相のクロック信号、クロック信号θ３は例えば２７０度の位相のクロック信号である。

電圧電流変換回路３０１は、差動クロック信号θ０及びθ２を電圧から電流に変換し、容量３０３及び３０４に出力する。これにより、図３（Ｂ）に示すような三角波の信号ＳＡ等を生成することができる。差動増幅器３０７は、容量３０３及び３０４に蓄積された信号ＳＡ等を重み付け係数ｗで増幅し、信号ｗ×ＳＡ及びその位相反転信号を出力する。

電圧電流変換回路３０２は、差動クロック信号θ１及びθ３を電圧から電流に変換し、容量３０５及び３０６に出力する。これにより、図３（Ｂ）に示すような三角波の信号ＳＢ等を生成することができる。差動増幅器３０８は、容量３０５及び３０６に蓄積された信号ＳＢ等を重み付け係数１−ｗで増幅し、信号（１−ｗ）×ＳＢ及びその位相反転信号を出力する。

コンパレータ３０９は、差動増幅器３０７及び３０８の出力信号を合成した信号ＳＣ等を入力する。信号ＳＣは、信号ｗ×ＳＡ及び信号（１−ｗ）×ＳＢが合成された信号であり、ｗ×ＳＡ＋（１−ｗ）×ＳＢで表わされる。コンパレータ３０９は、２個の入力信号の比較結果に応じた信号φ０及びその論理反転信号φ２を出力する。コンパレータ３０９は、２個の入力信号のうちの一方の信号が他方の信号に対して大きいときにはハイレベルの信号φ０を出力し、小さいときにはローレベルの信号φ０を出力する。すなわち、コンパレータ３０９は、入力信号ＳＣを矩形波の信号φ０に変換して出力する。クロック信号φ０は図２（Ｂ）のクロック信号２２２に対応し、クロック信号φ２は図２（Ｂ）のクロック信号２２３に対応する。上記の重み付け係数ｗを位相調整コードにより変更することにより、クロック信号φ０及びφ２の位相を変更することができる。

図４（Ａ）は、図３（Ａ）の位相調整回路２０２のより具体的な構成例を示す回路図である。電流デジタルアナログ変換器４４０では、ｐチャネル電界効果トランジスタ４４１及びスイッチ４４２の直列接続回路が複数組み並列に接続される。トランジスタ４４１のゲートは、固定バイアス電位ノードに接続される。位相調整コードに応じて、複数のスイッチ４４２がオン又はオフする。電流デジタルアナログ変換器４４０は、位相調整コードに応じた重み付け係数ｗ０〜ｗ３のアナログ電流を回路４２１〜４２４に出力する。

重み付け係数ｗ０の回路４２１は、電界効果トランジスタ４３１〜４３３を有する。ｐチャネル電界効果トランジスタ４３１は、ソースが電源電位ノードに接続され、ゲートがドレインに接続される。ｎチャネル電界効果トランジスタ４３２は、ドレインがトランジスタ４３１のドレインに接続され、ゲートが電流デジタルアナログ変換器４４０の出力端子に接続され、ソースがグランド電位ノードに接続される。ｎチャネル電界効果トランジスタ４３３は、ドレイン及びゲートが電流デジタルアナログ変換器４４０の出力端子に接続され、ソースがグランド電位ノードに接続される。

重み付け係数ｗ１〜ｗ３の回路４２２〜４２４は、重み付け係数ｗ０の回路４２１と同様の構成を有し、電流デジタルアナログ変換器４４０から重み付け係数ｗ１〜ｗ３のアナログ電流を入力する。回路４２１〜４２４は、重み付け係数ｗ０〜ｗ３の電圧を電圧電流変換回路４０１〜４０４に出力する。

素子４５１〜４５７をノードＮ１及びＮ２に接続することにより、ノードＮ１及びＮ２は容量性ノードになる。ノードＮ１は抵抗４５４及び容量４５６を介してグランド電位ノードに接続され、ノードＮ２は抵抗４５５及び容量４５７を介してグランド電位ノードに接続される。

電圧電流変換回路４０１は、電界効果トランジスタ４１１〜４１６を有する。ｐチャネル電界効果トランジスタ４１５は、ソースが電源電位ノードに接続され、ゲートが回路４２１内のｐチャネル電界効果トランジスタ４３１のドレインに接続される。ｎチャネル電界効果トランジスタ４１６は、ソースがグランド電位ノードに接続され、ゲートが回路４２１内のトランジスタ４３３のドレインに接続される。ｐチャネル電界効果４１１は、ソースがトランジスタ４１５のドレインに接続され、ゲートがクロック信号θ０のノードに接続され、ドレインがノードＮ１に接続される。ｎチャネル電界効果トランジスタ４１２は、ドレインがノードＮ１に接続され、ゲートがクロック信号θ０のノードに接続され、ソースがトランジスタ４１６のドレインに接続される。ｐチャネル電界効果４１３は、ソースがトランジスタ４１５のドレインに接続され、ゲートがクロック信号θ２のノードに接続され、ドレインがノードＮ２に接続される。ｎチャネル電界効果トランジスタ４１４は、ドレインがノードＮ２に接続され、ゲートがクロック信号θ２のノードに接続され、ソースがトランジスタ４１６のドレインに接続される。

電圧電流変換回路４０２〜４０４は、電圧電流変換回路４０１と同様の構成を有し、それぞれ回路４２２〜４２４に接続される。また、電圧電流変換回路４０２はクロック信号θ１及びθ３を入力し、電圧電流変換回路４０３はクロック信号θ２及びθ０を入力し、電圧電流変換回路４０４はクロック信号θ３及びθ１を入力する。

電圧電流変換回路４０１〜４０４は、重み付け係数ｗ０〜ｗ３で増幅された電流を容量性ノードＮ１及びＮ２に出力することにより、三角波を生成し、加算することができる。コンパレータ４６０は、図３（Ａ）のコンパレータ３０９と同様に、矩形波のクロック信号φ０及びφ２を出力する。

図４（Ｂ）は、図４（Ａ）の位相調整回路２０２の位相調整コード及びクロック信号φ０の位相遅延時間を示すグラフである。特性４７１はシミュレーション結果による特性を示し、特性４７２は理想の特性を示す。位相調整コードを０〜１６の間で変化させることにより、０〜１００［ｐｓ］＝０〜π／４［ｒａｄ］の位相遅延時間を実現することができる。誤差４７３は、理想特性４７２に対するシミュレーション特性４７１の誤差を示し、１［ｐｓ］以下である。位相調整回路２０２は、位相調整コードにより線形的にクロック信号φ０及びφ２の遅延時間を調整することができる。

図５は、図２（Ａ）のデジタル等化回路２０４の構成例を示す図である。図２（Ａ）のアナログ等化回路１１１も、デジタル等化回路２０４と同様の構成を有する。乗算器５００は、入力端子ＩＮ２のデータに係数ｃ０を乗算して出力する。ｍ個の加算器５２１〜５２ｍは、ｍ＋１個の乗算器５００〜５０ｍの出力信号を加算して出力する。ここで、ｍは正の整数である。スイッチ５３１は、初期化モードではトレーニングデータノードＴＲに接続され、通常モードでは加算器５２１の出力端子に接続される。

まず、初期化モードについて説明する。初期化モードでは、図１の送信回路１０１は、予め取り決められたトレーニングデータ列を送信する。トレーニングデータノードＴＲには、そのトレーニングデータ列と同じものが入力される。スライサ回路５３２は、トレーニングデータノードＴＲのトレーニングデータをバイナリ判定し、「０」又は「１」の１ビットのデジタルデータを出力する。ｍ個の遅延回路５１１〜５１ｍは、例えばフリップフロップ回路であり、直列に接続され、スライサ回路５３２の出力データを遅延する。遅延回路５１１は、１周期遅延したデータを出力する。遅延回路５１ｍは、ｍ周期遅延したデータを出力する。ｍ個の乗算器５０１〜５０ｍは、それぞれｍ個の遅延回路５１１〜５１ｍの出力データに対して係数ｃ１〜ｃｍを乗算する。加算器５２１は、現在のデータ及び過去のデータに対して係数ｃ０〜ｃｍで重み付けしたデータを加算したデータを出力する。減算器５３３は、スライサ回路５３２の出力データから加算器５２１の出力データを減算し、誤差ＥＲ１を出力する。演算器５３５は、誤差（電圧）ＥＲ１を２乗し、誤差（パワー）ＥＲ２を出力する。係数更新部５３４は、誤差ＥＲ１が０に近づくように、乗算器５００〜５０ｍの係数ｃ０〜ｃｍを更新する。このフィードバックループ処理により、誤差ＥＲ１が最小になる係数ｃ０〜ｃ０を決定することができる。スライサ回路５３６は、加算器５２１の出力データをバイナリ判定し、「０」又は「１」の１ビットのデジタルデータを出力端子ＯＵＴ２に出力する。

次に、通常モードについて説明する。以下、初期化モードと異なる点を説明する。スイッチ５３１は、加算器５２１の出力端子に接続される。スライサ回路５３２は、加算器５２１の出力データをバイナリ判定し、「０」又は「１」の１ビットのデジタルデータを出力する。係数更新部５３４は、初期化モードと同様に、誤差ＥＲ１が最小になるように係数ｃ０〜ｃｍを更新する。

図６（Ａ）はブラインドＣＤＲ方式の受信回路１０３の構成例を示す図であり、図６（Ｂ）は入力データ２２１及び受信クロック信号２２２，２２３を示す図である。以下、図２（Ａ）のトラッキングＣＤＲ方式の受信回路１０３と異なる点を説明する。位相ロックループ回路２０１は、端子ＣＬＫの基準クロック信号を基に図６（Ｂ）のクロック信号２２２及び２２３を生成し、アナログデジタル変換器１１２に出力する。クロック信号２２２及び２２３の位相は、固定である。したがって、クロック信号２２２及び２２３の位相は、入力データ２２１の位相とは無関係である。

クロックデータリカバリ回路２１０は、位相検出回路２０５、ローパスフィルタ２０６及び判定回路２０７を有する。判定回路２０７は、ローパスフィルタ２０６によりフィルタリングされた信号を基にデジタル等化回路２０４により等化処理されたデータのうちの１ユニットインターバル２２４のセンタに最も近くでサンプリングされたデータを選択して出力データを復元する。ローパスフィルタ２０６の出力信号は、１ユニットインターバル２２４のバウンダリからの位相を意味する。１ユニットインターバル２２４のセンタの位相は、１ユニットインターバル２２４の周期の１／２の位相である。したがって、判定回路２０７は、ローパスフィルタ２０６の出力信号を基に１ユニットインターバル２２４のセンタの位相を判断することができる。判定回路２０７は、クロック信号２２２の立ち上がりエッジに同期したデータ及びクロック信号２２３の立ち上がりエッジに同期したデータを入力し、それらのデータのうちの１ユニットインターバル２２４のセンタに最も近くでサンプリングされたデータを選択して出力データをバイナリ判定し、出力する。例えば、判定回路２０７は、１ユニットインターバル２２４のセンタに最も近くでサンプリングされたデータとして、クロック信号２２２の立ち上がりエッジに同期したデータを選択する。

入力データ２２１の周期Ｔｄとサンプリングクロック信号２２２，２２３の周期Ｔｓは、同じであることが好ましい。しかし、送信回路１０１の発振器と受信回路１０２の発振器の発振周波数のずれにより、周期Ｔｄ及びＴｓが異なることがある。周期Ｔｄ及びＴｓがほぼ同じであり、１ユニットインターバル２２４に対して１個の復元データを出力端子ＯＵＴから出力した場合には、判定回路２０７はデータが正常である旨のスリップ情報を端子ＳＩから出力する。また、周期Ｔｄが周期Ｔｓより大きく、１ユニットインターバル２２４に対して２個以上の復元データを出力端子ＯＵＴから出力した場合には、判定回路２０７はデータを取りすぎである旨のスリップ情報を端子ＳＩから出力する。この場合、後段の回路が不要なデータを捨てる。また、また、周期Ｔｄが周期Ｔｓより小さく、１ユニットインターバル２２４に対してデータを１個も出力端子ＯＵＴから出力できない場合には、判定回路２０７はデータの取りこぼしである旨のスリップ情報を端子ＳＩから出力する。この場合、後段の回路が送信回路１０１に対して再送要求する。

なお、図２（Ａ）のクロックデータリカバリ回路２１０は、位相調整回路２０２により位相調整されたクロック信号２２２及び／又は２２３を復元クロックとして復元データと共に後段に出力してもよい。また、図６（Ａ）のクロックデータリカバリ回路２１０は、位相ロックループ回路２０１により生成されたクロック信号２２２及び／又は２２３を復元データと共に後段に出力してもよい。

トラッキングＣＤＲ方式（図２（Ａ））は、入力データ２２１の位相に合わせて、サンプリングクロック信号２２２及び２２３の位相を調整するため、ノイズが無い状況では、ブラインドＣＤＲ方式（図６（Ａ））に比較して位相誤差が小さく、復元データのエラーレートが低い。しかし、ノイズが発生する場合には、トラッキングＣＤＲ方式はブラインドＣＤＲ方式より特性が悪くなる場合がある。

図７（Ａ）〜（Ｃ）を参照しながら、トラッキングＣＤＲ方式の問題点を説明する。図７（Ａ）は時間（サイクルタイム）とサンプリングクロック信号２２２，２２３の位相との関係を示すタイムチャートであり、図７（Ｂ）は時間と位相調整コードとの関係を示すタイムチャートであり、図７（Ｃ）はローパスフィルタ２０６から位相調整回路２０２に出力される複数ビットの位相調整コードを示す図である。

図７（Ｃ）に示すように、ローパスフィルタ２０６は、複数本の信号線を介して位相調整コードを位相調整回路２０２に出力する。この複数本の信号線は長距離伝送により位相調整コードのスキューを発生させ、複数本の信号線間では異なるスキューが発生する。例えば、２本の信号線による２ビットの位相調整コードの場合において、位相調整コードを「１０」から「０１」に変更する場合を説明する。その場合、信号線間のスキューのずれにより、図７（Ｂ）に示すように、期間Ｔ１の位相調整コード「１０」から期間Ｔ３の位相調整コード「０１」に変化する途中で、期間Ｔ２の位相調整コード「００」が発生する場合がある。すなわち、まず、位相調整コードの２ビット目の２ＬＳＢが「１」から「０」に変化し、その後に、位相調整コードの１ビット目の１ＬＳＢが「０」から「１」に変換する場合がある。この場合、図７（Ａ）に示すように、時刻ｔ１以前では位相調整コードが「１０」であり、時刻ｔ１で位相調整コードが「１０」から「００」に変化を開始する。その後、位相調整コードが「００」から「０１」に変化し、時刻ｔ２以降で位相調整コードが「０１」に安定する。理想的には、位相調整コードが「１０」から「０１」に変化する際の位相変動量７０２は−３０［ｐｓ］である。しかし、スキューのずれにより、数サイクルの間、位相誤差のジッタ７０１が継続して発生してしまう。このジッタ７０１はトラッキングＣＤＲ方式のエラーレートを低くする要因となり、トラッキングＣＤＲ方式はブラインドＣＤＲ方式よりエラーレートが低くなってしまう。

このようなジッタ７０１の発生を避けるため、図７（Ｃ）に示すように、デスキュー回路としてフリップフロップ回路７１２を使用する方法が考えられる。フリップフロップ回路７１２は、クロック信号ＣＬＫ１に同期して位相調整コードを保持する。しかし、この場合には、クロック信号ＣＬＫ１及び位相調整コードを長距離伝送するためのバッファ７１１が必要であり、デスキューのためのフリップフロップ回路７１２も配置するため、これらの回路がノイズ発生源となり、ジッタを発生する場合がある。

したがって、トラッキングＣＤＲ方式がブラインドＣＤＲ方式よりも常にエラーレートが低くなるとは限らない。使用する環境により、トラッキングＣＤＲ方式の方がエラーレートが低くなる場合と、ブラインドＣＤＲ方式の方がエラーレートが低くなる場合とがある。

図８は、本実施形態による受信回路１０３の構成例を示す図である。本実施形態の受信回路１０３は、図２（Ａ）のトラッキングＣＤＲ方式と図６（Ａ）のブラインドＣＤＲ方式とを切り替え可能である。以下、図８の受信回路１０３が図２（Ａ）の受信回路１０３及び図６（Ａ）の受信回路１０３と異なる点を説明する。

位相調整回路２０２は、位相調整コードＢ１に応じてクロック信号２２２，２２３の位相を調整する。アナログデジタル変換器（サンプリング回路）１１２は、位相調整回路２０２により出力されたクロック信号２２２，２２３に同期して１ユニットインターバル２２４に対してデータをオーバーサンプリングする。デジタル等化回路２０４は、逆多重化回路２０３の出力信号を入力し、アナログデジタル変換器１１２によりサンプリングされたデータに対して等化処理を行う。クロックデータリカバリ回路２１０は、デジタル等化回路２０４により等化処理されたデータを基に出力データを復元し、出力端子ＯＵＴに出力する。

クロックデータリカバリ回路２１０は、位相検出回路２０５、ローパスフィルタ２０６及び判定回路２０７を有する。位相検出回路２０５は、デジタル等化回路２０４により等化処理されたデータの１ユニットインターバル２２４のバウンダリと１ユニットインターバル２２４のバウンダリの推定値との位相誤差を検出する。ローパスフィルタ２０６は、位相検出回路２０５により検出された位相誤差をローパスフィルタリングする。判定回路２０７は、デジタル等化回路２０４により等化処理されたデータを基に出力データを復元し、端子ＯＵＴへ出力する。

制御回路８０１は、トラッキングＣＤＲ方式又はブラインドＣＤＲ方式を指定する。トラッキングＣＤＲ方式が指定されると、受信回路１０３は図２（Ａ）のトラッキングＣＤＲ方式の処理を行う。これに対し、ブラインドＣＤＲ方式が指定されると、受信回路１０３は図６（Ａ）のブラインドＣＤＲ方式の処理を行う。

位相調整回路２０２は、トラッキングＣＤＲ方式が指定されるとローパスフィルタ２０６により出力される信号Ｆ１である位相調整コードＢ１に応じてクロック信号２２２，２２３の位相を調整して出力し、ブラインドＣＤＲ方式が指定されるとクロック信号２２２，２２３の位相を固定して出力する。

判定回路２０７は、トラッキングＣＤＲ方式が指定されると、デジタル等化回路２０４により等化処理されたデータのうちの１ユニットインターバル２２４のセンタ用にサンプリングされたデータを用いて出力データを復元し、ブラインドＣＤＲ方式が指定されると、ローパスフィルタ２０６によりフィルタリングされた信号Ｆ１を基にデジタル等化回路２０４により等化処理されたデータのうちの１ユニットインターバル２２４のセンタに最も近くでサンプリングされたデータを選択して出力データを復元する。また、判定回路２０７は、ブラインドＣＤＲ方式が指定されると、図６（Ａ）のブラインドＣＤＲ方式と同様に、端子ＳＩからスリップ情報を出力する。

制御回路８０１は、位相調整回路２０２及び判定回路２０７に対してトラッキングＣＤＲ方式を指定したときの誤差と、位相調整回路２０２及び判定回路２０７に対してブラインドＣＤＲ方式を指定したときの誤差とを比較し、誤差の小さい方の方式を位相調整回路２０２及び判定回路２０７に対して指定する。

次に、制御回路８０１の誤差の比較方法の例を３つ説明する。まず、制御回路８０１の第１の比較方法を説明する。制御回路８０１は、トラッキングＣＤＲ方式を指定したときのデジタル等化回路２０４の等化処理の誤差ＥＲ２と、ブラインドＣＤＲ方式を指定したときのデジタル等化回路２０４の等化処理の誤差ＥＲ２とを比較する。誤差ＥＲ２は、図５のデジタル等化回路２０４の演算器５３５が出力する誤差である。

次に、制御回路８０１の第２の比較方法を説明する。制御回路８０１は、トラッキングＣＤＲ方式を指定したときに位相検出回路２０５により検出された位相誤差Ａ２と、ブラインドＣＤＲ方式を指定したときに位相検出回路２０５により検出された位相誤差Ａ２とを比較する。具体的には、制御回路８０１は、ローパスフィルタを有し、位相誤差Ａ２をローパスフィルタによりフィルタリングした位相誤差同士を比較する。制御回路８０１の内部のローパスフィルタは、ローパスフィルタ２０６に対して短期的なフィルタリングを行う。制御回路８０１は、ローパスフィルタを用いて、位相誤差の時間的な変動量の比較を行う。

次に、制御回路８０１の第３の比較方法を説明する。制御回路８０１は、トラッキングＣＤＲ方式を指定したときに判定回路２０７により復元された端子ＯＵＴの出力データの誤差と、ブラインドＣＤＲ方式を指定したときに判定回路２０７により復元された端子ＯＵＴの出力データの誤差とを比較する。具体的には、制御回路８０１は、判定回路２０７が出力する端子ＯＵＴの復元データとトレーングデータノードＴＲのトレーニングデータとを比較し、その誤差同士を比較する。トレーニングデータは、上記で説明したように、初期化処理で用いられる期待値のデータである。また、制御回路８０１は、判定回路２０７が出力する端子ＳＩのスリップ情報も加味して誤差を比較する。

また、制御回路８０１は、誤差に応じて、制御信号Ｂ２により位相検出回路２０５を制御し、制御信号Ｂ３によりデジタル等化回路２０４を制御する。

図１１は、図８の位相検出回路２０５の構成例を示す図である。位相検出回路２０５は、第１の位相検出回路１１０１、第２の位相検出回路１１０２及びセレクタ１１０３を有する。データＧ１は、サンプリングクロック信号２２２によりサンプリングされたデータである。データＧ２は、サンプリングクロック信号２２３によりサンプリングされたデータである。図８の制御回路８０１は、制御信号Ｂ２により、第１の位相検出回路１１０１又は第２の位相検出回路１１０２のいずれかを指定することができる。第１の位相検出回路１１０１は、制御信号Ｂ２により第１の位相検出回路１１０１が指定されると、データＧ１及びＧ２を入力し、上記の位相検出回路２０５と同様に、位相誤差を出力する。第２の位相検出回路１１０２は、制御信号Ｂ２により第２の位相検出回路１１０２が指定されると、データＧ１及びＧ２を入力し、上記の位相検出回路２０５と同様に、位相誤差を出力する。セレクタ１１０３は、制御信号Ｂ２により第１の位相検出回路１１０１が指定されると第１の位相検出回路１１０１の出力信号を選択して出力し、制御信号Ｂ２により第２の位相検出回路１１０２が指定されると第２の位相検出回路１１０２の出力信号を選択して出力する。

図１２（Ａ）は、第１の位相検出回路１１０１の特性を示す図である。第１の位相検出回路１１０１は、Ｂａｎｇ−ｂａｎｇ型位相検出回路であり、第１の位相検出回路１１０１が指定されると、デジタル等化回路２０４により等化処理されたデータを２値のデータに変換して位相誤差の検出を行う。位相θｄは、入力データ２２１の位相である。位相θｃは、サンプリングクロック信号２２２，２２３の位相である。データは、「−１」及び「＋１」の２値データであるとする。ここで、データが「−１」から「＋１」に遷移する場合を考える。第１の位相検出回路１１０１は、位相差θｄ−θｃが負値であるときにはデータが「−１」になり、位相差θｄ−θｃが正値であるときにはデータが「＋１」になる。しかし、位相差θｄ−θｃが０であるときには、データの変化点であるため、不定値となり、データの精度が低くなる。第１の位相検出回路１１０１は、フリップフロップ回路を用いることにより図２（Ａ）の特性を実現できるので、構成が簡単であり、消費電力を低減できる利点がある。

図１２（Ｂ）は、第２の位相検出回路１１０２の特性を示す図である。第２の位相検出回路１１０２は、線形補間型位相検出回路であり、第２の位相検出回路１１０２が指定されると、デジタル等化回路２０４により等化処理されたデータを位相に対して３値以上のデータに線形変換して位相誤差の検出を行う。入力データは「−１」及び「＋１」の２値データであり、その２値データを−１〜＋１の範囲の３値以上の多値データに変換する。ここで、入力データが「−１」から「＋１」に遷移する場合を考える。第２の位相検出回路１１０２は、位相差θｄ−θｃに応じて、データを線形補間する。これにより、位相差θｄ−θｃが０のデータ変化点付近でも、データの精度が高くなる利点がある。ただし、第２の位相検出回路１１０２は、線形補間回路を用いることにより図２（Ｂ）の特性を実現できるが、構成が複雑であり、消費電力が増加する問題がある。

以上のように、第１の位相検出回路１１０１は、低消費電力の利点を有し、低精度の欠点を有する。これに対し、第２の位相検出回路１１０２は、高精度の利点を有し、高消費電力の欠点を有する。したがって、誤差が閾値以下に抑えられるのであれば、可能な限り、第１の位相検出回路１１０１を使用し、消費電力を低減することが好ましい。しかし、第１の位相検出回路１１０１を使用すると、誤差が閾値より大きくなってしまう場合には、高精度の第２の位相検出回路１１０２を使用する必要がある。

制御回路８０１は、第１の位相検出回路１１０１を指定したときの誤差が閾値以下であるときには第１の位相検出回路１１０１を指定し、第１の位相検出回路１１０１を指定したときの誤差が閾値より大きいときには第２の位相検出回路１１０２を指定する。誤差は、上記の第１〜第３の比較方法で示した誤差を用いる。

次に、制御回路８０１が、誤差に応じて、制御信号Ｂ３によりデジタル等化回路２０４を制御する方法を説明する。制御回路８０１は、デジタル等化回路２０４に対して第１の等化方式又は第２の等化方式を指定することができる。図５のデジタル等化回路２０４は、第１の等化方式が指定されると等化処理の誤差ＥＲ１が０に近づくようにすべての次数の係数ｃ０〜ｃｍを更新対象として等化処理を行い、第２の等化方式が指定されると等化処理の誤差ＥＲ１が０に近づくように一部の次数の係数を更新対象として他部の次数の係数を固定値にして等化処理を行う。

第２の等化方式では、低い次数の係数ｃ０〜ｃｊを更新対象として高い次数の係数ｃｊ＋１〜ｃｍを固定値にして等化処理を行う。ここで、ｊは、０より大きく、ｍより小さい整数である。具体的には、高い次数の係数ｃｊ＋１〜ｃｍの乗算器５０ｊ＋１〜５０ｍの出力を０に固定し、高い次数の係数ｃｊ＋１〜ｃｍの乗算器５０ｊ＋１〜５０ｍ及び遅延回路５１ｊ＋１〜５１ｍの動作を止める。これにより、消費電力を低減することができる。

第１の等化方式は、高精度の利点を有し、高消費電力の欠点を有する。これに対し、第２の等化方式は、低消費電力の利点を有し、低精度の欠点を有する。したがって、誤差が閾値以下に抑えられるのであれば、可能な限り、第２の等化方式を使用し、消費電力を低減することが好ましい。しかし、第２の等化方式を使用すると、誤差が閾値より大きくなってしまう場合には、高精度の第１の等化方式を使用する必要がある。

制御回路８０１は、第２の等化方式を指定したときの誤差が閾値以下であるときには第２の等化方式を指定し、第２の等化方式を指定したときの誤差が閾値より大きいときには第１の等化方式を指定する。誤差は、上記の第１〜第３の比較方法で示した誤差を用いる。なお、更新対象の係数の数を変えることにより、３個以上の等化方式の中から１つを選択するようにしてもよい。

図９（Ａ）は、上記の第１の比較方法による制御回路８０１の構成例を示す図である。初期化処理において、誤差記憶部９０１は、シーケンサ９０２の制御により、トラッキングＣＤＲ方式の誤差及びブラインドＣＤＲ方式の誤差を記憶する。さらに、誤差記憶部９０１は、各ＣＤＲ方式について、第１の位相検出回路１１０１を指定したときの誤差、第２の位相検出回路１１０２を指定したときの誤差、第１の等化方式を指定したときの誤差、及び第２の等化方式を指定したときの誤差を記憶する。誤差比較部９０３は、トラッキングＣＤＲ方式の誤差とブラインドＣＤＲ方式の誤差を比較し、誤差が小さい方のＣＤＲ方式の指定を決定する。また、誤差比較部９０３は、上記の方法により、第１の位相検出回路１１０１又は第２の位相検出回路１１０２の指定を決定し、位相検出回路２０５に制御信号Ｂ２を出力する。また、誤差比較部９０３は、上記の方法により、第１の等化方式又は第２の位相検出回路１１０２の指定を決定し、デジタル等化回路２０４に制御信号Ｂ３を出力する。追従／固定部９０４は、トラッキングＣＤＲ方式が指定されると、ローパスフィルタ２０６から入力した位相調整コードＦ１をそのまま位相調整コードＢ１として位相調整回路２０２に出力する。また、追従／固定部９０４は、ブラインドＣＤＲ方式が指定されると、固定値の位相調整コードＢ１を位相調整回路２０２に出力する。

上記の第２の比較方法による制御回路８０１は、上記の第１の比較方法による制御回路８０１の制御に対して、誤差ＥＲ２を入力する代わりに誤差Ａ２を入力する点が異なる。

図９（Ｂ）は、上記の第３の比較方法による制御回路８０１の構成例を示す図である。図９（Ｂ）の制御回路８０１は、図９（Ａ）の制御回路８０１に対して、データコンパレータ９０５が追加されたものである。以下、図９（Ａ）の制御回路８０１と異なる点を説明する。初期化処理において、データコンパレータ９０５は、端子ＯＵＴの復元データとトレーングデータノードＴＲのトレーニングデータとの比較を行い、その誤差を出力する。誤差記憶部９０１は、シーケンサ９０２の制御により、その誤差を記憶する。その後、制御回路８０１は、上記と同様に、誤差に応じて、ＣＤＲ方式、位相検出回路の方式、及び等化方式を指定する。

図１０は、受信回路１０３の方式指定方法を示すフローチャートである。ステップＳ１００１では、受信回路１０３は、初期化処理を開始する。次に、ステップＳ１００２では、受信回路１０３は、ＣＤＲ方式の指定処理を開始する。次に、ステップＳ１００３では、制御回路８０１は、ブラインドＣＤＲ方式の設定を行う。次に、ステップＳ１００４では、制御回路８０１は、誤差を取得し、誤差記憶部９０１内の第１のメモリに記憶する。次に、ステップＳ１００５では、制御回路８０１は、トラッキングＣＤＲ方式の設定を行う。次に、ステップＳ１００６では、制御回路８０１は、誤差を取得し、誤差記憶部９０１内の第２のメモリに記憶する。次に、ステップＳ１００７では、誤差比較部９０３は、第１のメモリの誤差と第２のメモリの誤差を比較する。次に、ステップＳ１００８では、制御回路８０１は、誤差が小さい方のＣＤＲ方式を指定する。次に、ステップＳ１００９では、受信回路１０３は、ＣＤＲ方式の指定処理を終了する。次に、ステップＳ１０１０では、受信回路１０３は、他の初期化処理を行う。

図１３は、受信回路１０３の他の方式指定方法を示すフローチャートである。ステップＳ１３０１では、受信回路１０３は、初期化処理を開始する。次に、ステップＳ１３０２では、受信回路１０３は、ＣＤＲ方式の指定処理を開始する。次に、ステップＳ１３０３では、制御回路８０１は、ブラインドＣＤＲ方式の設定を行う。次に、ステップＳ１３０４では、制御回路８０１は、デジタル等化回路２０４のタップ数を設定する。タップ数を設定することにより、上記のように更新対象の係数の数を設定することができる。後述のステップＳ１３０７の処理により、複数のタップ数の設定を１個ずつ順番に設定することができる。次に、ステップＳ１３０５では、制御回路８０１は、第１の位相検出回路１１０１の使用を設定する。次に、ステップＳ１３０６では、制御回路８０１は、誤差を取得し、誤差記憶部９０１内の第１のメモリに記憶する。次に、ステップＳ１３０７では、制御回路８０１は、デジタル等化回路２０４の全てのタップ数の設定が終了したか否かをチェックする。終了していなければ、ステップＳ１３０４へ戻り、制御回路８０１は、デジタル等化回路２０４の他のタップ数の設定を行う。終了していれば、ステップＳ１３０８へ進む。

ステップＳ１３０８では、制御回路８０１は、トラッキングＣＤＲ方式の設定を行う。次に、ステップＳ１３０９では、制御回路８０１は、デジタル等化回路２０４のタップ数を設定する。タップ数を設定することにより、上記のように更新対象の係数の数を設定することができる。後述のステップＳ１３１２の処理により、複数のタップ数の設定を１個ずつ順番に設定することができる。次に、ステップＳ１３１０では、制御回路８０１は、第１の位相検出回路１１０１の使用を設定する。次に、ステップＳ１３１１では、制御回路８０１は、誤差を取得し、誤差記憶部９０１内の第２のメモリに記憶する。次に、ステップＳ１３１２では、制御回路８０１は、デジタル等化回路２０４の全てのタップ数の設定が終了したか否かをチェックする。終了していなければ、ステップＳ１３０９へ戻り、制御回路８０１は、デジタル等化回路２０４の他のタップ数の設定を行う。終了していれば、ステップＳ１３１３へ進む。

ステップＳ１３１３では、誤差比較部９０３は、第１のメモリの誤差と第２のメモリの誤差を比較する。次に、ステップＳ１３１４では、制御回路８０１は、ブラインドＣＤＲ方式及びトラッキングＣＤＲ方式のうちの誤差が小さい方のＣＤＲ方式を指定する。そして、制御回路８０１は、指定したＣＤＲ方式において、いずれかのタップ数で第１の位相検出回路１１０１の誤差が閾値以下であるときには第１の位相検出回路１１０１を指定し、全てのタップ数で第１の位相検出回路１１０１の誤差が閾値より大きいときには第２の位相検出回路１１０２を指定する。そして、制御回路８０１は、いずれかのタップ数での誤差が閾値以下であるときには誤差が閾値以下のうちで更新対象の係数が最も少ないタップ数の等化方式をデジタル等化回路２０４に対して指定する。また、制御回路８０１は、全てのタップ数での誤差が閾値より大きいときには全ての係数を更新対象とする最大のタップ数の等化方式をデジタル等化回路２０４に対して指定する。次に、ステップＳ１３１５では、受信回路１０３は、ＣＤＲ方式の指定処理を終了する。次に、ステップＳ１３１６では、受信回路１０３は、他の初期化処理を行う。

本実施形態によれば、誤差に応じて、ＣＤＲ方式、位相検出回路の方式及び／又は等化方式を指定することにより、復元データのビットエラーレート及び消費電力を低減することができる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１１１アナログ等化回路
１１２アナログデジタル変換器
２０１位相ロックループ回路
２０２位相調整回路
２０３逆多重化回路
２０４デジタル等化回路
２０５位相検出回路
２０６ローパスフィルタ
２０７判定回路
２１０クロックデータリカバリ回路
８０１制御回路

Claims

位相調整コードに応じてクロック信号の位相を調整する位相調整回路と、
前記位相調整回路により出力されたクロック信号に同期して１ユニットインターバルに対してデータをオーバーサンプリングするサンプリング回路と、
前記サンプリング回路によりサンプリングされたデータに対して等化処理を行うデジタル等化回路と、
前記デジタル等化回路により等化処理されたデータを基に出力データを復元するクロックデータリカバリ回路と、
トラッキング方式又はブラインド方式を指定する制御回路とを有し、
前記クロックデータリカバリ回路は、
前記デジタル等化回路により等化処理されたデータの１ユニットインターバルのバウンダリと１ユニットインターバルのバウンダリの推定値との位相誤差を検出する位相検出回路と、
前記位相検出回路により検出された位相誤差をローパスフィルタリングするローパスフィルタと、
前記デジタル等化回路により等化処理されたデータを基に出力データを復元する判定回路とを有し、
前記位相調整回路は、前記トラッキング方式が指定されると前記ローパスフィルタにより出力される信号である位相調整コードに応じてクロック信号の位相を調整して出力し、前記ブラインド方式が指定されるとクロック信号の位相を固定して出力し、
前記判定回路は、前記トラッキング方式が指定されると、前記デジタル等化回路により等化処理されたデータのうちの１ユニットインターバルのセンタ用にサンプリングされたデータを用いて出力データを復元し、前記ブラインド方式が指定されると、前記ローパスフィルタによりフィルタリングされた信号を基に前記デジタル等化回路により等化処理されたデータのうちの１ユニットインターバルのセンタに最も近くでサンプリングされたデータを選択して出力データを復元し、
前記制御回路は、前記位相調整回路及び前記判定回路に対して前記トラッキング方式を指定したときの誤差と、前記位相調整回路及び前記判定回路に対して前記ブラインド方式を指定したときの誤差とを比較し、前記誤差の小さい方の方式を前記位相調整回路及び前記判定回路に対して指定することを特徴とする受信回路。
前記位相検出回路は、第１の位相検出方式が指定されると前記デジタル等化回路により等化処理されたデータを２値のデータに変換して前記位相誤差の検出を行う第１の位相検出回路と、第２の位相検出方式が指定されると、前記デジタル等化回路により等化処理されたデータを位相に対して３値以上のデータに線形変換して前記位相誤差の検出を行う第２の位相検出回路とを有し、
前記制御回路は、前記第１の位相検出方式を指定したときの誤差が閾値以下であるときには前記第１の位相検出方式を指定し、前記第１の位相検出方式を指定したときの誤差が閾値より大きいときには前記第２の位相検出方式を指定することを特徴とする請求項１記載の受信回路。
前記デジタル等化回路は、第１の等化方式が指定されると等化処理の誤差が０に近づくようにすべての次数の係数を更新対象として等化処理を行い、第２の等化方式が指定されると等化処理の誤差が０に近づくように一部の次数の係数を更新対象として他部の次数の係数を固定値にして等化処理を行い、
前記制御回路は、前記第２の等化方式を指定したときの誤差が閾値以下であるときには前記第２の等化方式を指定し、前記第２の等化方式を指定したときの誤差が閾値より大きいときには前記第１の等化方式を指定することを特徴とする請求項１又は２記載の受信回路。
前記制御回路は、前記デジタル等化回路の等化処理の誤差、前記位相検出回路により検出された位相誤差、又は前記クロックデータリカバリ回路により復元された出力データの誤差についての比較を行うことを特徴とする請求項１〜３のいずれか１項に記載の受信回路。