JP4299760B2 - 半導体装置のテスト方法 - Google Patents

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Description

本発明は、半導体装置に係り、特に半導体装置のテスト方法に関する。
近年の電子機器は高機能・高性能化とともに小型軽量化が要求されている。従って電子機器に実装される半導体装置にも、高機能・高性能化、小型化が求められ、半導体装置は大規模集積化とともにパッケージの小型化が進められ、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）や、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）などが開発されている。
従来の電子機器は、図１に示すように、ＣＰＵやコントローラ、メモリ等の半導体装置１４，１５をプリント基板１６上に実装し、互いにプリント基板上の配線で接続されていた。このように平面的に半導体装置を実装した場合には必要とされるプリント基板の面積が大きくなる欠点がある。一方、近年のデジタル情報家電機器等では、更なる小型軽量化、高機能・高性能化が要求されており、これらを実現する為に、複数の半導体チップを積層した様々なチップ積層技術が開発されている。
図２に２種類の半導体チップＡ，Ｂを積層した積層半導体装置を示す。チップを積層した場合には、それぞれのチップに設けられたパッド５のうち積層半導体装置の回路端子を備えたパッドと、チップ間同士のみが接続されて積層半導体装置の回路端子を備えていないパッドがある。つまり、チップ間同士のデータ情報のやりとりのみで、外部に出力されないパッドがある。
図１のように、半導体装置１４，１５をそれぞれプリント基板１６上に実装し、互いに接続する場合には、それぞれの半導体装置は個別の端子を備えているために個別にテストすることが可能である。しかし、図２のようにチップを積層し１つのパッケージに収めた場合、積層半導体装置の回路端子を備えていないパッドに対しては個別の半導体装置としてのテストが出来ないという問題がある。
この積層されたチップを個別にテストするためには、図２に示すように積層半導体装置の端子を備えていないパッドに対してテスト用スタブ配線８を設けテスト用信号ピン１３に接続する必要がある。追加されたテスト用信号ピンにより積層されたチップを個別にテストすることを可能にしている。
しかし、図２のテスト用スタブ配線８は、テスト以外の通常動作時には不要なものであり、このテスト用スタブ配線は、図２のチップ１−チップ２間で信号を伝送する通常動作時において、反射等の影響によるリンギングによって信号波形を歪ませるという新たな問題を引き起こすことになる。
図３（ａ）、（ｂ）にテスト用スタブ配線の影響を示したシミュレーション波形を示す。シミュレーションはランダムパターンを発生させたときのメイン信号パッド１２における波形であり、図３（ａ）はスタブ配線が短いとき、図３（ｂ）はスタブ配線が長いときの場合である。シミュレーション結果から明らかのように、スタブ配線長が長くなると、より信号品質が悪くなり、信号品質の悪化は、今後デバイスが高速化されるに従い、ますます問題となる。
さらに、図２の上述したテスト用スタブ配線は、テスト以外の通常動作時には不要なものであるにも関わらず、各信号とテスト用スタブ配線が１：１で接続されている。これにより、半導体装置としてチップ積層半導体装置自体のピン数増加の要因になり、チップ積層半導体装置の面積が増加したり、チップ積層半導体装置に割り当てられる電源ピンやグランド・ピンが減少したりするような問題に直面する。
積層されたチップのテストに関して、下記の特許文献がある。特許文献１には、半導体装置の端子の外側に、テスト用端子を新たに設け、ウェーハ段階においてテスト用端子からテストし、テスト終了後はテスト用端子を切り離す技術が開示されている。特許文献２には半導体装置の共通の端子に接続された複数のチップのパッドに対して内部回路間との導通と非導通を制御可能な切り離し回路を備えた技術が開示されている。
特開２００２−２１７３６７号公報 特開平１１−２７４３９５号公報
上記したように、複数の半導体チップを積層した積層半導体装置には、外部端子に接続されていない半導体チップのパッドがあり、個別の半導体チップのテストが行えないという問題がある。
さらに個別に半導体装置の行うためにテスト用スタブ配線及びテスト用信号ピンを設けた場合には、通常動作時には使用しないテスト用スタブ配線による反射やクロストークにより、通常動作時の信号品質が悪化するという新たな問題が引き起こされる。
本願の目的は、これらの問題に鑑み、通常動作時にはテスト用スタブ配線をメイン信号配線から切り離す構成とすることで良好な信号品質を有する積層半導体装置を提供することにある。
本願発明の半導体装置のテスト方法は、第１の機能を含む第１の半導体装置と、第２の機能を含む第２の半導体装置とを積層し、前記第１と第２の半導体装置の間を接続する信号線と、外部端子に接続されるスタブ配線と、前記信号線と前記スタブ配線との間を導通または非道通とするスイッチ手段とを備えた半導体装置のテスト方法であって、
前記半導体装置の通常動作時には、前記スイッチ手段をオフさせて前記信号線と前記スタブ配線との間を非導通とし、前記半導体装置のテスト時には、前記スイッチ手段をオンさせて前記信号線と前記スタブ配線との間を導通として前記テストを行うことを特徴とする。
本願発明の半導体装置のテスト方法は、第１の機能を含む第１の半導体装置と、第２の機能を含む第２の半導体装置とを積層し、前記第１と第２の半導体装置の間を接続するＮ本の信号線と、外部端子に接続されるスタブ配線と、前記Ｎ本の信号線と前記スタブ配線との間を導通または非道通とするセレクタとを備えた半導体装置のテスト方法であって、
前記半導体装置の通常動作時には、前記セレクタにより前記Ｎ本の信号線と前記スタブ配線との間を非導通とし、前記半導体装置のテスト時には、前記セレクタにより前記Ｎ本の信号線のいずれか１本と前記スタブ配線との間を導通として前記テストを行うことを特徴とする。
本願発明の半導体装置のテスト方法においては、前記第１の半導体装置のテスト時におけるテスト出力信号の外部への出力、及び前記第２の半導体装置のテスト時におけるテスト入力信号の外部よりの入力が、１つの前記外部端子を介して行われることを特徴とする。
本発明では、積層半導体装置において、その積層半導体装置内の各チップのテストを行う目的で設けられているテスト用スタブ配線に対し、そのテスト用スタブ配線をメインの信号配線から切り離す手段を用い、通常動作時にテスト用スタブ配線を切り離す事によって、通常動作時の信号品質を改善する事が可能である。
また本発明では、上記テスト用スタブ配線をメインの信号配線から切り離す手段にセレクタを用い、複数の信号線とテスト用スタブ配線をメインの信号配線から切り離す手段であるセレクタと接続する事により、テスト用スタブ配線の数を削減する事で積層半導体装置のピン数増加や割り当てられる電源ピンやグランド・ピンの減少を抑制し、電源層・グランド層のスリットを少なくすることで、より強い電源／グランドを設計することが可能となるメリットをさらに有する。
以下、本発明の積層半導体装置について、図を参照して説明する。
本発明の第１の実施例について図４を用いて説明する。本実施例においては信号線６とテスト用スタブ配線１８との切り離す手段としてスイッチ用トランジスタ３を用いた構成である。
第１の実施例の積層半導体装置の構成を図４に示す。チップ積層半導体装置の上層に積層される上層チップ１、チップ積層半導体装置の下層に積層される下層チップ２、テスト用スタブ配線とメインの信号配線とを切り離す手段であるスイッチ用トランジスタ３、上層チップ１とプリント基板７のランドとを接続するボンディングワイヤ４、それぞれのチップ内に形成される電源及び信号を取り出すパッド５、チップ内部の信号線６、チップを積層し、チップとの接続するためのパッドやランド、外部端子となる半田ボールが設けられたプリント基板７、チップをテストするためのテスト用スタブ配線１８、チップ積層半導体装置からなる半導体装置の外部端子になる半田ボール９、プリント基板７内の上層チップと下層チップ間を接続するメイン信号配線１０、下層チップに設けられたテスト用パッド１１、メイン信号パッド１２、テスト用ピン１３から構成される。
外部端子である半田ボールに接続されていない上層、下層チップ間の信号線は、上層チップ内の信号線６、パッド５、ボンディングワイヤ４、プリント基板７上のメイン信号配線１０、メイン信号パッド１２、下層チップ内の信号線６を介してチップ内の回路素子が接続される。また、テスト用信号ピン１３はテスト用スタブ配線１８、テスト用パッド１１、スイッチ用トランジスタ３を介して下層チップの信号線６に接続される。
電源（ＶＤＤ，ＧＮＤ）はパッドあるいはボンディングワイヤを介して外部端子である半田ボールに接続される。図示していない外部端子である半田ボールに接続されている信号線はパッドあるいはボンディングワイヤを介して外部端子である半田ボールに接続される。
次に、図４を用いて本発明の動作について説明する。
積層されるチップ間を接続する信号線は、上層チップ１のドライバからの信号線６、ボンディングワイヤ４、メイン信号線１０、下層チップ２の信号線６を介してレシーバに接続される。下層チップ２の信号線６にテスト用スタブ配線１８がスイッチ用トランジスタ３を介して接続されている。
通常動作時には、信号線６とテスト用スタブ配線１８間に接続されているスイッチ用トランジスタ３をＯＦＦにし、テスト用スタブ配線１８を信号配線６から切り離す事で、テスト用スタブ配線１８の影響による信号線の波形劣化をなくす。
チップ積層半導体装置に積層された個々のチップ・テストを行う際には、上層チップ１のドライバ側のテストと、下層チップ２のレシーバ側のテストとの２通りが考えられる。
上層チップ１のドライバ側をテストする場合、図示されないチップ１の入力端子からの入力データに従って出力されるドライバからの出力データをテスト用信号ピン１３に出力することでテストが行われる。テスト用スタブ配線１８と信号線６を接続するスイッチ用トランジスタ３をＯＮの状態にし、テスト用スタブ配線１８に接続された積層半導体装置のテスト用信号ピン１３に対しては信号を入力する事なく、半導体テスタやオシロスコープ等の計測器、ジェネレータ、基板に実装された積層半導体装置と接続されるIC等によって、上層チップ１のドライバ回路から出力される信号を観測するものである。テスト用スタブ配線には信号は入力されないため、上層チップ１のドライバ回路からの出力信号とテスト用スタブ配線に入力される信号との衝突は考えなくても良い。
下層チップ２のレシーバ側をテストする場合、テスト用スタブ配線１８に接続されたテスト用信号ピン１３に対し、半導体テスタやパターンジェネレータ、ジェネレータ、基板に実装された積層半導体装置と接続されるIC等により信号を入力し、図示されないチップ２の出力端子により出力データを判定する。この時、テスト用スタブ配線１８と信号線６を接続するスイッチ用トランジスタはＯＮの状態であり、上層チップ１のドライバ回路からの信号は出力されない状態にある。よって、チップ１のドライバ回路からの出力信号とテスト用信号ピン１３に入力される信号との衝突は考えなくても良い。
図５（ａ）、（ｂ）にテスト用スタブ配線１８の影響を示したシミュレーション波形を示す。シミュレーションはランダムパターンを発生させたときのメイン信号パッド１２における波形であり、図５（ａ）はスイッチ用トランジスタ３をオンさせテスト用スタブ配線１８を信号線６に接続させたとき、図５（ｂ）はスイッチ用トランジスタ３をオフさせテスト用スタブ配線１８を信号線６から切り離したときの場合である。シミュレーション結果から明らかのように、テスト用スタブ配線１８を信号線６から切り離した場合には信号の反射が小さく、しかも短期間で反射が収束している。テスト用スタブ配線１８を信号線６から切り離すことで、信号品質の良い高速データ通信が可能となる。
本実施例においては、テスト時にはスイッチ用トランジスタをオンさせテスト用スタブ配線を導通させ積層されたチップ個々のテストを可能にする。通常動作時にはスイッチ用トランジスタをオフさせテスト用スタブ配線を非導通とすることで、積層されたチップ間の信号線のスタブ配線をなくすることで信号品質の良い高速データ通信が可能な積層半導体装置が得られる。
次に、本発明の第２の実施例について図６を参照して説明する。
図６は、本発明の第２の実施例における複数のチップが積層された積層半導体装置を示す図である。第１の実施例においては、テスト用スタブ配線１８を信号配線６から切り離す手段として、積層されるチップ２内部にスイッチ用トランジスタ３を設けていたが、本発明例ではテスト用スタブ配線２８を信号配線６から切り離す手段として、積層されるチップ２内部にセレクタ２０を設けている。セレクタ２０は信号配線６及び他の（Ｎ−１）本の信号線１６に対し1個の信号線を選択し、テスト用スタブ配線１８と接続する事が出来る。ここでＮは２以上の正の整数である。
本実施例においては、上層チップの複数のパッドからそれぞれ接続された複数の信号線に対し１個の信号線を選択するセレクタを設け、選択された信号線をテスト用スタブ配線２８及びテスト用信号ピン１３と導通される実施例である。N本の信号線に対し1個の信号を選択的に出力するセレクタを介してテスト用スタブ配線と接続する事で、テスト用スタブ配線及びテスト用ピンの数を1/Nに削減出来るため、積層半導体装置の面積増加、又は割り当てられる電源ピンやグランド・ピンの減少を抑制できることが可能になる。
上層チップ１をテストする場合には、テスト用スタブ配線と信号線を接続するセレクタ２０により1本の信号線を選択しテスト用スタブ配線と接続する。上層チップの図示されない入力ピンから信号を入力し、その出力をテスト用スタブ配線２８に接続されたテスト用信号ピンから出力させる。これらの出力信号を半導体テスタやオシロスコープ等の計測器、基板に実装された積層半導体装置と接続されるIC等によって、ドライバ側のチップから出力される信号を観測する。次にセレクタ２０により未テストの信号線とテスト用スタブ配線を選択接続させ、接続された信号線のテストを実施する。このようにして全ての信号線がテストされるようにテストを繰り返す。この場合、テスト用スタブ配線には信号は入力されないため、ドライバからの出力信号とテスト用スタブ配線に入力される信号との衝突は考えなくても良い。
下層チップ２をテストする場合、テスト用スタブ配線と信号線とを接続するセレクタ２０により１本の信号線を選択しテスト用スタブ配線と接続する。下層チップ２に対しテスト用信号ピン１３に、半導体テスタやパターンジェネレータ、基板に実装されたチップ積層半導体装置と接続されるIC等により信号を入力し、図示されないチップ２の出力端子によりテスする。次にセレクタ２０により未テストの信号線とテスト用スタブ配線を選択接続させ、接続された信号線のテストを実施する。このようにして全ての信号線がテストされるようにテストを繰り返す。上層チップ１からの信号は、そのドライバからデータは出力されない状態にある。よって、ドライバからの出力信号とテスト用スタブ配線に入力される信号との衝突は考えなくても良い。
セレクタ２０を設けた本実施例においては、通常動作時にはセレクタは信号線を選択せず、テスト用スタブ配線は切り離されることで、テスト用スタブ配線による信号の反射、クロストークは発生しない。
本実施例において例えばＣＰＵとメモリを積層した場合考えてみる。チップが積層される積層半導体装置がＣＰＵとメモリの場合にはＣＰＵとメモリ間のデータ転送は外部転送なしで積層半導体装置内部のみの転送が行われるために外部端子は設けられないことがある。またこれらのデータは３２ビットとか、あるいは６４ビット単位であり、これらのデータをビット毎に１：１のテスト用の信号ピンを設けると追加されるテスト用信号ピン数が増加する。テスト用信号ピン数の増加のため積層半導体装置の面積の増加、または電源ピンを削減しなければならなくなるという問題がある。しかし、Ｎ個の信号線に対し１個のテスト用信号ピンを設けることでテスト用信号ピン数を削減でき、ピン数の増加の問題を解決できる。
例えば６４ビットのデータ線に対し１６個のテスト用信号ピンを設けた場合には、順次Ｄ０〜Ｄ１５の１６ビットのテスト、Ｄ１６〜Ｄ３１の１６ビットのテスト、Ｄ３２〜Ｄ４７の１６ビットのテスト、Ｄ４８〜Ｄ６３の１６ビットのテストを４回繰り返すことでＤ０〜Ｄ６３の６４ビットのテストが完了する。信号線とテスト用信号ピンを１：１の場合には６４個のテスト用信号ピンを設ける必要があるが、セレクタを採用し信号線とテスト用信号ピンを本実施例の場合はＮ：１の場合にはテスト用信号ピンは１６個と少なく、その差４８個のテスト用ピンが削減できる。
またメモリ回路においては、データ端子として入出力共用ピンの場合が多い。しかし入出力共用ピンの場合においては、データ制御信号により入出力共用ピンは入力ピンとして動作する時と、出力ピンとして動作する時とが制御される。従ってメモリ回路である下層のチップ２には、メモリへの書込み時にはテスト用信号ピンからの信号が入力され、読み出し時にはテスト用信号ピンから信号が出力される。このとき上層チップ１は動作しないように制御することで、下層チップ２の入出力共用ピンは書込み時には入力ピンとし、読み出し時には出力ピンとしてそれぞれ独立して扱うことでテストが可能となる。
本実施例においては、テスト時にはセレクタにより信号線を選択し、テスト用スタブ配線を導通させ積層されたチップ個々のテストを可能にする。通常動作時にはセレクタによりテスト用スタブ配線を非導通とすることで、積層されたチップ間の信号線のスタブ配線をなくすることで信号品質の良い高速データ通信が可能な積層半導体装置が得られる。
さらに本実施例においては、Ｎ本の信号線に対し１個の信号を選択的に出力するセレクタを介してテスト用スタブ配線と接続する事で、テスト用スタブ配線及びテスト用ピンの数を１／Ｎに削減出来るため、積層半導体装置の面積増加、又は割り当てられる電源ピンやグランド・ピンの減少を抑制し、電源層・グランド層のスリットを少なくすることで、より強い電源／グランドを設計することが可能になるメリットをさらに有する。
次に、本発明の第３の実施例について図７を参照して説明する。
図７は、本発明の第３の実施例における複数のチップが積層された積層半導体装置を示す図である。
第１の実施例においては、下層チップ２にテスト用パッド１１と、テスト用スタブ配線をメインの信号配線から切り離す手段としてスイッチ用トランジスタ３とを設けていたが、本実施例ではその代わりにプリント基板７上にテスト用ランド３１、信号用ランドを設け、そのランド間に外部スイッチ用トランジスタ２１を設けている。
上層チップ１と下層チップ２の信号線は、上層チップ１のドライバ回路からの信号線６、パッド５、ボンディングワイヤ４、メイン信号線１０、メイン信号パッド１２、信号線６を介して下層チップ２のレシーバ回路に接続される。一方、メイン信号線１０には外部スイッチ用トランジスタ２１を介し、テスト用スタブ配線２８、テスト用信号ピン１３に接続される。
本実施例においては、プリント基板７上に信号線ランド３２とテスト用ランド３１を設け、信号線ランド３２とテスト用ランド３１の間にテスト用スタブ配線をメインの信号配線から切り離す手段として外部スイッチ用トランジスタ２１を設けている。外部スイッチ用トランジスタ２１の動作はスイッチ用トランジスタ３と同様であり、その詳細な説明は省略する。
本実施例においても、テスト時には外部スイッチ用トランジスタをオンさせテスト用スタブ配線を導通させ積層されたチップ個々のテストを可能にする。通常動作時には外部スイッチ用トランジスタをオフさせテスト用スタブ配線を非導通とすることで、積層されたチップ間の信号線のスタブ配線をなくすることで信号品質の良い高速データ通信が可能な積層半導体装置が得られる。
次に、本発明の第４の実施例について、図８を用いて説明する。
第２の実施例においては、テスト用スタブ配線をメインの信号配線から切り離す手段として、下層チップ２内にセレクタ２０を設けていた。本実施例ではプリント基板７上に外部セレクタ３０を設け、外部セレクタ３０はＮ本の信号線に対し1個の信号線を選択し、テスト用スタブ配線４８と接続する。
本実施例においては、プリント基板７上に信号線ランド３２とテスト用ランド３１を設け、信号線ランド３２とテスト用ランド３１の間にテスト用スタブ配線４８をメインの信号配線から切り離す手段として外部セレクタ３０を設けている。外部セレクタ３０の動作はセレクタ２０と同様であり、その詳細な説明は省略する。
本実施例においては、テスト時にはセレクタにより信号線を選択し、テスト用スタブ配線を導通させ積層されたチップ個々のテストを可能にする。通常動作時にはセレクタによりテスト用スタブ配線を非導通とすることで、積層されたチップ間の信号線のスタブ配線をなくすることで信号品質の良い高速データ通信が可能な積層半導体装置が得られる。
さらに本実施例においては、Ｎ本の信号線に対し1個の信号を選択的に出力するセレクタを介してテスト用スタブ配線と接続する事で、テスト用スタブ配線及びテスト用ピンの数を１／Ｎに削減出来るため、積層半導体装置の面積増加、又は割り当てられる電源ピンやグランド・ピンの減少を抑制し、電源層・グランド層のスリットを少なくすることで、より強い電源／グランドを設計することが可能になるメリットをさらに有する。
次に、本発明の第５の実施例について図面を参照して説明する。
図９は、本発明の第５の実施例によるチップ積層半導体装置を示す図である。第３の実施例においては、テスト用スタブ配線をメインの信号配線から切り離す手段として、外部スイッチ用トランジスタ２１を設けていたが、本発明ではその代わりにヒューズ２２、テスト用スタブ配線５８を有し、ヒューズによりテスト用スタブ配線を切り離すものである。そのヒューズをチップ積層半導体装置自身のモールド２７の外側に配置する事を特徴とする。
本発明の効果としては、テスト後にヒューズを物理的に切断するだけでテスト用スタブ配線５８が切り離される為、積層されるチップ内部や基板上にテスト用スタブ配線をメインの信号配線から切り離す手段であるスイッチ用トランジスタを作り込む必要がなく、容易かつ安価で本発明を実現できる事にある。又、ヒューズ切断後のモールドに近い側の配線は、その配線にプローブ等を接触させるパッドになり、通常動作時の信号波形を確認する用途などに使用可能である。
本実施例においても、テスト時にはヒューズによりテスト用スタブ配線を導通させ積層されたチップ個々のテストを可能にする。通常動作時にはヒューズは切断されテスト用スタブ配線を非導通とすることで、積層されたチップ間の信号線のスタブ配線をなくすることで信号品質の良い高速データ通信が可能な積層半導体装置が得られる。
次に、本発明の第６の実施例について図面を参照して説明する。
図１０及び図１１は、本発明の第６の実施例によるチップ積層半導体装置を示す図である。第１から第５までの実施例においては、テスト用スタブ配線とメインの信号配線を切り離す手段を有していたが、本発明例ではその代わりにテスト用スタブ配線とメインの信号配線を切り離す手段を有するのではなく、予めスタブレス構造にし、導電性物質（例えばコネクタあるいはプローブ）を接触させることで挿入口をテスト端子とする実施例である。
図１０に示したようなプリント基板に、コネクタ挿入口２６を設け、コネクタ挿入口２６にコネクタ２４を挿入する。テスト時にはコネクタ２４には図示しない半導体テスタやパターンジェネレータ、基板に実装されたチップ積層半導体装置と接続されるＩＣ等により信号を入力され、または信号が出力されることでテストが行われる。通常動作時にはコネクタは装着されないためテスト用スタブ配線による信号の劣化は無い。
同様に図１１のプリント基板には、プローブ挿入口２５を設け、プローブ挿入口２５にプローブ２３を挿入する。テスト時にはプローブコネクタ２３には図示しない半導体テスタやパターンジェネレータ、基板に実装されたチップ積層半導体装置と接続されるＩＣ等により信号を入力され、または信号が出力されることでテストが行われる。通常動作時にはプローブは装着されないためテスト用スタブ配線による信号の劣化は無い。
本実施例においても、テスト時にはプローブまたはコネクタによりテスト用スタブ配線を導通させ積層されたチップ個々のテストを可能にする。通常動作時にはプローブまたはコネクタは装着されないためテスト用スタブ配線は接続されない。積層されたチップ間の信号線のスタブ配線がないため信号品質の良い高速データ通信が可能な積層半導体装置が得られる。
次に、本発明の第７の実施例について説明する。
第１から第６の実施例においては、２つのチップを積層し、互いに接続されたチップ積層半導体装置を例にしているが、本発明では積層されるチップの数は２つに限定されるものではなく、必要に応じ任意の数のチップを積層することができる。
また、チップとの接続方法としてボンディングワイヤ技術を用いているが、例えば貫通電極を用いたチップを積層してもよく、その他の配線技術を用いたチップを積層した積層半導体装置にも本発明は適用できる。
本実施例においても、テスト時にはスイッチ用トランジスタ、セレクタ、ヒューズ、プローブまたはコネクタによりテスト用スタブ配線を導通させ積層されたチップ個々のテストを可能にする。通常動作時にはテスト用スタブ配線を切り離す。積層されたチップ間の信号線のスタブ配線がないため信号品質の良い高速データ通信が可能な積層半導体装置が得られる。
次に、本発明の第８の実施例について説明する。
第１から第７の実施例においては、チップ単体あるいは半導体装置を積層した技術に関して述べているが、本発明では1つのチップに複数の機能を盛り込んだもの、例えばＣＰＵやコントローラやメモリなどを1つのチップに集積したシステム・オン・チップ（ＳＯＣ）を積層する場合にも適用できる。
本実施例においても、テスト時にはスイッチ用トランジスタ、セレクタ、ヒューズ、プローブまたはコネクタによりテスト用スタブ配線を導通させ積層されたチップ個々のテストを可能にする。通常動作時にはテスト用スタブ配線を切り離す。積層されたチップ間の信号線のスタブ配線がないため信号品質の良い高速データ通信が可能な積層半導体装置が得られる。
次に、本発明の第９の実施例について説明する。
第１から第８の実施例においては、積層されるものはチップ単体であったが、本発明では積層されるのはチップ単体に限定されるものではなく、パッケージされた複数の半導体装置をさらに積層する場合にも適用可能である。
本実施例においても、テスト時にはスイッチ用トランジスタ、セレクタ、ヒューズ、プローブまたはコネクタによりテスト用スタブ配線を導通させ積層された半導体装置個々のテストを可能にする。通常動作時にはテスト用スタブ配線を切り離す。積層された半導体装置間の信号線のスタブ配線がないため信号品質の良い高速データ通信が可能な積層半導体装置が得られる。
以上本願発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
従来の半導体装置の搭載したプリント基板を示す図である。 従来のチップ積層された積層半導体装置を示す図である。 図２の積層半導体装置における信号線のシミュレーション波形を示す図である。 第１の実施例における積層半導体装置を示す図である。 本発明の積層半導体装置における信号線のシミュレーション波形を示す図である。 第２の実施例における積層半導体装置を示す図である。 第３の実施例における積層半導体装置を示す図である。 第４の実施例における積層半導体装置を示す図である。 第５の実施例における積層半導体装置を示す図である。 第６の実施例における積層半導体装置を示す図である。 第６の実施例における積層半導体装置を示す図である。
符号の説明
１ 上層チップ
２ 下層チップ
３ スイッチトランジスタ
４ ボンディングワイヤ
５ パッド
６ 信号線
７、１７ プリント基板
８，１８，２８，３８，４８，５８ テスト用スタブ配線
９ 半田ボール
１０ メイン信号配線
１１ テスト用パッド
１２ メイン信号パッド
１３ テスト用信号ピン
１４、１５ 半導体装置
１６ 他の信号線
２０ セレクタ
２１ 外部スイッチトランジスタ
２２ ヒューズ
２３ コネクタ
２４ コネクタ挿入口
２５ プローブ
２６ プローブ挿入口
２７ モールド
３０ 外部セレクタ
３１ テスト用ランド
３２ 信号用ランド

Claims (3)

  1. 第１の機能を含む第１の半導体装置と、第２の機能を含む第２の半導体装置とを積層し、前記第１と第２の半導体装置の間を接続する信号線と、外部端子に接続されるスタブ配線と、前記信号線と前記スタブ配線との間を導通または非道通とするスイッチ手段とを備えた半導体装置のテスト方法であって、
    前記半導体装置の通常動作時には、前記スイッチ手段をオフさせて前記信号線と前記スタブ配線との間を非導通とし、前記半導体装置のテスト時には、前記スイッチ手段をオンさせて前記信号線と前記スタブ配線との間を導通として前記テストを行うことを特徴とする半導体装置のテスト方法。
  2. 第１の機能を含む第１の半導体装置と、第２の機能を含む第２の半導体装置とを積層し、前記第１と第２の半導体装置の間を接続するＮ本の信号線と、外部端子に接続されるスタブ配線と、前記Ｎ本の信号線と前記スタブ配線との間を導通または非道通とするセレクタとを備えた半導体装置のテスト方法であって、
    前記半導体装置の通常動作時には、前記セレクタにより前記Ｎ本の信号線と前記スタブ配線との間を非導通とし、前記半導体装置のテスト時には、前記セレクタにより前記Ｎ本の信号線のいずれか１本と前記スタブ配線との間を導通として前記テストを行うことを特徴とする半導体装置のテスト方法。
  3. 前記第１の半導体装置のテスト時におけるテスト出力信号の外部への出力、及び前記第２の半導体装置のテスト時におけるテスト入力信号の外部よりの入力が、１つの前記外部端子を介して行われることを特徴とする請求項１または請求項２記載の半導体装置のテスト方法。
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