JP3447553B2 - 半導体パッケ−ジ - Google Patents
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Description
【0001】
【発明の属する技術分野】本発明は複数の半導体チップ
をパッケージ内部に有する半導体パッケージに関する。
をパッケージ内部に有する半導体パッケージに関する。
【0002】
【従来の技術】半導体素子は、通常、シリコンウェハー
からチップを製造した後、各チップをエポキシ樹脂等で
パッケージして電子部品として使用するが、電子部品の
小型化や趨勢に伴い半導体素子の高集積化が進められて
きており、パッケージ自体の小型化と、1つのパッケー
ジに複数のチップを包装する試みとが行われている。
からチップを製造した後、各チップをエポキシ樹脂等で
パッケージして電子部品として使用するが、電子部品の
小型化や趨勢に伴い半導体素子の高集積化が進められて
きており、パッケージ自体の小型化と、1つのパッケー
ジに複数のチップを包装する試みとが行われている。
【0003】図6は、従来のパッケージ構造の1つであ
るスタックドパッケージである。このパッケージにおい
ては、上部チップ61と下部チップ62とを上下に配置
している。上部チップ61および下部チップ62は、そ
れぞれワイヤーボンディング63によって図示しないチ
ップパッド(入出力端子)からデバイスピン64に接続
されている。構造全体は、エホキシ樹脂等のモルディン
グコンパウンドで覆われている。
るスタックドパッケージである。このパッケージにおい
ては、上部チップ61と下部チップ62とを上下に配置
している。上部チップ61および下部チップ62は、そ
れぞれワイヤーボンディング63によって図示しないチ
ップパッド(入出力端子)からデバイスピン64に接続
されている。構造全体は、エホキシ樹脂等のモルディン
グコンパウンドで覆われている。
【0004】このような構造のパッケージの場合、個々
の半導体チップをテストすることが非常に困難である。
例えば、従来のスタックドパッケージの構成例として、
上部チップがマイクロコンピュータチップ、下部チップ
がメモリーチップで構成されている場合がある。上記の
場合には、個々の半導体チップをテストする方法とし
て、2つの半導体チップの全てのデバイスピンを、半導
体パッケージのデバイスピンに出力することで個々の半
導体チップのテストを可能にする第1のテスト方法があ
る。
の半導体チップをテストすることが非常に困難である。
例えば、従来のスタックドパッケージの構成例として、
上部チップがマイクロコンピュータチップ、下部チップ
がメモリーチップで構成されている場合がある。上記の
場合には、個々の半導体チップをテストする方法とし
て、2つの半導体チップの全てのデバイスピンを、半導
体パッケージのデバイスピンに出力することで個々の半
導体チップのテストを可能にする第1のテスト方法があ
る。
【0005】また、例えば上部マイクロコンピュータチ
ップの1つの出力端子と下部メモリーチップの1つの入
力端子がシステム構成の仕様上共通のデバイスピンにワ
イヤーボンディングされている場合があるが、この場
合、パッケージング後の出荷テストにおいて、システム
全体の基本動作のみのテストしかできず個々のチップの
テストが不可能である。そのため、これを回避するため
にそれぞれのチップに複雑なテスト回路を組み込み個々
に分離することでテスト可能とする第2のテスト方法が
ある。
ップの1つの出力端子と下部メモリーチップの1つの入
力端子がシステム構成の仕様上共通のデバイスピンにワ
イヤーボンディングされている場合があるが、この場
合、パッケージング後の出荷テストにおいて、システム
全体の基本動作のみのテストしかできず個々のチップの
テストが不可能である。そのため、これを回避するため
にそれぞれのチップに複雑なテスト回路を組み込み個々
に分離することでテスト可能とする第2のテスト方法が
ある。
【0006】
【発明が解決しようとする課題】しかし、上記の第1の
テスト方法では、半導体チップの全ての入出力端子をパ
ッケージのデバイスピンに出力するため、パッケージに
設けるデバイスピン数の増加につながることとなってい
た。
テスト方法では、半導体チップの全ての入出力端子をパ
ッケージのデバイスピンに出力するため、パッケージに
設けるデバイスピン数の増加につながることとなってい
た。
【0007】また、第2のテスト方法では、複雑なテス
ト回路の追加によって、デバイスピン数の削減や、品質
の低下を防ぐことは可能であるがチップサイズが増大す
る等の様々な問題が生じていた。
ト回路の追加によって、デバイスピン数の削減や、品質
の低下を防ぐことは可能であるがチップサイズが増大す
る等の様々な問題が生じていた。
【0008】また、上部チップと下部チップの組み合わ
せがメモリーチップ同士のスタックドパッケージの場
合、各チップのそれぞれのバッファを一括して不動作状
態にするために、全てのバッファの構成を換え個々の半
導体チップのテストを可能としているが、この場合もチ
ップサイズが増大するという問題を生じていた。
せがメモリーチップ同士のスタックドパッケージの場
合、各チップのそれぞれのバッファを一括して不動作状
態にするために、全てのバッファの構成を換え個々の半
導体チップのテストを可能としているが、この場合もチ
ップサイズが増大するという問題を生じていた。
【0009】また、システム全体としてテストを行う従
来の場合には、システムとしての全テストパターンを行
う必要があり、また期待値を新たに用意する必要があ
り、開発コストの上昇、テストコスト上昇となってい
た。
来の場合には、システムとしての全テストパターンを行
う必要があり、また期待値を新たに用意する必要があ
り、開発コストの上昇、テストコスト上昇となってい
た。
【0010】本発明は、前記の問題点を解消するために
なされたものであって、複数の半導体チップを備える半
導体パッケージであって、デバイスピン数の増加や複雑
なテスト回路の追加なしで個々の半導体チップのテスト
を可能とする半導体パッケージを提供する事を目的とす
る。
なされたものであって、複数の半導体チップを備える半
導体パッケージであって、デバイスピン数の増加や複雑
なテスト回路の追加なしで個々の半導体チップのテスト
を可能とする半導体パッケージを提供する事を目的とす
る。
【0011】
【課題を解決するための手段】本発明は、上記の目的を
達成するため、次の構成を有する。第1の発明は、共通
のデバイスピンに接続する2以上の半導体チップを有す
る半導体パッケージであって、デバイスピンに印加され
た制御信号に基づき前記デバイスピンと内部回路間の導
通と非導通を制御可能とするバッファ部を有する半導体
パッケージである。
達成するため、次の構成を有する。第1の発明は、共通
のデバイスピンに接続する2以上の半導体チップを有す
る半導体パッケージであって、デバイスピンに印加され
た制御信号に基づき前記デバイスピンと内部回路間の導
通と非導通を制御可能とするバッファ部を有する半導体
パッケージである。
【0012】第2の発明は、共通のデバイスピンに接続
する2以上の半導体チップを有する半導体パッケージで
あって、デバイスピンに印加された制御信号に基づき入
出力端子と内部回路間の導通と非導通を制御可能とする
バッファと、テスト用スイッチとリセット用スイッチに
接続する制御信号保持部とを備えた切り離し回路を、入
力出端子と内部回路との間に設け、テスト用スイッチを
ONし、リセットスイッチをOFFすることでいずれか
のバッファを導通とし、テスト用スイッチをOFFし、
リセットスイッチをONすることで全バッファが導通す
ることとなる半導体パッケージである。
する2以上の半導体チップを有する半導体パッケージで
あって、デバイスピンに印加された制御信号に基づき入
出力端子と内部回路間の導通と非導通を制御可能とする
バッファと、テスト用スイッチとリセット用スイッチに
接続する制御信号保持部とを備えた切り離し回路を、入
力出端子と内部回路との間に設け、テスト用スイッチを
ONし、リセットスイッチをOFFすることでいずれか
のバッファを導通とし、テスト用スイッチをOFFし、
リセットスイッチをONすることで全バッファが導通す
ることとなる半導体パッケージである。
【0013】第3の発明は、切り離し回路を内蔵した半
導体チップを積層して設けたことを特徴とする第2の発
明に記載の半導体パッケージである。
導体チップを積層して設けたことを特徴とする第2の発
明に記載の半導体パッケージである。
【0014】第4の発明は、リセット用スイッチを第1
導電型トランジスタで構成した半導体チップを一方に積
層し、リセット用スイッチを第2導電型トランジスタで
構成した半導体チップを他方に積層することを特徴とす
る第3の発明に記載の半導体パッケージである。
導電型トランジスタで構成した半導体チップを一方に積
層し、リセット用スイッチを第2導電型トランジスタで
構成した半導体チップを他方に積層することを特徴とす
る第3の発明に記載の半導体パッケージである。
【0015】第1の発明によれば、制御信号に基づき共
通のデバイスピンに接続される半導体チップを電気的に
切り離すことができる。共通のデバイスピンとの間にバ
ッファを設けない半導体チップとバッファを設けた半導
体チップがある場合には、バッファを非導通とすること
でテストに必要なバッファを設けない半導体チップのみ
のテストが可能となる。共通のデバイスピンと内部回路
間に全てバッファを設けている場合には、テストを行い
たい半導体チップに設けたバッファを導通とし、その他
のバッファを非導通とすることで、1の半導体チップま
たは2以上の半導体チップを選択的に試験することが可
能となる。また、共通のデバイスピンに接続された半導
体チップに設けた全バッファを導通とすることで半導体
パッケージを通常の動作が可能となる。
通のデバイスピンに接続される半導体チップを電気的に
切り離すことができる。共通のデバイスピンとの間にバ
ッファを設けない半導体チップとバッファを設けた半導
体チップがある場合には、バッファを非導通とすること
でテストに必要なバッファを設けない半導体チップのみ
のテストが可能となる。共通のデバイスピンと内部回路
間に全てバッファを設けている場合には、テストを行い
たい半導体チップに設けたバッファを導通とし、その他
のバッファを非導通とすることで、1の半導体チップま
たは2以上の半導体チップを選択的に試験することが可
能となる。また、共通のデバイスピンに接続された半導
体チップに設けた全バッファを導通とすることで半導体
パッケージを通常の動作が可能となる。
【0016】これにより半導体パッケージにおいて複雑
なテスト回路を半導体チップ中に組み込むことなく、パ
ッケージ内部の共通のデバイスピンに接続される各半導
体チップを完全分離して個々の半導体チップの性能確
認、故障個所発見等の試験を実施できる。本発明では入
出力端子の外部接続状態を初期設定するルーチンが増え
るだけでテストパターンや期待値はウェハーテストに用
いたものを再利用できる。また、テスト終了時には、本
来の動作を行うため全てのバッファを導通可能であるの
で容易にテスト等が可能となる。
なテスト回路を半導体チップ中に組み込むことなく、パ
ッケージ内部の共通のデバイスピンに接続される各半導
体チップを完全分離して個々の半導体チップの性能確
認、故障個所発見等の試験を実施できる。本発明では入
出力端子の外部接続状態を初期設定するルーチンが増え
るだけでテストパターンや期待値はウェハーテストに用
いたものを再利用できる。また、テスト終了時には、本
来の動作を行うため全てのバッファを導通可能であるの
で容易にテスト等が可能となる。
【0017】第2の発明によれば、共通のデバイスピン
に接続した半導体チップの入出力端子と内部回路間に切
り離し回路を設けているから、共通のデバイスピンに接
続した各半導体チップを電気的にデバイスピンから切り
離すことが可能となった。共通のデバイスピンと各内部
回路間のいずれかに切り離し回路を設けた場合は、該切
り離し回路のバッファを非導通とすることで、切り離し
回路を設けていない半導体チップのテストを個別にでき
る。共通のデバイスピンと各内部回路間の全てに切り離
し回路を設けている場合には、テストを行いたい半導体
チップに設けた切り離し回路のバッファを導通とし、そ
の他の切り離し回路のバッファを非導通とすることで、
1の半導体チップまたは2以上の半導体チップを選択的
に試験することが可能となる。また、共通のデバイスピ
ンに接続された半導体チップに設けた切り離し回路の全
バッファを導通とすることで、半導体パッケージは通常
の動作が可能となる。
に接続した半導体チップの入出力端子と内部回路間に切
り離し回路を設けているから、共通のデバイスピンに接
続した各半導体チップを電気的にデバイスピンから切り
離すことが可能となった。共通のデバイスピンと各内部
回路間のいずれかに切り離し回路を設けた場合は、該切
り離し回路のバッファを非導通とすることで、切り離し
回路を設けていない半導体チップのテストを個別にでき
る。共通のデバイスピンと各内部回路間の全てに切り離
し回路を設けている場合には、テストを行いたい半導体
チップに設けた切り離し回路のバッファを導通とし、そ
の他の切り離し回路のバッファを非導通とすることで、
1の半導体チップまたは2以上の半導体チップを選択的
に試験することが可能となる。また、共通のデバイスピ
ンに接続された半導体チップに設けた切り離し回路の全
バッファを導通とすることで、半導体パッケージは通常
の動作が可能となる。
【0018】これにより半導体パッケージにおいて複雑
なテスト回路を半導体チップ中に組み込むことなく、パ
ッケージ内部の半導体チップを完全分離して個々の半導
体チップの性能確認、故障個所発見等の試験を実施でき
る。本発明では入出力端子の外部接続状態を初期設定す
るルーチンが増えるだけでテストパターンや期待値はウ
ェハーテストに用いたものを再利用できる。また、テス
ト終了時には、本来の動作を行うため全てのバッファを
導通可能であるので容易にテスト等が可能となる。
なテスト回路を半導体チップ中に組み込むことなく、パ
ッケージ内部の半導体チップを完全分離して個々の半導
体チップの性能確認、故障個所発見等の試験を実施でき
る。本発明では入出力端子の外部接続状態を初期設定す
るルーチンが増えるだけでテストパターンや期待値はウ
ェハーテストに用いたものを再利用できる。また、テス
ト終了時には、本来の動作を行うため全てのバッファを
導通可能であるので容易にテスト等が可能となる。
【0019】第3の発明によれば、小型化を目的とした
積層した半導体チップに対して有効に性能試験等が可能
となる。
積層した半導体チップに対して有効に性能試験等が可能
となる。
【0020】第4の発明によれば、更に切り離し回路の
テスト状態と実動作状態の切り替えを共通のリセット信
号による簡単な回路で行うことができるので、切り離し
回路が小スペースにて構成でき、限られた半導体チップ
スペースにおいて内部回路の有効利用が図れることとな
る。また、積層パッケージにおける個別チップテストの
ための端子数増大を最小限にできる。
テスト状態と実動作状態の切り替えを共通のリセット信
号による簡単な回路で行うことができるので、切り離し
回路が小スペースにて構成でき、限られた半導体チップ
スペースにおいて内部回路の有効利用が図れることとな
る。また、積層パッケージにおける個別チップテストの
ための端子数増大を最小限にできる。
【0021】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態を詳細に説明する。 (第1の実施の形態)図1は、本発明に係る半導体パッ
ケージであるスタックドパッケージ内部の一部を示す斜
視図である。
施形態を詳細に説明する。 (第1の実施の形態)図1は、本発明に係る半導体パッ
ケージであるスタックドパッケージ内部の一部を示す斜
視図である。
【0022】スタックドパッケージは、内部回路1Aと
切り離し回路3Aとパッド(入出力端子)4Aを有する
半導体チップ2Aと、同様に内部回路1Bと切り離し回
路3Bとパッド(入出力端子)4Bを形成する半導体チ
ップ2Bを、半導体チップ底面(素子形成面の反対面)
を向き合わせて設け、共通のデバイスピン5と各パッド
4A,4Bをワイヤー8にをよりワイヤーボンディング
で接続し、同様に共通のリセット信号ピン6とテスト信
号ピン7も前記切り離し回路3A,3Bにワイヤ8によ
り接続されている。
切り離し回路3Aとパッド(入出力端子)4Aを有する
半導体チップ2Aと、同様に内部回路1Bと切り離し回
路3Bとパッド(入出力端子)4Bを形成する半導体チ
ップ2Bを、半導体チップ底面(素子形成面の反対面)
を向き合わせて設け、共通のデバイスピン5と各パッド
4A,4Bをワイヤー8にをよりワイヤーボンディング
で接続し、同様に共通のリセット信号ピン6とテスト信
号ピン7も前記切り離し回路3A,3Bにワイヤ8によ
り接続されている。
【0023】図2に切り離し回路3Aを、図3に切り離
し回路3Bの回路図を示す。図2に示す切り離し回路3
Aは、バッファ9Aとテスト信号用スイッチ10とラッ
チ回路12Aとリセット用スイッチ13Aから構成され
ている。
し回路3Bの回路図を示す。図2に示す切り離し回路3
Aは、バッファ9Aとテスト信号用スイッチ10とラッ
チ回路12Aとリセット用スイッチ13Aから構成され
ている。
【0024】バッファ9Aは、図4に示すようにラッチ
回路12Aと接続する信号線12Lがローレベル時に動
作状態となる出力バッファ16Aと入力バッファ17A
から構成している。
回路12Aと接続する信号線12Lがローレベル時に動
作状態となる出力バッファ16Aと入力バッファ17A
から構成している。
【0025】テスト信号用スイッチ10は、Nchトラ
ンジスタであり、ゲート端子はテスト信号端子11に接
続され、ドレイン端子がパッド4Aに、ソース端子がラ
ッチ回路12Aに接続されている。テスト信号用スイッ
チ10は、テスト信号端子11に入力されたテスト信号
ピン7からのテスト信号により制御されるスイッチとし
て機能する。
ンジスタであり、ゲート端子はテスト信号端子11に接
続され、ドレイン端子がパッド4Aに、ソース端子がラ
ッチ回路12Aに接続されている。テスト信号用スイッ
チ10は、テスト信号端子11に入力されたテスト信号
ピン7からのテスト信号により制御されるスイッチとし
て機能する。
【0026】ラッチ回路12Aは、図4に示すようイン
バータ2個から構成され、制御信号を保持する回路であ
る。ラッチ回路12Aは、信号線12Lの信号レベルを
保持するものであり、テスト用スイッチ10とバッファ
9Aと後述するリセット用スイッチ13Aに接続されて
いる。
バータ2個から構成され、制御信号を保持する回路であ
る。ラッチ回路12Aは、信号線12Lの信号レベルを
保持するものであり、テスト用スイッチ10とバッファ
9Aと後述するリセット用スイッチ13Aに接続されて
いる。
【0027】リセット用スイッチ13Aは、Nchトラ
ンジスタである。Nchトランジスタ10のゲート端子
は、リセット信号端子14に接続され、ドレイン端子が
ラッチ回路12Aに、ソース端子が接地されている。リ
セット用スイッチ13Aは、リセット信号端子14に入
力されたリセット信号ピン6からのリセット信号により
制御されるスイッチとして機能する。
ンジスタである。Nchトランジスタ10のゲート端子
は、リセット信号端子14に接続され、ドレイン端子が
ラッチ回路12Aに、ソース端子が接地されている。リ
セット用スイッチ13Aは、リセット信号端子14に入
力されたリセット信号ピン6からのリセット信号により
制御されるスイッチとして機能する。
【0028】切り離し回路3Bは、図3に示すようにバ
ッファ9Bとテスト信号用スイッチ10とラッチ回路1
2Bとリセット用スイッチ13Bとインバータ15から
構成されている。尚、テスト信号用スイッチ10は、切
り離し回路3Aに示したテスト信号用スイッチ10と同
一であるので説明を省略する。バッファ9Bは、図5に
示すように信号線12Lがハイレベル時に動作状態とな
る出力バッファ16Bと入力バッファ17Bから構成し
ている。
ッファ9Bとテスト信号用スイッチ10とラッチ回路1
2Bとリセット用スイッチ13Bとインバータ15から
構成されている。尚、テスト信号用スイッチ10は、切
り離し回路3Aに示したテスト信号用スイッチ10と同
一であるので説明を省略する。バッファ9Bは、図5に
示すように信号線12Lがハイレベル時に動作状態とな
る出力バッファ16Bと入力バッファ17Bから構成し
ている。
【0029】リセット用スイッチ13Bは、Pchトラ
ンジスタであり、ゲート端子はインバータ15の出力側
に接続され、ドレインが図示しない電源に接続され、ソ
ース端子がラッチ回路12Bに接続されている。リセッ
ト用スイッチ13Bは、インバータ15からのリセット
信号により制御されるスイッチとして機能するものであ
る。インバータ15は、リセット信号ピン6とワイヤー
8で接続されたリセット信号端子14からのリセット信
号レベルを反転して、Pchトランジスタ13Bのゲー
トに入力する。従って、リセット信号がハイレベルの場
合には、インバータ15を介してローレベルリセット信
号となって、Pchトランジスタであるリセット用スイ
ッチ13Bがオン状態となり、逆にリセット信号がロー
レベルの場合にはインバータ15を介してハイレベルが
Pchトランジスタのゲートに印加されるのでリセット
用スイッチ13Bはオフ状態となる。
ンジスタであり、ゲート端子はインバータ15の出力側
に接続され、ドレインが図示しない電源に接続され、ソ
ース端子がラッチ回路12Bに接続されている。リセッ
ト用スイッチ13Bは、インバータ15からのリセット
信号により制御されるスイッチとして機能するものであ
る。インバータ15は、リセット信号ピン6とワイヤー
8で接続されたリセット信号端子14からのリセット信
号レベルを反転して、Pchトランジスタ13Bのゲー
トに入力する。従って、リセット信号がハイレベルの場
合には、インバータ15を介してローレベルリセット信
号となって、Pchトランジスタであるリセット用スイ
ッチ13Bがオン状態となり、逆にリセット信号がロー
レベルの場合にはインバータ15を介してハイレベルが
Pchトランジスタのゲートに印加されるのでリセット
用スイッチ13Bはオフ状態となる。
【0030】尚、本実施の形態では出力バッファ16
A、16B及び入力バッファ17A、17Bの入出力構
成としているが、出力バッファ16A、16Bのみの構
成でも本発明は適用可能である。
A、16B及び入力バッファ17A、17Bの入出力構
成としているが、出力バッファ16A、16Bのみの構
成でも本発明は適用可能である。
【0031】(半導体チップ2Aの試験を行う場合)次
に、半導体チップ2Aの試験を行う場合の動作を説明す
る。半導体チップ2Aを試験する場合、まず、リセット
信号ピン6からリセット端子14に入力されるリセット
信号RSをローレベルとし、テスト信号ピン7からテス
ト端子11に入力されるテスト信号TSをハイレベルと
し、更にデバイスピン5からチップパッド4A、チップ
パッド4Bに入力される信号DSをローレベルとして入
力する。このときチップパッド4A、チップパッド4B
から入力された信号DSとバッファ9A、9Bの出力デ
ータの衝突を防ぐためバッファ9A、バッファ9Bは不
動作状態でなければならない。
に、半導体チップ2Aの試験を行う場合の動作を説明す
る。半導体チップ2Aを試験する場合、まず、リセット
信号ピン6からリセット端子14に入力されるリセット
信号RSをローレベルとし、テスト信号ピン7からテス
ト端子11に入力されるテスト信号TSをハイレベルと
し、更にデバイスピン5からチップパッド4A、チップ
パッド4Bに入力される信号DSをローレベルとして入
力する。このときチップパッド4A、チップパッド4B
から入力された信号DSとバッファ9A、9Bの出力デ
ータの衝突を防ぐためバッファ9A、バッファ9Bは不
動作状態でなければならない。
【0032】以上の信号を入力することで、テスト用ス
イッチ10はオン状態となり、チップパッド4A、チッ
プパッド4Bに入力されたローレベル信号DSはラッチ
回路12A,12Bに保持される。
イッチ10はオン状態となり、チップパッド4A、チッ
プパッド4Bに入力されたローレベル信号DSはラッチ
回路12A,12Bに保持される。
【0033】つぎにテスト信号TSをローレベルに遷移
させることによりテスト用スイッチ10はオフ状態とな
る。各ラッチ回路12A,12Bは、ローレベルを保持
した状態となり、出力バッファ16Aはオン状態、出力
バッファ16Bはオフ状態となり半導体チップ2Bが共
通のデバイスピンから切り離され、半導体チップ2Aの
個別の試験が可能となる。
させることによりテスト用スイッチ10はオフ状態とな
る。各ラッチ回路12A,12Bは、ローレベルを保持
した状態となり、出力バッファ16Aはオン状態、出力
バッファ16Bはオフ状態となり半導体チップ2Bが共
通のデバイスピンから切り離され、半導体チップ2Aの
個別の試験が可能となる。
【0034】(半導体チップ2Bの試験を行う場合)次
に、半導体チップ2Bの試験を行う場合の動作を説明す
る。半導体チップ2Bを試験する場合、まず、リセット
信号RSをローレベルとし、テスト信号TSをハイレベ
ルとし、デバイスピンかたの信号DSをハイレベルとし
てを入力する。尚、信号DSとバッファ9A,9Bの出
力データの衝突を防ぐためバッファ9A、バッファ9B
は不動作状態でなければならない。
に、半導体チップ2Bの試験を行う場合の動作を説明す
る。半導体チップ2Bを試験する場合、まず、リセット
信号RSをローレベルとし、テスト信号TSをハイレベ
ルとし、デバイスピンかたの信号DSをハイレベルとし
てを入力する。尚、信号DSとバッファ9A,9Bの出
力データの衝突を防ぐためバッファ9A、バッファ9B
は不動作状態でなければならない。
【0035】これによりテスト用スイッチ10はオン状
態となり、チップパッド4A、チップパッド4Bに入力
されたハイレベル信号DSは各ラッチ回路12A,12
Bに保持される。
態となり、チップパッド4A、チップパッド4Bに入力
されたハイレベル信号DSは各ラッチ回路12A,12
Bに保持される。
【0036】つぎにテスト信号TSをローレベルに遷移
させることによりテスト用スイッチ10はオフ状態とな
る。ラッチ回路12A,12Bはハイレベルを保持した
状態となり、出力バッファ16Aはオフ状態、出力バッ
ファ16Bはオン状態となりチップ1Aが共通のデバイ
スピン5から切り離され、チップ2Aの個別の試験が可
能となる。
させることによりテスト用スイッチ10はオフ状態とな
る。ラッチ回路12A,12Bはハイレベルを保持した
状態となり、出力バッファ16Aはオフ状態、出力バッ
ファ16Bはオン状態となりチップ1Aが共通のデバイ
スピン5から切り離され、チップ2Aの個別の試験が可
能となる。
【0037】(各チップの試験ではなく実動作状態の場
合)次に、各チップの試験ではなく実動作状態の場合に
ついて説明する。実動作の場合、まず、テスト信号ピン
7にローレベルのテスト信号TSを入力する。これによ
り各テスト用スイッチ10はオフ状態となる。
合)次に、各チップの試験ではなく実動作状態の場合に
ついて説明する。実動作の場合、まず、テスト信号ピン
7にローレベルのテスト信号TSを入力する。これによ
り各テスト用スイッチ10はオフ状態となる。
【0038】次に、リセット信号ピン6にハイレベルの
リセット信号RSを入力することで、各リセットスイッ
チ13A ,13Bはそれぞれオン状態となり、ラッチ
回路12Aはローレベル、ラッチ12Bは電源電圧によ
るハイレベルを保持した状態となり、出力バッファ16
A、出力バッファ16Bは共にオン状態となる。すなわ
ち実動作状態でのバッファ9A、9Bとして機能するこ
ととなる。
リセット信号RSを入力することで、各リセットスイッ
チ13A ,13Bはそれぞれオン状態となり、ラッチ
回路12Aはローレベル、ラッチ12Bは電源電圧によ
るハイレベルを保持した状態となり、出力バッファ16
A、出力バッファ16Bは共にオン状態となる。すなわ
ち実動作状態でのバッファ9A、9Bとして機能するこ
ととなる。
【0039】(第2の実施の形態)図6は、スタックド
パッケージ内の半導体チップ2Cがマイクロコンピュー
タチップ、半導体チップ2Dがメモリーチップである場
合のスタックドパッケージ内部の一部斜視図である。な
お、第1の実施の形態と同一構成については同一符号を
付して説明を省略する。
パッケージ内の半導体チップ2Cがマイクロコンピュー
タチップ、半導体チップ2Dがメモリーチップである場
合のスタックドパッケージ内部の一部斜視図である。な
お、第1の実施の形態と同一構成については同一符号を
付して説明を省略する。
【0040】4Aは、マイクロコンピュータチップ2C
のメモリリード出力信号用のパッド4Aであり、4Bは
メモリーチップ2Dのアウトプットイネーブル信号用の
パッド4Bである。前記2端子4A,4Bは、システム
構成の仕様上、共通のデバイスピン5にワイヤーボンデ
ィング可能である。
のメモリリード出力信号用のパッド4Aであり、4Bは
メモリーチップ2Dのアウトプットイネーブル信号用の
パッド4Bである。前記2端子4A,4Bは、システム
構成の仕様上、共通のデバイスピン5にワイヤーボンデ
ィング可能である。
【0041】また、外部ペリフェラル制御信号などの共
通でないデバイスピン5Bにワイヤーボンディングされ
るパッド4Eとデバイスピン5Cにワイヤーボンディン
グされるパッド4Fが設けてある。
通でないデバイスピン5Bにワイヤーボンディングされ
るパッド4Eとデバイスピン5Cにワイヤーボンディン
グされるパッド4Fが設けてある。
【0042】本第2の実施の形態においても、マイクロ
コンピュータ内部回路1Cとパッド4A間に切り離し回
路3Aを設け、またメモリー内部回路1Dとパッド4B
間に切り離し回路3Bを設けることによりテスト信号T
S、リセット信号RSの状態によって、共通のデバイス
ピン5にワイヤーボンディングされるマイクロコンピュ
ータチップ2Cのパッド4Aとメモリーチップ2Dのパ
ッド4Bは電気的に切り離される。
コンピュータ内部回路1Cとパッド4A間に切り離し回
路3Aを設け、またメモリー内部回路1Dとパッド4B
間に切り離し回路3Bを設けることによりテスト信号T
S、リセット信号RSの状態によって、共通のデバイス
ピン5にワイヤーボンディングされるマイクロコンピュ
ータチップ2Cのパッド4Aとメモリーチップ2Dのパ
ッド4Bは電気的に切り離される。
【0043】従って、デバイスピン5に加える信号DS
とリセット信号ピン6に加えるリセット信号RS及びテ
スト信号ピン7に加えるテスト信号TSの状態により、
マイクロコンピュータチップ2Cとメモリーチップ2D
の動作確認等のテストを個別に行うモ−ドと、両チップ
を適切に有機的に関連づけて実際の使用モ−ドに簡単に
切り換えることができた。
とリセット信号ピン6に加えるリセット信号RS及びテ
スト信号ピン7に加えるテスト信号TSの状態により、
マイクロコンピュータチップ2Cとメモリーチップ2D
の動作確認等のテストを個別に行うモ−ドと、両チップ
を適切に有機的に関連づけて実際の使用モ−ドに簡単に
切り換えることができた。
【0044】また、パッド4Eとパッド4Fは個別にデ
バイスピン5Bとデバイスピン5Cを有するため、内部
で電気的に切り離す必要がない場合には、内部回路であ
る各チップ1C,1Dとパッド4E,4F間に切り離し
回路を設ける必要なく、より効率のよい半導体チップの
パッケ−ジを提供できる。
バイスピン5Bとデバイスピン5Cを有するため、内部
で電気的に切り離す必要がない場合には、内部回路であ
る各チップ1C,1Dとパッド4E,4F間に切り離し
回路を設ける必要なく、より効率のよい半導体チップの
パッケ−ジを提供できる。
【0045】なお、上記の実施の形態例では、本発明の
好適例を説明したが、本発明はこれに限定されないこと
はもちろんである。
好適例を説明したが、本発明はこれに限定されないこと
はもちろんである。
【0046】例えば、上記実施の形態では、半導体パッ
ケ−ジ内に2個のチップを備える場合について説明して
いるが、2個以上の複数個の半導体チップを備えて、切
り離し回路内のテスト用スイッチのトランジスタスイッ
チのしきい値の異なる切り離し回路を設け、テスト信号
に印加する電圧レベルを制御して切り換え回路を選択す
る機能を付加して複数個の半導体チップ内の1のチップ
のみを選択的に試験等できることも可能であり、本発明
の技術的範囲に含まれるものである。
ケ−ジ内に2個のチップを備える場合について説明して
いるが、2個以上の複数個の半導体チップを備えて、切
り離し回路内のテスト用スイッチのトランジスタスイッ
チのしきい値の異なる切り離し回路を設け、テスト信号
に印加する電圧レベルを制御して切り換え回路を選択す
る機能を付加して複数個の半導体チップ内の1のチップ
のみを選択的に試験等できることも可能であり、本発明
の技術的範囲に含まれるものである。
【0047】かかる形態とすることで、半導体チップの
小型化によりパッケ−ジ内に複数の半導体チップを含め
ることができる場合、例えば2層以上の積層チップや同
一平面に複数の内部回路や半導体チップを配置する等に
も、適切に各チップの機能等の試験を可能となり信頼性
向上に寄与するものとなる。
小型化によりパッケ−ジ内に複数の半導体チップを含め
ることができる場合、例えば2層以上の積層チップや同
一平面に複数の内部回路や半導体チップを配置する等に
も、適切に各チップの機能等の試験を可能となり信頼性
向上に寄与するものとなる。
【0048】また切り離し回路を構成するテスト用スイ
ッチであるトランジスタ、導通と非導通を制御するバッ
ファ、制御信号を保持するラッチ回路等も限定するもの
でなく、同様の効果を奏するものであればよい。
ッチであるトランジスタ、導通と非導通を制御するバッ
ファ、制御信号を保持するラッチ回路等も限定するもの
でなく、同様の効果を奏するものであればよい。
【0049】
【発明の効果】以上説明した通り、第1、第2の発明に
よれば、共通のデバイスピンに2以上のチップが接続さ
れている半導体パッケ−ジにおいて、複雑な回路を追加
することなく、パッケージ内部の個々の半導体チップを
機能的に完全分離することができる。これにより半導体
チップ各々個別の試験プログラム資産の活用が可能で試
験が容易になる。例えば、ウェハーテストのプログラム
の再利用ができる。
よれば、共通のデバイスピンに2以上のチップが接続さ
れている半導体パッケ−ジにおいて、複雑な回路を追加
することなく、パッケージ内部の個々の半導体チップを
機能的に完全分離することができる。これにより半導体
チップ各々個別の試験プログラム資産の活用が可能で試
験が容易になる。例えば、ウェハーテストのプログラム
の再利用ができる。
【0050】また、デバイスピンごとにバッファの動作
/不動作状態が設定可能なので、切り離しが必要な半導
体チップにのみバッファ等を追加すればよいので、テス
ト回路追加によるオーバーヘッドを最小限に押さえるこ
とができる。
/不動作状態が設定可能なので、切り離しが必要な半導
体チップにのみバッファ等を追加すればよいので、テス
ト回路追加によるオーバーヘッドを最小限に押さえるこ
とができる。
【0051】更に、入出力端子毎に個別に分離できるの
で、半導体チップの種類を問わず、それぞれのチップの
テストプログラム資産の再利用が可能となる。
で、半導体チップの種類を問わず、それぞれのチップの
テストプログラム資産の再利用が可能となる。
【0052】第3の発明によれば、小型化に適した半導
体パッケ−ジへの適用が可能となり、また更に第4の発
明によれば共通のリセット信号等により半導体チップの
テスト状態と実動作状態の切り替えを簡単な回路で効率
よく行うことが可能となり、必要不可欠な性能確認、故
障判断等を行うにあたり有益なものとなる。また、テス
ト状態設定信号のための端子の数を最小限にできる。
体パッケ−ジへの適用が可能となり、また更に第4の発
明によれば共通のリセット信号等により半導体チップの
テスト状態と実動作状態の切り替えを簡単な回路で効率
よく行うことが可能となり、必要不可欠な性能確認、故
障判断等を行うにあたり有益なものとなる。また、テス
ト状態設定信号のための端子の数を最小限にできる。
【図1】本発明の第1の実施形態に係る半導体パッケ−
ジ内の1部の斜視図である。
ジ内の1部の斜視図である。
【図2】本発明の第1の実施形態に係る一方の切り離し
回路の説明図である。
回路の説明図である。
【図3】本発明の第1の実施形態に係る他方の切り離し
回路の説明図である。
回路の説明図である。
【図4】本発明の第1の実施形態に係る一方の切り離し
回路の説明図である。
回路の説明図である。
【図5】本発明の第1の実施形態に係る他方の切り離し
回路の説明図である。
回路の説明図である。
【図6】本発明の第2の実施形態に係る半導体パッケ−
ジ内の1部の斜視図である。
ジ内の1部の斜視図である。
【図7】従来の半導体パッケ−ジの断面図である。
1A、1B 内部回路
2A、2B 半導体チップ
3A、3B 切り離し回路
4A、4B パッド
5 デバイスピン
9A、9B バッファ
10 テスト用スイッチ
12A、12B ラッチ回路
13A、13B リセット用スイッチ
1C、1D 内部回路
2C、2D 半導体チップ
Claims (3)
- 【請求項1】 共通のデバイスピンに接続する2以上の
半導体チップを有する半導体パッケージであって、 デバイスピンに印加された制御信号に基づき入出力端子
と内部回路間の導通と非導通を制御可能とするバッファ
部と、 テスト用スイッチとリセット用スイッチに接続する制御
信号保持部とを備えた切り離し回路を、入力出端子と内
部回路との間に設け、 テスト用スイッチをONし、リセット用スイッチをOF
Fすることでいずれかのバッファ部を導通とし、 テスト用スイッチをOFFし、リセット用スイッチをO
Nすることで全バッファ部が導通することとなる 半導体
パッケージ。 - 【請求項2】 切り離し回路を内蔵した半導体チップを
積層して設けたことを特徴とする請求項1に記載の半導
体パッケージ。 - 【請求項3】 リセット用スイッチを第1導電型トラン
ジスタで構成した半導体チップを一方に積層し、リセッ
ト用スイッチを第2導電型トランジスタで構成した半導
体チップを他方に積層することを特徴とする請求項2に
記載の半導体パッケージ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07756198A JP3447553B2 (ja) | 1998-03-25 | 1998-03-25 | 半導体パッケ−ジ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07756198A JP3447553B2 (ja) | 1998-03-25 | 1998-03-25 | 半導体パッケ−ジ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11274395A JPH11274395A (ja) | 1999-10-08 |
JP3447553B2 true JP3447553B2 (ja) | 2003-09-16 |
Family
ID=13637439
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP07756198A Expired - Fee Related JP3447553B2 (ja) | 1998-03-25 | 1998-03-25 | 半導体パッケ−ジ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3447553B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3737333B2 (ja) | 2000-03-17 | 2006-01-18 | 沖電気工業株式会社 | 半導体装置 |
KR100690992B1 (ko) * | 2000-07-18 | 2007-03-08 | 주식회사 하이닉스반도체 | 데이터 입/출력 버퍼 회로 |
JP4299760B2 (ja) | 2004-10-21 | 2009-07-22 | エルピーダメモリ株式会社 | 半導体装置のテスト方法 |
JP5218319B2 (ja) * | 2009-07-27 | 2013-06-26 | 富士通セミコンダクター株式会社 | 半導体基板 |
-
1998
- 1998-03-25 JP JP07756198A patent/JP3447553B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH11274395A (ja) | 1999-10-08 |
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