JP2009156689A - 半導体集積回路 - Google Patents

Abstract

【課題】本発明は、入出力信号に影響を与えることなく、信号入出力端を含めた信号伝搬経路の動作を内蔵テスト回路によりテスト可能な半導体集積回路を提供することを目的とする。
【解決手段】半導体集積回路は、信号出力端と、信号出力端に出力が接続される出力バッファと、出力バッファの入力に結合されるパターン発生器と、信号出力端に一端が接続されるフューズと、フューズの他端に結合されるパターン検出器を含むことを特徴とする。
【選択図】図２

Description

本発明は一般に半導体集積回路に関し、詳しくはテスト機能を内蔵した半導体集積回路に関する。

半導体集積回路を製造・出荷する際には、半導体集積回路が正常に動作することを確認するテスト作業が行なわれる。このテストには、半導体集積回路の静的特性を試験するＤＣテストと、半導体集積回路の動的特性を試験するＡＣテストとがある。ＡＣテストでは一般に、ＬＳＩテスタに試験対象の半導体集積回路チップを接続し、テスタから半導体集積回路チップに所定の入力信号を印加し、半導体集積回路からの出力信号が所望の期待値に一致するか否かをチェックする。このチェックに基づいて、試験対象の半導体集積回路が正常に動作するか否かを判定する。

近年、情報処理システムや通信システム等における処理速度の向上への要求に伴い、１ＧＨｚを越える周波数で動作する半導体集積回路チップが製造されるようになっている。その結果、高い周波数で高速動作する半導体集積回路に対して、その動作をテストするためのテスタ装置の動作周波数が追いつかない状況になっている。テスタ装置は一般に非常に高価な装置である。１００ＭＨｚ程度の動作周波数の量産品のテスタ装置であればそれなりに安価であるが、動作周波数が上がればそれだけテスタ装置も高価になり、工場での設備投資に大きな費用がかかることになる。

従来、テスタ装置が対応できない高速動作周波数の半導体集積回路の試験は、半導体集積回路自体にテスト回路を内蔵することにより行なわれていた。図１は、従来のテスト回路を内蔵した半導体集積回路の構成の一例を示す図である。図１のＬＳＩチップ１０は、ロジック回路１１、出力バッファ（Ｉ／Ｏ）１２、パターン発生器１３、及びパターン検出器１４を含む。図１に示すのは、ＬＳＩチップ１０の信号出力部分であり、信号Ｄ１がロジック回路１１及び出力バッファ１２を介してチップ外部に信号Ｄ２として出力される。

このＬＳＩチップ１０の動作周波数は例えば１ＧＨｚ等の高周波数であり、実動作周波数でＬＳＩチップ１０を動作させながら、外部のテスタ装置により出力信号Ｄ２を測定することは困難であるとする。このような場合、ＬＳＩチップ１０内部にパターン発生器１３とパターン検出器１４とを設けることにより、内部で自己試験を実行可能に構成される。

パターン発生器１３は、ＰＲＢＳ（Pseudo Random Bit Sequence：疑似乱数ビットシーケンス）を発生する回路であり、比較的単純な順序回路により疑似ランダムなビットパターンを高周波信号として生成することができる。パターン発生器１３が生成するビットパターンは、ロジック回路１１を介してパターン検出器１４に供給される。パターン検出器１４は、パターン発生器１３が発生した疑似ランダムなビットパターンを比較・検出するための回路であり、供給されたビットパターンが想定されるビットパターンと一致するか否かを比較的単純な順序回路により判定することができる。パターン発生器１３とパターン検出器１４とにより、ロジック回路１１を介した信号伝達経路が誤りなく高周波信号を伝達できることを試験することができる。

図１に示す構成では、出力バッファ１２については動作試験をすることができない。この場合には、出力バッファ１２については設計保証されており正しい動作をするものとして受入れるしかない。図１に示す構成の代わりに、パターン検出器１４を出力バッファ１２の出力側に接続すれば、Ｄ１からロジック回路１１及び出力バッファ１２を介してＤ２に至る信号伝達経路を全て試験することが可能となる。これをループバック試験と呼ぶが、ＬＳＩチップ１０の出力端に実動作時には使用しない余計な回路を接続していることになり、出力信号の特性を考慮すると好ましくない。

トランジスタ等のスイッチ回路を介してパターン検出器１４を出力バッファ１２の出力端に接続し、実動作時にはスイッチ回路をオフする構成も考えられる。しかしスイッチ回路はオフ状態であっても容量として見えてしまうので、出力バッファ１２の出力信号の振幅が影響を受け、要求される信号の規格を満足することが困難になる場合がある。またスイッチが故障した場合には、パターン検出器１４が直接に出力バッファ１２の出力に接続された状態となってしまい、満足な信号出力動作ができなくなる可能性がある。
特開２００１−３３２６９１号公報 特開平３−１７２９０６号公報 特開２００３−３２４４９９号公報

以上を鑑みて本発明は、入出力信号に影響を与えることなく、信号入出力端を含めた信号伝搬経路の動作を内蔵テスト回路によりテスト可能な半導体集積回路を提供することを目的とする。

本発明により実現する半導体集積回路は、信号出力端と、該信号出力端に出力が接続される出力バッファと、該出力バッファの入力に結合されるパターン発生器と、該信号出力端に一端が接続されるフューズと、該フューズの他端に結合されるパターン検出器を含むことを特徴とする。

また本発明により実現する別の半導体集積回路は、信号入力端と、該信号入力端に入力が接続される入力バッファと、該入力バッファの出力に結合されるパターン検出器と、該信号入力端に一端が接続されるフューズと、該フューズの他端に結合されるパターン発生器を含むことを特徴とする。

パターン発生器とパターン検出器とを設けることにより、パターン発生器からパターン検出器までの信号伝達経路が誤りなく高周波信号を伝達できるか否かを試験することができる。またフューズは、テスト終了後にレーザビーム照射等により溶断する。フューズを切断することにより、パターン検出器又はパターン発生器と信号出力端又は信号入力端とを結合する導電路が物理的に完全に分断されるので、不具合によりパターン検出器又はパターン発生器が信号出力端又は信号入力端に接続されてしまう危険性は全く無くなる。また切断後のフューズが容量として見えてしまうこともなく、出力信号や入力信号の振幅が影響を受けることはない。従って、パターン検出器又はパターン発生器の存在を気にすることなく、要求される信号の規格を容易に満足させることができる。

以下に本発明の実施例を添付の図面を用いて詳細に説明する。

図２は、本発明によるテスト回路を内蔵した半導体集積回路の構成の第１の実施例を示す図である。図２のＬＳＩチップ２０は、ロジック回路２１、出力バッファ（Ｉ／Ｏ）２２、パターン発生器２３、パターン検出器２４、及びフューズ２５を含む。図２に示すのは、ＬＳＩチップ２０の信号出力部分であり、信号Ｄ１がロジック回路２１及び出力バッファ２２を介してチップ外部に信号Ｄ２として出力される。

このＬＳＩチップ２０の動作周波数は例えば１ＧＨｚ等の高周波数であり、実動作周波数でＬＳＩチップ２０を動作させながら、外部のテスタ装置により出力信号Ｄ２を測定することは困難である。図１のＬＳＩチップ２０においては、内部にパターン発生器２３とパターン検出器２４とを設けることにより、内部で自己試験を実行可能に構成される。

具体的には、信号出力端２６と、信号出力端２６に出力が接続される出力バッファ２２と、出力バッファ２２の入力に結合されるパターン発生器２３と、信号出力端２６に一端が接続されるフューズ２５と、フューズ２５の他端に結合されるパターン検出器２４とが設けられる。ここで、出力バッファ２２の入力とパターン発生器２３との間にロジック回路２１が更に設けられてよい。

パターン発生器２３は、ＰＲＢＳ（Pseudo Random Bit Sequence：疑似乱数ビットシーケンス）を発生する回路であり、比較的単純な順序回路により疑似ランダムなビットパターンを例えば１ＧＨｚの高周波信号として生成することができる。このビットパターンの周波数は、実動作においてＬＳＩチップ２０が出力する信号Ｄ２の周波数であることが望ましい。パターン発生器２３が生成するビットパターンは、ロジック回路２１、出力バッファ２２、及びフューズ２５を介してパターン検出器２４に供給される。パターン検出器２４は、パターン発生器２３が発生した疑似ランダムなビットパターンを比較・検出するための回路であり、供給されたビットパターンが想定されるビットパターンと一致するか否かを比較的単純な順序回路により判定することができる。パターン検出器２４は、この判定結果をエラー出力として出力する。このようにパターン発生器２３とパターン検出器２４とを設けることにより、パターン発生器２３からパターン検出器２４までの信号伝達経路が誤りなく高周波信号を伝達できるか否かを試験することができる。

フューズ２５は、テスト終了後にレーザビーム照射等により溶断する。フューズ２５を切断することにより、パターン検出器２４と信号出力端２６とを結合する導電路が物理的に完全に分断されるので、不具合によりパターン検出器２４が信号出力端２６に接続されてしまう危険性は全く無くなる。また切断後のフューズ２５が容量として見えてしまうこともなく、出力バッファ２２の出力信号の振幅が影響を受けることはない。従って、パターン検出器２４の存在を気にすることなく、要求される信号の規格を容易に満足させることができる。

図３は、本発明によるテスト回路を内蔵した半導体集積回路の構成の第２の実施例を示す図である。図３のＬＳＩチップ３０は、ロジック回路３１、出力バッファ（Ｉ／Ｏ）３２、パターン発生器３３、パターン検出器３４、及びフューズ３５を含む。図３に示すのは、ＬＳＩチップ３０の信号入力部分であり、外部からの信号Ｄ３が入力バッファ３２及びロジック回路３１を介してチップ内部に信号Ｄ４として供給される。

このＬＳＩチップ３０の動作周波数は例えば１ＧＨｚ等の高周波数であり、実動作周波数でＬＳＩチップ３０を動作させながら、外部のテスタ装置により出力信号Ｄ２を測定することは困難である。図１のＬＳＩチップ３０においては、内部にパターン発生器３３とパターン検出器３４とを設けることにより、内部で自己試験を実行可能に構成される。

具体的には、信号入力端３６と、信号入力端３６に入力が接続される入力バッファ３２と、入力バッファ３２の出力に結合されるパターン検出器３４と、信号入力端３６に一端が接続されるフューズ３５と、フューズ３５の他端に結合されるパターン発生器３３が設けられる。ここで、入力バッファ３２の出力とパターン検出器３４との間にロジック回路３１が更に設けられてよい。

パターン発生器３３及びパターン検出器３４の機能は、それぞれ第１の実施例のパターン発生器２３及びパターン検出器２４の機能と同様である。パターン発生器３３により疑似ランダムなビットパターンを高周波信号として生成し、パターン検出器３４により、供給されたビットパターンが想定されるビットパターンと一致するか否かを判定する。このビットパターンの周波数は、実動作においてＬＳＩチップ３０が入力する信号Ｄ３の周波数であることが望ましい。パターン検出器３４は、この判定結果をエラー出力として出力する。このようにパターン発生器３３とパターン検出器３４とを設けることにより、パターン発生器３３からパターン検出器３４までの信号伝達経路が誤りなく高周波信号を伝達できるか否かを試験することができる。

フューズ３５は、テスト終了後にレーザビーム照射等により溶断する。フューズ３５を切断することにより、パターン発生器３３と信号入力端３６とを結合する導電路が物理的に完全に分断されるので、不具合によりパターン発生器３３が信号入力端３６に接続されてしまう危険性は全く無くなる。また切断後のフューズ３５が容量として見えてしまうこともなく、入力バッファ３２の入力信号の振幅が影響を受けることはない。従って、パターン発生器３３の存在を気にすることなく、要求される信号に関する規格を容易に満足させることができる。

図４は、本発明によるテスト回路を内蔵した半導体集積回路の構成の第３の実施例を示す図である。図４のＬＳＩチップ４０は、ロジック回路４１、出力バッファ（Ｉ／Ｏ）４２、パターン発生器４３、パターン検出器４４、フューズ４５−１及び４５−２、終端抵抗４７、及び差動増幅器４８を含む。ＬＳＩチップ４０は、差動信号を入力信号とする半導体集積回路であり、図４に示すのは差動信号の入力部分である。単相信号Ｄ１がロジック回路４１及び出力バッファ４２を介してチップ外部に差動信号Ｄ２として出力される。

具体的には、信号出力端４６−１及び４６−２と、信号出力端４６−１及び４６−２に出力が接続される出力バッファ４２と、出力バッファ４２の入力に結合されるパターン発生器４３と、信号出力端４６−１及び４６−２に一端が接続されるフューズ４５−１及び４５−２と、フューズ４５−１及び４５−２の他端に結合されるパターン検出器４４とが設けられる。ここで、出力バッファ４２の入力とパターン発生器４３との間にロジック回路４１が更に設けられてよい。また図４に示すように、フューズ４５−１及び４５−２とパターン検出器４４との間には、終端抵抗４７及び差動増幅器４８が設けられている。

パターン発生器４３及びパターン検出器４４の機能は、前述の実施例のパターン発生器及びパターン検出器の機能と同様である。またフューズ４５−１及び４５−２の機能及びその効果についても前述の実施例の機能及び効果と同様である。

図５は、パターン発生器の構成の一例を示す図である。図５に示すパターン発生器を図２、図３、及び図４の構成において用いることができる。図５のパターン発生器は、フリップフロップ５０−１乃至５０−７とＸＯＲ回路５１とを含む。フリップフロップ５０−１乃至５０−７は初期値を１にするプリセット機能を備えたものである。フリップフロップ５０−１乃至５０−７は、ある段のフリップフロップのデータ出力Ｑが次段のフリップフロップのデータ入力Ｄに接続されるように直列に縦続接続され、各クロック入力端には共通のクロック信号ｃｌｏｃｋが供給される。ＸＯＲ回路５１は、６段目のフリップフロップ５０−６の出力と７段目のフリップフロップ５０−７の出力との排他的論理和を演算し、その演算結果を出力する。ＸＯＲ回路５１の出力は、１段目のフリップフロップ５０−１のデータ入力Ｄに接続される。これは多項式

を表した回路となっている。ＸＯＲ回路５１の出力が、生成された疑似乱数ビットシーケンスとなる。

図６は、パターン検出器の構成の一例を示す図である。図６に示すパターン検出器は、一例として、式（１）を表した図５に示すパターン発生器の生成する疑似乱数ビットシーケンスを検出する検出器である。図２、図３、及び図４の構成においてロジック回路が設けられていないとすれば（或いはロジック回路の入出力間で論理が同一であるよう設定すれば）、図６に示すパターン発生器を図２、図３、及び図４の構成において用いることができる。ロジック回路の論理が介在する場合には、その論理を考慮して設計したパターン検出器を用いることになる
図６のパターン発生器は、フリップフロップ６０−１乃至６０−９、ＸＯＲ回路６１、ＸＯＲ回路６２、ＯＲ回路６３乃至６５、及びＮＯＲ回路６６を含む。フリップフロップ６０−１乃至６０−９は初期値を１にするプリセット機能を備えたものである。フリップフロップ６０−１乃至６０−７は、ある段のフリップフロップのデータ出力Ｑが次段のフリップフロップのデータ入力Ｄに接続されるように直列に縦続接続され、各クロック入力端には共通のクロック信号ｃｌｏｃｋが供給される。ＸＯＲ回路６１は、６段目のフリップフロップ６０−６の出力と７段目のフリップフロップ６０−７の出力との排他的論理和を演算し、その演算結果を出力する。図６に示すような回路構成により、１段目のフリップフロップ６０−１のデータ入力Ｄに供給される疑似乱数ビットシーケンスの比較・検出結果を演算し、ＯＲ回路６５から検出結果を出力する。

図７は、図５のパターン発生器の生成する疑似乱数ビットシーケンスと図６のパターン検出器の出力する検出結果との一例を示す図である。図７に示すのはエラーが無い場合の例である。図７（ａ）にはパターン発生器に供給されるクロック信号ｃｌｏｋが示され、（ｂ）にはパターン発生器が生成する疑似乱数ビットシーケンスが示され、（ｃ）にはパターン検出器の出力する検出結果が示される。エラーがない場合には、パターン検出器が出力する検出結果は常に０となる。

図８は、図５のパターン発生器の生成する疑似乱数ビットシーケンスと図６のパターン検出器の出力する検出結果との別の一例を示す図である。図８に示すのはエラーが発生した場合の例である。図８（ａ）にはパターン発生器に供給されるクロック信号ｃｌｏｋが示され、（ｂ）にはパターン発生器により生成された後に信号伝搬路を伝搬した疑似乱数ビットシーケンスが示され、（ｃ）にはパターン検出器の出力する検出結果が示される。（ｂ）に示す疑似乱数ビットシーケンスは、信号伝搬過程によりエラーが混入し、丸で囲んだ部分のビットが０から１に変化してしまっている。このようなエラーが混入したビットシーケンスを図６に示すエラー検出器に入力すると、エラー検出器の検出結果には（ｃ）に示すようにエラーを示す値１が現れることになる。このようにして、所定の多項式に従い疑似乱数ビットシーケンスを生成するパターン発生器と所望のビットシーケンスを検出するパターン検出器とを用いることにより、図２、図３、及び図４に示すＬＳＩチップの内部において動作試験を実行することができる。

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

従来のテスト回路を内蔵した半導体集積回路の構成の一例を示す図である。 本発明によるテスト回路を内蔵した半導体集積回路の構成の第１の実施例を示す図である。 本発明によるテスト回路を内蔵した半導体集積回路の構成の第２の実施例を示す図である。 本発明によるテスト回路を内蔵した半導体集積回路の構成の第３の実施例を示す図である。 パターン発生器の構成の一例を示す図である。 パターン検出器の構成の一例を示す図である。 図５のパターン発生器の生成する疑似乱数ビットシーケンスと図６のパターン検出器の出力する検出結果との一例を示す図である。 図５のパターン発生器の生成する疑似乱数ビットシーケンスと図６のパターン検出器の出力する検出結果との別の一例を示す図である。

符号の説明

２０ ＬＳＩチップ
２１ ロジック回路
２２ 出力バッファ
２３ パターン発生器
２４ パターン検出器
２５ フューズ
２６ 信号出力端
３０ ＬＳＩチップ
３１ ロジック回路
３２ 出力バッファ
３３ パターン発生器
３４ パターン検出器
３５ フューズ
３６ 信号入力端

Claims (5)

1. 信号出力端と、
   該信号出力端に出力が接続される出力バッファと、
   該出力バッファの入力に結合されるパターン発生器と、
   該信号出力端に一端が接続されるフューズと、
   該フューズの他端に結合されるパターン検出器
   を含むことを特徴とする半導体集積回路。
2. 該出力バッファの該入力と該パターン発生器との間に設けられるロジック回路をさらに含むことを特徴とする請求項１記載の半導体集積回路。
3. 信号入力端と、
   該信号入力端に入力が接続される入力バッファと、
   該入力バッファの出力に結合されるパターン検出器と、
   該信号入力端に一端が接続されるフューズと、
   該フューズの他端に結合されるパターン発生器
   を含むことを特徴とする半導体集積回路。
4. 該入力バッファの該出力と該パターン検出器との間に設けられるロジック回路をさらに含むことを特徴とする請求項３記載の半導体集積回路。
5. 該パターン発生器は疑似乱数ビットシーケンス発生器であり、該パターン検出器は疑似乱数ビットシーケンス検出器であることを特徴とする請求項１乃至４の何れか一項に記載の半導体集積回路。

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