JP2011100898A - 半導体デバイス - Google Patents

Abstract

【課題】データ入出力パッドとテストパッド間の経路や当該経路途中の回路の不良を検出することを可能とする方法を提供する。
【解決手段】半導体装置のテストのためのテストパッド（第２パッド２２）と内部回路２３との接続経路に、データ入出力のためのマイクロバンプパッド（第１パッド２１）が配置されている。このため、前記第２パッド２２を用いたテスト時に、前記内部回路２３までの全経路の段線不良、回路不良が検出できる。
【選択図】図２

Description

本発明は、データ入出力用の第１パッドとテスト用の第２パッドとを有する半導体デバイスに関する。

データの入出力端子を、マイクロバンプなどを用いて形成するために、微小で狭ピッチのパッド（端子）を有する半導体メモリが知られている（例えば、特許文献１参照）。
このような半導体メモリでは、ウェハ試験用のプローブカードがマイクロバンプの狭ピッチに対応できない。このため、特許文献１では、微小で狭ピッチのパッドとは別にプローブ用の検査パッドを用意し、そこから制御して半導体メモリの試験を行うための構成が開示されている。

具体的に、上記特許文献１に記載の半導体メモリでは、内部回路に対し、信号の入出経路を、微小で狭ピッチのパッド側と検査パッド側とで切り換えるスイッチング回路部とその制御回路（ロジック制御部）を有する。検査時には、通常動作に使用される微小で狭ピッチのパッドに本来なら入力される所定数の信号が検査パッドを経由して内部回路（出力回路部）に伝達するように、スイッチング回路部の動作が制御される。通常動作時には、所定数の信号の入出力経路を検査パッド側と遮断し、微小で狭ピッチのパッド側と接続するように上記スイッチング回路部が制御される。

この切り換え制御回路の構成では、ウェハテスト時に、制御回路がスイッチング回路部を制御することによって、検査パッドを内部回路と接続し、検査パッドを介して外部テスタが内部回路の各種テストを行うことが可能である。
一般に、製造時のテストでは、内部回路自身の動作確認の他に、信号入出力経路の良否を調べる経路テストも重要である。

特開２００５−３４０３４３号公報

ところが、上記特許文献１に記載の構成では、微小で狭ピッチのパッド（例えばマイクロバンプ対応のパッド）からスイッチング回路部までの経路に不良があっても、その経路の不良は検出できないという不都合がある。

この場合、微小で狭ピッチのパッドから切り換え回路までの経路不良は、微小で狭ピッチのパッドを他のチップ等と接続させた完成品に近い形態でしか判定できない。マイクロバンプパッドの経路で不良が検出された場合、このときはチップを積層した状態、または、これをパッケージに収容した状態である。このため、不良チップを廃棄する際に、積層した正常品の他のチップ、さらには、これに加えてパッケージ部材も廃棄されてしまう。その結果、不良品廃棄に伴う材料コストが増大し、それまでに費やされた製造コスト（工数）が無駄となり、このことが製品コストを高くしている。

本発明は、データ入出力用の第１パッド以外にテスト用の第２パッドを有する場合に、特に第１,第２パッド間経路や当該経路途中の回路の不良を検出することが可能であり、不良品をチップ状態で排除可能な構成の半導体デバイスを提供するものである。

本発明に関わる半導体デバイスは、半導体基板と、複数の第２パッドと、複数の第１パッドとを有する。
前記複数の第２パッドは、前記半導体基板に形成されたテストのためのパッドである。
前記複数の第１パッドは、前記半導体基板に形成され、対応する第２パッドと前記内部回路との接続経路に各々が配置された、データ入出力のためのパッドである。

かかる構成では、テスト時に前記複数の第２パッドを用いて前記内部回路にデータ（またはテスト）信号を入力する。あるいは、前記複数の第２パッドを用いて内部回路からのデータ（または、入力したテスト信号の応答を示す）信号を外部に出力する。
テスト時の信号入力時に、データ（またはテスト）信号を複数の第２パッドから入力すると、当該信号が、第２パッドから第１パッドを経て内部回路に送られる。テスト時の信号出力時では、これとは逆に内部回路から第１パッドを経由して、第２パッドから信号を取り出す。

信号の入力と出力のいずれの場合でも、信号がパッド間経路、すなわち第１,第２パッド間の経路を通過する。このパッド間経路に接続不良あるいは抵抗異常不良があると、このことが信号波形等に現れるため、これらの不良が検出される。
なお、パッド間経路に信号処理回路が存在する場合、このような接続不良および抵抗異常不良とともに、信号処理回路の良否も検出される。また、かかる接続や回路の不良は、第１パッドと内部回路の経路間についても同時に検出される。

本発明によれば、データ入出力用の第１パッド以外にテスト用の第２パッドを有する場合に、特に第１,第２パッド間経路や当該経路途中の回路の不良を検出することが可能であり、不良品をチップ状態で排除可能な構成の半導体デバイスを提供することができる。

第１の実施形態に関わるチップ積層型の半導体デバイスにおいて、そのチップの積層と各チップのパッド配置の説明図である。 第１の実施形態で採用可能な、内部回路に対するパッドの第１の接続形態を示すブロック図である。 第２の接続形態を示すブロック図である。 第３の接続形態を示すブロック図である。 第２の実施形態に関わり、ＩＦ回路の詳細な構成を含む半導体デバイスの回路ブロック図である。 データ圧縮回路の回路構成図である。 比較例の接続形態を示すブロック図である。 比較例に関わり、ＩＦ回路の詳細な構成を含む半導体デバイスの回路ブロック図である。 第１変形例に関わるＩＦ回路のチップ内配置図である。

本発明の実施形態を、図面を参照して、以下の順に説明する。
１．第１の実施の形態：パッドの接続態様の種類を示す実施形態である。
２．第２の実施の形態：ＩＦ回路の詳細まで含めた、より具体的な実施形態である。
３．第１変形例：ＩＦ回路のチップ内配置に関する変形例である。
４．第２変形例：その他の変形例である。

＜１．第１の実施の形態＞
［チップ積層構造］
図１に、第１の実施形態に関わるチップ積層型の半導体デバイスにおいて、そのチップの積層と各チップのパッド配置の説明図を示す。
本実施形態に関わる半導体デバイスは、第１半導体デバイスと、第１半導体デバイスの一方の主面に載置されて、第１半導体デバイスと電気的に接続されている第２半導体デバイスとを有する。このため図１は、チップ積層型の半導体デバイスの構成例を開示する。ここで、例えば上層の第２半導体チップが、単一チップ型の半導体デバイスの構成例を開示する。
後述する変形例で言及するように、チップの積層数（積み重ねる段数）やデバイス全体に含まれるチップ数に限定はない。

以下、図１に基づいて２チップ積層型のマルチチップモジュールを例として、本発明の実施の形態を説明する。ここでは、ロジックチップの上にメモリチップを搭載する場合を例とするが、後述する変形例にも言及するようにロジック、メモリの別は本質的なものでない。

図１（Ｂ）は、モジュール全体の積層構造を側面から透視して見た図である。図１（Ａ）は、メモリチップ２の下面（ロジックチップ３との対向接続面）に設けられたパッドの種類を示す図である。図１（Ｃ）は、ロジックチップ３の上面（メモリチップ２との対向接続面）に設けられたパッドの種類を示す図である。なお、図１（Ａ）と図１（Ｃ）はパッドの種類を示すのみで、その配置、大きさ（面積）あるいは数を限定するものではない。

図１に図解するチップ積層型の半導体デバイス１は、第１半導体チップとしてのロジックチップ３と、ロジックチップ３の上に載置された第２半導体チップとしてのメモリチップ２とを有する。
この半導体デバイス１は、例えばシステムＬＳＩを構成する際に、システムコントローラ等の制御部やロジック部が集積化されたロジックチップ３に、メモリが集積化されたメモリチップ２が積層されることで形成されている。

メモリチップ２は、ロジックチップ３により制御されることを想定している。このため、メモリチップ２とロジックチップ３は、以下のようなパッド接続構造を採っている。

半導体デバイス１は、モジュール基板１１を有し、モジュール基板１１の上に、ロジックチップ３が既存のダイボンド接続手法で固定されている。
ロジックチップ３の一方の主面に、メモリチップ２に対して、書き込まれ或いは読み出されるデータ信号のほかに、クロック、コマンド、アドレスといった制御のための信号を入出力するための複数の比較的小面積のパッド（以下、積層接続パッド３１）が配置されている。積層接続パッド３１の数や配置位置に限定はないが、少なくともメモリチップ２が積層される領域に積層接続パッド３１がまとめて配置されている。積層接続パッド３１は、本例の場合、マイクロバンプ構造となっている。

また、ロジックチップ３の積層接続パッド３１が設けられた面と同じ面において、たとえばその周縁に近い領域に、ワイヤボンディングのための比較的大面積のボンディングパッド３２が配置されている。ボンディングパッド３２の数や配置位置に限定はないが、少なくとも要求される特性を満足してワイヤボンディングが可能な位置、例えば図示のように周縁の近くにボンディングパッド３２が配置されている。各ボンディングパッド３２は、ワイヤ３３によって積層接続パッド３１の配線部（不図示）と電気的に接続されている。

一方、メモリチップ２の一方の主面に、データ信号や上記制御信号を入出力のために複数の第１パッド２１が多数配置されている。また、この第１パッド２１が形成されている面と同一のメモリチップ面の周縁部には、テストのための第２パッド２２が所定数、配置されている。図１では図示していないメモリアレイは、これら第１パッド２１や第２パッド２２が形成された面側に半導体プロセスによって形成されている。

望ましくは、第１パッド２１は、第２パッド２２より小さく、高密度配置可能なパッドである。また、本例のように第１パッド２１をメモリデバイスのデータ信号や制御信号の入出力用、第２パッド２２をテスト用と想定すると、第１パッド２１は第２パッド２２より多く配置されることが望ましい。第１パッド２１は、ロジックチップ３の表面（素子形成面）に形成されたパッド３１と電気的、機械的に接続される。

第１パッド２１の配置には基本的に限定はないが、少なくとも、接続対象であるロジックチップ３の積層接続パッド３１と数や配置が対応している。
また、第２パッド２２も配置や数に限定はないが、テスト用の場合、その仕様に応じて、その配置や数が決められる。

このようなチップ積層接続のための第１パッド２１と積層接続パッド３１は、例えば、その一方が半田等からなるバンプ、他方が配線層と同様に形成されるランドで構成できる。或いは、両方をバンプ構造としてもよい。

なお、半田バンプは半円形状でもよいし、ほぼ球状のボールバンプでもよい。また、バンプ以外で第１パッド２１と積層接続パッド３１が採り得る形態は、導電性接着層（圧着により導電粒子が導通状態を確保するもの）等の種々の接続端子体をバンプに代えて用い、この接続端子体を、ランドに圧着し電気的接続をとる構成も採用可能である。

図１の図示例では比較的大きなサイズとなっている第２パッド２２は、第１パッド２１の複数個に１個の割合で設けられる。また、第２パッド２２は、図１に示す例では、テスト時にプローブやテストピンが接触するため、ある程度大きなピッチで配置され、そのパッドサイズもある程度大きくする必要がある。

なお、第２パッド２２は、テスト時にプローブやテストピンが接触することから、その下に素子が形成されないことが望ましい。第２パッド２２の下層にトランジスタ等の素子が形成されていると、プローブやテストピンを第２パッド２２に押し当てたときに、素子にダメージが入るおそれがある。このようなダメージ導入を避ける意味で第２パッド２２の配置位置は、ある程度制限される。

第１パッド２１は、第２パッド２２と異なり、チップの主面の任意の領域に形成されることと、プローブやテストピンが接触することがなく、素子にダメージを導入することがない。そのため、第１パッド２１は任意の領域に形成可能であり、その結果、これをパッド数も周縁部に配置する場合より多く配置できる。

メモリチップ２は、これが直接、外部と信号をやり取りすることはない。そのため、外部と信号をやり取りする外部接続用のパッドは、ボンディングパッド３２のようにロジックチップ３にのみ設けられていればよい。
そのため、メモリチップ２はロジックチップ３とは、マイクロバンプ（第１パッド２１と積層接続パッド３１）で接続されている。

ロジックチップ３に対し、メモリチップ２を積層した状態でワイヤボンディングのときにワイヤ３３が接続される。そのため、ワイヤボンディングのときにメモリチップ２が邪魔にならないようにスペースが必要になる。したがって、本例では、ロジックチップ３が、メモリチップ２より平面視の面積（フットプリント）が大きい。なお、チップ間の接続をＳｉ貫通ビア（いわゆるＴＳＶ）で行うこともできるが、その場合、チップ面積の制約はない。但し、一般的には、下に配置されるモジュール基板１１側のチップの面積が、その上に積層されるチップの面積より大きい。

図１に示すように、ロジックチップ３の上にメモリチップ２が積層され、ロジックチップ３とワイヤ３３を介して接続されたモジュール基板１１の側が、パッケージ部材１２で封止されている。パッケージ部材１２の外面には、図示しない箇所に外部端子が設けられている。

［パッド接続形態］
図２〜図４は、メモリチップ２（またはロジックチップ３）において本実施形態で採用可能な、内部回路に対するパッドの接続形態を示す図である。このパッドの接続形態はロジックチップ３においても採用可能であるが、以下、メモリチップ２において採用された場合を前提とする。

図２に示す第１のパッド接続形態は、第２パッド２２（ロジックチップ３の場合はボンディングパッド３２）と、メモリアレイ等の内部回路２３（ロジックチップ３の場合はロジック部等）との間の信号の経路を示すものである。
この形態では、第２パッド２２と内部回路２３との間に、第１のＩＦ回路（ＩＦ回路１）４、第１パッド２１、第２のＩＦ回路（ＩＦ回路２）５が、この順で直列に接続されている。

第１のＩＦ回路４は、使用と未使用の状態を切り替える機能をもつテストのための信号処理回路の一例を構成するものである。第１のＩＦ回路４に、例えばドライバやレシーバといった入出力のための機能を、さらにもたせることもできる。
第１パッド２１は、本例ではマイクロバンプ構造を有する。
第２のＩＦ回路５は、例えばドライバやレシーバなど、増幅や信号波形整形との入出力のための機能をもつ回路などであり、そのような機能が必要でない場合は省略も可能である。入出力のための機能は、第１のＩＦ回路４から省略することも可能である。

このように、本実施形態の半導体デバイス１は、比較的サイズが大きな第２パッド２２と内部回路２３との間に、比較的サイズが小さい第１パッド２１が直列接続されていることが回路構成上の特徴である。この構成によって、特に第２パッド２２と第１のＩＦ回路４との間の接続経路がテスト時に信号経路として含まれるため、その接続経路の段線不良または高抵抗不良、さらにはテスト回路の不良が検出できる。

なお、ここでは第２パッド２２がテスト用を想定しているため第１のＩＦ回路４が必須であるが、テスト用以外の場合、第１のＩＦ回路４の省略も可能である。第１のＩＦ回路４を省略した場合でも、第２パッド２２と第１のＩＦ回路４の接続経路を、第２パッド２２を使って調べることが可能というメリットがある。

なお、第１のＩＦ回路４および第２のＩＦ回路５は、１ビットの入出力、１ビットの入力、１ビットの出力といった３種類の入出力のうち、いずれも可能である。

図３に、第２のバッド接続形態を示す。
図３に示す第２のパッド接続形態は、１つのプローブパッド（第２パッド２２）に対して２つのマイクロバンプパッド（第１パッド２１）がそれぞれ直列に接続されている。第１のＩＦ回路（ＩＦ回路１）４はテストのための信号処理や入出力の機能を有する。２つの第２のＩＦ回路（ＩＦ回路２,３）５は入出力のための機能を有する。入出力のための機能が不要な場合、その機能を第１のＩＦ回路４から省略できること、２つの第２のＩＦ回路５そのものを省略できることは、前記第１のパッド接続形態と同様である。

第２のパッド接続形態によれば、例えば、第２のＩＦ回路（ＩＦ回路２）５を信号入力用とし、もう１つの第２のＩＦ回路（ＩＦ回路３）５を信号出力用に役割を割り振ることができる。この場合、信号入力経路と信号出力経路の回路や経路のテストを、１つのプローブパッド（第２パッド２２）から試験できる。
このとき第１パッド２１と第２パッド２２の間の経路テストを、２系統のそれぞれで行うことが可能である。

図４に、第３のバッド接続形態を示す。
図４に示す第３のパッド接続形態は、１つのプローブパッド（第２パッド２２）に対して、Ｎ（≧３）個のマイクロバンプパッド（第１パッド２１）がそれぞれ直列に接続されている。第１のＩＦ回路（ＩＦ回路１）４はテストのための信号処理や入出力の機能を有する。２つの第２のＩＦ回路（ＩＦ回路２,３）５は入出力のための機能を有する。入出力のための機能が不要な場合、その機能を第１のＩＦ回路４から省略できること、２つの第２のＩＦ回路５そのものを省略できることは、前記第１のパッド接続形態と同様である。

第３のパッド接続形態によれば、例えば、Ｎ個の第２のＩＦ回路（ＩＦ回路２）５のそれぞれを信号入出力用としてもよいし、その幾つかを信号入力用、残りを信号出力用としてもよい。
いずれにしても、信号の入力時、出力時または入出力時のテストを、１つのプローブパッドから実行できる。なお、このような構成が必要になる場合としては、後述する他の実施形態で述べるようにテスト時にはデータ信号を圧縮または伸張してテスト信号に変換する場合が好適である。この構成は、テスタ等によるチップの一括テスト数を増やして、テストのタクトタイムの削減、試験装置のハードウェハ資源の有効利用を通してテストコストを下げたい場合に有用である。

以上の本実施形態によれば、１つの第２パッド２２と内部回路２３との間に第１パッド２１が必ず１つは直列に接続されている。このため、実動作時には第１パッド２１を介した内部回路２３への信号の授受が可能である。その一方で、テスト時には、第２パッド２２から第１パッド２１までの経路（本例の場合、第１のＩＦ回路４）、第１パッド２１から内部回路２３までの経路８（本例の場合、第２のＩＦ回路５）の経路テストが、第２パッド２２から一括して行える。
したがって、経路テストの対象とならない箇所がないため、テストの信頼性が増す。また、テストの信頼性が高いため、テストで合格したチップが結局不良であることが組み立てた後に分かるようなことがなく、その分、資材を無駄にしないでコスト低減が図れる。

＜２．第２の実施形態＞
本実施形態は、図３や図４といった形態と図２の形態を併せもつ、より具体的な回路を開示する実施形態である。
図５（Ａ）に、データの圧縮・伸張機能をもつ第１および第２のＩＦ回路の詳細な構成を含む半導体デバイスの回路ブロック図を示す。また、図５（Ｂ）に、メモリチップ２におけるＩＦ回路の配置箇所の例を示す。

図５（Ｂ）に示すように、半導体デバイス１はメモリアレイを任意数もつ。メモリアレイの数に限定はなく、ここでは２つとしている。２つのメモリアレイが、図２〜図４における内部回路２３に該当する。

図５（Ａ）では、この内部回路（メモリアレイ）との接続経路を７系統だけ示す。この接続経路は図５（Ａ）において符号“ＲＴ１〜ＲＴ７”により示す。実際のメモリアレイとＩＦ回路の接続経路はもっと多いが、ここでは代表して、図２の１：１接続型を最初の経路Ｒ１〜ＲＴ３で示し、図４の１対多型を残る経路ＲＴ４〜ＲＴ７で示す。

ここで３つ存在する１：１型経路ＲＴ１〜ＲＴ３は、ＲＴ１がクロックＣＬＫ用、ＲＴ２がコマンドＣＭＤ用、ＲＴ３がアドレスＡＤＤ用である。これらの１：１型経路Ｒ１〜Ｒ３の各々は、メモリアレイ（内部回路２３）が複数ある場合は、少なくとも、その数だけ必要である。これらの１：１型経路を、以下、クロック経路ＲＴ１、コマンド経路ＲＴ２、アドレス経路ＲＴ３という呼び方をする。

クロック経路ＲＴ１に、第２パッド２２としてのクロックパッド２２ＣＫと、第１パッド２１（マイクロバンプパッド）が設けられている。クロックパッド２２ＣＫと第１パッド２１との間に、レシーバ５１、リピータバッファ４１、ドライバ４２、および、スイッチ回路４３が、この順で直列接続されている。また、第１パッド２１のメモリセルアレイ側にレシーバ４４が接続されている。
ここでスイッチ回路４３は、本発明の“スイッチ”の一例である。また、リピータバッファ４１は、配線による信号劣化が軽微な場合は省略可能である。

クロックパッド２２ＣＫとレシーバ５１の接続箇所にＥＳＤ保護素子５２が配置されている。同様に、第２パッド２２とレシーバ４４の接続箇所にＥＳＤ保護素子４５が配置されている。ＥＳＤ保護素子５２,４５は、静電放電（ＥＳＤ）を行うことでパッド入力される静電気から内部回路側を保護する素子である。ＥＳＤ保護素子としては、ダイオード、ダイオード接続トランジスタ、ＧＧＭＯＳ（Gate Grounded MOS FET）、或いは、これらの組み合わせが用いられる。

スイッチ回路４３は、第１パッド２１を用いる通常動作時に、第１パッド２１からクロックパッド２２ＣＫまでの回路や配線が余分な負荷となるため、動作負荷を軽減したい場合に、これらを切り離す回路である。スイッチ回路４３を設けることは、この意味で好ましいが、負荷軽減が特性的に不要な場合はスイッチ回路４３を省略してよい。
スイッチ回路４３は、１つのトランジスタから構成してもよいが、ここでは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを、ドレイン同士、ソース同士を接続した、いわゆるトランスファーゲートスイッチが、スイッチ回路４３に含まれる。スイッチ回路４３は、このほかに、上記ＮＭＯＳトランジスタとＰＭＯＳトランジスタを同一の制御信号で駆動するためのインバータを有している。

以上の経路構成は、コマンドパッド２ＣＭを第２パッドとするコマンド経路ＲＴ２、アドレスパッド２ＡＤを第２パッドとするアドレス経路ＲＴ３においても同様である。

一方、残る４つの経路ＲＴ４〜ＲＴ７は、全体で１つの１対多型経路（図４参照）を構成しており、経路ＲＴ４とＲＴ５がデータ入力用に、経路ＲＴ６とＲＴ７がデータ出力用に機能が割り振られている。
第２パッド２２の一例である１つのデータパッド２２ＤＴに対し、２つの入力経路共通のレシーバ５３と、２つの出力経路共通のドライバ５４が並列接続されている。また、データパッド２２ＤＴの入出力経路に、他の経路と同様なＥＳＤ保護素子５２が接続されている。

レシーバ５３の出力に対し、経路ＲＴ４とＲＴ５を構成する回路部が並列接続されている。
この回路部は、レシーバ５３側から、データ伸張回路４６、ドライバ４２、スイッチ回路４３、ＥＳＤ保護素子４５、レシーバ４４を含んで構成される。基本的には、この回路部は、１：１型経路ＲＴ１〜ＲＴ３のリピータバッファ４１がデータ伸張回路４６と置き換わったものである。
ドライバ５４の入力にデータ圧縮回路４７が接続されている。データ圧縮回路４７は、データ幅を８ビットとすると、８ビットのデータ信号を１ビットのテスト信号に変換する“データ信号変換回路”の一例である。

データ圧縮回路４７の入力側は、それぞれ１ビットのデータを入力する経路ＲＴ６とＲＴ７の回路部となっている。
この回路部は、データ圧縮回路４７の入力をリセットするためのリセットトランジスタＲＴと、他の経路と同様なスイッチ回路４３、第１パッド２１、ＥＳＤ保護素子４５およびレシーバ４８を含んで構成されている。
リセットトランジスタＲＴは、例えば１つのＮＭＯＳトランジスタで構成され、そのドレインがデータ圧縮回路４７の入力に接続され、ソースが接地されている。リセットトランジスタＲＴのゲートは、本例ではスイッチ回路４３を一括制御する制御信号（選択信号ＳＥＬ）の反転信号で駆動される。

図６に、データ圧縮回路４７の回路構成例を示す。
図６に図示したデータ圧縮回路４７は、初段の排他的論理和ゲートの否定（ＸＮＯＲ）がスイッチ回路４３からの出力に接続されている。排他的論理和ゲートの否定（ＸＮＯＲ）は出力ビット数に対応して８個設けられている。２段目、３段目、・・・、最終段にかけては、アンド回路ＡＮＤで出力数が縮小されて、最終的に１本のテストデータＴＤＱに集約される。
初段の排他的論理和ゲートの否定（ＸＮＯＲ）には期待値が与えられるため、読み出しデータにおいて、期待値と論理が１ビットでも異なれば、テストデータＴＤＱがテスト不合格を示す例えば“０”、全ビットが一致すればテスト合格を示す例えば“１”の論理が出力される。

このようなデータ圧縮回路４７は、本発明の適用に際して必須ではない。但し、第１パッド２１を多数配置したため、その第２パッド２２を、同じ数だけ配置できない場合を鑑みると、このようなデータ圧縮でテスト結果を出力する構成が望ましい。

一方、データ伸張回路４６の詳細は省略するが、この回路は、スクランブル信号と排他的論理和をとる排他的論理和ゲートの否定（ＸＮＯＲ）を含んで構成される。これは、メモリアレイの隣り合う列でデータパターンの論理“１”と“０”を入れ替えるスクランブルテストに適合した構成である。メモリではランダムなデータパターンが実使用時に入力され、あるいは出力されるが、テストパターンで全ての組み合わせで行うとテストの負荷が増大する。スクランブルテストは論理を入れ替える構成によって、テスト負荷を軽減するものである。
なお、このようなデータ伸張回路４６は、本発明の適用に際しては必須ではない。但し、第２パッド２２の数を第１パッド２１に比べて減らす構成では、テスト負荷軽減に貢献するため、データ伸張回路４６を内蔵させることが望ましい。

以上のように、第２の実施形態では、クロック、コマンド、アドレスの入力経路は、マイクロバンプ（第１パッド２１）とプローブパッド（第２パッド２２）を組みとして含む。一方、データのテストのための構成は、データ入出力用として共通な１つのデータパッド２２ＤＴ（第２パッド２２）に対して並列に接続させることで、プローブカードのピン数の削減を実現することができる。

具体的に、データパッド２２ＤＴをテスト時の入出力共通パッドとし、データ入力経路ＲＴ４とＲＴ５では、２つの第１パッド２１を通常動作時に個別のデータＤ０とＤ１が供給される独立したパッドとしている。
通常動作時に入力される個別の入力データＤ０とＤ１に代えて、テスト時には、データパッド２２ＤＴから入力されるテストデータ信号と、不図示の第２パッドから入力されるスクランブル信号とのＸＮＯＲをとり伸張された信号を内部回路に供給する。これにより、１つのテストパッドを用いて、メモリアレイの２列のテストが可能になっている。なお、データ伸張回路４６を図６の圧縮回路と同様に多段構成にすることで、例えば８、１６、…といった多数ビットの列テストを１つの入出力共通パッドで実行可能である。

同様に、データ出力経路ＲＴ６とＲＴ７では、データパッド２２ＤＴをテスト時の入出力共通パッドとし、２つの第１パッド２１を、通常動作時に個別の出力データＱ０とＱ１を出力する独立したパッドとしている。
通常動作時に出力される個別のデータＱ０とＤ１に代えて、テスト時には、メモリアレイから出力される出力データＱ０,Ｑ１,…を、不図示の第２パッドから入力する期待値と比較し、比較結果を圧縮してテストデータを発生する。発生したテストデータは、データパッド２２ＤＴから、外部のテスタ等に出力できるようにしている。
以上の構成と動作から分かるように、本実施形態では、４つのマイクロバンプパッドを１つのプローブパッドで代替可能としている。

次に、第１パッド２１を、第２パッド２２と内部回路の直列接続経路の途中に挿入するように設けたことの利点を、この利点が得られない比較例と比べることで、より一層明らかにする。

［比較例］
図７と図８に、比較例のブロック間の接続経路図と、より詳細なＩＦ回路例を示す回路ブロック図とを示す。図７が、本発明が適用された図２〜図４に対応し、図８が図５（Ａ）に対応する。

図７の比較例の接続経路図は、基本的には図２と比較すると明らかなように、プローブパッド（第１パッド２１）が第２パッド２２（マイクロバンプパッド）と内部回路２３との経路途中ではなく、ＩＦ回路４０に対し同列（並列）に接続されている。ＩＦ回路４０は、特許文献１にもあるように（経路）選択スイッチの役目を必ず有し、その選択された信号が、内部回路との入出力が許可される。そのため、プローブパッドからマイクロバンプパッドの経路を試験することが出来なかった。

図８は、図５（Ａ）と同一構成は同一符号を付している。
図５（Ａ）では経路の接続と遮断を制御するためスイッチ回路４３が設けられているが、図８では、これに代わって経路選択スイッチとしてセレクタ４９が配置される。なお、セレクタ４９は、入力セレクタを回路ブロックで示し、出力セレクタをアンド回路で示しているが、入力側を切り換えるか出力側を切り換えるかの違いであり、基本的な機能としては同じものである。

経路ＲＴ１〜ＲＴ５に設けられた（入力）セレクタ４９は、その第１入力に、レシーバ４４、ＥＳＤ保護素子４５および第１パッド２１が直列に接続されている。また、第２入力には、ドライバ４２の出力が接続されている。（入力）セレクタ４９は、与えられる選択信号ＳＥＬの論理に応じて出力に対し、第１入力側と第２入力側を排他的に接続する。
経路ＲＴ６とＲＴ７に設けられた（出力）セレクタは、その第１出力に、レシーバ４８、ＥＳＤ保護素子４５および第１パッド２１が直列に接続されている。また、第２出力は、データ圧縮回路４７のデータ入力端子に接続されている。（出力）セレクタ４９は、与えられる選択信号ＳＥＬの論理に応じて入力に対し、第１出力側と第２出力側を排他的に接続する。
なお、その他の構成は図８と図５（Ａ）で共通する。

図８の比較例では、プローブパッド（データパッド２２ＤＴ等の第２パッド）から試験を行う際、マイクロバンプの経路の第１パッド２１からセレクタ４９までの間を経路テストできない。このため、パッドの断線、ドライバ、レシーバの不具合、セレクタの片側部分の不具合などを発見することができない。
これに対し、図２〜図４および図５（Ａ）に開示する本実施形態の構成では、プローブパッドからの経路とマイクロバンプパッドからの経路を直列に繋ぐことで、この不具合の発生がない。

以上の第１および第２の実施形態において、以下の変形例が実施できる。

＜第１変形例＞
第１変形例は、テスト回路（ＩＦ回路）のチップ配置位置に関する。

マイクロバンプパッド（第１パッド２１）は比較的小さいため、配置の自由度が高い。よって、マイクロバンプパッドはチップ内の任意の場所に配置してよい。そのため、マイクロバンプパッドはマイクロバンプ経由に付く寄生容量を削減するために、インターフェース回路（レシーバ、ドライバ、ＥＳＤ保護回路など）と、プローブパッド（第２パッド２２）の経路との切り離し回路の近くに配置することが望まれる。

但し、テスト回路の機能を含むインターフェース回路自体は、フロアプランの都合で任意の場所に配置してよい。
プローブパッドは比較的大きくテスト環境（プローブカードの針の本数や同時測定数）に依存した配置の制約があるため、必ずしもマイクロバンプの経路の近くに配置できるとは限らない。

以上の制約は、内部回路の種類や数、顧客の要望や設計方針で種々であるため、その制約を満たすインターフェース回路およびテスト回路の配置も種々存在する。

図９（Ａ）〜図９（Ｄ）は、図５（Ｂ）に代えて採用可能な配置図である。
マイクロバンプパッド（第１パッド２１）を含む経路のＩＦ回路と、プローブパッド（第２パッド２２）を含む経路のＩＦ回路は、図９（Ａ）のようにＴ字型配置としてよい。このＩＦ回路配置により区分けされる２つの領域（図９（Ａ）の空白領域）に内部回路を分割して配置する。
または、この２つのＩＦ回路を図９（Ｂ）のように十字型配置として、それにより区分けされる４つの領域に内部回路を分割して配置してもよい。
内部回路を２分割する場合は、図５（Ｂ）や図９（Ａ）の他に、図９（Ｄ）のようにしてもよい。この場合、マイクロバンプパッド（第１パッド２１）を含む経路のＩＦ回路と、プローブパッド（第２パッド２２）を含む経路のＩＦ回路が隣接して配置される。
さらに、２つのＩＦ回路を、図９（Ｃ）のようにチップの片側に寄せて配置することもできる。

＜第２変形例（その他の変形例）＞
上記第１および第２の実施形態では、２チップ積層型の半導体デバイスにおいて、本発明の実施形態を説明している。
但し、チップの積層数に限定はなく、３チップ以上の積層でもよい。その場合、３層以上に重ねてもよいし、１つのベースとなるチップの異なる領域に、それぞれ１つ、または、複数のチップを重ねた構成でもよい。
いずれにしても、上記第１および第２の実施形態で説明したテストが行えない経路をなくすパッド接続構造が、何れか１以上のチップに適用されていればよい。また、内部回路はメモリアレイである必要はない。本発明が適用されたチップを載置するチップがロジックチップ３である必要もない。

図１においては、ロジックチップ３が面積としてメモリチップ２より大きい場合を例示するが、面積の大小関係は、これと逆でもよい。
また、ロジックチップ３のパッドから、ワイヤ３３により外部端子を取り出す必要は必ずしもない。例えば、ロジックチップ３の裏面ＢＧＡまたはＳｉ貫通ビア等によって外部接続を達成してもよい。

また、図１はモールド樹脂封入や中空パッケージ構造を想定するが、ロジックチップ３の上にメモリチップ２を、その逆に、メモリチップ２の上にロジックチップ３をベアチップ実装するようにしてもよい。

メモリチップを搭載する場合、そのメモリアレイの記憶素子は、ＤＲＡＭ、ＳＲＡＭ、不揮発性メモリ、その他メモリの何れであってもよい。不揮発性メモリは、電荷蓄積能力を有するメモリトランジスタを記憶素子とするもの、抵抗変化素子を記憶素子とするもの、磁気素子を記憶素子とするものなど、どのようなものでもよい。
１対多のインターフェースを要請するメモリ方式はＤＤＲ方式など種々存在し、そのメモリ方式に限定はない。

以上の第１および第２の実施形態、並びに、第１および第２変形例によれば、以下の利点が得られる。

ウェハ状態でプローブパッドからマイクロバンプパッドの経路をテストできるため、マイクロバンプで別チップと組み立て後の動作状態をウェハ状態で模すことができる。これにより、本発明が非適用の場合に組み立て後にしか確認できない不良チップ領域をウェハ状態で発見することができ、不良品廃棄に伴うコストを削減することができる。
積層後は、プローブパッドの経路を切り離し回路で切り離すことができるので、マイクロバンプ経由で使用した際の特性にほとんど影響を与えない。
また、プローブパッドとマイクロバンプ用パッドの間にＩＦ回路やテスト回路を挿入することができるので、例えば圧縮・伸張回路を挿入し、プローブパッド数を削減したり、リピータバッファを挿入して、プローブパッドをチップ端に配置したりすることができる。
なお、マイクロバンプパッドからの経路（切り離し回路からマイクロバンプパッド用のレシーバやドライバまでの間）にＳｉ貫通電極を具備している場合にも上記の効果を得ることができる。

１…半導体デバイス、２…メモリチップ、３…ロジックチップ、４…第１のＩＦ回路、５…第２のＩＦ回路、１１…モジュール基板、１２…パッケージ部材、２１…第１パッド（マイクロバンプパッド）、２２…第２パッド（プローブパッド）、２３…内部回路、４０…ＩＦ回路、４１…リピータバッファ、４３…スイッチ回路、４５…ＥＳＤ保護素子、４６…データ伸張回路、４７…データ圧縮回路、４９…セレクタ。

Claims (11)

1. 半導体基板と、
   前記半導体基板に形成された内部回路と、
   前記半導体基板に形成されたテストのための複数の第２パッドと、
   前記半導体基板に形成され、対応する第２パッドと前記内部回路との接続経路に各々が配置された、データ入出力のための複数の第１パッドと、
   を有する半導体デバイス。
2. 前記複数の第１パッドの各々を、対応する第２パッドと電気的に切断または導通させるスイッチが、前記複数の第１パッドと前記複数の第２パッドとの間に複数配置されている
   請求項１に記載の半導体デバイス。
3. 複数の前記スイッチと、前記複数の第２パッドとの間にテストのための信号処理回路が配置されている
   請求項２に記載の半導体デバイス。
4. 前記第１パッドは、前記第２パッドの数以上、設けられている
   請求項３に記載の半導体デバイス。
5. 前記信号処理回路は、前記内部回路に入出力されるデータ信号と、テスト時に、より少ない数のテストデータ信号とを変換するデータ信号変換回路を含む
   請求項４に記載の半導体デバイス。
6. 前記第１パッドは、前記第２パッドより面積が小さい
   請求項５に記載の半導体デバイス。
7. 前記第１パッドがマイクロバンプ用のパッドであり、前記第２パッドがテストプローブ用のパッドである
   請求項６に記載の半導体デバイス。
8. 前記第１パッドは、前記第２パッドの数以上、設けられている
   請求項１に記載の半導体デバイス。
9. 前記第１パッドは、前記第２パッドより面積が小さい
   請求項１に記載の半導体デバイス。
10. 複数の内部接続パッドと、複数の外部接続パッドとを一方の主面に有する第１半導体チップと、
    前記第１半導体チップの前記一方の主面に載置されて、当該第１半導体チップと電気的に接続されている第２半導体チップと、
    を有し、
    前記第２半導体チップは、
    半導体基板と、
    前記半導体基板に形成された内部回路と、
    前記半導体基板に形成されたテストのための複数の第２パッドと、
    前記半導体基板の前記第１半導体チップとの対向する主面に形成されて前記複数の内部接続パッドと接続し、かつ、対応する第２パッドと前記内部回路との接続経路に各々が配置された、データ入出力のための複数の第１パッドと、
    を有する半導体デバイス。
11. 前記内部回路はメモリアレイを含む
    請求項１０に記載の半導体デバイス。

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