JP2005142872A - データ伝送システム、データ送信装置、データ受信装置、データ伝送方法、データ送信方法及びデータ受信方法 - Google Patents
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Abstract
【解決手段】 データ送信装置100は、伝送すべき複数ビットのパラレルデータをシリアルデータに変換し、シリアルデータにおけるワードの区切りを示すワードクロックを1ビットの情報として加えた複数ビットの情報を1シンボルで表す多値論理信号を生成して伝送路200に送出し、データ受信装置300は、伝送路200を介して多値論理信号を受信し、シリアルデータ及びワードクロックを抽出し、抽出したワードクロックをもとに、パラレルデータを再生する。
【選択図】図1
Description
JEIDA規格(http://it.jeita.or.jp/document/publica/standard/summary/Dism-v1j.pdf)として公開されている資料にはRGB信号、同期信号からなる多ビットの映像データを、多重化によって少ない極数の伝送路で伝送することを目的とした、以下に示す方法が記載されている。
図1は、本発明の第1の実施の形態のデータ伝送システムの構成図である。
第1の実施の形態のデータ伝送システムは、伝送すべき複数ビットの送信パラレルデータを送信シリアルデータに変換し、送信シリアルデータにおけるワードの区切りを示す送信ワードクロックを1ビットの情報として加えた複数ビットの情報を1シンボルで表す多値論理信号を生成して伝送路200に送出するデータ送信装置100と、伝送路200を介して多値論理信号を受信し、送信シリアルデータと同じ受信シリアルデータ及び送信ワードクロックと同じ受信ワードクロックを抽出し、抽出したワードクロックをもとに、送信パラレルデータと同じ受信パラレルデータを再生するデータ受信装置300とからなる。
データ送信装置100において、K×Nビットの送信パラレルデータがパラレル・シリアル変換回路110に入力されると、周波数逓倍回路130は、送信パラレルデータと同期していた送信データクロックの周波数をK倍した送信ビットクロックを生成し、さらに、パラレル・シリアル変換回路110の出力のタイミングを決定するロード信号を生成する。また、送信データクロックと等価な送信ワードクロックを生成する。
図2は、データ送信装置のパラレル・シリアル変換回路の回路図である。
パラレル・シリアル変換回路は、送信パラレルデータのうちデータD0〜D3を送信シリアルデータS0に変換する回路と、データD4〜D7を送信シリアルデータS1に変換する回路からなる。
周波数逓倍回路は、位相比較器であるPFD(Phase Frequency Detector)131、LPF(Low Pass FilterまたはLooP Filter)132、VCO(Voltage Controlled Oscillator)133と、FF134、135、AND回路136を有する。
ここに示す多値論理信号発生回路は、2ビットの送信シリアルデータと、1ビットの送信ワードクロックを入力して8値信号を発生する回路である。
ここでは、図4で示したデータ送信装置の多値論理信号発生回路の入力信号と、出力信号の対応について説明する。受信側については後述する。
図6は、データ受信装置のコンパレータ部の回路図である。
コンパレータ部は、入力された8値の電流信号を8値の電圧に変換する終端抵抗Rtと、複数の基準電圧と受信電圧を比較することで8値信号を検出するコンパレータ311、312、…、317を有する。
基準電圧2.5IoRtと受信電圧を比較するコンパレータ314の出力は、インバータ320を介してNAND回路324の一方の入力端子に入力される。基準電圧1.5IoRtと受信電圧を比較するコンパレータ315の出力は、セレクタ326の他方の入力端子及び、インバータ321を介してNAND回路325の一方の入力端子に入力される。
このように、2ビットの受信シリアルデータS0、S1は、受信電圧を6個のコンパレータ311〜316で量子化した情報を論理演算して得られる。
データ受信装置の周波数逓倍回路も、図3で示したデータ送信装置のものと同様に、PFD331、LPF332、VCO333と、FF334、335を有する。さらに、インバータ336、337を有する。
図8は、データ受信装置のシリアル・パラレル変換回路の回路図である。
シリアル・パラレル変換回路は、受信シリアルデータS0を受信パラレルデータのうちデータD0〜D3に変換する回路と、受信シリアルデータS1をデータD4〜D7に変換する回路からなる。
受信シリアルデータS1をデータD4〜D7に変換する回路も同様に、シフトレジスタを構成するFF349、350、351、352と、パラレルレジスタを構成するFF353、354、355、356とを有する。この回路は、受信シリアルデータS0をデータD0〜D3に変換する回路と同様の回路構成であり、受信ビットクロックに応じて、受信シリアルデータS1を取り込み、受信データクロックに応じて、データD4〜D7をパラレルに出力する。
図9は、第1の実施の形態のデータ送受信システムの処理を示すタイミングチャートである。
高速有線通信では伝送信号に用いることができる電圧振幅は、EMI(Electro Magnet Interference)特性や消費電力の点から最大でも数百mVであり、振幅を細かく分割して利用する多値信号の場合、ノイズマージンが小さくなるという問題がある。その小さなノイズマージンでエラーのない伝送が成立するには外来のノイズに対して耐性が強いこと、伝送路の特性インピーダンスと終端抵抗が精度よく一致して反射が起こらないこと、受信データの識別が最もノイズマージンを大きく取れる最適なタイミングで行われることが重要である。
図10は、本発明の第2の実施の形態のデータ伝送システムの構成図である。
第2の実施の形態のデータ伝送システムは、第1の実施の形態のデータ伝送システムと同様に、伝送すべき複数ビットの送信パラレルデータを送信シリアルデータに変換し、送信シリアルデータにおけるワードの区切りを示す送信ワードクロックを1ビットの情報として加えた複数ビットの情報を1シンボルで表す多値論理信号を生成して伝送路500に送出するデータ送信装置400と、伝送路500を介して多値論理信号を受信し、送信シリアルデータと同じ受信シリアルデータ及び送信ワードクロックと同じ受信ワードクロックを抽出し、抽出したワードクロックをもとに、送信パラレルデータと同じ受信パラレルデータを再生するデータ受信装置600とからなる。
図11は、4値論理信号発生回路の回路図である。
4値論理信号発生回路430において、送信シリアルデータは、インバータ431、432を介してnチャネルMOSFET(以下nMOSと呼ぶ)433のゲートに入力され、インバータ434を介してnMOS435のゲートに入力される。nMOS433、435のソース端子は、電流源436に接続され、電流2Ioが流れる。
この図のように、4値論理信号発生回路430に入力される送信シリアルデータ及び送信ワードクロックの値によって、POS端子電流、NEG端子電流はそれぞれ4つの値を持つ。例えば、送信シリアルデータ、送信ワードクロックがともに"1"である場合には、POS端子電流は0、NEG端子電流は3Ioとなり、送信シリアルデータが"1"、送信ワードクロックが"0"の場合には、POS端子電流はIo、NEG端子電流は2Ioとなる。また、送信シリアルデータ、送信ワードクロックがともに"0"である場合には、POS端子電流は2Io、NEG端子電流はIo、送信シリアルデータが"0"、送信ワードクロックが"1"の場合には、POS端子電流は3Io、NEG端子電流は0となる。
この図では、4値差動信号をPOS信号−NEG信号(電流値)で示している。ここで、送信ワードクロックがHレベルのときはPOS信号−NEG信号は大振幅となり、送信ワードクロックがLレベルの時は小振幅となる。これにより、POS−NEGが3Ioのときは、送信シリアルデータが“0”、送信ワードクロックが“1”となり、POS−NEGがIoのときは、送信シリアルデータ、送信ワードクロックともに“0”、POS−NEGが−Ioのときは、送信シリアルデータが“1”、送信ワードクロックが“0”となり、POS−NEGが−3Ioのときは、送信シリアルデータ、送信ワードクロックともに、“1”であることが示され、1シンボルで2ビット、4値の情報を保持していることになる。
コンパレータ部610は、フロントエンドに、nMOS611、612、pMOS613、614、抵抗Rt1、Rt2、からなるカスコード回路を持つ。
周波数10逓倍回路640は、PFD641、チャージポンプ回路642、LPF643、VCO644と、1/10分周回路として機能するFF645、646、…、649とを有する。位相調整回路650は、チャージポンプ回路642とLPF643の間に接続される。
前述した実施の形態1及び2では、送信パラレルデータが全て0の時と1の時では多値論理信号の平均DC値が異なることになる。信号のDC成分が伝わらないAC結合を介した伝送を行った場合、データ受信装置は失われたDC成分のために多値論理信号のレベル識別が不能になり正しい信号再生ができない。
第3の実施の形態のデータ伝送システムにおいて、データ送信装置400aは、8ビットの送信パラレルデータを10ビットの送信パラレルコードに変換する8B10Bエンコーダ440を有する。その他の構成要素は、図10で示した第2の実施の形態のデータ送信装置400と同じであるので、同一符号とし、説明を省略する。データ送信装置400aからは第2の実施の形態と同様な4値の多値差動信号が生成され、AC結合を有する差動の伝送路500aを介してデータ受信装置600aに伝送される。
図17(A)に示すように、ワードクロックの立ち上がりから特定のビット数を経過したところがシリアルデータの先頭ビットであるように定義することも可能である。
Claims (19)
- 複数ビットのデータを伝送するデータ伝送システムにおいて、
伝送すべき複数ビットのパラレルデータをシリアルデータに変換し、前記シリアルデータにおけるワードの区切りを示すワードクロックを1ビットの情報として加えた複数ビットの情報を1シンボルで表す多値論理信号を生成して送出するデータ送信装置と、
送出された前記多値論理信号を受信して、前記多値論理信号から前記シリアルデータ及び前記ワードクロックを抽出し、抽出した前記ワードクロックをもとに、前記パラレルデータを再生するデータ受信装置と、
を有することを特徴とするデータ伝送システム。 - 前記データ送信装置は、前記ワードクロックを最上位ビットとした前記多値論理信号を生成することを特徴とする請求項1記載のデータ伝送システム。
- 前記データ送信装置は、前記ワードクロックの1ビットの情報を振幅の大小によって表した多値論理信号を生成することを特徴とする請求項1記載のデータ伝送システム。
- 前記データ受信装置は、受信した前記多値論理信号を基準電圧値と比較することで、前記シリアルデータ及び前記ワードクロックを抽出し、抽出した前記ワードクロックを逓倍して各シンボルにおけるデータを識別するためのトリガーとなるビットクロックを生成することを特徴とする請求項1記載のデータ伝送システム。
- 前記データ受信装置は、前記ワードクロックと前記ビットクロックの位相が前記ワードクロックの周期に比例する時間だけずれるように調整する位相調整回路を有することを特徴とする請求項4記載のデータ伝送システム。
- 前記データ受信装置は、伝送受信端の電圧振幅を増幅するカスコード回路を有することを特徴とする請求項1記載のデータ伝送システム。
- 前記データ受信装置は、入力インピーダンスを、前記多値論理信号の伝送路における特性インピーダンスに整合するように調整する終端抵抗調整回路を有することを特徴とする請求項1記載のデータ伝送システム。
- 前記データ送信装置は、エンコーダまたはスクランブラにより前記パラレルデータを変換した後、前記シリアルデータに変換し、
前記データ受信装置は、デコーダまたはデスクランブラにより前記パラレルデータを再生することを特徴とする請求項1記載のデータ伝送システム。 - 複数ビットのデータを送信するデータ送信装置において、
伝送すべき複数ビットのパラレルデータをシリアルデータに変換するパラレル・シリアル変換回路と、
前記パラレル・シリアル変換回路の動作に必要なビットクロックを前記パラレルデータと同期していたデータクロックを逓倍して生成するとともに、前記データクロックをもとに前記シリアルデータにおけるワードの区切りを示すワードクロックを生成する周波数逓倍回路と、
前記シリアルデータと、前記ワードクロックを加えた複数ビットの情報を1シンボルで表す多値論理信号を生成する多値論理信号発生回路と、
を有することを特徴とするデータ送信装置。 - 前記多値論理信号発生回路は、前記ワードクロックを最上位ビットとした前記多値論理信号を生成することを特徴とする請求項9記載のデータ送信装置。
- 前記多値論理信号発生回路は、前記ワードクロックの1ビットの情報を振幅の大小によって表した多値論理信号を生成することを特徴とする請求項9記載のデータ送信装置。
- 前記パラレル・シリアル変換回路の前段に、前記パラレルデータを変換するエンコーダまたはデスクランブラを有することを特徴とする請求項9記載のデータ送信装置。
- 複数ビットのデータを受信するデータ受信装置において、
シリアルデータに前記シリアルデータにおけるワードの区切りを示すワードクロックを加えた複数ビットの情報を1シンボルで表した受信された多値論理信号から、基準電圧値と比較して前記シリアルデータ及び前記ワードクロックを抽出するコンパレータ部と、
抽出した前記ワードクロックを逓倍してビットクロックを生成するとともに、前記ワードクロックをもとにパラレルデータと同期するデータクロックを生成する周波数逓倍回路と、
前記ビットクロックと前記データクロックに応じて、抽出した前記シリアルデータを前記パラレルデータに変換するシリアル・パラレル変換回路と、
を有することを特徴とするデータ受信装置。 - 前記ワードクロックと前記ビットクロックの位相が前記ワードクロックの周期に比例する時間だけずれるように調整する位相調整回路を有することを特徴とする請求項13記載のデータ受信装置。
- 伝送受信端の電圧振幅を増幅するカスコード回路を有することを特徴とする請求項13記載のデータ受信装置。
- 入力インピーダンスを、前記多値論理信号の伝送路における特性インピーダンスに整合するように調整する終端抵抗調整回路を有することを特徴とする請求項13記載のデータ受信装置。
- 複数ビットのデータを伝送するデータ伝送方法において、
伝送すべき複数ビットのパラレルデータをシリアルデータに変換し、
前記シリアルデータにおけるワードの区切りを示すワードクロックを1ビットの情報として加えた複数ビットの情報を1シンボルで表す多値論理信号を生成して送信するとともに、
受信された前記多値論理信号から、
前記シリアルデータ及び前記ワードクロックを抽出し、
抽出した前記ワードクロックをもとに、前記パラレルデータを再生することを特徴とするデータ伝送方法。 - 複数ビットのデータを送信するデータ送信方法において、
伝送すべき複数ビットのパラレルデータをシリアルデータに変換し、
前記シリアルデータへの変換に必要なビットクロックを前記パラレルデータと同期するデータクロックを逓倍して生成するとともに、前記データクロックをもとに前記シリアルデータにおけるワードの区切りを示すワードクロックを生成し、
前記シリアルデータと、前記ワードクロックを加えた複数ビットの情報を1シンボルで表す多値論理信号を生成して送出することを特徴とするデータ送信方法。 - 複数ビットのデータを受信するデータ受信方法において、
シリアルデータに前記シリアルデータにおけるワードの区切りを示すワードクロックを加えた複数ビットの情報を1シンボルで表した多値論理信号を受信し、
基準電圧値と比較して前記シリアルデータ及び前記ワードクロックを抽出し、
抽出した前記ワードクロックを逓倍してビットクロックを生成するとともに、前記ワードクロックをもとにパラレルデータと同期するデータクロックを生成し、
前記ビットクロックと前記データクロックに応じて、抽出した前記シリアルデータを前記パラレルデータに変換することを特徴とするデータ受信方法。
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