JP4244456B2 - 半導体装置の製造方法、絶縁ゲート型バイポーラトランジスタの製造方法及び絶縁ゲート型バイポーラトランジスタ - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 239000004065 semiconductor Substances 0.000 title claims description 17
- 238000005530 etching Methods 0.000 claims description 106
- 238000001312 dry etching Methods 0.000 claims description 24
- 239000000758 substrate Substances 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 12
- 150000002500 ions Chemical class 0.000 claims description 5
- 230000001681 protective effect Effects 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 16
- 230000005684 electric field Effects 0.000 description 16
- 229910052710 silicon Inorganic materials 0.000 description 16
- 239000010703 silicon Substances 0.000 description 16
- 239000010410 layer Substances 0.000 description 11
- 238000001020 plasma etching Methods 0.000 description 8
- 239000007789 gas Substances 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 5
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 5
- 238000007790 scraping Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- RTZKZFJDLAIYFH-UHFFFAOYSA-N Diethyl ether Chemical compound CCOCC RTZKZFJDLAIYFH-UHFFFAOYSA-N 0.000 description 2
- 230000002349 favourable effect Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
- H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
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- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Plasma & Fusion (AREA)
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体基板上に形成されたトレンチを備えた半導体装置を製造する場合に好適する半導体装置の製造方法、絶縁ゲート型バイポーラトランジスタの製造方法及び絶縁ゲート型バイポーラトランジスタに関する。
【０００２】
【従来の技術】
ハイブリッドカーや電気自動車（ＥＶ）においては、バッテリからの大電流の直流電流をモータなどの駆動系への交流電流に変換するための装置としてインバータモジュールが使用されている。そして、このインバータモジュールとして、例えばＩＧＢＴ素子（Insulated Gate Bipolar Transistor 、絶縁ゲート型バイポーラトランジスタ）が用いられている。
【０００３】
また、近年、上記ＩＧＢＴ素子を小形化及び低抵抗化するために、デバイス構造としてトレンチゲート構造を用いたトレンチゲート型ＩＧＢＴ素子が製造されている。このトレンチゲート型ＩＧＢＴ素子では、シリコン基板上にドライエッチング（異方性エッチング）によりトレンチ（深溝）を形成し、このトレンチにゲートを形成している。
【０００４】
【発明が解決しようとする課題】
しかし、上記トレンチゲート型ＩＧＢＴ素子の場合、トレンチの底部のコーナー部が角張っているため、この部分に形成されたゲート酸化膜の膜質の劣化や薄膜化や電界集中が起こり易くなり、その結果、上記コーナー部でゲート耐圧破壊が発生し易いという問題点があった。
【０００５】
これに対して、トレンチの底部のコーナー部を丸める処理を実行すれば、上記問題点を解消することが可能である。そこで、従来より、特開昭６４−５７６２３号公報や特開平９−３３０９２８号公報に記載された方法により、トレンチの底部のコーナー部を丸めている。これら公報の方法においては、異方性エッチングによりトレンチを形成した後、等方性エッチングを実行することにより、上記コーナー部を丸めている。
【０００６】
しかし、コーナー部を丸めるための等方性エッチングを十分に実行すると、過剰なシリコン削れが発生するため、トレンチの形状やデバイス設計に対して悪影響を与えるという欠点があった。このため、等方性エッチングのエッチング量を少なく制限しなければならず、その結果、トレンチの底部のコーナー部の丸めが不十分になり、コーナー部の曲率半径が小さくなるという不具合があった。
【０００７】
そこで、本発明の目的は、トレンチの底部のコーナー部を十分に丸めることができ、しかも、過剰なシリコン削れの発生を防止することができる半導体装置の製造方法、絶縁ゲート型バイポーラトランジスタの製造方法及び絶縁ゲート型バイポーラトランジスタを提供することにある。
【０００８】
【課題を解決するための手段】
請求項１の発明によれば、異方性エッチングを行うことによりトレンチを形成した後、順テーパエッチングを行うことによりトレンチの底部のコーナー部を順テーパ形状に加工し、この後、等方性エッチングを行うことによりトレンチの底部のコーナー部を丸めるように構成し、更に、前記順テーパエッチングを、前記トレンチの側壁に保護膜を堆積させながらエッチングするドライエッチングとすると共に、イオンの入射方向の垂直成分を低下させたドライエッチングとし、更に、エッチング槽内の圧力を高くしたドライエッチングとした。この構成によれば、順テーパエッチングによりトレンチの底部のコーナー部を順テーパ形状に加工した、即ち、コーナー部を面取りしたので、その後の等方性エッチングのエッチング量が少なくても、トレンチの底部のコーナー部の曲率半径を大きくすることができる。
【０００９】
換言すると、上記構成によれば、順テーパエッチングによる深さ及び側壁角度と、等方性エッチングのエッチング量とによって、トレンチの底部のコーナー部の曲率半径を自由に制御することが可能になる。従って、等方性エッチングのエッチング量を少なく設定しても、トレンチの底部のコーナー部を十分に丸めることができ、しかも、過剰なシリコン削れの発生を防止することができる。
【００１２】
請求項２の発明によれば、順テーパエッチングとして、出力を低下させたドライエッチングを用いるように構成したので、順テーパエッチングを容易に実現することができる。
【００１４】
請求項３の発明によれば、順テーパエッチングとして、ウエハの面方位を制御しながらエッチングするウェットエッチングを用いるように構成したので、順テーパエッチングを容易に実現することができる。
【００１５】
請求項４の発明によれば、トレンチゲート型のＩＧＢＴ素子（絶縁ゲート型バイポーラトランジスタ）の製造方法に、請求項１の発明の方法を適用したので、トレンチゲート型のＩＧＢＴ素子のトレンチの底部のコーナー部において電界集中の発生を防止することができ、上記ＩＧＢＴ素子のゲート耐圧を向上させることができる。
【００１６】
請求項５の発明のＩＧＢＴ素子（絶縁ゲート型バイポーラトランジスタ）は、請求項１の発明の方法により形成されたトレンチと、このトレンチに形成され下端部が丸められたゲート電極とを備えているので、トレンチの底部のコーナー部において電界集中の発生を防止することができ、ゲート耐圧を向上させることができる。
【００１７】
請求項６の発明によれば、トレンチの底部のコーナー部の丸められた部分の曲率半径を、０．３〜０．５μｍに設定したので、トレンチの底部のコーナー部において電界集中の発生を十分に防止することができ、ゲート耐圧を向上させることができ、ＩＧＢＴ素子の特性を向上させることができる。
【００１８】
請求項７の発明によれば、トレンチの内面に形成するゲート酸化膜の厚み寸法を、５０〜１５０μｍに設定したので、ゲート耐圧を十分なものとし得ると共に、スイッチング速度を十分速くすることが可能となり、ＩＧＢＴ素子の特性を向上させることができる。
【００１９】
【発明の実施の形態】
以下、本発明をｎチャネルタイプのトレンチゲート型ＩＧＢＴ素子に適用した一実施例について、図面を参照しながら説明する。まず、図２は、本実施例のトレンチゲート型ＩＧＢＴ素子の縦断面構造を概略的に示す図である。この図２に示すように、コレクタとなるｐ＋型単結晶シリコン基板１上には、ｎ＋型シリコンエピタキシャル層２とｎ型シリコンエピタキシャル層３とＰ型ベース拡散層４とが形成されている。上記ｐ＋型単結晶シリコン基板１が、本発明の半導体基板を構成している。
【００２０】
そして、ｐ＋型単結晶シリコン基板１の表面には、トレンチ５が後述する方法により形成されている。このトレンチ５は、下端部がｎ型シリコンエピタキシャル層３内に突出するように形成されている。また、トレンチ５の底部のコーナー部５ａは丸められている。この場合、トレンチ５の図２中上下方向の長さ寸法ａは例えば４〜６μｍ程度に設定され、トレンチ５の図２中左右方向の長さ寸法ｂは例えば０．８〜１．６μｍ程度に設定されている。
【００２１】
上記トレンチ５には、ゲート酸化膜６を介してゲート電極７が形成されている。上記ゲート酸化膜６は、例えばシリコン酸化膜により形成されており、その膜厚は例えば１００ｎｍに設定されている。尚、ゲート酸化膜６の膜厚を、例えば５０〜１５０ｎｍ程度の範囲に属する適当な膜厚に設定することが好ましい。また、ゲート酸化膜６を、ＯＮＯ膜（シリコン酸化膜、窒化膜及びシリコン酸化膜からなる３層の膜）で構成しても良い。このＯＮＯ膜を使用した場合には、その膜厚を例えば６０ｎｍ程度に薄く設定することが好ましい。
【００２２】
上記ゲート電極７は、例えばｎ型多結晶シリコンで構成されている。このゲート電極７の下端部のコーナー部７ａは、丸められている。更に、上記Ｐ型ベース拡散層４におけるトレンチ５の上端部に対応する部分には、ｎ型エミッタ拡散層８が形成されている。そして、ゲート電極７の上には、層間絶縁物９を介してエミッタ電極１０が形成されている。更にまた、上記した構成のＩＧＢＴ素子のｐ＋型単結晶シリコン基板１の裏面（図２中下面）には、裏面電極としてコレクタ電極１１が形成されている。
【００２３】
次に、上記した構成のトレンチゲート型ＩＧＢＴ素子を製造する製造方法について、図１及び図３を参照して説明する。ここで、本実施例のトレンチゲート型ＩＧＢＴ素子の製造方法のうちのトレンチを形成する部分に相当する製造方法以外は、周知のトレンチゲート型ＩＧＢＴ素子の製造方法とほぼ同じであるから、説明を省略し、ここでは、トレンチを形成する部分に相当する製造方法だけを説明する。
【００２４】
この場合、まず、図１（ａ）に示すように、前記シリコン基板１の上にトレンチマスク１２を形成する。このトレンチマスク１２には、トレンチ形成用の開口部１２ａが形成されている。尚、上記シリコン基板１の上には、周知の製造方法によって、前記したシリコン層２、３、４等が予め形成されている。
【００２５】
続いて、図１（ｂ）に示すように、シリコン基板１上に異方性エッチングを行うことにより、トレンチ５を形成する。この工程が、本発明の第１の工程である。上記異方性エッチングを、トレンチエッチングと呼んでも良い。また、この異方性エッチングは、ドライエッチングであり、例えば、図３に示すようなＲＩＥ（Reactive Ion Etching ）装置１３を使用して実行されるように構成されている。
【００２６】
上記ＲＩＥ装置１３は、周知構成の装置であり、エッチング槽１４と、このエッチング槽１４内に設けられた対向する上部電極１５及び下部電極１６と、これら電極１５、１６間に高周波電力を印加する高周波電源１７と、エッチング槽１４の外部の両端部に設けられたマグネットコイル１８、１９とを備えて構成されている。この構成の場合、下部電極１６上にシリコン基板１（ウエハ）を載置すると共に、エッチング槽１４内に所定のガスを封入し、更に、エッチング槽１４に対して所定の磁場をかけた状態で、電極１５、１６間に高周波電力を印加して異方性エッチング（即ち、反応性イオンエッチング）を実行するように構成されている。
【００２７】
ここで、本実施例の第１の工程（ＳＴＥＰ１）において実行した異方性エッチングの条件を下記の表１に示す。
【００２８】
【表１】
この表１には、本実施例で実際に実行した異方性エッチングの２つの実施例１、２の各エッチング条件を示している。これら２つの実施例１、２のいずれによっても、良好なトレンチ５を形成することができた。尚、実施例２の方が、実施例１よりも、トレンチ５の側壁の垂直度を高くすることができた。
【００２９】
次に、上記ＳＴＥＰ１を実行した後、図１（ｃ）に示すように、順テーパエッチングを行うことによりトレンチ５の底部のコーナー部５ａを順テーパ形状（面取り形状）に加工した。この工程が、本発明の第２の工程（ＳＴＥＰ２）である。上記順テーパエッチングは、本実施例の場合、例えばドライエッチングで構成されており、上記したＲＩＥ装置１３を使用して実行した。ここで、本実施例の第２の工程（ＳＴＥＰ２）において実行した順テーパエッチングの条件を下記の表２に示す。
【００３０】
【表２】
この表２には、本実施例で実際に実行した順テーパエッチングの２つの実施例３、４の各エッチング条件を示している。これら２つの実施例３、４のいずれによっても、トレンチ５の底部のコーナー部５ａに良好な順テーパ形状を形成することができた。この場合、実施例３の順テーパエッチングは、エッチング槽１４内の酸素濃度を上げることにより、トレンチ５の側壁に保護膜（シリコン酸化膜）を堆積しながらエッチングするドライエッチングである。そして、実施例４の順テーパエッチングは、エッチング槽１４内の圧力を上げると共に、電極１５、１６間に印加する高周波出力（パワー）を下げることにより、イオンの入射方向の垂直成分を低下させたドライエッチングである。
【００３１】
また、本実施例において、ＳＴＥＰ１からＳＴＥＰ２へ移行する場合には、一度パワーを止め、エッチング槽１４内のガスを排気口１４ａを通して排気してから、ＳＴＥＰ２用のガスをエッチング槽１４内へ給気口１４ｂを通して注入することにより、ガスを入れ替えてから、エッチングを実行するように構成されている。尚、ＳＴＥＰ１とＳＴＥＰ２を、それぞれ別のＲＩＥ装置１３により実行するように構成しても良い。
【００３２】
更に、本実施例の場合、ＳＴＥＰ１で実施例１を選択した場合、ＳＴＥＰ２の２つの実施例３、４のいずれを実行しても良い。同様にして、ＳＴＥＰ１で実施例２を選択した場合も、ＳＴＥＰ２の２つの実施例３、４のいずれを実行しても良い。いずれの組み合わせの場合も、トレンチ５の底部のコーナー部５ａに良好な順テーパ形状を形成することができる。
【００３３】
尚、本実施例では、順テーパエッチングとして、実施例３、４のようなドライエッチングを用いたが、これに限られるものではなく、ＳＴＥＰ１の異方性エッチング（ドライエッチング）を実行した後、エッチング槽１４内のガスの成分及び圧力等を変えることなく、パワー（高周波出力）だけを低下させてエッチングするドライエッチングを用いるように構成しても良い。このドライエッチングによっても、トレンチ５の底部のコーナー部５ａに順テーパ形状を形成することができる。また、順テーパエッチングとして、上記した各ドライエッチングに代えて、ウエハの面方位を制御しながらエッチングするウェットエッチングを用いるように構成しても良い。
【００３４】
そして、上記ＳＴＥＰ２を実行した後、図１（ｄ）に示すように、等方性エッチングを行うことにより、トレンチ５の底部のコーナー部５ａを丸める。この第３の工程（ＳＴＥＰ３）が、本発明の第３の工程である。上記等方性エッチングとしては、例えば周知のダウンストリーム型の等方性エッチング装置を使用し、エッチングガスとして例えばＣＦ４，Ｏ２を用いてエッチングを実行することが好ましい。また、上記ダウンストリーム型等方性エッチング装置の代わりに、例えばケミカルドライエッチング（ＣＤＥ（Chemical Dry Etching））装置を使用しても良いし、他の等方性エッチングを実現する装置や方法を使用しても良い。
【００３５】
さて、このような製造方法を用いた本実施例によれば、ＳＴＥＰ３の等方性エッチングのエッチング量が少なくても、トレンチ５の底部のコーナー部５ａの曲率半径を大きくすることができる。以下、この本実施例の効果について、図４を参照して、本実施例と従来構成とを比較しながら説明する。
【００３６】
図４に示すように、本実施例では、異方性エッチングと順テーパエッチングと等方性エッチングとを実行するのに対して、従来構成では、異方性エッチングと等方性エッチングだけを実行する。この相違により、図４に示すように、最後の工程の等方性エッチングのエッチング量を、本実施例と従来構成とで同じエッチング量ｅ１に設定しても、本実施例のトレンチ５の底部のコーナー部５ａの曲率半径ｒ１を、従来構成の曲率半径ｒ２よりも大きくすることができる。これは、本実施例の場合、異方性エッチングを行うことによりトレンチ５を形成した後、順テーパエッチングを行うことによりトレンチ５の底部のコーナー部５ａを順テーパ形状（面取り形状）に加工したためである。
【００３７】
換言すると、本実施例によれば、順テーパエッチングによる深さ及び側壁角度と、等方性エッチングのエッチング量とによって、トレンチ５の底部のコーナー部５ａの曲率半径ｒ１を自由且つ容易に制御することが可能となる。従って、等方性エッチングのエッチング量ｅ１を少なく設定しても、トレンチ５の底部のコーナー部５ａを十分に丸めることができ、そして、過剰なシリコン削れの発生を防止することができるのである。
【００３８】
ここで、図５に、トレンチ５の底部のコーナー部５ａの曲率半径ｒと、電界集中の程度を表す電界強度比Ｅｒ／Ｅｐとの関係を示す。電界強度比Ｅｒ／Ｅｐのうちの、Ｅｒはトレンチ５の底部のコーナー部の電界強度であり、Ｅｐはトレンチ５の側壁部の平坦部の電界強度である。従って、電界強度比Ｅｒ／Ｅｐが１に近付くほど、即ち、小さくなるほど、電界集中が発生していないことを示している。上記図５から、コーナー部５ａの曲率半径ｒが小さいほど、電界集中が強まることがわかると共に、上記曲率半径ｒが０．３〜０．５μｍ程度であれば、電界集中が発生しない良好なレベルであることがわかる。尚、図５のグラフは、ゲート酸化膜６の膜厚Ｔｏｘが０．１μｍ（１００ｎｍ）である場合のデータである。
【００３９】
また、図６は、トレンチ５の底部のコーナー部５ａの曲率半径ｒと、等方性エッチングのエッチング量との関係を示す図である。この図６において、曲線Ｐ１は本実施例を示し、曲線Ｐ２は従来構成を示している。上記図６から、等方性エッチングのエッチング量を、本実施例と従来構成とで同じに設定した場合、本実施例のトレンチ５の底部のコーナー部５ａの曲率半径ｒの方が、従来構成の曲率半径ｒよりもかなり大きくなることが明確に分かる。
【００４０】
そして、等方性エッチングのエッチング量としては、０．１０〜０．２０μｍ程度が好ましい実用範囲であり、この範囲であっても、本実施例のトレンチ５の底部のコーナー部５ａの曲率半径ｒは、０．３０〜０．４０μｍ程度となり、十分大きい曲率半径となることがわかる。そして、この程度の曲率半径ｒを有するコーナー部５ａであれば、電界集中の発生をほぼ防止することができる。一方、等方性エッチングのエッチング量を０．２０μｍよりも大きくすると、過剰なシリコン削れが発生し、ＩＧＢＴ素子の特性が悪化するおそれがある。
【００４１】
尚、上記実施例では、本発明を、ｎチャネルタイプのトレンチゲート型ＩＧＢＴ素子に適用したが、これに限られるものではなく、ｐチャネルタイプのトレンチゲート型ＩＧＢＴ素子に適用しても良いし、また、トレンチゲート構造を有する他の半導体素子（例えばＭＯＳＦＥＴ等）に適用しても良い。更に、本発明を、素子分離用のトレンチ（ＳＴＩ（Shallow Trench Isoration））を備えた半導体素子に適用しても良い。
【図面の簡単な説明】
【図１】本発明の一実施例を示すものであり、製造工程を示す図
【図２】トレンチゲート型ＩＧＢＴ素子の断面図
【図３】ＲＩＥ装置の断面図
【図４】本実施例と従来構成とを比較しながら、製造工程を示す図
【図５】トレンチの底部のコーナー部の曲率半径ｒと電界強度比Ｅｒ／Ｅｐとの関係を示す特性図
【図６】トレンチの底部のコーナー部の曲率半径ｒと等方性エッチングのエッチング量との関係を示す特性図
【符号の説明】
１はｐ＋型単結晶シリコン基板（半導体基板）、２はｎ＋型シリコンエピタキシャル層、３はｎ型シリコンエピタキシャル層、４はＰ型ベース拡散層、５はトレンチ、５ａはコーナー部、６はゲート酸化膜、７はゲート電極、１０はエミッタ電極、１１はコレクタ電極、１３はＲＩＥ装置を示す。
【発明の属する技術分野】
本発明は、半導体基板上に形成されたトレンチを備えた半導体装置を製造する場合に好適する半導体装置の製造方法、絶縁ゲート型バイポーラトランジスタの製造方法及び絶縁ゲート型バイポーラトランジスタに関する。
【０００２】
【従来の技術】
ハイブリッドカーや電気自動車（ＥＶ）においては、バッテリからの大電流の直流電流をモータなどの駆動系への交流電流に変換するための装置としてインバータモジュールが使用されている。そして、このインバータモジュールとして、例えばＩＧＢＴ素子（Insulated Gate Bipolar Transistor 、絶縁ゲート型バイポーラトランジスタ）が用いられている。
【０００３】
また、近年、上記ＩＧＢＴ素子を小形化及び低抵抗化するために、デバイス構造としてトレンチゲート構造を用いたトレンチゲート型ＩＧＢＴ素子が製造されている。このトレンチゲート型ＩＧＢＴ素子では、シリコン基板上にドライエッチング（異方性エッチング）によりトレンチ（深溝）を形成し、このトレンチにゲートを形成している。
【０００４】
【発明が解決しようとする課題】
しかし、上記トレンチゲート型ＩＧＢＴ素子の場合、トレンチの底部のコーナー部が角張っているため、この部分に形成されたゲート酸化膜の膜質の劣化や薄膜化や電界集中が起こり易くなり、その結果、上記コーナー部でゲート耐圧破壊が発生し易いという問題点があった。
【０００５】
これに対して、トレンチの底部のコーナー部を丸める処理を実行すれば、上記問題点を解消することが可能である。そこで、従来より、特開昭６４−５７６２３号公報や特開平９−３３０９２８号公報に記載された方法により、トレンチの底部のコーナー部を丸めている。これら公報の方法においては、異方性エッチングによりトレンチを形成した後、等方性エッチングを実行することにより、上記コーナー部を丸めている。
【０００６】
しかし、コーナー部を丸めるための等方性エッチングを十分に実行すると、過剰なシリコン削れが発生するため、トレンチの形状やデバイス設計に対して悪影響を与えるという欠点があった。このため、等方性エッチングのエッチング量を少なく制限しなければならず、その結果、トレンチの底部のコーナー部の丸めが不十分になり、コーナー部の曲率半径が小さくなるという不具合があった。
【０００７】
そこで、本発明の目的は、トレンチの底部のコーナー部を十分に丸めることができ、しかも、過剰なシリコン削れの発生を防止することができる半導体装置の製造方法、絶縁ゲート型バイポーラトランジスタの製造方法及び絶縁ゲート型バイポーラトランジスタを提供することにある。
【０００８】
【課題を解決するための手段】
請求項１の発明によれば、異方性エッチングを行うことによりトレンチを形成した後、順テーパエッチングを行うことによりトレンチの底部のコーナー部を順テーパ形状に加工し、この後、等方性エッチングを行うことによりトレンチの底部のコーナー部を丸めるように構成し、更に、前記順テーパエッチングを、前記トレンチの側壁に保護膜を堆積させながらエッチングするドライエッチングとすると共に、イオンの入射方向の垂直成分を低下させたドライエッチングとし、更に、エッチング槽内の圧力を高くしたドライエッチングとした。この構成によれば、順テーパエッチングによりトレンチの底部のコーナー部を順テーパ形状に加工した、即ち、コーナー部を面取りしたので、その後の等方性エッチングのエッチング量が少なくても、トレンチの底部のコーナー部の曲率半径を大きくすることができる。
【０００９】
換言すると、上記構成によれば、順テーパエッチングによる深さ及び側壁角度と、等方性エッチングのエッチング量とによって、トレンチの底部のコーナー部の曲率半径を自由に制御することが可能になる。従って、等方性エッチングのエッチング量を少なく設定しても、トレンチの底部のコーナー部を十分に丸めることができ、しかも、過剰なシリコン削れの発生を防止することができる。
【００１２】
請求項２の発明によれば、順テーパエッチングとして、出力を低下させたドライエッチングを用いるように構成したので、順テーパエッチングを容易に実現することができる。
【００１４】
請求項３の発明によれば、順テーパエッチングとして、ウエハの面方位を制御しながらエッチングするウェットエッチングを用いるように構成したので、順テーパエッチングを容易に実現することができる。
【００１５】
請求項４の発明によれば、トレンチゲート型のＩＧＢＴ素子（絶縁ゲート型バイポーラトランジスタ）の製造方法に、請求項１の発明の方法を適用したので、トレンチゲート型のＩＧＢＴ素子のトレンチの底部のコーナー部において電界集中の発生を防止することができ、上記ＩＧＢＴ素子のゲート耐圧を向上させることができる。
【００１６】
請求項５の発明のＩＧＢＴ素子（絶縁ゲート型バイポーラトランジスタ）は、請求項１の発明の方法により形成されたトレンチと、このトレンチに形成され下端部が丸められたゲート電極とを備えているので、トレンチの底部のコーナー部において電界集中の発生を防止することができ、ゲート耐圧を向上させることができる。
【００１７】
請求項６の発明によれば、トレンチの底部のコーナー部の丸められた部分の曲率半径を、０．３〜０．５μｍに設定したので、トレンチの底部のコーナー部において電界集中の発生を十分に防止することができ、ゲート耐圧を向上させることができ、ＩＧＢＴ素子の特性を向上させることができる。
【００１８】
請求項７の発明によれば、トレンチの内面に形成するゲート酸化膜の厚み寸法を、５０〜１５０μｍに設定したので、ゲート耐圧を十分なものとし得ると共に、スイッチング速度を十分速くすることが可能となり、ＩＧＢＴ素子の特性を向上させることができる。
【００１９】
【発明の実施の形態】
以下、本発明をｎチャネルタイプのトレンチゲート型ＩＧＢＴ素子に適用した一実施例について、図面を参照しながら説明する。まず、図２は、本実施例のトレンチゲート型ＩＧＢＴ素子の縦断面構造を概略的に示す図である。この図２に示すように、コレクタとなるｐ＋型単結晶シリコン基板１上には、ｎ＋型シリコンエピタキシャル層２とｎ型シリコンエピタキシャル層３とＰ型ベース拡散層４とが形成されている。上記ｐ＋型単結晶シリコン基板１が、本発明の半導体基板を構成している。
【００２０】
そして、ｐ＋型単結晶シリコン基板１の表面には、トレンチ５が後述する方法により形成されている。このトレンチ５は、下端部がｎ型シリコンエピタキシャル層３内に突出するように形成されている。また、トレンチ５の底部のコーナー部５ａは丸められている。この場合、トレンチ５の図２中上下方向の長さ寸法ａは例えば４〜６μｍ程度に設定され、トレンチ５の図２中左右方向の長さ寸法ｂは例えば０．８〜１．６μｍ程度に設定されている。
【００２１】
上記トレンチ５には、ゲート酸化膜６を介してゲート電極７が形成されている。上記ゲート酸化膜６は、例えばシリコン酸化膜により形成されており、その膜厚は例えば１００ｎｍに設定されている。尚、ゲート酸化膜６の膜厚を、例えば５０〜１５０ｎｍ程度の範囲に属する適当な膜厚に設定することが好ましい。また、ゲート酸化膜６を、ＯＮＯ膜（シリコン酸化膜、窒化膜及びシリコン酸化膜からなる３層の膜）で構成しても良い。このＯＮＯ膜を使用した場合には、その膜厚を例えば６０ｎｍ程度に薄く設定することが好ましい。
【００２２】
上記ゲート電極７は、例えばｎ型多結晶シリコンで構成されている。このゲート電極７の下端部のコーナー部７ａは、丸められている。更に、上記Ｐ型ベース拡散層４におけるトレンチ５の上端部に対応する部分には、ｎ型エミッタ拡散層８が形成されている。そして、ゲート電極７の上には、層間絶縁物９を介してエミッタ電極１０が形成されている。更にまた、上記した構成のＩＧＢＴ素子のｐ＋型単結晶シリコン基板１の裏面（図２中下面）には、裏面電極としてコレクタ電極１１が形成されている。
【００２３】
次に、上記した構成のトレンチゲート型ＩＧＢＴ素子を製造する製造方法について、図１及び図３を参照して説明する。ここで、本実施例のトレンチゲート型ＩＧＢＴ素子の製造方法のうちのトレンチを形成する部分に相当する製造方法以外は、周知のトレンチゲート型ＩＧＢＴ素子の製造方法とほぼ同じであるから、説明を省略し、ここでは、トレンチを形成する部分に相当する製造方法だけを説明する。
【００２４】
この場合、まず、図１（ａ）に示すように、前記シリコン基板１の上にトレンチマスク１２を形成する。このトレンチマスク１２には、トレンチ形成用の開口部１２ａが形成されている。尚、上記シリコン基板１の上には、周知の製造方法によって、前記したシリコン層２、３、４等が予め形成されている。
【００２５】
続いて、図１（ｂ）に示すように、シリコン基板１上に異方性エッチングを行うことにより、トレンチ５を形成する。この工程が、本発明の第１の工程である。上記異方性エッチングを、トレンチエッチングと呼んでも良い。また、この異方性エッチングは、ドライエッチングであり、例えば、図３に示すようなＲＩＥ（Reactive Ion Etching ）装置１３を使用して実行されるように構成されている。
【００２６】
上記ＲＩＥ装置１３は、周知構成の装置であり、エッチング槽１４と、このエッチング槽１４内に設けられた対向する上部電極１５及び下部電極１６と、これら電極１５、１６間に高周波電力を印加する高周波電源１７と、エッチング槽１４の外部の両端部に設けられたマグネットコイル１８、１９とを備えて構成されている。この構成の場合、下部電極１６上にシリコン基板１（ウエハ）を載置すると共に、エッチング槽１４内に所定のガスを封入し、更に、エッチング槽１４に対して所定の磁場をかけた状態で、電極１５、１６間に高周波電力を印加して異方性エッチング（即ち、反応性イオンエッチング）を実行するように構成されている。
【００２７】
ここで、本実施例の第１の工程（ＳＴＥＰ１）において実行した異方性エッチングの条件を下記の表１に示す。
【００２８】
【表１】
【００２９】
次に、上記ＳＴＥＰ１を実行した後、図１（ｃ）に示すように、順テーパエッチングを行うことによりトレンチ５の底部のコーナー部５ａを順テーパ形状（面取り形状）に加工した。この工程が、本発明の第２の工程（ＳＴＥＰ２）である。上記順テーパエッチングは、本実施例の場合、例えばドライエッチングで構成されており、上記したＲＩＥ装置１３を使用して実行した。ここで、本実施例の第２の工程（ＳＴＥＰ２）において実行した順テーパエッチングの条件を下記の表２に示す。
【００３０】
【表２】
【００３１】
また、本実施例において、ＳＴＥＰ１からＳＴＥＰ２へ移行する場合には、一度パワーを止め、エッチング槽１４内のガスを排気口１４ａを通して排気してから、ＳＴＥＰ２用のガスをエッチング槽１４内へ給気口１４ｂを通して注入することにより、ガスを入れ替えてから、エッチングを実行するように構成されている。尚、ＳＴＥＰ１とＳＴＥＰ２を、それぞれ別のＲＩＥ装置１３により実行するように構成しても良い。
【００３２】
更に、本実施例の場合、ＳＴＥＰ１で実施例１を選択した場合、ＳＴＥＰ２の２つの実施例３、４のいずれを実行しても良い。同様にして、ＳＴＥＰ１で実施例２を選択した場合も、ＳＴＥＰ２の２つの実施例３、４のいずれを実行しても良い。いずれの組み合わせの場合も、トレンチ５の底部のコーナー部５ａに良好な順テーパ形状を形成することができる。
【００３３】
尚、本実施例では、順テーパエッチングとして、実施例３、４のようなドライエッチングを用いたが、これに限られるものではなく、ＳＴＥＰ１の異方性エッチング（ドライエッチング）を実行した後、エッチング槽１４内のガスの成分及び圧力等を変えることなく、パワー（高周波出力）だけを低下させてエッチングするドライエッチングを用いるように構成しても良い。このドライエッチングによっても、トレンチ５の底部のコーナー部５ａに順テーパ形状を形成することができる。また、順テーパエッチングとして、上記した各ドライエッチングに代えて、ウエハの面方位を制御しながらエッチングするウェットエッチングを用いるように構成しても良い。
【００３４】
そして、上記ＳＴＥＰ２を実行した後、図１（ｄ）に示すように、等方性エッチングを行うことにより、トレンチ５の底部のコーナー部５ａを丸める。この第３の工程（ＳＴＥＰ３）が、本発明の第３の工程である。上記等方性エッチングとしては、例えば周知のダウンストリーム型の等方性エッチング装置を使用し、エッチングガスとして例えばＣＦ４，Ｏ２を用いてエッチングを実行することが好ましい。また、上記ダウンストリーム型等方性エッチング装置の代わりに、例えばケミカルドライエッチング（ＣＤＥ（Chemical Dry Etching））装置を使用しても良いし、他の等方性エッチングを実現する装置や方法を使用しても良い。
【００３５】
さて、このような製造方法を用いた本実施例によれば、ＳＴＥＰ３の等方性エッチングのエッチング量が少なくても、トレンチ５の底部のコーナー部５ａの曲率半径を大きくすることができる。以下、この本実施例の効果について、図４を参照して、本実施例と従来構成とを比較しながら説明する。
【００３６】
図４に示すように、本実施例では、異方性エッチングと順テーパエッチングと等方性エッチングとを実行するのに対して、従来構成では、異方性エッチングと等方性エッチングだけを実行する。この相違により、図４に示すように、最後の工程の等方性エッチングのエッチング量を、本実施例と従来構成とで同じエッチング量ｅ１に設定しても、本実施例のトレンチ５の底部のコーナー部５ａの曲率半径ｒ１を、従来構成の曲率半径ｒ２よりも大きくすることができる。これは、本実施例の場合、異方性エッチングを行うことによりトレンチ５を形成した後、順テーパエッチングを行うことによりトレンチ５の底部のコーナー部５ａを順テーパ形状（面取り形状）に加工したためである。
【００３７】
換言すると、本実施例によれば、順テーパエッチングによる深さ及び側壁角度と、等方性エッチングのエッチング量とによって、トレンチ５の底部のコーナー部５ａの曲率半径ｒ１を自由且つ容易に制御することが可能となる。従って、等方性エッチングのエッチング量ｅ１を少なく設定しても、トレンチ５の底部のコーナー部５ａを十分に丸めることができ、そして、過剰なシリコン削れの発生を防止することができるのである。
【００３８】
ここで、図５に、トレンチ５の底部のコーナー部５ａの曲率半径ｒと、電界集中の程度を表す電界強度比Ｅｒ／Ｅｐとの関係を示す。電界強度比Ｅｒ／Ｅｐのうちの、Ｅｒはトレンチ５の底部のコーナー部の電界強度であり、Ｅｐはトレンチ５の側壁部の平坦部の電界強度である。従って、電界強度比Ｅｒ／Ｅｐが１に近付くほど、即ち、小さくなるほど、電界集中が発生していないことを示している。上記図５から、コーナー部５ａの曲率半径ｒが小さいほど、電界集中が強まることがわかると共に、上記曲率半径ｒが０．３〜０．５μｍ程度であれば、電界集中が発生しない良好なレベルであることがわかる。尚、図５のグラフは、ゲート酸化膜６の膜厚Ｔｏｘが０．１μｍ（１００ｎｍ）である場合のデータである。
【００３９】
また、図６は、トレンチ５の底部のコーナー部５ａの曲率半径ｒと、等方性エッチングのエッチング量との関係を示す図である。この図６において、曲線Ｐ１は本実施例を示し、曲線Ｐ２は従来構成を示している。上記図６から、等方性エッチングのエッチング量を、本実施例と従来構成とで同じに設定した場合、本実施例のトレンチ５の底部のコーナー部５ａの曲率半径ｒの方が、従来構成の曲率半径ｒよりもかなり大きくなることが明確に分かる。
【００４０】
そして、等方性エッチングのエッチング量としては、０．１０〜０．２０μｍ程度が好ましい実用範囲であり、この範囲であっても、本実施例のトレンチ５の底部のコーナー部５ａの曲率半径ｒは、０．３０〜０．４０μｍ程度となり、十分大きい曲率半径となることがわかる。そして、この程度の曲率半径ｒを有するコーナー部５ａであれば、電界集中の発生をほぼ防止することができる。一方、等方性エッチングのエッチング量を０．２０μｍよりも大きくすると、過剰なシリコン削れが発生し、ＩＧＢＴ素子の特性が悪化するおそれがある。
【００４１】
尚、上記実施例では、本発明を、ｎチャネルタイプのトレンチゲート型ＩＧＢＴ素子に適用したが、これに限られるものではなく、ｐチャネルタイプのトレンチゲート型ＩＧＢＴ素子に適用しても良いし、また、トレンチゲート構造を有する他の半導体素子（例えばＭＯＳＦＥＴ等）に適用しても良い。更に、本発明を、素子分離用のトレンチ（ＳＴＩ（Shallow Trench Isoration））を備えた半導体素子に適用しても良い。
【図面の簡単な説明】
【図１】本発明の一実施例を示すものであり、製造工程を示す図
【図２】トレンチゲート型ＩＧＢＴ素子の断面図
【図３】ＲＩＥ装置の断面図
【図４】本実施例と従来構成とを比較しながら、製造工程を示す図
【図５】トレンチの底部のコーナー部の曲率半径ｒと電界強度比Ｅｒ／Ｅｐとの関係を示す特性図
【図６】トレンチの底部のコーナー部の曲率半径ｒと等方性エッチングのエッチング量との関係を示す特性図
【符号の説明】
１はｐ＋型単結晶シリコン基板（半導体基板）、２はｎ＋型シリコンエピタキシャル層、３はｎ型シリコンエピタキシャル層、４はＰ型ベース拡散層、５はトレンチ、５ａはコーナー部、６はゲート酸化膜、７はゲート電極、１０はエミッタ電極、１１はコレクタ電極、１３はＲＩＥ装置を示す。
Claims (7)
- 異方性エッチングを行うことにより半導体基板上にトレンチを形成する第１の工程と、
この第１の工程の後、順テーパエッチングを行うことにより前記トレンチの底部のコーナー部を順テーパ形状に加工する第２の工程と、
この第２の工程の後、等方性エッチングを行うことにより前記トレンチの底部のコーナー部を丸める第３の工程とを備え、
前記順テーパエッチングは、前記トレンチの側壁に保護膜を堆積させながらエッチングするドライエッチングであると共に、イオンの入射方向の垂直成分を低下させたドライエッチングであり、更に、エッチング槽内の圧力を高くしたドライエッチングであることを特徴とする半導体装置の製造方法。 - 前記順テーパエッチングは、出力を低下させたドライエッチングであることを特徴とする請求項１記載の半導体装置の製造方法。
- 異方性エッチングを行うことにより半導体基板上にトレンチを形成する第１の工程と、
この第１の工程の後、順テーパエッチングを行うことにより前記トレンチの底部のコーナー部を順テーパ形状に加工する第２の工程と、
この第２の工程の後、等方性エッチングを行うことにより前記トレンチの底部のコーナー部を丸める第３の工程とを備え、
前記順テーパエッチングは、ウエハの面方位を制御しながらエッチングするウェットエッチングであることを特徴とする半導体装置の製造方法。 - 半導体基板上に形成されたトレンチにゲート電極を形成するように構成された絶縁ゲート型バイポーラトランジスタの製造方法において、
異方性エッチングを行うことにより半導体基板上にゲート電極形成用の前記トレンチを形成する第１の工程と、
この第１の工程の後、順テーパエッチングを行うことにより前記トレンチの底部のコーナー部を順テーパ形状に加工する第２の工程と、
この第２の工程の後、等方性エッチングを行うことにより前記トレンチの底部のコーナー部を丸める第３の工程とを備え、
前記順テーパエッチングは、前記トレンチの側壁に保護膜を堆積させながらエッチングするドライエッチングであると共に、イオンの入射方向の垂直成分を低下させたドライエッチングであり、更に、エッチング槽内の圧力を高くしたドライエッチングであることを特徴とする絶縁ゲート型バイポーラトランジスタの製造方法。 - 半導体基板上に異方性エッチング、順テーパエッチング及び等方性エッチングを順に行うことにより形成され、底部のコーナー部が丸められたトレンチと、
このトレンチに形成され、下端部が丸められたゲート電極とを備えてなる絶縁ゲート型バイポーラトランジスタあって、
前記順テーパエッチングは、前記トレンチの側壁に保護膜を堆積させながらエッチングするドライエッチングであると共に、イオンの入射方向の垂直成分を低下させたドライエッチングであり、更に、エッチング槽内の圧力を高くしたドライエッチングであることを特徴とする絶縁ゲート型バイポーラトランジスタ。 - 前記トレンチの底部のコーナー部の丸められた部分の曲率半径を、０．３〜０．５μｍに設定したこと特徴とする請求項５記載の絶縁ゲート型バイポーラトランジスタ。
- 前記トレンチの内面に形成するゲート酸化膜の厚み寸法を、５０〜１５０μｍに設定したこと特徴とする請求項５または６記載の絶縁ゲート型バイポーラトランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22124299A JP4244456B2 (ja) | 1999-08-04 | 1999-08-04 | 半導体装置の製造方法、絶縁ゲート型バイポーラトランジスタの製造方法及び絶縁ゲート型バイポーラトランジスタ |
| US09/630,786 US6482701B1 (en) | 1999-08-04 | 2000-08-02 | Integrated gate bipolar transistor and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22124299A JP4244456B2 (ja) | 1999-08-04 | 1999-08-04 | 半導体装置の製造方法、絶縁ゲート型バイポーラトランジスタの製造方法及び絶縁ゲート型バイポーラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001044216A JP2001044216A (ja) | 2001-02-16 |
| JP4244456B2 true JP4244456B2 (ja) | 2009-03-25 |
Family
ID=16763704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22124299A Expired - Fee Related JP4244456B2 (ja) | 1999-08-04 | 1999-08-04 | 半導体装置の製造方法、絶縁ゲート型バイポーラトランジスタの製造方法及び絶縁ゲート型バイポーラトランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6482701B1 (ja) |
| JP (1) | JP4244456B2 (ja) |
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1999
- 1999-08-04 JP JP22124299A patent/JP4244456B2/ja not_active Expired - Fee Related
-
2000
- 2000-08-02 US US09/630,786 patent/US6482701B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6482701B1 (en) | 2002-11-19 |
| JP2001044216A (ja) | 2001-02-16 |
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| A131 | Notification of reasons for refusal |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R250 | Receipt of annual fees |
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