JP2519474B2 - 溝形キャパシタの製造方法 - Google Patents
溝形キャパシタの製造方法Info
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
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- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
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- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、MOS形集積回路の一要素である溝形キャパ
シタの製造方法に関するものである。
シタの製造方法に関するものである。
（従来の技術） 第２図（ａ）乃至（ｇ）は従来の溝形キャパシタの製
造工程を説明するために示した各工程毎のMOS形集積回
路の断面図で、先ず、一導電形のシリコン基板１の上に
成長させた酸化シリコン膜２に、フォトエッチング法に
より、窓３を開設した〔第２図（ａ）参照〕上、この酸
化シリコン膜２をマスクとしてシリコン基板１をエッチ
ングして、溝４を形成する〔第２図（ｂ）参照〕。
造工程を説明するために示した各工程毎のMOS形集積回
路の断面図で、先ず、一導電形のシリコン基板１の上に
成長させた酸化シリコン膜２に、フォトエッチング法に
より、窓３を開設した〔第２図（ａ）参照〕上、この酸
化シリコン膜２をマスクとしてシリコン基板１をエッチ
ングして、溝４を形成する〔第２図（ｂ）参照〕。
次に、溝４の側壁部及び底部にシリコン基板１と逆の
導電形を有する不純物イオン５をイオン注入し〔第２図
（ｃ）参照〕、更に、注入した不純物イオン５の活性化
を行うことにより、溝４の側壁部及び底部に不純物領域
６を形成した後、酸化シリコン膜２を除去する〔第２図
（ｄ）参照〕。
導電形を有する不純物イオン５をイオン注入し〔第２図
（ｃ）参照〕、更に、注入した不純物イオン５の活性化
を行うことにより、溝４の側壁部及び底部に不純物領域
６を形成した後、酸化シリコン膜２を除去する〔第２図
（ｄ）参照〕。
その後、溝４を有するシリコン基板１の酸化を1,050
℃以上の乾燥酸素雰囲気中で行って、膜厚が1,000Å以
上の酸化シリコン膜７を形成することにより、不純物領
域６の開口上端縁部を丸めた〔第２図（ｅ）参照〕後、
その酸化シリコン膜７を除去する〔第２図（ｆ）参
照〕。
℃以上の乾燥酸素雰囲気中で行って、膜厚が1,000Å以
上の酸化シリコン膜７を形成することにより、不純物領
域６の開口上端縁部を丸めた〔第２図（ｅ）参照〕後、
その酸化シリコン膜７を除去する〔第２図（ｆ）参
照〕。
そして、溝４を有するシリコン基板１の上にキャパシ
タ用の誘電体膜８を形成した後、その誘電体膜８の上に
更にキャパシタの一方の電極となる導電層９を形成する
〔第２図（ｇ）参照〕ことによって、シリコン基板１の
上に溝形キャパシタを形成する。
タ用の誘電体膜８を形成した後、その誘電体膜８の上に
更にキャパシタの一方の電極となる導電層９を形成する
〔第２図（ｇ）参照〕ことによって、シリコン基板１の
上に溝形キャパシタを形成する。
（発明が解決しようとする問題点） ところで、不純物領域６の開口上端縁部を酸化して、
丸める〔第２図（ｅ）参照〕には、1,050℃以上の乾燥
酸素雰囲気中で、膜厚が1,000Å以上の酸化シリコン膜
７を形成しなければならない。これは、1,050℃以上の
高温酸化を用いないと、不純物領域６の開口上端縁部が
丸くなるよりも、寧ろ、鋭角的になり、溝形キャパシタ
の絶縁耐圧が劣化してしまう問題があり、又、酸化シリ
コン膜７の膜厚が1,000Å以上ないと、丸めた上端縁部
の曲率半径が小さくて、十分な丸め効果が得られないと
いう問題が生じるからである。
丸める〔第２図（ｅ）参照〕には、1,050℃以上の乾燥
酸素雰囲気中で、膜厚が1,000Å以上の酸化シリコン膜
７を形成しなければならない。これは、1,050℃以上の
高温酸化を用いないと、不純物領域６の開口上端縁部が
丸くなるよりも、寧ろ、鋭角的になり、溝形キャパシタ
の絶縁耐圧が劣化してしまう問題があり、又、酸化シリ
コン膜７の膜厚が1,000Å以上ないと、丸めた上端縁部
の曲率半径が小さくて、十分な丸め効果が得られないと
いう問題が生じるからである。
ところが、1,050℃以上の高温酸化であっても、酸化
シリコン膜７を1,000Å以上の厚さに成長させるために
は、乾燥酸素雰囲気中で90分程度の成長時間を要するた
め、この間に、不純物領域６をはじめとする不純物拡散
領域の不純物の再分布を引き起こしてしまう問題があっ
た。
シリコン膜７を1,000Å以上の厚さに成長させるために
は、乾燥酸素雰囲気中で90分程度の成長時間を要するた
め、この間に、不純物領域６をはじめとする不純物拡散
領域の不純物の再分布を引き起こしてしまう問題があっ
た。
そこで、乾燥酸素雰囲気中での酸化に代わって、酸化
速度の早い水蒸気酸化を用いると、不純物領域６の開口
上端縁部の鋭角化が一層顕著になるという問題があっ
た。
速度の早い水蒸気酸化を用いると、不純物領域６の開口
上端縁部の鋭角化が一層顕著になるという問題があっ
た。
更に、シリコン基板１の溝４の内部のシリコンを1,00
0Å以上酸化すると、不純物領域６の濃度制御が困難に
なるという問題もあった。
0Å以上酸化すると、不純物領域６の濃度制御が困難に
なるという問題もあった。
本発明は、このような問題に鑑みてなされたもので、
不純物の再分布を最小限に抑えながら、シリコン基板の
溝の側壁部及び底部に設けた不純物領域の開口上端縁部
に丸みを付けると同時に、その上端縁部のキャパシタ用
の誘電体の膜厚を厚く形成する溝形キャパシタの製造方
法を提供することを目的としている。
不純物の再分布を最小限に抑えながら、シリコン基板の
溝の側壁部及び底部に設けた不純物領域の開口上端縁部
に丸みを付けると同時に、その上端縁部のキャパシタ用
の誘電体の膜厚を厚く形成する溝形キャパシタの製造方
法を提供することを目的としている。
（問題点を解決するための手段） 本発明は、酸化シリコン膜の窓からこの窓内に露出す
るシリコン基板部分にシリコン基板とは逆導電形を有す
る不純物の拡散を行った後、更に、この窓を通してのエ
ッチングで、シリコン基板に溝を形成してその溝の側壁
部及び底部にシリコン基板とは逆の導電形を有する不純
物イオンをイオン注入した後、そのシリコン基板に酸化
性雰囲気中で波長1.5〜3.0μｍの光を照射して、溝の開
口上端縁部のみを加熱することにより、溝の開口上端縁
部だけに酸化膜を成長させる。そして、シリコン基板上
にキャパシタを形成するための誘電体と、その上部にキ
ャパシタの一方の電極となる導電層を堆積させるもので
ある。
るシリコン基板部分にシリコン基板とは逆導電形を有す
る不純物の拡散を行った後、更に、この窓を通してのエ
ッチングで、シリコン基板に溝を形成してその溝の側壁
部及び底部にシリコン基板とは逆の導電形を有する不純
物イオンをイオン注入した後、そのシリコン基板に酸化
性雰囲気中で波長1.5〜3.0μｍの光を照射して、溝の開
口上端縁部のみを加熱することにより、溝の開口上端縁
部だけに酸化膜を成長させる。そして、シリコン基板上
にキャパシタを形成するための誘電体と、その上部にキ
ャパシタの一方の電極となる導電層を堆積させるもので
ある。
（作用） この溝形キャパシタの製造方法によれば、溝の開口上
端縁部に丸みを容易に付けることができるので、その上
端縁部の誘電体の膜厚を厚く形成することができる。
端縁部に丸みを容易に付けることができるので、その上
端縁部の誘電体の膜厚を厚く形成することができる。
（実施例） 以下、図面を参照しながら、本発明の実施例を詳細に
説明する。
説明する。
第１図（ａ）乃至（ｇ）は本発明の溝形キャパシタの
製造工程を説明するために示した各工程毎のMOS形集積
回路の断面図で、先ず、Ｐ形のシリコン基板10の上に膜
厚１μｍの酸化シリコン膜11を形成し、且つ、酸化シリ
コン膜11の上にフォトレジスト膜（図示しない）を窓パ
ターンのマスクとして形成した上、フォトレジスト膜の
ない部分の酸化シリコン膜11を緩衝弗酸によって除去す
ることによって、即ちフォトエッチング法によって、酸
化シリコン膜11に窓12を開設する〔第１図（ａ）参
照〕。
製造工程を説明するために示した各工程毎のMOS形集積
回路の断面図で、先ず、Ｐ形のシリコン基板10の上に膜
厚１μｍの酸化シリコン膜11を形成し、且つ、酸化シリ
コン膜11の上にフォトレジスト膜（図示しない）を窓パ
ターンのマスクとして形成した上、フォトレジスト膜の
ない部分の酸化シリコン膜11を緩衝弗酸によって除去す
ることによって、即ちフォトエッチング法によって、酸
化シリコン膜11に窓12を開設する〔第１図（ａ）参
照〕。
そして、フォトレジスト膜を除去した後、酸化シリコ
ン膜11をマスクとして使用して、窓12からシリコン基板
10に砒素を選択的に拡散して、表面不純物濃度が１×10
19cm-3、拡散深さが0.2μｍのＮ形の不純物拡散領域13
を形成する〔第１図（ｂ）参照〕。このとき、砒素は深
さ方向のみならず、窓12の端から横方向、即ち酸化シリ
コン膜11の下に0.15μｍ程度拡散する。
ン膜11をマスクとして使用して、窓12からシリコン基板
10に砒素を選択的に拡散して、表面不純物濃度が１×10
19cm-3、拡散深さが0.2μｍのＮ形の不純物拡散領域13
を形成する〔第１図（ｂ）参照〕。このとき、砒素は深
さ方向のみならず、窓12の端から横方向、即ち酸化シリ
コン膜11の下に0.15μｍ程度拡散する。
次に、酸化シリコン膜11をマスクとして使用して、酸
化シリコン膜11に開設した窓12からシリコン基板10をド
ライエッチングすることにより、開口面積が１μｍ×２
μｍ、深さが４μｍの溝14を形成した〔第１図（ｃ）参
照〕上、入射角度７〜30度，ドーズ量２×1015cm-2，加
速電圧200kVの条件で、溝14の側壁部及び底部に砒素イ
オン15をイオン注入して〔第１図（ｄ）参照〕、溝14の
側壁部及び底部にＮ形不純物イオンの注入領域16を形成
する〔第１図（ｅ）参照〕。
化シリコン膜11に開設した窓12からシリコン基板10をド
ライエッチングすることにより、開口面積が１μｍ×２
μｍ、深さが４μｍの溝14を形成した〔第１図（ｃ）参
照〕上、入射角度７〜30度，ドーズ量２×1015cm-2，加
速電圧200kVの条件で、溝14の側壁部及び底部に砒素イ
オン15をイオン注入して〔第１図（ｄ）参照〕、溝14の
側壁部及び底部にＮ形不純物イオンの注入領域16を形成
する〔第１図（ｅ）参照〕。
そして、酸化シリコン膜11を緩衝弗酸で除去した後、
乾燥酸素雰囲気中で波長が1.5〜3.0μｍの光17をシリコ
ン基板10に照射する〔第１図（ｅ）参照〕と、溝14の開
口上端縁部に残った不純物拡散領域13は、砒素のフリー
キャリアによる熱吸収によって、温度が1,150℃（1,100
〜1,200℃であればよい）に上昇して、溝14の開口上端
縁部に酸化シリコン膜18が形成される〔第１図（ｆ）参
照〕。このとき、酸化シリコン膜18の膜厚が400Å程度
になるように、光17の照射強度、照射時間を制御する。
ところが、不純物イオンの注入領域16は、砒素原子が活
性化されていないため、フリーキャリアによる熱吸収が
なくて、温度が上昇しない。このため、シリコン基板10
の平坦部及び溝14の内部には酸化シリコン膜は形成され
ず、而も、不純物の再分布は最小限に抑えられる。
乾燥酸素雰囲気中で波長が1.5〜3.0μｍの光17をシリコ
ン基板10に照射する〔第１図（ｅ）参照〕と、溝14の開
口上端縁部に残った不純物拡散領域13は、砒素のフリー
キャリアによる熱吸収によって、温度が1,150℃（1,100
〜1,200℃であればよい）に上昇して、溝14の開口上端
縁部に酸化シリコン膜18が形成される〔第１図（ｆ）参
照〕。このとき、酸化シリコン膜18の膜厚が400Å程度
になるように、光17の照射強度、照射時間を制御する。
ところが、不純物イオンの注入領域16は、砒素原子が活
性化されていないため、フリーキャリアによる熱吸収が
なくて、温度が上昇しない。このため、シリコン基板10
の平坦部及び溝14の内部には酸化シリコン膜は形成され
ず、而も、不純物の再分布は最小限に抑えられる。
この後、波長が0.4〜1.5μｍの光（図示しない）をシ
リコン基板10に連続照射して、シリコン基板10を乾燥酸
素中で1,150℃に加熱することにより、キャパシタ用の
誘電体膜19として機能する膜厚が50〜100Åの酸化シリ
コン膜を形成する。尚、この工程で不純物イオンの活性
化が同時になされる。
リコン基板10に連続照射して、シリコン基板10を乾燥酸
素中で1,150℃に加熱することにより、キャパシタ用の
誘電体膜19として機能する膜厚が50〜100Åの酸化シリ
コン膜を形成する。尚、この工程で不純物イオンの活性
化が同時になされる。
最後に、キャパシタの一方の電極となる導電層20とし
て多結晶シリコン電極を形成する〔第１図（ｇ）参
照〕。
て多結晶シリコン電極を形成する〔第１図（ｇ）参
照〕。
尚、キャパシタの他方の電極はＮ形の不純物領域21で
ある。
ある。
又、前述の実施例におけるキャパシタ用の誘電体膜19
は熱酸化で形成されたが、これを化学蒸着（CVD）法で
形成してもよい。この場合には、別に注入イオンの活性
化処理を付加すればよい。
は熱酸化で形成されたが、これを化学蒸着（CVD）法で
形成してもよい。この場合には、別に注入イオンの活性
化処理を付加すればよい。
（発明の効果） 以上説明したように、本発明によれば、不純物の再分
布を最小限に抑えながら、シリコン基板に形成された溝
の開口上端縁部に丸みを持たせると同時に、溝の開口上
端縁部のキャパシタ用誘電体膜を厚く形成させることが
でき、その結果、高耐圧の溝形キャパシタを形成するこ
とができる。
布を最小限に抑えながら、シリコン基板に形成された溝
の開口上端縁部に丸みを持たせると同時に、溝の開口上
端縁部のキャパシタ用誘電体膜を厚く形成させることが
でき、その結果、高耐圧の溝形キャパシタを形成するこ
とができる。
第１図（ａ）乃至（ｇ）は本発明の溝形キャパシタの製
造工程を説明するために示した各工程毎のMOS形集積回
路の断面図、第２図（ａ）乃至（ｇ）は従来の溝形キャ
パシタの製造工程を説明するために示した各工程毎のMO
S形集積回路の断面図である。 10……シリコン基板、11,18……酸化シリコン膜、12…
…窓、13……不純物拡散領域、14……溝、15……砒素イ
オン、16……不純物注入領域、17……光、19……誘電体
膜、20……導電層、21……不純物領域。
造工程を説明するために示した各工程毎のMOS形集積回
路の断面図、第２図（ａ）乃至（ｇ）は従来の溝形キャ
パシタの製造工程を説明するために示した各工程毎のMO
S形集積回路の断面図である。 10……シリコン基板、11,18……酸化シリコン膜、12…
…窓、13……不純物拡散領域、14……溝、15……砒素イ
オン、16……不純物注入領域、17……光、19……誘電体
膜、20……導電層、21……不純物領域。
Claims (2)
- 【請求項１】一導電形のシリコン基板の上に形成した第
１の酸化シリコン膜の所定の部分をフォトエッチング法
により除去して、窓を形成した後、前記窓から前記シリ
コン基板にこれとは逆導電形の不純物を拡散して、不純
物領域を形成する工程と、 前記第１の酸化シリコン膜をマスクとして、前記窓の開
設部から前記シリコン基板をエッチングして、溝を形成
する工程と、 前記第１の酸化シリコン膜をマスクとして、前記溝の側
壁部及び底部に前記シリコン基板とは逆導電形の不純物
イオンをイオン注入して、イオン注入領域を形成する工
程と、 前記第１の酸化シリコン膜を除去した後に、酸化性雰囲
気中で波長1.5〜3.0μｍの光線を前記シリコン基板に照
射して、前記溝の開口上端縁部付近を選択的に加熱する
ことにより、前記溝の開口上端縁部に第２の酸化シリコ
ン膜を形成する工程と、 前記溝を含む前記シリコン基板の上にキャパシタ用の誘
電体膜を形成する工程と、 前記誘電体膜の上にキャパシタ用の一方の電極となる導
電層を堆積させる工程と を含むことを特徴とする溝形キャパシタの製造方法。 - 【請求項２】前記不純物領域は、その表面不純物濃度が
１×1018〜１×1020cm-3であり、前記不純物イオンのド
ーズ量が５×1014〜５×1015cm-2であることを特徴とす
る特許請求の範囲第（１）項記載の溝形キャパシタの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62235775A JP2519474B2 (ja) | 1987-09-19 | 1987-09-19 | 溝形キャパシタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62235775A JP2519474B2 (ja) | 1987-09-19 | 1987-09-19 | 溝形キャパシタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6480059A JPS6480059A (en) | 1989-03-24 |
| JP2519474B2 true JP2519474B2 (ja) | 1996-07-31 |
Family
ID=16991055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62235775A Expired - Fee Related JP2519474B2 (ja) | 1987-09-19 | 1987-09-19 | 溝形キャパシタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2519474B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6469345B2 (en) | 2000-01-14 | 2002-10-22 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US6482701B1 (en) | 1999-08-04 | 2002-11-19 | Denso Corporation | Integrated gate bipolar transistor and method of manufacturing the same |
| US6521538B2 (en) | 2000-02-28 | 2003-02-18 | Denso Corporation | Method of forming a trench with a rounded bottom in a semiconductor device |
| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
Families Citing this family (3)
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|---|---|---|---|---|
| JP2551203B2 (ja) * | 1990-06-05 | 1996-11-06 | 三菱電機株式会社 | 半導体装置 |
| US5245214A (en) * | 1991-06-06 | 1993-09-14 | Northern Telecom Limited | Method of designing a leadframe and a leadframe created thereby |
| CN111902899B (zh) | 2018-06-15 | 2022-09-09 | 株式会社村田制作所 | 电容器及其制造方法 |
-
1987
- 1987-09-19 JP JP62235775A patent/JP2519474B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6482701B1 (en) | 1999-08-04 | 2002-11-19 | Denso Corporation | Integrated gate bipolar transistor and method of manufacturing the same |
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| JPS6480059A (en) | 1989-03-24 |
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