JP2602808B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に係わり、たとえば
立体形状を有するシリコン基板上におけるMOSキャパシ
タの製造方法に関する。
立体形状を有するシリコン基板上におけるMOSキャパシ
タの製造方法に関する。
MOSダイナミックメモリ（dRAM）は比例縮小則に従っ
て素子の微細化，高集積化が進められている。dRAMの構
成要素であるMOSキャパシタも例外ではなく、ゲート酸
化膜厚tox及び面積Ｓの縮小が進んでいる。スケーリン
グ係数をαとすると、ゲート酸化膜厚はtox/αに、面積
はS/α２になる。MOSキャパシタの容量Ｃは誘電率をε
として、Ｃ＝εS/toxと表わされるため、比例縮小後の
容量Ｃ′は、Ｃ′＝C/αとなり、1/αに小さくなる。こ
うしてMOSキャパシタの容量が小さくなると、アルファ
線飛来によるソフトエラーが起り易くなり、またビット
線の容量との比が小さくなってセンス余裕が小さくなる
結果誤動作を生じる原因になったりする。このため一般
にMOSキャパシタの面積はS/α２ではなく、S/αの縮小
に止めることが行われていた。しかし世代毎に寸法縮小
は進み、信頼性の高いdRAMを得ることは限界に近付きつ
つある。
て素子の微細化，高集積化が進められている。dRAMの構
成要素であるMOSキャパシタも例外ではなく、ゲート酸
化膜厚tox及び面積Ｓの縮小が進んでいる。スケーリン
グ係数をαとすると、ゲート酸化膜厚はtox/αに、面積
はS/α２になる。MOSキャパシタの容量Ｃは誘電率をε
として、Ｃ＝εS/toxと表わされるため、比例縮小後の
容量Ｃ′は、Ｃ′＝C/αとなり、1/αに小さくなる。こ
うしてMOSキャパシタの容量が小さくなると、アルファ
線飛来によるソフトエラーが起り易くなり、またビット
線の容量との比が小さくなってセンス余裕が小さくなる
結果誤動作を生じる原因になったりする。このため一般
にMOSキャパシタの面積はS/α２ではなく、S/αの縮小
に止めることが行われていた。しかし世代毎に寸法縮小
は進み、信頼性の高いdRAMを得ることは限界に近付きつ
つある。
MOSキャパシタの容量を大きくする手段として、誘電
率の大きい絶縁膜、例えばTa2O5膜等を用いることも検
討されているが、未だ実用になっていない。また10nm以
下の極めて薄い信頼性の高いシリコン酸化膜の適用が検
討されているが、これも極めて高純度の純水や薬品を必
要とし、また清浄度の高いクリーンルームを必要とす
る、等の理由で実用になっていない。
率の大きい絶縁膜、例えばTa2O5膜等を用いることも検
討されているが、未だ実用になっていない。また10nm以
下の極めて薄い信頼性の高いシリコン酸化膜の適用が検
討されているが、これも極めて高純度の純水や薬品を必
要とし、また清浄度の高いクリーンルームを必要とす
る、等の理由で実用になっていない。
そこで現在、MOSキャパシタの容量を増大する有力な
方法として、半導体基板表面に溝を掘り、占有面積を増
大させることなく実質的にキャパシタ面積の増大を図る
方法が検討されている。ところがこのような溝を、反応
性イオンエッチング（RIE）のような異方性エッチング
法により垂直の側壁をもって形成すると、次のような問
題が生じる。即ちこの様な溝（凹部）の上部或いは底部
のコーナーの部分（角部）は曲率半径が極めて小さく、
熱酸化によりゲート膜を形成した時、この角部において
平坦部より酸化膜厚が薄くなる。この現象は次のように
説明されている。シリコンを酸化すると、形成される酸
化膜の体積は元のシリコンの約2.3倍になる。このため
酸化が進行すると、シリコン−シリコン酸化膜界面の酸
化膜側では圧縮応力が働き、前述の角部では応力の集中
が起こる結果、酸化が抑制されるものと思われる。
方法として、半導体基板表面に溝を掘り、占有面積を増
大させることなく実質的にキャパシタ面積の増大を図る
方法が検討されている。ところがこのような溝を、反応
性イオンエッチング（RIE）のような異方性エッチング
法により垂直の側壁をもって形成すると、次のような問
題が生じる。即ちこの様な溝（凹部）の上部或いは底部
のコーナーの部分（角部）は曲率半径が極めて小さく、
熱酸化によりゲート膜を形成した時、この角部において
平坦部より酸化膜厚が薄くなる。この現象は次のように
説明されている。シリコンを酸化すると、形成される酸
化膜の体積は元のシリコンの約2.3倍になる。このため
酸化が進行すると、シリコン−シリコン酸化膜界面の酸
化膜側では圧縮応力が働き、前述の角部では応力の集中
が起こる結果、酸化が抑制されるものと思われる。
このように溝の底部或いは上部の角部で酸化膜厚が平
坦部より薄くなると、この部分は耐圧が低くなり低い電
界で大きいリーク電流が流れる原因となる。使用電圧で
のリーク電流を十分小さく保つためにゲート酸化膜厚を
厚くすると、平坦部では厚くなりすぎ、溝を掘って面積
を大きくすることによる容量増大の効果が減殺されるこ
とになる。
坦部より薄くなると、この部分は耐圧が低くなり低い電
界で大きいリーク電流が流れる原因となる。使用電圧で
のリーク電流を十分小さく保つためにゲート酸化膜厚を
厚くすると、平坦部では厚くなりすぎ、溝を掘って面積
を大きくすることによる容量増大の効果が減殺されるこ
とになる。
本発明は、凹部または凸部を形成した半導体基板表面
に均一な厚さの酸化膜、例えばゲート酸化膜を形成し
て、MOSキャパシタ等の信頼性を向上することができ
る。半導体装置の製造方法を提供することを目的とす
る。
に均一な厚さの酸化膜、例えばゲート酸化膜を形成し
て、MOSキャパシタ等の信頼性を向上することができ
る。半導体装置の製造方法を提供することを目的とす
る。
本発明は、凹部または凸部が形成された半導体基板表
面を一旦フッ素化合物を含んだ酸化雰囲気中にさらし、
前記半導体基板上に熱酸化膜を形成する。しかる後、こ
の熱酸化膜をエッチング除去することによってシリコン
表面の凹部または凸部の形状に丸みをもたせ、その後シ
リコン表面に新たに酸化膜を形成する。
面を一旦フッ素化合物を含んだ酸化雰囲気中にさらし、
前記半導体基板上に熱酸化膜を形成する。しかる後、こ
の熱酸化膜をエッチング除去することによってシリコン
表面の凹部または凸部の形状に丸みをもたせ、その後シ
リコン表面に新たに酸化膜を形成する。
次に作用について簡単に説明する。
フッ素化合物たとえばNF3ガスを酸化性雰囲気に添加
するとNF3はシリコン表面で熱的に解離し、NF,NF2,Fあ
るいはF2といったフッ素系のラジカルを形成する。フッ
素原子はシリコンに比べ電気陰性度も大きくSi−Ｆ結合
の結合エネルギーはSi−Si結合より大きいため、Si表面
ではフッ素化合物の到達によってSiとＦが結合した状態
とSiのダングリングボンドの状態を形成する。ダングリ
ングボンドにおいてシリコンは酸素と結合しやすい。ま
たSi−Ｆ結合はＦの電気陰性度がシリコンよりかなり大
きいためシリコン原子は正に電荷をもったイオン性結合
となっている。このため負のイオンをもつ酸素分子との
結合はより容易になる。
するとNF3はシリコン表面で熱的に解離し、NF,NF2,Fあ
るいはF2といったフッ素系のラジカルを形成する。フッ
素原子はシリコンに比べ電気陰性度も大きくSi−Ｆ結合
の結合エネルギーはSi−Si結合より大きいため、Si表面
ではフッ素化合物の到達によってSiとＦが結合した状態
とSiのダングリングボンドの状態を形成する。ダングリ
ングボンドにおいてシリコンは酸素と結合しやすい。ま
たSi−Ｆ結合はＦの電気陰性度がシリコンよりかなり大
きいためシリコン原子は正に電荷をもったイオン性結合
となっている。このため負のイオンをもつ酸素分子との
結合はより容易になる。
従ってフッ素のシリコン表面への到達はシリコンの酸
化性をより高くし、平均的に酸化における界面反応速度
を大きくする。
化性をより高くし、平均的に酸化における界面反応速度
を大きくする。
例えば700℃で100ppmのNF3を添加した乾燥酸素中でシ
リコン表面を酸化した場合、線形則酸化係数B/Aと放物
線則酸化係数Ｂはそれぞれ、2.6×10-2μm/hと4.9×10
-4μm2/hであり、同温度の乾燥酸素中での酸化の場合
は、B/A＝2.6×10-4μm/h,B＝3.6×10-4μm2/hであり、
NF3添加よりB/Aが２桁大きくなっている。これから線形
則領域から放物線則領域への移行の目安となるＡ値は、
NF3を添加することにより1.4μｍから190Åに減少する
ことがわかる。
リコン表面を酸化した場合、線形則酸化係数B/Aと放物
線則酸化係数Ｂはそれぞれ、2.6×10-2μm/hと4.9×10
-4μm2/hであり、同温度の乾燥酸素中での酸化の場合
は、B/A＝2.6×10-4μm/h,B＝3.6×10-4μm2/hであり、
NF3添加よりB/Aが２桁大きくなっている。これから線形
則領域から放物線則領域への移行の目安となるＡ値は、
NF3を添加することにより1.4μｍから190Åに減少する
ことがわかる。
つまり、NF3を添加した乾燥酸素中の場合、乾燥酸素
中のみで酸化した場合と比べ、より薄い膜厚から拡散律
速による酸化に移行する。
中のみで酸化した場合と比べ、より薄い膜厚から拡散律
速による酸化に移行する。
その結果、例えば凸部コーナー部分は、凸部のコーナ
ー部以外の平坦部に比べ応力の作用で酸化膜厚が薄く形
成されるがフッ素の到達によってフッ素化合物を添加し
ない場合に比べより早く拡散律速による酸化に入り、コ
ーナー部分でも平坦部とほぼ均一な膜厚を得ることがで
き、又凹部コーナー部分においては拡散律速による酸化
は逆に抑制されるのでSi/SiO2界面は丸みを帯びた形状
に形成されるものと考えられる。
ー部以外の平坦部に比べ応力の作用で酸化膜厚が薄く形
成されるがフッ素の到達によってフッ素化合物を添加し
ない場合に比べより早く拡散律速による酸化に入り、コ
ーナー部分でも平坦部とほぼ均一な膜厚を得ることがで
き、又凹部コーナー部分においては拡散律速による酸化
は逆に抑制されるのでSi/SiO2界面は丸みを帯びた形状
に形成されるものと考えられる。
第７図（ａ）〜（ｅ）は本発明の一実施例としてdRAM
セルの製造工程を示す断面図である。先ず第１図（ａ）
に示すように、比抵抗10Ω/cm程度のｐ型Si基板（１）
に、100〜1000nm程度のフィールド酸化膜（２）を形成
する。このフィールド酸化膜（２）は例えば、窒化膜を
マスクとしたLOCOS法、全面に酸化膜を形成してこれを
選択エッチングする方法、或いはフィールド領域に予め
溝を掘ってこの溝に酸化膜の埋め込みを行う方法、等に
より形成する。この後、dRAMセルのMOSキャパシタ領域
内に、第１図（ｂ）に示すように溝（３）を形成する。
この溝（３）は例えば、CF4,SF6,CCl4等を主成分とする
ガス或いはこれにＨが入ったガスを用いたRIE法により
形成する。このRIE工程のマスクは通常のフォトレジス
トではそれ自体もエッチングされて消失する場合がある
ので、例えばCVDによるSiO2/Si3N4/SiO2膜等を用いるこ
とが好ましい。
セルの製造工程を示す断面図である。先ず第１図（ａ）
に示すように、比抵抗10Ω/cm程度のｐ型Si基板（１）
に、100〜1000nm程度のフィールド酸化膜（２）を形成
する。このフィールド酸化膜（２）は例えば、窒化膜を
マスクとしたLOCOS法、全面に酸化膜を形成してこれを
選択エッチングする方法、或いはフィールド領域に予め
溝を掘ってこの溝に酸化膜の埋め込みを行う方法、等に
より形成する。この後、dRAMセルのMOSキャパシタ領域
内に、第１図（ｂ）に示すように溝（３）を形成する。
この溝（３）は例えば、CF4,SF6,CCl4等を主成分とする
ガス或いはこれにＨが入ったガスを用いたRIE法により
形成する。このRIE工程のマスクは通常のフォトレジス
トではそれ自体もエッチングされて消失する場合がある
ので、例えばCVDによるSiO2/Si3N4/SiO2膜等を用いるこ
とが好ましい。
この後、第１図（ｃ）のように800℃で50ppmのNF3を
含んだ酸素中30分間で一旦、酸化膜（４）（丸め酸化
膜）を形成し、その後この酸化膜（４）をエッチング除
去する。しかる後、周知の方法により第１図（ｄ）に示
す如く900℃の乾燥酸素中で膜厚15nmのゲート酸化膜
（５）を形成し、さらにその上にゲート電極用リン添加
多結晶シリコン（６）を形成する。
含んだ酸素中30分間で一旦、酸化膜（４）（丸め酸化
膜）を形成し、その後この酸化膜（４）をエッチング除
去する。しかる後、周知の方法により第１図（ｄ）に示
す如く900℃の乾燥酸素中で膜厚15nmのゲート酸化膜
（５）を形成し、さらにその上にゲート電極用リン添加
多結晶シリコン（６）を形成する。
その後第１図（ｅ）に示すように、第１図（ｄ）の多
結晶シリコン（６）をパターニングしてキャパシタ電極
（６′）を形成し、次いでスイッチングMOSFET領域
（９）に新たにゲート酸化膜（５″）を形成し、更にそ
の上にゲート電極（６″）を形成し、ソース，ドレイン
領域のn+形層（７），（８）を形成して、第一図（ｅ）
に示したメモリセルを完成する。
結晶シリコン（６）をパターニングしてキャパシタ電極
（６′）を形成し、次いでスイッチングMOSFET領域
（９）に新たにゲート酸化膜（５″）を形成し、更にそ
の上にゲート電極（６″）を形成し、ソース，ドレイン
領域のn+形層（７），（８）を形成して、第一図（ｅ）
に示したメモリセルを完成する。
以上のような実施例の効果を次に説明する。上記実施
例に従ってゲート酸化膜が形成された、100000個の溝を
含み且つキャパシタ電極を共通にしたMOSキャパシタ
と、従来用いられている方法で乾燥酸素雰囲気中、900
℃の条件でゲート酸化膜が形成された同様の構造のMOS
キャパシタのリーク電流（ゲート電圧Vg−電流Ig特性）
を比較した。第２図はその比較データである。図から明
らかなように本実施例では、従来方法に比べてリーグ電
流が大幅に低減されている。
例に従ってゲート酸化膜が形成された、100000個の溝を
含み且つキャパシタ電極を共通にしたMOSキャパシタ
と、従来用いられている方法で乾燥酸素雰囲気中、900
℃の条件でゲート酸化膜が形成された同様の構造のMOS
キャパシタのリーク電流（ゲート電圧Vg−電流Ig特性）
を比較した。第２図はその比較データである。図から明
らかなように本実施例では、従来方法に比べてリーグ電
流が大幅に低減されている。
こうして本実施例によれば、酸化時に溝の角の部分で
の応力集中をおこすことなく均一な厚さでゲート酸化膜
を形成することができ、MOSキャパシタのリーク電流の
増大をもたらすことなく、ゲート酸化膜厚を小さくして
大きい容量を得ることができる。
の応力集中をおこすことなく均一な厚さでゲート酸化膜
を形成することができ、MOSキャパシタのリーク電流の
増大をもたらすことなく、ゲート酸化膜厚を小さくして
大きい容量を得ることができる。
なお上記実施例ではNF3添加の酸化は800℃,50ppm,NF3
/O2雰囲気で30分間としたが、その条件は、本実施例に
限定されるものではない。
/O2雰囲気で30分間としたが、その条件は、本実施例に
限定されるものではない。
例えば文献（M.Morita,et.al.appl.Phys.Lett.,Vol.4
5,No.12,P.1312“Fluorine−enhanced thermal oxidati
on of silicon in the presence of NF3"（1984））に
説明されているように酸化膜厚の増加はNF3の添加が微
量の場合、酸化温度が高い程、顕著である。又、NF3の
添加量は増加するに従い酸化膜のエッチングも同時に進
行するので、酸化膜厚はNF3添加量に対してほぼ一定に
なる。それ故、NF3添加量と酸化温度をパラメータとし
て所望の酸化膜厚を適宜形成してもよい。
5,No.12,P.1312“Fluorine−enhanced thermal oxidati
on of silicon in the presence of NF3"（1984））に
説明されているように酸化膜厚の増加はNF3の添加が微
量の場合、酸化温度が高い程、顕著である。又、NF3の
添加量は増加するに従い酸化膜のエッチングも同時に進
行するので、酸化膜厚はNF3添加量に対してほぼ一定に
なる。それ故、NF3添加量と酸化温度をパラメータとし
て所望の酸化膜厚を適宜形成してもよい。
また本実施例ではNF3添加による酸化膜（４）はエッ
チング除去し、その後ゲート酸化膜（５）を新たに形成
したが、NF3添加による酸化膜（４）をそのままゲート
酸化膜として用いることも可能である。
チング除去し、その後ゲート酸化膜（５）を新たに形成
したが、NF3添加による酸化膜（４）をそのままゲート
酸化膜として用いることも可能である。
本発明によれば、凹部または凸部等の立体形状を有す
る半導体基板表面に均一な膜厚のゲート酸化膜を形成す
ることができる。これは本発明の条件に従えば、成長す
る酸化膜中に残存する応力の膜厚方向の積分値のばらつ
き（即ち、凹部や凸部の平坦部と角部での応力の膜厚方
向の積分値の差）が10％程度以下に保たれ、この結果応
力集中が効果的に防止されるためである。従ってこのゲ
ート酸化膜を用いて例えば容量が大きく且つリーク電流
の小さいMOSキャパシタを形成することができる。また
このMOSキャパシタを用いて高集積化dRAMを構成すれ
ば、dRAMのソフトエラーによる誤動作の確率を下げ、ま
たセンスアンプの動作余裕を大きいものとすることがで
きる。
る半導体基板表面に均一な膜厚のゲート酸化膜を形成す
ることができる。これは本発明の条件に従えば、成長す
る酸化膜中に残存する応力の膜厚方向の積分値のばらつ
き（即ち、凹部や凸部の平坦部と角部での応力の膜厚方
向の積分値の差）が10％程度以下に保たれ、この結果応
力集中が効果的に防止されるためである。従ってこのゲ
ート酸化膜を用いて例えば容量が大きく且つリーク電流
の小さいMOSキャパシタを形成することができる。また
このMOSキャパシタを用いて高集積化dRAMを構成すれ
ば、dRAMのソフトエラーによる誤動作の確率を下げ、ま
たセンスアンプの動作余裕を大きいものとすることがで
きる。
更に一般に、酸化膜中の応力集中の緩和は、酸化雰囲
気中では約950℃以上から顕著となり、それ以下では応
力集中を緩和することは実際上困難となってくる。
気中では約950℃以上から顕著となり、それ以下では応
力集中を緩和することは実際上困難となってくる。
しかし本発明においては凸部又は凹部等の立体形状を
有する半導体基板表面を酸化によって丸める（丸め酸
化）際、フッ素化合物を酸化性雰囲気中に添加すること
により、800℃以下の条件でも十分基板表面の立体形状
を丸める効果のある丸め酸化を低温処理にて行なうこと
が可能である。
有する半導体基板表面を酸化によって丸める（丸め酸
化）際、フッ素化合物を酸化性雰囲気中に添加すること
により、800℃以下の条件でも十分基板表面の立体形状
を丸める効果のある丸め酸化を低温処理にて行なうこと
が可能である。
第１図（ａ）〜（ｅ）は本発明の一実施例としてdRAMセ
ルの製造工程を示す断面図、第２図は同実施例の効果を
説明する為のゲート酸化膜のリーク電流特性を従来例と
比較して示す特性図である。 １……ｐ型Si基板、２……フィールド酸化膜、 ３……溝、４……丸め酸化膜、 5,5′,5″……ゲート酸化膜、 ６……多結晶シリコンゲート電極、 ６′,6″……多結晶シリコンゲート電極、 7,8……n+型層。
ルの製造工程を示す断面図、第２図は同実施例の効果を
説明する為のゲート酸化膜のリーク電流特性を従来例と
比較して示す特性図である。 １……ｐ型Si基板、２……フィールド酸化膜、 ３……溝、４……丸め酸化膜、 5,5′,5″……ゲート酸化膜、 ６……多結晶シリコンゲート電極、 ６′,6″……多結晶シリコンゲート電極、 7,8……n+型層。
Claims (4)
- 【請求項１】表面がシリコンからなる基板をエッチング
して該表面に溝を形成する工程と、前記溝の上端の角部
を含む前記基板表面をフッ素化合物ガスが添加された酸
化性雰囲気中で熱酸化して熱酸化膜を形成する工程と、
その後、前記基板表面に素子を形成する工程とを備えた
ことを特徴とする半導体装置の製造方法。 - 【請求項２】前記熱酸化膜を形成する工程により、前記
溝の上端の角部を丸めることを特徴とする特許請求の範
囲第１項記載の半導体装置の製造方法。 - 【請求項３】前記フッ素化合物ガスが添加された酸化性
雰囲気中で熱酸化膜を形成した後、該熱酸化膜をエッチ
ング除去し、該熱酸化膜を除去した前記基板表面に所望
の酸化膜を形成することを特徴とする特許請求の範囲第
１項記載の半導体装置の製造方法。 - 【請求項４】前記フッ素化合物ガスはNF3であることを
特徴とする特許請求の範囲第１項記載の半導体装置の製
造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61008959A JP2602808B2 (ja) | 1986-01-21 | 1986-01-21 | 半導体装置の製造方法 |
| US06/866,310 US4735824A (en) | 1985-05-31 | 1986-05-23 | Method of manufacturing an MOS capacitor |
| KR1019860004247A KR900000064B1 (ko) | 1985-05-31 | 1986-05-29 | 캐패시터의 제조방법 |
| DE19863618128 DE3618128A1 (de) | 1985-05-31 | 1986-05-30 | Verfahren zur herstellung eines mos-kondensators |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61008959A JP2602808B2 (ja) | 1986-01-21 | 1986-01-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62169356A JPS62169356A (ja) | 1987-07-25 |
| JP2602808B2 true JP2602808B2 (ja) | 1997-04-23 |
Family
ID=11707206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61008959A Expired - Lifetime JP2602808B2 (ja) | 1985-05-31 | 1986-01-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2602808B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6469345B2 (en) | 2000-01-14 | 2002-10-22 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US6482701B1 (en) | 1999-08-04 | 2002-11-19 | Denso Corporation | Integrated gate bipolar transistor and method of manufacturing the same |
| US6521538B2 (en) | 2000-02-28 | 2003-02-18 | Denso Corporation | Method of forming a trench with a rounded bottom in a semiconductor device |
| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2671312B2 (ja) * | 1987-08-29 | 1997-10-29 | ソニー株式会社 | 半導体装置の製造方法 |
| US6063654A (en) * | 1996-02-20 | 2000-05-16 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a thin film transistor involving laser treatment |
-
1986
- 1986-01-21 JP JP61008959A patent/JP2602808B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6482701B1 (en) | 1999-08-04 | 2002-11-19 | Denso Corporation | Integrated gate bipolar transistor and method of manufacturing the same |
| US6469345B2 (en) | 2000-01-14 | 2002-10-22 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US7354829B2 (en) | 2000-01-14 | 2008-04-08 | Denso Corporation | Trench-gate transistor with ono gate dielectric and fabrication process therefor |
| US6521538B2 (en) | 2000-02-28 | 2003-02-18 | Denso Corporation | Method of forming a trench with a rounded bottom in a semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62169356A (ja) | 1987-07-25 |
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