JP2667552B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野］ 本発明は、半導体装置およびその製造方法に関し、特
に半導体装置の素子分離溝に関する。
に半導体装置の素子分離溝に関する。
（従来の技術） 以下、従来の半導体装置の製造方法を第１図および第
４図を参照して説明する。第１図は従来技術および本発
明の実施例に係わる半導体装置の製造方法を工程順に示
した断面図、第４図は従来技術の問題点を説明するため
の図である。
４図を参照して説明する。第１図は従来技術および本発
明の実施例に係わる半導体装置の製造方法を工程順に示
した断面図、第４図は従来技術の問題点を説明するため
の図である。
半導体基板10の表面に第１の酸化膜１を形成する。次
に、その上に第２の酸化膜を形成する。そしてレジスト
を塗布しRIEにより素子領域４を分離するための素子分
離溝５を形成する（第１図（ａ））。
に、その上に第２の酸化膜を形成する。そしてレジスト
を塗布しRIEにより素子領域４を分離するための素子分
離溝５を形成する（第１図（ａ））。
その後、レジストおよび第１の酸化膜1,第２の酸化膜
２を除去する。そして、素子領域４の表面および溝５内
面に第３の酸化膜６を形成する。次に、素子領域４上面
の一部に非酸化性膜７を形成する（第１図（ｂ））。
２を除去する。そして、素子領域４の表面および溝５内
面に第３の酸化膜６を形成する。次に、素子領域４上面
の一部に非酸化性膜７を形成する（第１図（ｂ））。
そして、この非酸化性膜７を耐酸化マスクとして、素
子領域４の表面の一部および溝５内面に第４の酸化膜８
を形成する（第１図（ｃ））。
子領域４の表面の一部および溝５内面に第４の酸化膜８
を形成する（第１図（ｃ））。
次に、第４の酸化膜８を形成した溝５にポリシリコン
９を埋め込みポリシリコンを平坦化した後、薄いキャッ
プ酸化膜12を形成する。そしてこの素子領域４には周知
の方法により、例えば、Ｎ型エミッタ領域Ｅ、Ｐ型ベー
ス領域Ｂ、Ｎ型コレクタ領域Ｃが形成される（第１図
（ｄ））。
９を埋め込みポリシリコンを平坦化した後、薄いキャッ
プ酸化膜12を形成する。そしてこの素子領域４には周知
の方法により、例えば、Ｎ型エミッタ領域Ｅ、Ｐ型ベー
ス領域Ｂ、Ｎ型コレクタ領域Ｃが形成される（第１図
（ｄ））。
この製造方法および装置では、第４図に示すように、
素子分離溝５の上部のコーナー部41はほぼ90度になって
いる。そのため、素子領域４の表面の一部および溝５内
面に第４酸化膜８を形成する際、溝５の上部のコーナー
部41に酸化特の熱応力集中、体積膨脹等による応力の集
中が起こり、そのコーナー部41に転位欠陥42が発生する
ことがあった。
素子分離溝５の上部のコーナー部41はほぼ90度になって
いる。そのため、素子領域４の表面の一部および溝５内
面に第４酸化膜８を形成する際、溝５の上部のコーナー
部41に酸化特の熱応力集中、体積膨脹等による応力の集
中が起こり、そのコーナー部41に転位欠陥42が発生する
ことがあった。
転位欠陥は、素子領域間の分離特性や素子領域に形成
される素子特性を劣化させる。例えば、素子領域にバイ
ポーラトランジスタでアレーを形成した場合、転位欠陥
はコレクタ間のリーク電流を増加し、あるいはIc−hfe
特性等のトランジスタ特性を劣化させる。つまり転位欠
陥がある密度で存在すると、欠陥を中心とする再結合電
流が増加するために素子特性や素子間分離特性を劣化さ
せるという欠点があった。
される素子特性を劣化させる。例えば、素子領域にバイ
ポーラトランジスタでアレーを形成した場合、転位欠陥
はコレクタ間のリーク電流を増加し、あるいはIc−hfe
特性等のトランジスタ特性を劣化させる。つまり転位欠
陥がある密度で存在すると、欠陥を中心とする再結合電
流が増加するために素子特性や素子間分離特性を劣化さ
せるという欠点があった。
（発明が解決しようとする課題） このように、従来の半導体装置およびその製造方法に
用いた場合、素子分離溝の上部のコーナー部に転位欠陥
が発生し、素子領域間の分離特性や素子領域に形成され
る素子特性を劣化させるという問題があった。
用いた場合、素子分離溝の上部のコーナー部に転位欠陥
が発生し、素子領域間の分離特性や素子領域に形成され
る素子特性を劣化させるという問題があった。
本発明は、以上の点に鑑み、素子分離溝の上部のコー
ナー部に発生する転位欠陥を抑制し、素子領域間の分離
特性や素子領域に形成される素子特性を向上する半導体
装置およびその製造方法を提供する。
ナー部に発生する転位欠陥を抑制し、素子領域間の分離
特性や素子領域に形成される素子特性を向上する半導体
装置およびその製造方法を提供する。
［発明の構成］ （課題を解決するための手段） 本発明による半導体装置の製造方法は、半導体基板上
に第一の酸化膜を形成する工程と、前記第一の酸化膜上
に窒化膜を形成する工程と、前記窒化膜上に第二の酸化
膜を形成する工程と、前記第一の酸化膜、前記窒化膜、
前記第二の酸化膜をエッチングして素子分離溝形成用溝
を形成する工程と、前記素子分離溝形成用溝内に露出し
た前記半導体基板を、RIEによってエッチングすること
により素子分離溝を形成する工程と、ウエットエッチン
グにより、前記素子分離用溝側面に付着した反応生成物
を除去し、かつ前記第二の酸化膜および前記素子分離溝
の上部のコーナー部の前記第一の酸化膜を除去する工程
と、前記素子分離溝の上部のコーナー部の前記半導体基
板を等方性プラウマエッチングで除去する工程と、前記
第一の酸化膜、前記窒化膜を除去する工程と、素子領域
上の一部に非酸化性膜を形成する工程と、前記非酸化性
膜をマスクとして、前記半導体基板上の素子領域の表面
の一部及び前記素子分離溝の内面を酸化する工程とを備
えたことを特徴とする。
に第一の酸化膜を形成する工程と、前記第一の酸化膜上
に窒化膜を形成する工程と、前記窒化膜上に第二の酸化
膜を形成する工程と、前記第一の酸化膜、前記窒化膜、
前記第二の酸化膜をエッチングして素子分離溝形成用溝
を形成する工程と、前記素子分離溝形成用溝内に露出し
た前記半導体基板を、RIEによってエッチングすること
により素子分離溝を形成する工程と、ウエットエッチン
グにより、前記素子分離用溝側面に付着した反応生成物
を除去し、かつ前記第二の酸化膜および前記素子分離溝
の上部のコーナー部の前記第一の酸化膜を除去する工程
と、前記素子分離溝の上部のコーナー部の前記半導体基
板を等方性プラウマエッチングで除去する工程と、前記
第一の酸化膜、前記窒化膜を除去する工程と、素子領域
上の一部に非酸化性膜を形成する工程と、前記非酸化性
膜をマスクとして、前記半導体基板上の素子領域の表面
の一部及び前記素子分離溝の内面を酸化する工程とを備
えたことを特徴とする。
（作用） 製造工程中、素子分離溝における上部のコーナー部の
絶縁膜をエッチングした後、前記コーナー部の半導体基
板を等方性エッチング除去し溝のコーナー部を丸めるこ
とにより、溝表面および基板に酸化膜を形成する際、コ
ーナー部の転位欠陥が抑制できる。また、本発明による
半導体装置の製造方法では、前記素子分離溝側面に付着
した反応生成物を除去し、かつ前記素子分離溝の上部の
コーナー部の前記第１の絶縁膜を除去する工程を有して
いるため、金属を含む反応生成物を素子分離溝中に取り
込むことがなく、酸化誘起積層欠陥（OSF）などが発生
することがない。
絶縁膜をエッチングした後、前記コーナー部の半導体基
板を等方性エッチング除去し溝のコーナー部を丸めるこ
とにより、溝表面および基板に酸化膜を形成する際、コ
ーナー部の転位欠陥が抑制できる。また、本発明による
半導体装置の製造方法では、前記素子分離溝側面に付着
した反応生成物を除去し、かつ前記素子分離溝の上部の
コーナー部の前記第１の絶縁膜を除去する工程を有して
いるため、金属を含む反応生成物を素子分離溝中に取り
込むことがなく、酸化誘起積層欠陥（OSF）などが発生
することがない。
（実施例） 以下、本発明の実施例を第１図および第２図を参照し
て説明する。第１図は、本発明の実施例を工程順に示し
た断面図、第２図は本発明の実施例の要部を示した断面
図である。
て説明する。第１図は、本発明の実施例を工程順に示し
た断面図、第２図は本発明の実施例の要部を示した断面
図である。
まず、半導体基板10の表面に熱酸化によりシリコン酸
化膜１を形成し、その上からシリコンナイトライド２を
形成する。次にCVD法によりシリコン酸化膜３を形成
後、レジスト塗布してRIEによって素子分離溝形成用溝
５′を形成する（第２図（ａ））。
化膜１を形成し、その上からシリコンナイトライド２を
形成する。次にCVD法によりシリコン酸化膜３を形成
後、レジスト塗布してRIEによって素子分離溝形成用溝
５′を形成する（第２図（ａ））。
次に、RIEにより溝５′をさらに深く掘り、５μの深
さの素子分離溝５を形成する。これにより溝５で分離さ
れた素子領域４が形成される。このときシリコン酸化膜
３のエッチングによって、ポリマー13が反応成生物とし
て溝５側面に付着する（第１図（ａ）および第２図
（ｂ））。
さの素子分離溝５を形成する。これにより溝５で分離さ
れた素子領域４が形成される。このときシリコン酸化膜
３のエッチングによって、ポリマー13が反応成生物とし
て溝５側面に付着する（第１図（ａ）および第２図
（ｂ））。
この後、溝５側面に付着したポリマー13をウェットエ
ッチングで除去する。このとき同時にシリコン酸化膜３
は除去、シリコン酸化膜１は溝５に近接したところが除
去される。そして溝５の上部のコーナー部11の半導体基
板10をCDEによりエッチングし、コーナー部11にまるみ
をつける（第２図（ｃ））。
ッチングで除去する。このとき同時にシリコン酸化膜３
は除去、シリコン酸化膜１は溝５に近接したところが除
去される。そして溝５の上部のコーナー部11の半導体基
板10をCDEによりエッチングし、コーナー部11にまるみ
をつける（第２図（ｃ））。
次に、レジストおよびシリコン酸化膜１、シリコンナ
イトライド２、シリコン酸化膜３を除去する。そして、
H2およびO2ガス中で950℃の熱酸化を行い半導体基板１
上および溝５内面に500Åのシリコン酸化膜６を形成
し、さらに減圧CVD法により780℃で厚さ1,500Åのシリ
コンナイトライド膜を形成し、この膜をプラズマエッチ
ングして、素子領域４上の一部に非酸化膜７を形成する
（第１図（ｂ））。
イトライド２、シリコン酸化膜３を除去する。そして、
H2およびO2ガス中で950℃の熱酸化を行い半導体基板１
上および溝５内面に500Åのシリコン酸化膜６を形成
し、さらに減圧CVD法により780℃で厚さ1,500Åのシリ
コンナイトライド膜を形成し、この膜をプラズマエッチ
ングして、素子領域４上の一部に非酸化膜７を形成する
（第１図（ｂ））。
その後、この非酸化膜７を耐酸化マスクとして、素子
領域４の表面の一部および溝５内面に1000℃のウエット
酸化を行い、膜厚8000Åの酸化膜８を形成する（第１図
（ｃ）および第２図（ｂ））。この時、酸化膜８下の溝
５のコーナー部11の曲率半径が1000Å以上となる（第２
図（ｄ））。
領域４の表面の一部および溝５内面に1000℃のウエット
酸化を行い、膜厚8000Åの酸化膜８を形成する（第１図
（ｃ）および第２図（ｂ））。この時、酸化膜８下の溝
５のコーナー部11の曲率半径が1000Å以上となる（第２
図（ｄ））。
そして、溝５にポリシリコン９を埋め込み、ポリシリ
コン９を平坦化した後、薄いキャップ酸化膜12を形成す
る。そしてこの素子領域４には、周知の製法により例え
ば、Ｎ型エミッタ領域Ｅ、ベース領域Ｂ、コレクター領
域Ｃのトランジスタが形成される（第１図（ｂ）および
第２図（ｅ））。
コン９を平坦化した後、薄いキャップ酸化膜12を形成す
る。そしてこの素子領域４には、周知の製法により例え
ば、Ｎ型エミッタ領域Ｅ、ベース領域Ｂ、コレクター領
域Ｃのトランジスタが形成される（第１図（ｂ）および
第２図（ｅ））。
ここで第３図は、この製造方法によって、バイポーラ
トランジスタを製造した際の溝５の上部のコーナーの曲
率半径に対する転位欠陥密度の関係の図である。図から
明らかなようにコーナー部11の曲率半径を1000Å以上に
することにより、従来方法で製造した（曲率半径がほぼ
０Å）及び曲率半径が500Åの場合と比較して転位欠陥
を抑制することができる。そのため素子領域間の分離特
性や素子領域に形成される素子特性を向上する。また、
第２図（ｂ）に示すようにポリマー13をウエットエッチ
ングで除去することにより金属のコンタミネーションを
多量に含むポリマー13が素子分離溝５中に残存すること
を防止でき、基板中に酸化誘起積層欠陥（OSF）などが
発生することがない。
トランジスタを製造した際の溝５の上部のコーナーの曲
率半径に対する転位欠陥密度の関係の図である。図から
明らかなようにコーナー部11の曲率半径を1000Å以上に
することにより、従来方法で製造した（曲率半径がほぼ
０Å）及び曲率半径が500Åの場合と比較して転位欠陥
を抑制することができる。そのため素子領域間の分離特
性や素子領域に形成される素子特性を向上する。また、
第２図（ｂ）に示すようにポリマー13をウエットエッチ
ングで除去することにより金属のコンタミネーションを
多量に含むポリマー13が素子分離溝５中に残存すること
を防止でき、基板中に酸化誘起積層欠陥（OSF）などが
発生することがない。
［発明の効果］ 以上の結果から明らかなように、本発明では、素子分
離溝上部コーナー部に発生する転位欠陥が抑制でき、素
子領域間の分離特性や素子領域に形成される素子特性が
向上する。
離溝上部コーナー部に発生する転位欠陥が抑制でき、素
子領域間の分離特性や素子領域に形成される素子特性が
向上する。
第１図は本発明の実施例および従来技術に係わる半導体
装置の製造方法を工程順に示した断面図、 第２図は本発明の実施例に係わる半導体装置の製造方法
の要部を工程順に示した断面図、第３図はコーナー部の
曲率半径に対する転位欠陥密度の関係を示した図、第４
図は従来の半導体装置の製造方法の問題点を説明するた
めの図である。 １……シリコン酸化膜、２……シリコンナイトライド、 ３……シリコン酸化膜、４……素子領域、 ５……素子分離溝、６……シリコン酸化膜、 ８……酸化膜、９……ポリシリコン、10……判導体基
板、 11……コーナー部、12……キャップ酸化膜。
装置の製造方法を工程順に示した断面図、 第２図は本発明の実施例に係わる半導体装置の製造方法
の要部を工程順に示した断面図、第３図はコーナー部の
曲率半径に対する転位欠陥密度の関係を示した図、第４
図は従来の半導体装置の製造方法の問題点を説明するた
めの図である。 １……シリコン酸化膜、２……シリコンナイトライド、 ３……シリコン酸化膜、４……素子領域、 ５……素子分離溝、６……シリコン酸化膜、 ８……酸化膜、９……ポリシリコン、10……判導体基
板、 11……コーナー部、12……キャップ酸化膜。
Claims (1)
- 【請求項１】半導体基板上に第一の酸化膜を形成する工
程と、 前記第一の酸化膜上に窒化膜を形成する工程と、 前記窒化膜上に第二の酸化膜を形成する工程と、 前記第一の酸化膜、前記窒化膜、前記第二の酸化膜をエ
ッチングして素子分離溝形成用溝を形成する工程と、 前記素子分離溝形成用溝内に露出した前記半導体基板
を、RIEによってエッチングすることにより素子分離溝
を形成する工程と、 ウエットエッチングにより、前記素子分離用溝側面に付
着した反応生成物を除去し、 かつ前記第二の酸化膜および前記素子分離溝の上部のコ
ーナー部の前記第一の酸化膜を除去する工程と、 前記素子分離溝の上部のコーナー部の前記半導体基板を
等方性プラズマエッチングで除去する工程と、 前記第一の酸化膜、前記窒化膜を除去する工程と、 素子領域上の一部に非酸化性膜を形成する工程と、 前記非酸化性膜をマスクとして、前記半導体基板上の素
子領域の表面の一部及び前記素子分離溝の内面を酸化す
る工程とを具備することを特徴とした半導体装置の製造
方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2135375A JP2667552B2 (ja) | 1990-05-28 | 1990-05-28 | 半導体装置の製造方法 |
| KR1019910008656A KR960006714B1 (ko) | 1990-05-28 | 1991-05-27 | 반도체 장치의 제조 방법 |
| EP91108691A EP0459397B1 (en) | 1990-05-28 | 1991-05-28 | Method of fabricating a semiconductor device having a trench for device isolation |
| DE1991632676 DE69132676T2 (de) | 1990-05-28 | 1991-05-28 | Verfahren zur Herstellung einer Halbleiteranordnung mit einem Graben für die Isolationkomponenten |
| US08/250,110 US5434447A (en) | 1990-05-28 | 1994-05-26 | Semiconductor device having a trench for device isolation and method of fabricating the same |
| US08/705,705 US5683908A (en) | 1990-05-28 | 1996-08-30 | Method of fabricating trench isolation structure having tapered opening |
| US08/874,317 US5858859A (en) | 1990-05-28 | 1997-06-13 | Semiconductor device having a trench for device isolation fabrication method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2135375A JP2667552B2 (ja) | 1990-05-28 | 1990-05-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0430557A JPH0430557A (ja) | 1992-02-03 |
| JP2667552B2 true JP2667552B2 (ja) | 1997-10-27 |
Family
ID=15150247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2135375A Expired - Fee Related JP2667552B2 (ja) | 1990-05-28 | 1990-05-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2667552B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6469345B2 (en) | 2000-01-14 | 2002-10-22 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US6482701B1 (en) | 1999-08-04 | 2002-11-19 | Denso Corporation | Integrated gate bipolar transistor and method of manufacturing the same |
| US6521538B2 (en) | 2000-02-28 | 2003-02-18 | Denso Corporation | Method of forming a trench with a rounded bottom in a semiconductor device |
| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2955459B2 (ja) * | 1993-12-20 | 1999-10-04 | 株式会社東芝 | 半導体装置の製造方法 |
| JP3396553B2 (ja) | 1994-02-04 | 2003-04-14 | 三菱電機株式会社 | 半導体装置の製造方法及び半導体装置 |
| KR100557972B1 (ko) * | 1998-10-29 | 2006-04-28 | 주식회사 하이닉스반도체 | 반도체소자의 트렌치 형성방법_ |
| CN111883476B (zh) * | 2020-09-18 | 2023-04-14 | 上海华虹宏力半导体制造有限公司 | 深沟槽隔离结构的形成方法及半导体器件的形成方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56103446A (en) * | 1980-01-22 | 1981-08-18 | Fujitsu Ltd | Semiconductor device |
| JPS5712533A (en) * | 1980-06-26 | 1982-01-22 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS632371A (ja) * | 1986-06-23 | 1988-01-07 | Hitachi Ltd | 半導体装置 |
| JP2757919B2 (ja) * | 1989-03-03 | 1998-05-25 | 三菱電機株式会社 | 半導体装置の製造方法 |
-
1990
- 1990-05-28 JP JP2135375A patent/JP2667552B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6482701B1 (en) | 1999-08-04 | 2002-11-19 | Denso Corporation | Integrated gate bipolar transistor and method of manufacturing the same |
| US6469345B2 (en) | 2000-01-14 | 2002-10-22 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US7354829B2 (en) | 2000-01-14 | 2008-04-08 | Denso Corporation | Trench-gate transistor with ono gate dielectric and fabrication process therefor |
| US6521538B2 (en) | 2000-02-28 | 2003-02-18 | Denso Corporation | Method of forming a trench with a rounded bottom in a semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0430557A (ja) | 1992-02-03 |
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