JPS62160731A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS62160731A JPS62160731A JP61003104A JP310486A JPS62160731A JP S62160731 A JPS62160731 A JP S62160731A JP 61003104 A JP61003104 A JP 61003104A JP 310486 A JP310486 A JP 310486A JP S62160731 A JPS62160731 A JP S62160731A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- thermal
- silicon substrate
- cvd
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に係り、特に凹凸を有す
るシリコン層表面に絶縁性に優れた熱酸化膜を形成する
方法に関する。
るシリコン層表面に絶縁性に優れた熱酸化膜を形成する
方法に関する。
近年、１トランジスタ／１キヤパシタ構成のメモリセル
を用いたダイナミックＲＡＭ （ｄＲＡＭ）の高集積化
が著しい。このｄＲＡＭにおいて、高集積化に伴うキャ
パシタ容量の減少を補償するためにキャパシタ領域のシ
リコン基板表面に溝を掘り、この溝側壁を利用してキャ
パシタ面積を稼ぐ構造が有望視されている。この場合シ
リコン基板の微細領域に溝を形成する方法として通常、
異方性ドライエツチング法が用いられ、溝はほぼ垂直側
壁をもって形成さ札る。ところがこのような溝が形成さ
れた。凹凸を有するシリコン基板表面にキャパシタ絶縁
膜となる熱酸化膜を形成すると、凹部および凸部のコー
ナーで熱酸化膜の膜厚が平坦部に比べて薄くなるという
現象が見られる。この原因は、凹部或いは凸部のコーナ
ーでは熱酸化時に生じる応力の集中のために酸化速度が
平坦部に比べて低下することにある。応力の集中は凹凸
の曲率半径が小さい程著しく、従って曲率半径が小さい
コーナーはど熱酸化膜の薄膜化が著しい。
を用いたダイナミックＲＡＭ （ｄＲＡＭ）の高集積化
が著しい。このｄＲＡＭにおいて、高集積化に伴うキャ
パシタ容量の減少を補償するためにキャパシタ領域のシ
リコン基板表面に溝を掘り、この溝側壁を利用してキャ
パシタ面積を稼ぐ構造が有望視されている。この場合シ
リコン基板の微細領域に溝を形成する方法として通常、
異方性ドライエツチング法が用いられ、溝はほぼ垂直側
壁をもって形成さ札る。ところがこのような溝が形成さ
れた。凹凸を有するシリコン基板表面にキャパシタ絶縁
膜となる熱酸化膜を形成すると、凹部および凸部のコー
ナーで熱酸化膜の膜厚が平坦部に比べて薄くなるという
現象が見られる。この原因は、凹部或いは凸部のコーナ
ーでは熱酸化時に生じる応力の集中のために酸化速度が
平坦部に比べて低下することにある。応力の集中は凹凸
の曲率半径が小さい程著しく、従って曲率半径が小さい
コーナーはど熱酸化膜の薄膜化が著しい。
素子の微細化とキャパシタ容量の確保という要請から、
キャパシタ絶縁膜は可能な範囲で薄く形成されるが、上
述した理由により溝掘り型キャパシタではそのコーナ一
部でキャパシタ絶縁膜が極端に薄くなる。一方、溝掘り
型キャパシタの絶縁膜に電界がかかった時、凹部或いは
凸部のコーナーには電界が集中し易い。このためこのコ
ーナ一部での酸化膜が極端に簿いと、この部分に所謂Ｆ
ｏｗｌｅｒ−Ｎ ｏｒｄｈｅｉｍ 機構による大きい
トンネル電流が流れ、平面キャパシタに比べて絶縁特性
が著しく悪いものとなる。これは、ｄＲＡＭのデータ保
持特性を大きく低下させる。
キャパシタ絶縁膜は可能な範囲で薄く形成されるが、上
述した理由により溝掘り型キャパシタではそのコーナ一
部でキャパシタ絶縁膜が極端に薄くなる。一方、溝掘り
型キャパシタの絶縁膜に電界がかかった時、凹部或いは
凸部のコーナーには電界が集中し易い。このためこのコ
ーナ一部での酸化膜が極端に簿いと、この部分に所謂Ｆ
ｏｗｌｅｒ−Ｎ ｏｒｄｈｅｉｍ 機構による大きい
トンネル電流が流れ、平面キャパシタに比べて絶縁特性
が著しく悪いものとなる。これは、ｄＲＡＭのデータ保
持特性を大きく低下させる。
本発明は上記の点に鑑み、凹凸を有するシリコン層表面
に形成される熱酸化膜の絶縁特性の向上を図り、もって
ｄＲＡＭなどの素子特性の向上を可能とした半導体装置
の製造方法を提供することを目的とする。
に形成される熱酸化膜の絶縁特性の向上を図り、もって
ｄＲＡＭなどの素子特性の向上を可能とした半導体装置
の製造方法を提供することを目的とする。
本発明は、凹凸が形成されたシリコン層表面に化学的気
相成長法（ＣＶＤ法）により第１の酸化膜を堆積し、こ
の第１の酸化膜により覆われた状態で熱酸化を行って第
１の酸化膜下のシリコン層表面に第２の酸化膜を形成し
た後、これら第１および第２の酸化膜をエツチング除去
し、露出したシリコン層表面に改めて熱酸化により第３
の酸化膜を形成する。
相成長法（ＣＶＤ法）により第１の酸化膜を堆積し、こ
の第１の酸化膜により覆われた状態で熱酸化を行って第
１の酸化膜下のシリコン層表面に第２の酸化膜を形成し
た後、これら第１および第２の酸化膜をエツチング除去
し、露出したシリコン層表面に改めて熱酸化により第３
の酸化膜を形成する。
本発明によれば、ＣＶＤ酸化膜のある状態で熱酸化を行
うことによって、異方性ドライエツチングにより形成さ
れたシリコン層表面の凹凸部の曲率半径の小さいコーナ
ーに効果的に丸みを付けることができる。この結果、こ
の後に形成される熱酸化膜はコーナーでの膜厚の減少が
抑制される。
うことによって、異方性ドライエツチングにより形成さ
れたシリコン層表面の凹凸部の曲率半径の小さいコーナ
ーに効果的に丸みを付けることができる。この結果、こ
の後に形成される熱酸化膜はコーナーでの膜厚の減少が
抑制される。
従って本発明によれば、凹凸を有するシリコン層表面に
膜厚の均一な絶縁性に優れた熱酸化膜を形成することが
でき、同時にコーナ一部での電界集中を緩和することが
でき、溝掘り型キャパシタを有する高集積ｄＲＡＭ等の
信頼性向上を図ることができる。
膜厚の均一な絶縁性に優れた熱酸化膜を形成することが
でき、同時にコーナ一部での電界集中を緩和することが
でき、溝掘り型キャパシタを有する高集積ｄＲＡＭ等の
信頼性向上を図ることができる。
以下本発明の詳細な説明する。
第１図（ａ）〜（９）は溝掘りキャパシタを有するｄＲ
ＡＭに適用した実施例の製造工程を示す断面図である。
ＡＭに適用した実施例の製造工程を示す断面図である。
第１図（ａ）に示すように、例えば比抵抗５〜５０Ω・
ｃｒｓのｐ型（１００）シリコン基板１を用意し、フィ
ールド絶縁膜２を形成した後、全面に０．８μｍ程度の
ＣＶＤ酸化膜３を堆積し、通常の写真食刻工程を経てキ
ャパシタ形成領域内に窓を形成する。次に第１図（ｂ）
に示すように、ＣＶＤＩ化１１化合１３クとして反応性
イオンエツチング（ＲＩＥ）を行い、垂直壁を有する深
さ２μｍ程度の溝４を形成する。この後酸化ｌＩ３を除
去し、第１図（Ｃ）に示すように改めてＣＶＤによる酸
化膜（第１の酸化膜）５を堆積する。このＣＶＤ酸化膜
５は好ましくは２００Å以上の膜厚とする。そしてこの
ＣＶＤ酸化Ｍ５が堆積された状態で熱酸化を行って、第
１図（ｄ）に示すようにＣＶＤ酸化膜５下のシリコン基
板１表面に熱酸化Ｍｌ（第２の酸化膜）６を形成する。
ｃｒｓのｐ型（１００）シリコン基板１を用意し、フィ
ールド絶縁膜２を形成した後、全面に０．８μｍ程度の
ＣＶＤ酸化膜３を堆積し、通常の写真食刻工程を経てキ
ャパシタ形成領域内に窓を形成する。次に第１図（ｂ）
に示すように、ＣＶＤＩ化１１化合１３クとして反応性
イオンエツチング（ＲＩＥ）を行い、垂直壁を有する深
さ２μｍ程度の溝４を形成する。この後酸化ｌＩ３を除
去し、第１図（Ｃ）に示すように改めてＣＶＤによる酸
化膜（第１の酸化膜）５を堆積する。このＣＶＤ酸化膜
５は好ましくは２００Å以上の膜厚とする。そしてこの
ＣＶＤ酸化Ｍ５が堆積された状態で熱酸化を行って、第
１図（ｄ）に示すようにＣＶＤ酸化膜５下のシリコン基
板１表面に熱酸化Ｍｌ（第２の酸化膜）６を形成する。
この熱酸化膜６は好ましくは１００Å以上とする。
第２図（ａ＞、（ｂ）は、以上の工程でシリコン基板１
の凹凸部コーナーＡ、Ｂに丸みが形成される様子を拡大
して示している。凹部コーナーＡでは、熱酸化時の応力
集中により酸化速度が低下する結果、形成される熱酸化
膜６とシリコン基板１の界面は第２図（ａ）に示すよう
に丸みを帯びる。一方、凸部コーナーＢでは同様に応力
集中が生じるが、この部分ではＣＶＤｌ１Ｉ化膜５中を
拡散してシリコン基板に供給される酸素量が平坦部より
多いために酸化速度低下の効果が補償される。
の凹凸部コーナーＡ、Ｂに丸みが形成される様子を拡大
して示している。凹部コーナーＡでは、熱酸化時の応力
集中により酸化速度が低下する結果、形成される熱酸化
膜６とシリコン基板１の界面は第２図（ａ）に示すよう
に丸みを帯びる。一方、凸部コーナーＢでは同様に応力
集中が生じるが、この部分ではＣＶＤｌ１Ｉ化膜５中を
拡散してシリコン基板に供給される酸素量が平坦部より
多いために酸化速度低下の効果が補償される。
従ってこのコーナーＢでは第２図（ｂ）に示すように熱
酸化膜６は厚くなり、効果的に丸みが形成されることに
なる。ＣｖＤｒｌｉ化膜５を２００Å以上とし、熱酸化
ｍ６が平坦部で１００人程度以上形成されるように熱酸
化を行うと、コーナーＡ。
酸化膜６は厚くなり、効果的に丸みが形成されることに
なる。ＣｖＤｒｌｉ化膜５を２００Å以上とし、熱酸化
ｍ６が平坦部で１００人程度以上形成されるように熱酸
化を行うと、コーナーＡ。
Ｂともに曲率半径５０Å以上の丸みが形成される。
この後、第１図（ｅ）に示すようにＣＶＤ酸化膜５およ
び熱酸化膜６をエツチング除去する。そして露出したシ
リコン基板１表面に、第１図（ｆ）に示すようにｎ−型
層９を形成し、改めて熱酸化を行ってキャパシタ絶縁膜
となる熱酸化ＩＩ！（第３の酸化膜）７を形成し、続い
て第１層多結晶シリコン膜を堆積、パターニングしてキ
ャパシタ電極８を形成する。熱酸化膜７は５０Å以上５
００Å以下の厚さをもって形成される。次いで第１図（
Ｑ）に示すように、キャパシタ領域に隣接する位置にゲ
ート絶縁膜となる熱酸化ｊｌＩＯを形成し、第２層多結
晶シリコン膜の堆積、パターニングによりゲート電極１
１を形成し、例えばＡｓイオン注入によりソース、ドレ
インとなるｎ＋型層１２゜１３を形成してスイッチング
ＭＯＳトランジスタを形成する。この後は図示しないが
、全面にＣＶＤＩＩＩ化膜を堆積し、コンタクト孔を開
けてへλ配線を形成して、ｄＲＡＭを完成する。
び熱酸化膜６をエツチング除去する。そして露出したシ
リコン基板１表面に、第１図（ｆ）に示すようにｎ−型
層９を形成し、改めて熱酸化を行ってキャパシタ絶縁膜
となる熱酸化ＩＩ！（第３の酸化膜）７を形成し、続い
て第１層多結晶シリコン膜を堆積、パターニングしてキ
ャパシタ電極８を形成する。熱酸化膜７は５０Å以上５
００Å以下の厚さをもって形成される。次いで第１図（
Ｑ）に示すように、キャパシタ領域に隣接する位置にゲ
ート絶縁膜となる熱酸化ｊｌＩＯを形成し、第２層多結
晶シリコン膜の堆積、パターニングによりゲート電極１
１を形成し、例えばＡｓイオン注入によりソース、ドレ
インとなるｎ＋型層１２゜１３を形成してスイッチング
ＭＯＳトランジスタを形成する。この後は図示しないが
、全面にＣＶＤＩＩＩ化膜を堆積し、コンタクト孔を開
けてへλ配線を形成して、ｄＲＡＭを完成する。
この実施例によれば、ＲＩＥにより形成されたキャパシ
タ溝のコーナーに効果的に丸みを与えることができ、キ
ャパシタ絶縁膜となる熱酸化膜のコーナ一部での薄膜化
が防止される。またコーナ一部に丸みを与えることによ
り、電界集中を緩和することができる。従ってこの実施
例によれば、信頼性の高い高集積化（ＪＲＡＭを得るこ
とができる。
タ溝のコーナーに効果的に丸みを与えることができ、キ
ャパシタ絶縁膜となる熱酸化膜のコーナ一部での薄膜化
が防止される。またコーナ一部に丸みを与えることによ
り、電界集中を緩和することができる。従ってこの実施
例によれば、信頼性の高い高集積化（ＪＲＡＭを得るこ
とができる。
本発明は上記実施例に限られるものではない。
例えば以上では専ら溝掘り型ｄ ＲＡ Ｍについて説明
したが、ｄＲＡＭに限らず凹凸を有するシリコン表面に
熱酸化膜を形成する工程を必要とするあらゆる素子に本
発明を適用することができる。
したが、ｄＲＡＭに限らず凹凸を有するシリコン表面に
熱酸化膜を形成する工程を必要とするあらゆる素子に本
発明を適用することができる。
第１図（ａ）〜（Ｑ）は本発明をｄＲＡＭｌ、：適用し
た一実施例の製造工程を示す断面図、第２図（ａ）、（
ｂ）はそれぞれ第１図（ｄ）のコーナーＡ、Ｂ部の拡大
断面図である。 １・・・シリコン基板、２・・・フィールド絶縁膜、３
・・・ＣＶＤ酸化膜、４・・・溝、５・・・ＣＶＤｌｌ
１化膜（第１の酸化ｊり、６・・・熱酸化膜（第２の酸
化膜）、７・・・熱酸化膜 （第３の酸化膜、キャパシ
タ絶縁膜）、８・・・キャパシタ電極、９・・・ｎ−型
層、１０・・・熱酸化膜（ゲート絶縁膜〉、１１・・・
ゲート電極、１２．１３・・・ｎ＋型層。 出願人代理人 弁理士 鈴江武彦 第１図 ＾ −
−ζ句 、Ｏ ヘヘ ＾＾ υ で νν
た一実施例の製造工程を示す断面図、第２図（ａ）、（
ｂ）はそれぞれ第１図（ｄ）のコーナーＡ、Ｂ部の拡大
断面図である。 １・・・シリコン基板、２・・・フィールド絶縁膜、３
・・・ＣＶＤ酸化膜、４・・・溝、５・・・ＣＶＤｌｌ
１化膜（第１の酸化ｊり、６・・・熱酸化膜（第２の酸
化膜）、７・・・熱酸化膜 （第３の酸化膜、キャパシ
タ絶縁膜）、８・・・キャパシタ電極、９・・・ｎ−型
層、１０・・・熱酸化膜（ゲート絶縁膜〉、１１・・・
ゲート電極、１２．１３・・・ｎ＋型層。 出願人代理人 弁理士 鈴江武彦 第１図 ＾ −
−ζ句 、Ｏ ヘヘ ＾＾ υ で νν
Claims (5)
- （１）凹凸を有するシリコン層表面に化学的気相成長法
により第１の酸化膜を堆積する工程と、前記第１の酸化
膜が堆積された状態でその下のシリコン層表面に熱酸化
により第２の酸化膜を形成する工程と、前記第１および
第２の酸化膜をエッチング除去して露出したシリコン層
表面に熱酸化により第３の酸化膜を形成する工程とを備
えたことを特徴とする半導体装置の製造方法。 - （２）前記シリコン層表面の凹凸は、異方性ドライエッ
チング法により形成されたものである特許請求の範囲第
１項記載の半導体装置の製造方法。 - （３）前記シリコン層表面の凹部はダイナミックＲＡＭ
セルのキャパシタ領域に形成された溝であり、前記第３
の酸化膜はキャパシタ絶縁膜である特許請求の範囲第１
項記載の半導体装置の製造方法。 - （４）前記第１の酸化膜は２００Å以上の厚さをもつて
形成され、前記第２の酸化膜は１００Å以上の厚さをも
って形成される特許請求の範囲第１項記載の半導体装置
の製造方法。 - （５）前記第３の酸化膜は５０Å以上５００Å以下の厚
さをもって形成される特許請求の範囲第１項記載の半導
体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61003104A JPS62160731A (ja) | 1986-01-10 | 1986-01-10 | 半導体装置の製造方法 |
| US06/866,310 US4735824A (en) | 1985-05-31 | 1986-05-23 | Method of manufacturing an MOS capacitor |
| KR1019860004247A KR900000064B1 (ko) | 1985-05-31 | 1986-05-29 | 캐패시터의 제조방법 |
| DE19863618128 DE3618128A1 (de) | 1985-05-31 | 1986-05-30 | Verfahren zur herstellung eines mos-kondensators |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61003104A JPS62160731A (ja) | 1986-01-10 | 1986-01-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62160731A true JPS62160731A (ja) | 1987-07-16 |
Family
ID=11548040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61003104A Pending JPS62160731A (ja) | 1985-05-31 | 1986-01-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62160731A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6482701B1 (en) | 1999-08-04 | 2002-11-19 | Denso Corporation | Integrated gate bipolar transistor and method of manufacturing the same |
| US6521538B2 (en) | 2000-02-28 | 2003-02-18 | Denso Corporation | Method of forming a trench with a rounded bottom in a semiconductor device |
| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
-
1986
- 1986-01-10 JP JP61003104A patent/JPS62160731A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6482701B1 (en) | 1999-08-04 | 2002-11-19 | Denso Corporation | Integrated gate bipolar transistor and method of manufacturing the same |
| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US7354829B2 (en) | 2000-01-14 | 2008-04-08 | Denso Corporation | Trench-gate transistor with ono gate dielectric and fabrication process therefor |
| US6521538B2 (en) | 2000-02-28 | 2003-02-18 | Denso Corporation | Method of forming a trench with a rounded bottom in a semiconductor device |
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