JP2004348788A - 半導体記憶装置及び携帯電子機器 - Google Patents
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Abstract
【課題】微細化が容易で、読出しと書込みの同時実行を提供可能な不揮発性の半導体記憶装置を提供する。
【解決手段】メモリ素子をアレイ状に配列した複数のプレーン２０１〜６から読出し用と書込み用の１プレーンを選択する読出し選択信号ＲＳＥＬ０〜５と書込み選択信号ＷＳＥＬ０〜５を発生する制御ロジック回路２１８と、各プレーンに配置されたアドレス選択回路３０１〜６と、書込み及び読出しアドレスを同時提供するアドレスバッファ２２０を有し、各アドレス選択回路は、制御ロジック回路から読出し及び書込み選択信号の各１本を受信可能に構成され、メモリ素子は、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極下に配置されたチャネル領域と、チャネル領域の両側に配置され、チャネル領域と逆導電型を有する拡散領域と、ゲート電極の両側に形成された電荷を保持する機能を有するメモリ機能体とからなる。
【選択図】 図２２
【解決手段】メモリ素子をアレイ状に配列した複数のプレーン２０１〜６から読出し用と書込み用の１プレーンを選択する読出し選択信号ＲＳＥＬ０〜５と書込み選択信号ＷＳＥＬ０〜５を発生する制御ロジック回路２１８と、各プレーンに配置されたアドレス選択回路３０１〜６と、書込み及び読出しアドレスを同時提供するアドレスバッファ２２０を有し、各アドレス選択回路は、制御ロジック回路から読出し及び書込み選択信号の各１本を受信可能に構成され、メモリ素子は、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極下に配置されたチャネル領域と、チャネル領域の両側に配置され、チャネル領域と逆導電型を有する拡散領域と、ゲート電極の両側に形成された電荷を保持する機能を有するメモリ機能体とからなる。
【選択図】 図２２
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置、表示装置及び携帯電子機器に関する。より具体的には、電荷もしくは分極を保持する機能を有するメモリ機能体を備えた電界効果トランジスタを配列してなる半導体記憶装置並びにそのような半導体記憶装置を備えた表示装置及び携帯電子機器に関する。
【０００２】
【従来の技術】
従来から不揮発性メモリとして、代表的にはフラッシュメモリが用いられている。
このフラッシュメモリは、図３０に示したように、半導体基板９０１上にゲート絶縁膜を介してフローティングゲート９０２、絶縁膜９０７、ワード線（コントロールゲート）９０３がこの順に形成されており、フローティングゲート９０２の両側には、拡散領域によるソース線９０４及びビット線９０５が形成されてメモリセルを構成する。メモリセルの周囲には、素子分離領域９０６が形成されている（例えば、特許文献１）。
【０００３】
メモリセルは、フローティングゲート９０２中の電荷量の多寡として記憶を保持する。メモリセルを配列して構成したメモリセルアレイは、特定のワード線、ビット線を選択して所定の電圧を印加することにより、所望のメモリセルの書き換え、読み出し動作を行なうことができる。
このようなフラッシュメモリでは、フローティングゲート中の電荷量が変化したとき、図３１に示すような、ドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）特性を示す。フローティングゲート中の負電荷の量が増加すると、閾値が増加し、Ｉｄ−Ｖｇ曲線はＶｇの増加する方向にほぼ平行移動する。
【０００４】
【特許文献１】特開平５−３０４２７７
【０００５】
【発明が解決しようとする課題】
しかし、このようなフラッシュメモリでは、フローティングゲート９０２とワード線９０３とを隔てる絶縁膜９０７を配置することが機能上必要であるとともに、フローティングゲート９０２からの電荷漏れを防ぐために、ゲート絶縁膜の厚さを薄くすることが困難であった。そのため、実効的な絶縁膜９０７及びゲート絶縁膜の薄膜化は困難であり、メモリセルの微細化を阻害していた。
【０００６】
本発明は、上記問題点に鑑みなされたものであり、微細化が容易な半導体記憶装置及び携帯電子機器を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するための本発明に係る半導体記憶装置は、メモリ素子をマトリクス状に配列してなるメモリセルアレイのＮ個のプレーンと、前記Ｎ個のプレーンに対する読出しと書込みの同時実行を提供するアドレス処理機構を備えた半導体記憶装置であって、前記同時実行では、前記Ｎ個のプレーンの１つに対する読出し動作期間中は、他のＮ−１個の前記プレーンの任意の１つに対してのみ書込み動作が可能であり、且つ、前記Ｎ個のプレーンの１つに対する書込み動作期間中は、他のＮ−１個の前記プレーンの任意の１つに対してのみ読出し動作が可能であり、前記アドレス処理機構は、読出し動作のために前記Ｎ個のプレーンから１つのプレーンを選択するＮ本の読出し選択信号と書込み動作のために前記Ｎ個のプレーンから１つのプレーンを選択するＮ本の書込み選択信号を発生する制御ロジック回路と、前記Ｎ個のプレーンの夫々に各別に配置されたアドレス選択回路と、前記メモリセルアレイにアクセスするために書込みアドレスと読出しアドレスを同時に提供するアドレスバッファ回路とを有し、前記各アドレス選択回路は、前記制御ロジック回路から前記Ｎ本の読出し選択信号の個別の１本と前記Ｎ本の書込み選択信号の個別の１本を受信可能に構成され、前記読出しアドレスと前記書込みアドレスの各第１部分は、前記Ｎ本の読出し選択信号と前記Ｎ本の書込み選択信号を発生するために前記制御ロジック回路に供給され、前記読出しアドレスと前記書込みアドレスの各第２部分は、前記各アドレス選択回路に供給され、前記メモリ素子は、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下に配置されたチャネル領域と、前記チャネル領域の両側に配置され、前記チャネル領域と逆導電型を有する拡散領域と、前記ゲート電極の両側に形成された電荷を保持する機能を有するメモリ機能体とからなることを特徴とする。尚、ここで、「書込み」は「読出し」に対する書込み動作であり、消去動作を含んでいても構わない。
【０００８】
上記特徴の本発明に係る半導体記憶装置によれば、メモリ素子が、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下に配置されたチャネル領域と、前記チャネル領域の両側に配置され、前記チャネル領域と逆導電型を有する拡散領域と、前記ゲート電極の両側に形成された電荷を保持する機能を有するメモリ機能体とからなるので、メモリ機能体が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とが分離されている。そのため、十分なメモリ機能を有したまま、ゲート絶縁膜を薄膜化して短チャンネル効果を抑制するのが容易である。さらに、ＥＥＰＲＯＭに比べて、書換えにより拡散領域間を流れる電流値が大きく変化する。したがって、半導体記憶装置の書込み状態と消去状態との判別が容易となる。
【０００９】
また、本発明に係る半導体記憶装置のメモリ素子は、その構成に基づいて、通常のトランジスタ形成プロセスと非常に親和性が高いプロセスによって形成することができる。それゆえ、従来のフラッシュメモリを不揮発性メモリ素子として用いて、通常トランジスタからなる周辺回路を備えた半導体記憶装置を形成する場合に比べて、飛躍的にマスク枚数及びプロセス工数を削減することが可能となる。したがって、このメモリ素子と上記周辺回路を備えた半導体記憶装置の歩留まりを向上させることができ、これに起因して、製造コストが削減され、ひいては信頼性が高く、安価な半導体記憶装置が得られる。
【００１０】
更に、本発明に係る半導体記憶装置によれば、前記Ｎ個のプレーンに対する読出しと書込みの同時実行を提供するアドレス処理機構を備えているので、Ｎ個のプレーンの１つに対する読出し動作期間中は、他のＮ−１個の前記プレーンの任意の１つに対してのみ書込み動作が可能であり、且つ、前記Ｎ個のプレーンの１つに対する書込み動作期間中は、他のＮ−１個の前記プレーンの任意の１つに対してのみ読出し動作が可能となり、読出し動作期間中の書込み動作に対する制約、及び、書込み動作期間中の読出し動作に対する制約が大幅に緩和されることになり、半導体記憶装置の応用範囲が格段に広がることになる。
【００１１】
さらに、本発明によれば、上記に記載の半導体記憶装置を備えた表示装置又は携帯電子機器が提供される。
【００１２】
このような構成によれば、例えば、本発明の半導体記憶装置を表示パネルの製造後に、表示ばらつきを補正するための情報記憶に用いた場合には、表示装置の製品間において均一な画質を得ることができる。しかも、メモリ素子と論理回路の混載プロセスが簡易なので、製造コストを抑制することができるとともに、高速読出し動作により、動作速度を向上させることができ、安価で、かつ高性能の表示装置又は携帯電子機器を得ることができる。
【００１３】
【発明の実施の形態】
本発明に係る半導体記憶装置は、主として、メモリ素子をマトリクス状に配列してなるメモリセルアレイと、外部ユーザが発行するコマンドを受け付けるユーザインターフェース回路と、前記メモリセルアレイに対する操作を実行するアレイ制御回路とを備えて構成される。
【００１４】
メモリ素子は、主として、半導体層と、ゲート絶縁膜と、ゲート電極と、チャネル領域と、拡散領域と、メモリ機能体とから構成される。ここで、チャネル領域とは、通常、半導体層と同じ導電型の領域であって、ゲート電極直下の領域を意味し、拡散領域は、チャネル領域と逆導電型の領域と意味する。
【００１５】
具体的には、本発明のメモリ素子は、拡散領域である１つの第１導電型の領域と、チャネル領域である第２導電型の領域と、第１及び第２導電型の領域の境界を跨って配置された１つのメモリ機能体と、ゲート絶縁膜を介して設けられた電極とから構成されていてもよいが、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側に形成された２つのメモリ機能体と、メモリ機能体のゲート電極と反対側のそれぞれに配置される２つの拡散領域と、ゲート電極下に配置されたチャネル領域とから構成されることが適当である。
【００１６】
本発明の半導体装置は、半導体層として半導体基板の上、好ましくは半導体基板内に形成された第１導電型のウェル領域の上に形成されることが好ましい。
半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体によるバルク基板が挙げられる。また、表面に半導体層を有するものとして、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、ＳＯＳ基板又は多層ＳＯＩ基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。なかでもシリコン基板又は表面にシリコン層が形成されたＳＯＩ基板等が好ましい。半導体基板又は半導体層は、内部を流れる電流量に多少が生ずるが、単結晶（例えば、エピタキシャル成長による）、多結晶又はアモルファスのいずれであってもよい。
【００１７】
この半導体層上には、素子分離領域が形成されていることが好ましく、さらにトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ膜、トレンチ酸化膜、ＳＴＩ膜等種々の素子分離膜により形成することができる。半導体層は、Ｐ型又はＮ型の導電型を有していてもよく、半導体層には、少なくとも１つの第１導電型（Ｐ型又はＮ型）のウェル領域が形成されていることが好ましい。半導体層及びウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体層としてＳＯＩ基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル領域下にボディ領域を有していてもよい。
【００１８】
ゲート絶縁膜は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜又は積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。ゲート絶縁膜は、例えば、１〜２０ｎｍ程度、好ましく１〜６ｎｍ程度の膜厚とすることが適当である。ゲート絶縁膜は、ゲート電極直下にのみ形成されていてもよいし、ゲート電極よりも大きく（幅広で）形成されていてもよい。
【００１９】
ゲート電極は、ゲート絶縁膜上に、通常半導体装置に使用されるような形状又は下端部に凹部を有した形状で形成されている。なお、ゲート電極は、単層又は多層の導電膜によって分離されることなく、一体形状として形成されていることが好ましいが、単層又は多層の導電膜によって、分離した状態で配置していてもよい。また、ゲート電極は、側壁に側壁絶縁膜を有していてもよい。ゲート電極は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、導電膜、例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。ゲート電極の膜厚は、例えば５０〜４００ｎｍ程度の膜厚で形成することが適当である。なお、ゲート電極の下にはチャネル領域が形成されている。
【００２０】
なお、ゲート電極は、後述するメモリ機能体の側壁のみに形成されるか、あるいはメモリ機能体の上部を覆わないことが好ましい。このような配置により、コンタクトプラグをよりゲート電極と接近して配置することができるので、メモリ素子の微細化が容易となる。また、このような単純な配置を有するメモリ素子は製造が容易であり、歩留まりを向上することができる。
【００２１】
メモリ機能体は、少なくとも電荷を保持する機能（以下「電荷保持機能」と記す）を有する。言換えると、電荷を蓄え、保持するか、電荷をトラップするか、電荷分極状態を保持する機能を有する。この機能は、例えば、電荷保持機能を有する膜又は領域をメモリ機能体が含むことにより発揮される。この機能を果たすものとしては、シリコン窒化物；シリコン；リン、ボロン等の不純物を含むシリケートガラス；シリコンカーバイド；アルミナ；ハフニウムオキサイド、ジルコニウムオキサイド、タンタルオキサイド等の高誘電体；酸化亜鉛；強誘電体；金属等が挙げられる。したがって、メモリ機能体は、例えば、シリコン窒化膜を含む絶縁膜；導電膜もしくは半導体層を内部に含む絶縁膜；導電体もしくは半導体ドットを１つ以上含む絶縁膜；電界により内部電荷が分極し、その状態が保持される強誘電体膜を含む絶縁膜等の単層又は積層構造によって形成することができる。なかでも、シリコン窒化膜は、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、さらに、ＬＳＩプロセスではごく標準的に用いられる材料であるため、好ましい。
【００２２】
シリコン窒化膜などの電荷保持機能を有する膜を内部に含む絶縁膜をメモリ機能体として用いることにより、記憶保持に関する信頼性を高めることができる。シリコン窒化膜は絶縁体であるから、その一部に電荷のリークが生じた場合でも、直ちにシリコン窒化膜全体の電荷が失われることがないからである。また、複数のメモリ素子を配列する場合、メモリ素子間の距離が縮まって隣接するメモリ機能体が接触しても、メモリ機能体が導電体からなる場合のように夫々のメモリ機能体に記憶された情報が失われることがない。さらに、コンタクトプラグをよりメモリ機能体と接近して配置することができ、場合によってはメモリ機能体と重なるように配置することができるので、メモリ素子の微細化が容易となる。
【００２３】
なお、記憶保持に関する信頼性を高めるためには、電荷保持機能を有する膜は、必ずしも膜状である必要はなく、電荷保持機能を有する膜が絶縁膜中に離散的に存在することが好ましい。具体的には、電荷を保持しにくい材料、例えば、シリコン酸化物中にドット状に電荷保持機能を有する膜が分散していることが好ましい。
【００２４】
電荷保持膜として導電膜又は半導体層を用いる場合には、電荷保持膜が半導体層（半導体基板、ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）又はゲート電極と直接接触しないように、絶縁膜を介して配置させることが好ましい。例えば、導電膜と絶縁膜との積層構造、絶縁膜内に導電膜をドット状等に分散させた構造、ゲートの側壁に形成された側壁絶縁膜内の一部に配置した構造等が挙げられる。
【００２５】
導電膜又は半導体層を内部に含む絶縁膜をメモリ機能体として用いることにより、導電体又は半導体中への電荷の注入量を自由に制御でき、多値化しやすいため、好ましい。
【００２６】
さらに、導電体又は半導体ドットを１つ以上含む絶縁膜をメモリ機能体として用いることにより、電荷の直接トンネリングによる書込・消去が行ないやすくなり、低消費電力化することができ、好ましい。
【００２７】
また、メモリ機能体として、電界により分極方向が変化するＰＺＴ、ＰＬＺＴ等の強誘電体膜を用いてもよい。この場合、分極により強誘電体膜の表面に実質的に電荷が発生し、その状態で保持される。従って、メモリ機能を有する膜外から電荷を供給され、電荷をトラップする膜と同様なヒステリシス特性を得ることができ、かつ、強誘電体膜の電荷保持は、膜外からの電荷注入の必要がなく、膜内の電荷の分極のみによってヒステリシス特性を得ることができるため、高速に書込み・消去ができ、好ましい。
【００２８】
なお、メモリ機能体を構成する絶縁膜としては、電荷を逃げにくくする領域又は電荷を逃げにくくする機能を有する膜であることが適当であり、この電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。
【００２９】
メモリ機能体に含まれる電荷保持膜は、直接又は絶縁膜を介してゲート電極の両側に配置しており、また、直接、ゲート絶縁膜を介して半導体層（半導体基板、ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）上に配置している。ゲート電極の両側の電荷保持膜は、直接又は絶縁膜を介してゲート電極の側壁の全て又は一部を覆うように形成されていることが好ましい。応用例としては、ゲート電極が下端部に凹部を有する場合には、直接又は絶縁膜を介して凹部を完全に又は凹部の一部を埋め込むように形成されていてもよい。
【００３０】
拡散領域は、ソース／ドレイン領域として機能させることができ、半導体層又はウェル領域と逆導電型を有する。拡散領域と半導体層又はウェル領域との接合は、不純物濃度が急峻であることが好ましい。ホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。拡散領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶装置の性能等に応じて、適宜調整することができる。なお、半導体基板としてＳＯＩ基板を用いる場合には、拡散領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。
【００３１】
拡散領域は、ゲート電極端とオーバーラップするように配置していてもよいし、ゲート電極端と一致するように配置してもよいし、ゲート電極端に対してオフセットされて配置されていてもよい。特に、オフセットされている場合には、ゲート電極に電圧を印加したとき、電荷保持膜下のオフセット領域の反転しやすさが、メモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。ただし、あまりオフセットしすぎると、拡散領域（ソース／ドレイン）間の駆動電流が著しく小さくなるため、ゲート長方向に対して平行方向の電荷保持膜の厚さよりもオフセット量、つまり、ゲート長方向における一方のゲート電極端から近い方の拡散領域までの距離は短い方が好ましい。特に重要なことは、メモリ機能体中の電荷保持機能を有する膜又は領域の少なくとも一部が、拡散領域の一部とオーバーラップしていることである。本発明の半導体記憶装置を構成するメモリ素子の本質は、メモリ機能体の側壁部にのみ存在するゲート電極と拡散領域間の電圧差により、メモリ機能体を横切る電界によって記憶を書き換えることであるためである。
【００３２】
拡散領域は、その一部が、チャネル領域表面、つまり、ゲート絶縁膜下面よりも高い位置に延設されていてもよい。この場合には、半導体基板内に形成された拡散領域上に、この拡散領域と一体化した導電膜が積層されて構成されていることが適当である。導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。なかでも、ポリシリコンが好ましい。ポリシリコンは、不純物拡散速度が半導体層に比べて非常に大きいために、半導体層内における拡散領域の接合深さを浅くするのが容易で、短チャネル効果の抑制がしやすいためである。なお、この場合には、この拡散領域の一部は、ゲート電極とともに、メモリ機能体の少なくとも一部を挟持するように配置することが好ましい。
【００３３】
本発明のメモリ素子は、通常の半導体プロセスによって、例えば、ゲート電極の側壁に単層又は積層構造のサイドウォールスペーサを形成する方法と同様の方法によって形成することができる。具体的には、ゲート電極を形成した後、電荷保持機能を有する膜（以下「電荷保持膜」と記す）、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等の電荷保持膜を含む単層膜又は積層膜を形成し、適当な条件下でエッチバックしてこれらの膜をサイドウォールスペーサ状に残す方法；絶縁膜又は電荷保持膜を形成し、適当な条件下でエッチバックしてサイドウォールスペーサ状に残し、さらに電荷保持膜又は絶縁膜を形成し、同様にエッチバックしてサイドウォールスペーサ状に残す方法；粒子状の電荷保持材料を分散させた絶縁膜材料を、ゲート電極を含む半導体層上に塗布または堆積し、適当な条件下でエッチバックして、絶縁膜材料をサイドウォールスペーサ形状に残す方法；ゲート電極を形成した後、前記単層膜又は積層膜を形成し、マスクを用いてパターニングする方法等が挙げられる。また、ゲート電極を形成する前に、電荷保持膜、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等を形成し、これらの膜のチャネル領域となる領域に開口を形成し、その上全面にゲート電極材料膜を形成し、このゲート電極材料膜を、開口を含み、開口よりも大きな形状でパターニングする方法等が挙げられる。
【００３４】
本発明のメモリ素子を配列してメモリセルアレイを構成した場合、メモリ素子の最良の形態は、例えば、（１）複数のメモリ素子のゲート電極が一体となってワード線の機能を有する、（２）上記ワード線の両側にはメモリ機能体が形成されている、（３）メモリ機能体内で電荷を保持するのは絶縁体、特にシリコン窒化膜である、（４）メモリ機能体はＯＮＯ（ＯｘｉｄｅＮｉｔｒｉｄｅ Ｏｘｉｄｅ）膜で構成されており、シリコン窒化膜はゲート絶縁膜の表面と略平行な表面を有している、（５）メモリ機能体中のシリコン窒化膜はワード線及びチャネル領域とシリコン酸化膜で隔てられている、（６）メモリ機能体内のシリコン窒化膜と拡散領域とがオーバーラップしている、（７）ゲート絶縁膜の表面と略平行な表面を有するシリコン窒化膜とチャネル領域又は半導体層とを隔てる絶縁膜の厚さと、ゲート絶縁膜の厚さが異なる、（８）１個のメモリ素子の書込み及び消去動作は単一のワード線により行なう、（９）メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がない、（１０）メモリ機能体の直下で拡散領域と接する部分に拡散領域の導電型と反対導電型の不純物濃度が濃い領域を有する、という要件の全てを満たすものである。ただし、これらの要件の１つでも満たすものであればよい。上述した要件の特に好ましい組み合わせは、例えば、（３）メモリ機能体内で電荷を保持するのが絶縁体、特にシリコン窒化膜であり、（６）メモリ機能体内の絶縁膜（シリコン窒化膜）と拡散領域とがオーバーラップしており、（９）メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がない場合である。
【００３５】
要件（３）及び要件（９）を満たす場合には、以下のように、非常に有用である。まず、ビット線コンタクトをワード線側壁のメモリ機能体と、より接近して配置することができ、又はメモリ素子間の距離が接近しても、複数のメモリ機能体が干渉せず、記憶情報を保持できる。したがって、メモリ素子の微細化が容易となる。なお、メモリ機能体内の電荷保持領域が導電体の場合、容量カップリングによりメモリ素子間が近づくにつれて電荷保持領域間で干渉が起き、記憶情報を保持できなくなる。
【００３６】
また、メモリ機能体内の電荷保持領域が絶縁体（例えば、シリコン窒化膜）である場合、メモリセル毎にメモリ機能体を独立させる必要がなくなる。例えば、複数のメモリセルで共有される１本のワード線の両側に形成されたメモリ機能体は、メモリセル毎に分離する必要が無く、１本のワード線の両側に形成されたメモリ機能体を、ワード線を共有する複数のメモリセルで共有することが可能となる。そのため、メモリ機能体を分離するフォト、エッチング工程が不要となり、製造工程が簡略化される。さらに、フォトリソグラフィ工程の位置合わせマージン、エッチングの膜減りマージンが不要となるため、メモリセル間のマージンを縮小できる。したがって、メモリ機能体内の電荷保持領域が導電体（例えば、多結晶シリコン膜）である場合と比較して、同じ微細加工レベルで形成しても、メモリセル占有面積を微細化することができる。なお、メモリ機能体内の電荷保持領域が導電体である場合、メモリ機能体をメモリセル毎に分離するフォト、エッチング工程が必要となり、フォトの位置合わせマージン、エッチングの膜減りマージンが必要となる。
【００３７】
さらに、メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極がなく素子構造が単純であるから工程数が減少し、歩留まりを向上させることができる。したがって、論理回路やアナログ回路を構成するトランジスタとの混載を容易にすることができるとともに、安価な半導体記憶装置を得ることができる。
【００３８】
また、要件（３）及び（９）を満たす場合であって、さらに要件（６）を満たす場合には、より有用である。つまり、メモリ機能体内の電荷保持領域と拡散領域とをオーバーラップさせることにより、非常に低電圧で書込、消去が可能となる。具体的には、５Ｖ以下という低電圧により、書込み及び消去動作を行なうことができる。この作用は、回路設計上においても非常に大きな効果である。フラッシュメモリのような高電圧をチップ内で作る必要がなくなるため、莫大な占有面積が必要となるチャージポンピング回路を省略又は規模を小さくすることが可能となる。特に、小規模容量のメモリを調整用としてロジックＬＳＩに内蔵する場合、メモリ部の占有面積はメモリセルよりも、メモリセルを駆動する周辺回路の占有面積が支配的となるため、メモリセル用電圧昇圧回路を省略又は規模を小さくすることは、チップサイズを縮小させるためには最も効果的となる。
【００３９】
一方、要件（３）を満たさない場合、つまり、メモリ機能体内で電荷を保持するのが導電体である場合は、要件（６）を満たさない、つまり、メモリ機能体内の導電体と拡散領域がオーバーラップしていない場合でも、書込み動作を行なうことができる。これは、メモリ機能体内の導電体がゲート電極との容量カップリングにより書込み補助を行なうからである。
【００４０】
また、要件（９）を満たさない場合、つまり、メモリ機能体の上に書込み及び消去動作を補助する機能を有する電極がある場合は、要件（６）を満たさない、つまり、メモリ機能体内の絶縁体と拡散領域とがオーバーラップしていない場合でも、書込み動作を行なうことができる。
【００４１】
本発明の半導体記憶装置においては、メモリ素子は、その一方又は両方に、トランジスタが直列に接続していてもよいし、ロジックトランジスタと、同一のチップ上に混載されていてもよい。このような場合には、本発明の半導体装置、特にメモリ素子を、トランジスタ及びロジックトランジスタなどの通常の標準トランジスタの形成プロセスと非常に親和性が高い工程で形成することができるため、同時に形成することができる。したがって、メモリ素子とトランジスタ又はロジックトランジスタとを混載するプロセスは非常に簡便なものとなり、安価な混載装置を得ることができる。
【００４２】
本発明の半導体記憶装置は、メモリ素子が、１つのメモリ機能体に２値又はそれ以上の情報を記憶させることができ、これにより、４値又はそれ以上の情報を記憶するメモリ素子として機能させることができる。なお、メモリ素子は、２値の情報を記憶させるのみでもよい。また、メモリ素子を、メモリ機能体による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えたメモリセルとしても機能させることができる。
【００４３】
本発明の半導体記憶装置は、論理素子又は論理回路等と組み合わせることにより、パーソナルコンピュータ、ノート、ラップトップ、パーソナル・アシスタント／発信機、ミニコンピュータ、ワークステーション、メインフレーム、マルチプロセッサー・コンピュータ又は他のすべての型のコンピュータシステム等のデータ処理システム；ＣＰＵ、メモリ、データ記憶装置等のデータ処理システムを構成する電子部品；電話、ＰＨＳ、モデム、ルータ等の通信機器；ディスプレイパネル、プロジェクタ等の画像表示機器；プリンタ、スキャナ、複写機等の事務機器；ビデオカメラ、デジタルカメラ等の撮像機器；ゲーム機、音楽プレーヤ等の娯楽機器；携帯情報端末、時計、電子辞書等の情報機器；カーナビゲーションシステム、カーオーディオ等の車載機器；動画、静止画、音楽等の情報を記録、再生するためのＡＶ機器；洗濯機、電子レンジ、冷蔵庫、炊飯器、食器洗い機、掃除機、エアコン等の電化製品；マッサージ器、体重計、血圧計等の健康管理機器；ＩＣカード、メモリカード等の携帯型記憶装置等の電子機器への幅広い応用が可能である。特に、携帯電話、携帯情報端末、ＩＣカード、メモリカード、携帯型コンピュータ、携帯型ゲーム機、デジタルカメラ、ポータブル動画プレーヤ、ポータブル音楽プレーヤ、電子辞書、時計等の携帯電子機器への応用が有効である。なお、本発明の半導体記憶装置は、電子機器の制御回路又はデータ記憶回路の少なくとも一部として内蔵されるか、あるいは必要に応じて着脱可能に組み込んでもよい。
【００４４】
以下に、本発明の半導体記憶装置、表示装置又は携帯電子機器の実施の形態を、図面に基づいて詳細に説明する。
【００４５】
（実施の形態１）
この実施の形態の半導体記憶装置は、図１に示すような、メモリ素子１を備える。
メモリ素子１は、半導体基板上１０１表面に形成されたＰ型ウェル領域１０２上にゲート絶縁膜１０３を介してゲート電極１０４が形成されている。ゲート電極１０４の上面及び側面には、電荷を保持するトラップ準位を有し、電荷保持膜となるシリコン窒化膜１０９が配置されており、シリコン窒化膜１０９のなかでゲート電極１０４の両側壁部分が、それぞれ実際に電荷を保持するメモリ機能部１０５ａ、１０５ｂとなっている。ここで、メモリ機能部とは、メモリ機能体又は電荷保持膜のうちで書換え動作により実際に電荷が蓄積される部分を指す。ゲート電極１０４の両側であってＰ型ウェル領域１０２内に、それぞれソース領域又はドレイン領域として機能するＮ型の拡散領域１０７ａ、１０７ｂが形成されている。拡散領域１０７ａ、１０７ｂは、オフセット構造を有している。すなわち、拡散領域１０７ａ、１０７ｂはゲート電極下の領域１２１には達しておらず、電荷保持膜下のオフセット領域１２０がチャネル領域の一部を構成している。
【００４６】
なお、実質的に電荷を保持するメモリ機能部１０５ａ、１０５ｂは、ゲート電極１０４の両側壁部分である。したがって、この部分に対応する領域にのみに、シリコン窒化膜１０９が形成されていればよい（図２（ａ）参照）。また、メモリ機能部１０５ａ、１０５ｂは、ナノメートルサイズの導電体又は半導体からなる微粒子１１１が絶縁膜１１２中に散点状に分布する構造を有していてもよい（図２（ｂ）参照）。このとき、微粒子１１１が１ｎｍ未満であると、量子効果が大きすぎるためにドットに電荷がトンネルするのが困難になり、１０ｎｍを超えると室温では顕著な量子効果が現れなくなる。したがって、微粒子１１１の直径は１ｎｍ〜１０ｎｍの範囲にあることが好ましい。さらに、電荷保持膜となるシリコン窒化膜１０９は、ゲート電極の側面においてサイドウォールスペーサ状に形成されていてもよい（図３参照）。
【００４７】
メモリ素子の書込み動作原理を、図３及び図４を用いて説明する。なお、ここではメモリ機能体１３１ａ、１３１ｂ全体が電荷を保持する機能を有する場合について説明する。また、書込みとは、メモリ素子がＮチャネル型である場合にはメモリ機能体１３１ａ、１３１ｂに電子を注入することを指す。以後、メモリ素子はＮチャネル型であるとして説明する。
【００４８】
第２のメモリ機能体１３１ｂに電子を注入する（書込む）ためには、図３に示すように、Ｎ型の第１の拡散領域１０７ａをソース電極に、Ｎ型の第２の拡散領域１０７ｂをドレイン電極とする。例えば、第１の拡散領域１０７ａ及びＰ型ウェル領域１０２に０Ｖ、第２の拡散領域１０７ｂに＋５Ｖ、ゲート電極１０４に＋５Ｖを印加する。このような電圧条件によれば、反転層２２６が、第１の拡散領域１０７ａ（ソース電極）から伸びるが、第２の拡散領域１０７ｂ（ドレイン電極）に達することなく、ピンチオフ点が発生する。電子は、ピンチオフ点から第２の拡散領域１０７ｂ（ドレイン電極）まで高電界により加速され、いわゆるホットエレクトロン（高エネルギーの伝導電子）となる。このホットエレクトロンが第２のメモリ機能体１３１ｂに注入されることにより書込みが行なわれる。なお、第１のメモリ機能体１３１ａ近傍では、ホットエレクトロンが発生しないため、書込みは行なわれない。
【００４９】
一方、第１のメモリ機能体１３１ａに電子を注入する（書込む）ためには、図４に示すように、第２の拡散領域１０７ｂをソース電極に、第１の拡散領域１０７ａをドレイン電極とする。例えば、第２の拡散領域１０７ｂ及びＰ型ウェル領域１０２に０Ｖ、第１の拡散領域１０７ａに＋５Ｖ、ゲート電極１０４に＋５Ｖを印加する。このように、第２のメモリ機能体１３１ｂに電子を注入する場合とは、ソース／ドレイン領域を入れ替えることにより、第１のメモリ機能体１３１ａに電子を注入して、書込みを行なうことができる。
【００５０】
次に、メモリ素子の消去動作原理を図５及び図６を用いて説明する。
第１のメモリ機能体１３１ａに記憶された情報を消去する第１の方法では、図５に示すように、第１の拡散領域１０７ａに正電圧（例えば、＋５Ｖ）、Ｐ型ウェル領域１０２に０Ｖを印加して、第１の拡散領域１０７ａとＰ型ウェル領域１０２とのＰＮ接合に逆方向バイアスをかけ、さらにゲート電極１０４に負電圧（例えば、−５Ｖ）を印加する。このとき、ＰＮ接合のうちゲート電極１０４付近では、負電圧が印加されたゲート電極の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりＰＮ接合のＰ型ウェル領域１０２側にホットホール（高エネルギーの正孔）が発生する。このホットホールが負の電位をもつゲート電極１０４方向に引きこまれ、その結果、第１のメモリ機能体１３１ａにホール注入が行なわれる。このようにして、第１のメモリ機能体１３１ａの消去が行なわれる。このとき第２の拡散領域１０７ｂには０Ｖを印加すればよい。
【００５１】
第２のメモリ機能体１３１ｂに記憶された情報を消去する場合は、上記において第１の拡散領域と第２の拡散領域との電位を入れ替えればよい。
【００５２】
第１のメモリ機能体１３１ａに記憶された情報を消去する第２の方法では、図６に示すように、第１の拡散領域１０７ａに正電圧（例えば、＋４Ｖ）、第２の拡散領域１０７ｂに０Ｖ、ゲート電極１０４に負電圧（例えば、−４Ｖ）、Ｐ型ウェル領域１０２に正電圧（例えば、＋０．８Ｖ）を印加する。この際、Ｐ型ウェル領域１０２と第２の拡散領域１０７ｂとの間に順方向電圧が印加され、Ｐ型ウェル領域１０２に電子が注入される。注入された電子は、Ｐ型ウェル領域１０２と第１の拡散領域１０７ａとのＰＮ接合まで拡散し、そこで強い電界により加速されてホットエレクトロンとなる。このホットエレクトロンは、ＰＮ接合において、電子−ホール対を発生させる。すなわち、Ｐ型ウェル領域１０２と第２の拡散領域１０７ｂとの間に順方向電圧を印加することにより、Ｐ型ウェル領域１０２に注入された電子がトリガーとなって、反対側に位置するＰＮ接合でホットホールが発生する。ＰＮ接合で発生したホットホールは負の電位をもつゲート電極１０４方向に引きこまれ、その結果、第１のメモリ機能体１３１ａに正孔注入が行なわれる。
【００５３】
この方法によれば、Ｐ型ウェル領域と第１の拡散領域１０７ａとのＰＮ接合において、バンド間トンネルによりホットホールが発生するに足りない電圧しか印加されない場合においても、第２の拡散領域１０７ｂから注入された電子は、ＰＮ接合で電子−正孔対が発生するトリガーとなり、ホットホールを発生させることができる。したがって、消去動作時の電圧を低下させることができる。特に、オフセット領域１２０（図１参照）が存在する場合は、負の電位が印加されたゲート電極によりＰＮ接合が急峻となる効果が少ない。そのため、バンド間トンネルによるホットホールの発生が難しいが、第２の方法はその欠点を補い、低電圧で消去動作を実現することができる。
【００５４】
なお、第１のメモリ機能体１３１ａに記憶された情報を消去する場合、第１の消去方法では、第１の拡散領域１０７ａに＋５Ｖを印加しなければならなかったが、第２の消去方法では、＋４Ｖで足りた。このように、第２の方法によれば、消去時の電圧を低減することができるので、消費電力が低減され、ホットキャリアによるメモリ素子の劣化を抑制することができる。
【００５５】
また、いずれの消去方法によっても、メモリ素子は過消去が起きにくい。ここで過消去とは、メモリ機能体に蓄積された正孔の量が増大するにつれ、飽和することなく閾値が低下していく現象である。フラッシュメモリを代表とするＥＥＰＲＯＭでは大きな問題となっており、特に閾値が負になった場合にメモリセルの選択が不可能になるという致命的な動作不良を生じる。一方、本発明の半導体記憶装置におけるメモリ素子では、メモリ機能体に大量の正孔が蓄積された場合においても、メモリ機能体下に電子が誘起されるのみで、ゲート絶縁膜下のチャネル領域のポテンシャルにはほとんど影響を与えない。消去時の閾値はゲート絶縁膜下のポテンシャルにより決まるので、過消去が起きにくくなる。
【００５６】
さらに、メモリ素子の読み出し動作原理を、図７を用いて説明する。
第１のメモリ機能体１３１ａに記憶された情報を読み出す場合、第１の拡散領域１０７ａをソース電極に、第２の拡散領域１０７ｂをドレイン電極とし、トランジスタを飽和領域動作させる。例えば、第１の拡散領域１０７ａ及びＰ型ウェル領域１０２に０Ｖ、第２の拡散領域１０７ｂに＋１．８Ｖ、ゲート電極１０４に＋２Ｖを印加する。この際、第１のメモリ機能体１３１ａに電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、第１のメモリ機能体１３１ａに電子が蓄積している場合は、第１のメモリ機能体１３１ａ近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、第１のメモリ機能体１３１ａの記憶情報を読み出すことができる。このとき、第２のメモリ機能体１３１ｂにおける電荷蓄積の有無は、ドレイン近傍がピンチオフしているため、ドレイン電流に影響を与えない。
【００５７】
第２のメモリ機能体１３１ｂに記憶された情報を読み出す場合、第２の拡散領域１０７ｂをソース電極に、第１の拡散領域１０７ａをドレイン電極とし、トランジスタを飽和領域動作させる。例えば、第２の拡散領域１０７ｂ及びＰ型ウェル領域１０２に０Ｖ、第１の拡散領域１０７ａに＋１．８Ｖ、ゲート電極１０４に＋２Ｖを印加すればよい。このように、第１のメモリ機能体１３１ａに記憶された情報を読み出す場合とは、ソース／ドレイン領域を入れ替えることにより、第２のメモリ機能体１３１ｂに記憶された情報の読出しを行なうことができる。なお、ゲート電極１０４で覆われないチャネル領域（オフセット領域１２０）が残されている場合、ゲート電極１０４で覆われないチャネル領域においては、メモリ機能体１３１ａ、１３１ｂの余剰電荷の有無によって反転層が消失又は形成され、その結果、大きなヒステリシス（閾値の変化）が得られる。ただし、オフセット領域１２０の幅があまり大きいと、ドレイン電流が大きく減少し、読出し速度が大幅に遅くなる。したがって、十分なヒステリシスと読出し速度が得られるように、オフセット領域１２０の幅を決定することが好ましい。
【００５８】
拡散領域１０７ａ、１０７ｂがゲート電極１０４端に達している場合、つまり、拡散領域１０７ａ、１０７ｂとゲート電極１０４とがオーバーラップしている場合であっても、書込み動作によりトランジスタの閾値はほとんど変わらなかったが、ソース／ドレイン端での寄生抵抗が大きく変わり、ドレイン電流は大きく減少（１桁以上）する。したがって、ドレイン電流の検出により読出しが可能であり、メモリとしての機能を得ることができる。ただし、より大きなメモリヒステリシス効果を必要とする場合、拡散領域１０７ａ、１０７ｂとゲート電極１０４とがオーバーラップしていない（オフセット領域１２０が存在する）ほうが好ましい。
【００５９】
以上の動作方法により、１トランジスタ当り選択的に２ビットの書込み及び消去が可能となる。また、メモリ素子のゲート電極１０４にワード線ＷＬを、第１の拡散領域１０７ａに第１のビット線ＢＬ１を、第２の拡散領域１０７ｂに第２のビット線ＢＬ２をそれぞれ接続し、メモリ素子を配列することにより、メモリセルアレイを構成することができる。
【００６０】
また、上述した動作方法では、ソース電極とドレイン電極を入れ替えることによって１トランジスタ当り２ビットの書込み及び消去をさせているが、ソース電極とドレイン電極とを固定して１ビットメモリとして動作させてもよい。この場合ソース／ドレイン領域の一方を共通固定電圧とすることが可能となり、ソース／ドレイン領域に接続されるビット線の本数を半減することができる。
以上の説明から明らかなように、本発明の半導体記憶装置におけるメモリ素子では、メモリ機能体がゲート絶縁膜と独立して形成され、ゲート電極の両側に形成されているため、２ビット動作が可能である。また、各メモリ機能体はゲート電極により分離されているので、書換え時の干渉が効果的に抑制される。さらに、ゲート絶縁膜は、メモリ機能体とは分離されているので、薄膜化して短チャネル効果を抑制することができる。したがってメモリ素子、ひいては半導体記憶装置の微細化が容易となる。
【００６１】
（実施の形態２）
この実施の形態の半導体記憶装置におけるメモリ素子は、図８に示すように、メモリ機能体２６１、２６２が電荷を保持する領域（電荷を蓄える領域であって、電荷を保持する機能を有する膜であってもよい）と、電荷を逃げにくくする領域（電荷を逃げにくくする機能を有する膜であってもよい）とから構成される以外は、図１のメモリ素子１と実質的に同様の構成である。
【００６２】
メモリ機能体は、メモリの保持特性を向上させる観点から、電荷を保持する機能を有する電荷保持膜と絶縁膜とを含んでいるのが好ましい。この実施の形態では、電荷保持膜として電荷をトラップする準位を有するシリコン窒化膜２４２、絶縁膜として電荷保持膜に蓄積された電荷の散逸を防ぐ働きのあるシリコン酸化膜２４１、２４３を用いている。メモリ機能体が電荷保持膜と絶縁膜とを含むことにより電荷の散逸を防いで保持特性を向上させることができる。また、メモリ機能体が電荷保持膜のみで構成される場合に比べて電荷保持膜の体積を適度に小さくすることができ、電荷保持膜内での電荷の移動を制限して、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。さらに、シリコン窒化膜２４２がシリコン酸化膜２４１、２４３で挟まれた構造とすることにより、書換え動作時の電荷注入効率が高くなり、より高速な動作が可能となる。なお、このメモリ素子においては、シリコン窒化膜２４２を強誘電体で置き換えてもよい。
【００６３】
また、メモリ機能体２６１、２６２における電荷を保持する領域（シリコン窒化膜２４２）は、拡散領域２１２、２１３とそれぞれオーバーラップしている。ここで、オーバーラップするとは、拡散領域２１２、２１３の少なくとも一部の領域上に、電荷を保持する領域（シリコン窒化膜２４２）の少なくとも一部が存在することを意味する。なお、２１１は半導体基板、２１４はゲート絶縁膜、２１７はゲート電極、２７１はゲート電極２１７と拡散領域２１２、２１３とのオフセット領域である。図示しないが、ゲート絶縁膜２１４下であって半導体基板２１１の最表面はチャネル領域となる。
【００６４】
次に、図８に示すメモリ素子を例として、本発明のメモリ素子の形成方法を説明する。まず、公知の手順で、半導体基板２１１上にゲート絶縁膜２１４及びゲート電極２１７を形成する。続いて、半導体基板２１１上全面に、膜厚０．８〜２０ｎｍ、より好ましくは膜厚３〜１０ｎｍのシリコン酸化膜２４１を熱酸化法により形成又はＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により堆積する。次に、上記シリコン酸化膜２４１上全面に、膜厚２〜１５ｎｍ、より好ましくは３〜１０ｎｍのシリコン窒化膜２４２をＣＶＤ法により堆積する。更に、上記シリコン窒化膜上全面に、２０〜７０ｎｍのシリコン酸化膜２４３をＣＶＤ法により堆積する。
【００６５】
続いて、異方性エッチングによりシリコン酸化膜／シリコン窒化膜／シリコン酸化膜をエッチングバックすることにより、記憶に最適なメモリ機能体を、ゲート電極の側壁に記憶素子サイドウォールスペーサ状に形成する。
【００６６】
その後、ゲート電極２１７及び記憶素子サイドウォールスペーサ状のメモリ機能体をマスクとしてイオン注入することにより、拡散層領域（ソース／ドレイン領域）２１２、２１３を形成する。その後、公知の手順でシリサイド工程や上部配線工程を行なえばよい。
【００６７】
メモリ機能体２６１、２６２における電荷を保持する領域であるシリコン窒化膜２４２と拡散領域２１２、２１３とがオーバーラップすることによる効果を説明する。
【００６８】
図９に示したように、メモリ機能体２６２周辺部において、ゲート電極２１７と拡散領域２１３とのオフセット量をＷ１とし、ゲート電極のチャネル長方向の切断面におけるメモリ機能体２６２の幅をＷ２とすると、メモリ機能体２６２と拡散領域２１３とのオーバーラップ量は、Ｗ２−Ｗ１で表される。ここで重要なことは、メモリ機能体２６２のうちシリコン窒化膜２４２で構成されたメモリ機能体２６２が、拡散領域２１３とオーバーラップする、つまり、Ｗ２＞Ｗ１なる関係を満たすことである。
【００６９】
図９では、メモリ機能体２６２のうち、シリコン窒化膜２４２のゲート電極２１７と離れた側の端が、ゲート電極２１７から離れた側のメモリ機能体２６２の端と一致しているため、メモリ機能体２６２の幅をＷ２として定義した。
【００７０】
なお、図１０に示すように、メモリ機能体２６２ａのうちシリコン窒化膜２４２ａのゲート電極と離れた側の端が、ゲート電極から離れた側のメモリ機能体２６２ａの端と一致していない場合は、Ｗ２をゲート電極端からシリコン窒化膜１４２ａのゲート電極と遠い側の端までと定義すればよい。
【００７１】
図１１は、図９のメモリ素子の構造において、メモリ機能体２６２の幅Ｗ２を１００ｎｍに固定し、オフセット量Ｗ１を変化させたときのドレイン電流Ｉｄを示している。ここで、ドレイン電流は、メモリ機能体２６２を消去状態（ホールが蓄積されている）とし、拡散領域２１２、２１３をそれぞれソース電極、ドレイン電極として、デバイスシミュレーションにより求めた。
【００７２】
図１１から明らかなように、Ｗ１が１００ｎｍ以上（すなわち、シリコン窒化膜２４２と拡散領域２１３とがオーバーラップしない）では、ドレイン電流が急速に減少している。ドレイン電流値は、読出し動作速度にほぼ比例するので、Ｗ１が１００ｎｍ以上ではメモリの性能は急速に劣化する。一方、シリコン窒化膜２４２と拡散領域２１３とがオーバーラップする範囲においては、ドレイン電流の減少は緩やかである。したがって、量産製造においてばらつきも考慮した場合、電荷を保持する機能を有する膜であるシリコン窒化膜２４２の少なくとも一部とソース／ドレイン領域とがオーバーラップしなければ、事実上メモリ機能を得ることが困難である。
【００７３】
上述したデバイスシミュレーションの結果を踏まえて、Ｗ２を１００ｎｍ固定とし、Ｗ１を設計値として６０ｎｍ及び１００ｎｍとして、メモリセルアレイを作製した。Ｗ１が６０ｎｍの場合、シリコン窒化膜１４２と拡散領域２１２、２１３とは設計値として４０ｎｍオーバーラップし、Ｗ１が１００ｎｍの場合、設計値としてオーバーラップしない。これらのメモリセルアレイの読出し時間を測定した結果、ばらつきを考慮したワーストケースで比較して、Ｗ１を設計値として６０ｎｍとした場合の方が、読出しアクセス時間で１００倍高速であった。実用上、読み出しアクセス時間は１ビットあたり１００ナノ秒以下であることが好ましいが、Ｗ１＝Ｗ２では、この条件を到底達成できない。また、製造ばらつきまで考慮した場合、（Ｗ２−Ｗ１）＞１０ｎｍであることがより好ましい。
【００７４】
メモリ機能体２６１（領域２８１）に記憶された情報の読み出しは、実施の形態１と同様に、拡散領域２１２をソース電極とし、拡散領域２１３をドレイン領域としてチャネル領域中のドレイン領域に近い側にピンチオフ点を形成するのが好ましい。すなわち、２つのメモリ機能体のうち一方に記憶された情報を読み出す時に、ピンチオフ点をチャネル領域内であって、他方のメモリ機能体に近い領域に形成させるのが好ましい。これにより、メモリ機能体２６２の記憶状況の如何にかかわらず、メモリ機能体２６１の記憶情報を感度よく検出することができ、２ビット動作を可能にする大きな要因となる。
【００７５】
一方、２つのメモリ機能体の片側のみに情報を記憶させる場合又は２つのメモリ機能体を同じ記憶状態にして使用する場合には、読出し時に必ずしもピンチオフ点を形成しなくてもよい。
【００７６】
なお、図８には図示していないが、半導体基板２１１の表面にウェル領域（Ｎチャネル素子の場合はＰ型ウェル）を形成することが好ましい。ウェル領域を形成することにより、チャネル領域の不純物濃度をメモリ動作（書換え動作及び読出し動作）に最適にしつつ、その他の電気特性（耐圧、接合容量、短チャネル効果）を制御するのが容易になる。
【００７７】
また、メモリ機能体は、ゲート絶縁膜表面と略平行に配置される電荷保持膜を含むことが好ましい。言い換えると、メモリ機能体における電荷保持膜の上面が、ゲート絶縁膜上面から等しい距離に位置するように配置されることが好ましい。具体的には、図１２に示したように、メモリ機能体２６２の電荷保持膜であるシリコン窒化膜２４２ａが、ゲート絶縁膜２１４表面と略平行な面を有している。言い換えると、シリコン窒化膜２４２ａは、ゲート絶縁膜２１４表面に対応する高さから、均一な高さに形成されることが好ましい。
【００７８】
メモリ機能体２６２中に、ゲート絶縁膜２１４表面と略平行なシリコン窒化膜２４２ａがあることにより、シリコン窒化膜２４２ａに蓄積された電荷の多寡によりオフセット領域２７１での反転層の形成されやすさを効果的に制御することができ、ひいてはメモリ効果を大きくすることができる。また、シリコン窒化膜２４２ａをゲート絶縁膜２１４の表面と略平行とすることにより、オフセット量（Ｗ１）がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。しかも、シリコン窒化膜２４２ａ上部方向への電荷の移動が抑制され、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【００７９】
さらに、メモリ機能体２６２は、ゲート絶縁膜２１４の表面と略平行なシリコン窒化膜２４２ａとチャネル領域（又はウェル領域）とを隔てる絶縁膜（例えば、シリコン酸化膜２４４のうちオフセット領域２７１上の部分）を含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性の良いメモリ素子を得ることができる。
【００８０】
なお、シリコン窒化膜２４２ａの膜厚を制御すると共に、シリコン窒化膜２４２ａ下の絶縁膜（シリコン酸化膜２４４のうちオフセット領域２７１上の部分）の膜厚を一定に制御することにより、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を概ね一定に保つことが可能となる。つまり、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を、シリコン窒化膜２４２ａ下の絶縁膜の最小膜厚値から、シリコン窒化膜２４２ａ下の絶縁膜の最大膜厚値とシリコン窒化膜２４２ａの最大膜厚値との和までの間に制御することができる。これにより、シリコン窒化膜２４２ａに蓄えられた電荷により発生する電気力線の密度を概ね制御することが可能となり、メモリ素子のメモリ効果の大きさばらつきを非常に小さくすることが可能となる。
【００８１】
（実施の形態３）
この実施の形態の半導体記憶装置におけるメモリ機能体２６２は、電荷保持膜であるシリコン窒化膜２４２が、図１３に示すように、略均一な膜厚で、ゲート絶縁膜２１４の表面と略平行に配置され（領域２８１）、さらに、ゲート電極２１７側面と略平行に配置された（領域２８２）形状を有している。
【００８２】
ゲート電極２１７に正電圧が印加された場合には、メモリ機能体２６２中での電気力線２８３は矢印で示すように、シリコン窒化膜２４２を２回（領域２８２及び領域２８１部分）通過する。なお、ゲート電極２１７に負電圧が印加された時は電気力線の向きは反対側となる。ここで、シリコン窒化膜２４２の比誘電率は約６であり、シリコン酸化膜２４１、２４３の比誘電率は約４である。したがって、電荷保持膜の領域２８１のみが存在する場合よりも、電気力線２８３方向におけるメモリ機能体２６２の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。すなわち、ゲート電極２１７に印加された電圧の多くの部分が、オフセット領域２７１における電界を強くするために使われることになる。
【００８３】
書換え動作時に電荷がシリコン窒化膜２４２に注入されるのは、発生した電荷がオフセット領域２７１における電界により引き込まれるためである。したがって、矢印２８２で示される電荷保持膜を含むことにより、書換え動作時にメモリ機能体２６２に注入される電荷が増加し、書換え速度が増大する。
【００８４】
なお、シリコン酸化膜２４３の部分もシリコン窒化膜であった場合、つまり、電荷保持膜がゲート絶縁膜２１４の表面に対応する高さに対して均一でない場合、シリコン窒化膜の上方向への電荷の移動が顕著になって、保持特性が悪化する。
【００８５】
電荷保持膜は、シリコン窒化膜に代えて、比誘電率が非常大きい酸化ハフニウムなどの高誘電体により形成されることがより好ましい。
【００８６】
さらに、メモリ機能体は、ゲート絶縁膜表面と略平行な電荷保持膜とチャネル領域（又はウェル領域）とを隔てる絶縁膜（シリコン酸化膜２４１のうちオフセット領域２７１上の部分）をさらに含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性を向上させることができる。
【００８７】
また、メモリ機能体は、ゲート電極と、ゲート電極側面と略平行な向きに延びた電荷保持膜とを隔てる絶縁膜（シリコン酸化膜２４１のうちゲート電極２１７に接した部分）をさらに含むことが好ましい。この絶縁膜により、ゲート電極から電荷保持膜へ電荷が注入されて電気的特性が変化することを防止し、メモリ素子の信頼性を向上させることができる。
【００８８】
さらに、実施の形態２と同様に、シリコン窒化膜２４２下の絶縁膜（シリコン酸化膜２４１のうちオフセット領域２７１上の部分）の膜厚を一定に制御すること、さらにゲート電極側面上に配置する絶縁膜（シリコン酸化膜２４１のうちゲート電極２１７に接した部分）の膜厚を一定に制御することが好ましい。これにより、シリコン窒化膜２４２に蓄えられた電荷により発生する電気力線の密度を概ね制御することができるとともに、電荷リークを防止することができる。
【００８９】
（実施の形態４）
この実施の形態では、半導体記憶装置におけるメモリ素子のゲート電極、メモリ機能体及びソース／ドレイン領域間距離の最適化について説明する。
【００９０】
図１４に示したように、Ａはチャネル長方向の切断面におけるゲート電極長、Ｂはソース／ドレイン領域間の距離（チャネル長）、Ｃは一方のメモリ機能体の端から他方のメモリ機能体の端までの距離、つまり、チャネル長方向の切断面における一方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）から他方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）までの距離を示す。
【００９１】
このようなメモリ素子では、Ｂ＜Ｃであることが好ましい。このような関係を満たすことにより、チャネル領域のうちゲート電極２１７下の部分と拡散領域２１２、２１３との間にはオフセット領域２７１が存在することとなる。これにより、メモリ機能体２６１、２６２（シリコン窒化膜２４２）に蓄積された電荷により、オフセット領域２７１の全領域において、反転の容易性が効果的に変動する。したがって、メモリ効果が増大し、特に読出し動作の高速化が実現する。
【００９２】
また、ゲート電極２１７と拡散領域２１２、２１３がオフセットしている場合、つまり、Ａ＜Ｂが成立する場合には、ゲート電極に電圧を印加したときのオフセット領域の反転のしやすさがメモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果を低減することができる。
【００９３】
ただし、メモリ効果が発現する限りにおいては、必ずしもオフセット領域２７１が存在しなくてもよい。オフセット領域２７１が存在しない場合においても、拡散領域２１２、２１３の不純物濃度が十分に薄ければ、メモリ機能体２６１、２６２（シリコン窒化膜２４２）においてメモリ効果が発現し得る。
このようなことから、Ａ＜Ｂ＜Ｃであるのが最も好ましい。
【００９４】
（実施の形態５）
この実施の形態における半導体記憶装置のメモリ素子は、図１５に示すように、実施の形態２における半導体基板をＳＯＩ基板とする以外は、実質的に同様の構成を有する。
【００９５】
このメモリ素子は、半導体基板２８６上に埋め込み酸化膜２８８が形成され、さらにその上にＳＯＩ層が形成されている。ＳＯＩ層内には拡散領域２１２、２１３が形成され、それ以外の領域はボディ領域２８７となっている。
【００９６】
このメモリ素子によっても、実施の形態２のメモリ素子と同様の作用効果を奏する。さらに、拡散領域２１２、２１３とボディ領域２８７との接合容量を著しく小さくすることができるので、素子の高速化や低消費電力化が可能となる。
【００９７】
（実施の形態６）
この実施の形態の半導体記憶装置におけるメモリ素子は、図１６に示すように、Ｎ型の拡散領域２１２、２１３のチャネル側に隣接して、Ｐ型高濃度領域２９１を追加した以外は、実施の形態２のメモリ素子と実質的に同様の構成を有する。
【００９８】
すなわち、Ｐ型高濃度領域２９１におけるＰ型を与える不純物（例えばボロン）濃度が、領域２９２におけるＰ型を与える不純物濃度より高い。Ｐ型高濃度領域２９１におけるＰ型の不純物濃度は、例えば、５×１０１７〜１×１０１９ｃｍ−３程度が適当である。また、領域２９２のＰ型の不純物濃度は、例えば、５×１０１６〜１×１０１８ｃｍ−３とすることができる。
【００９９】
このように、Ｐ型高濃度領域２９１を設けることにより、拡散領域２１２、２１３と半導体基板２１１との接合が、メモリ機能体２６１、２６２の直下で急峻となる。そのため、書込み及び消去動作時にホットキャリアが発生し易くなり、書込み動作及び消去動作の電圧を低下させ、あるいは書込み動作及び消去動作を高速にすることが可能となる。さらに、領域２９２の不純物濃度は比較的薄いので、メモリが消去状態にあるときの閾値が低く、ドレイン電流は大きくなる。そのため、読出し速度が向上する。したがって、書換え電圧が低く又は書換え速度が高速で、かつ、読出し速度が高速なメモリ素子を得ることができる。
【０１００】
また、図１６において、ソース／ドレイン領域近傍であってメモリ機能体の下（すなわち、ゲート電極の直下ではない）において、Ｐ型高濃度領域２９１を設けることにより、トランジスタ全体としての閾値は著しく上昇する。この上昇の程度は、Ｐ型高濃度領域２９１がゲート電極の直下にある場合に比べて著しく大きい。メモリ機能体に書込み電荷（トランジスタがＮチャネル型の場合は電子）が蓄積した場合は、この差がいっそう大きくなる。一方、メモリ機能体に十分な消去電荷（トランジスタがＮチャネル型の場合は正孔）が蓄積された場合は、トランジスタ全体としての閾値は、ゲート電極下のチャネル領域（領域２９２）の不純物濃度で決まる閾値まで低下する。すなわち、消去時の閾値は、Ｐ型高濃度領域２９１の不純物濃度には依存せず、一方で、書込み時の閾値は非常に大きな影響を受ける。よって、Ｐ型高濃度領域２９１をメモリ機能体の下であってソース／ドレイン領域近傍に配置することにより、書込み時の閾値のみが非常に大きく変動し、メモリ効果（書込み時と消去時での閾値の差）を著しく増大させることができる。
【０１０１】
（実施の形態７）
この実施の形態の半導体記憶装置におけるメモリ素子は、図１７に示すように、電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも薄いこと以外は、実施の形態２と実質的に同様の構成を有する。
【０１０２】
ゲート絶縁膜２１４は、メモリの書換え動作時における耐圧の要請から、その厚さＴ２には下限値が存在する。しかし、絶縁膜の厚さＴ１は、耐圧の要請にかかわらず、Ｔ２よりも薄くすることが可能である。
【０１０３】
このメモリ素子において、上述のようにＴ１に対する設計の自由度が高いのは以下の理由による。
つまり、このメモリ素子においては、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜は、ゲート電極とチャネル領域又はウェル領域とに挟まれていない。そのため、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜には、ゲート電極とチャネル領域又はウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用する。そのため、ゲート絶縁膜に対する耐圧の要請にかかわらず、Ｔ１をＴ２より薄くすることが可能になる。
【０１０４】
Ｔ１を薄くすることにより、メモリ機能体への電荷の注入が容易になり、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となり、また、シリコン窒化膜２４２に電荷が蓄積された時にチャネル領域又はウェル領域に誘起される電荷量が増えるため、メモリ効果を増大させることができる。
【０１０５】
ところで、メモリ機能体中での電気力線は、図１３の矢印２８４で示すように、シリコン窒化膜２４２を通過しない短いものもある。このような短い電気力線上では比較的電界強度が大きいので、この電気力線に沿った電界は書換え動作時においては大きな役割を果たしている。Ｔ１を薄くすることによりシリコン窒化膜２４２が図の下側に移動し、矢印２８３で示す電気力線がシリコン窒化膜を通過するようになる。それゆえ、電気力線２８４に沿ったメモリ機能体中の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。したがって、ゲート電極２１７に印加された電圧の多くの部分が、オフセット領域における電界を強くするために使われ、書込み動作及び消去動作が高速になる。
【０１０６】
これに対して、例えば、フラッシュメモリに代表されるＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜は、ゲート電極（コントロールゲート）とチャネル領域又はウェル領域に挟まれているので、ゲート電極からの高電界が直接作用する。それゆえ、ＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さが制限され、メモリ素子の機能の最適化が阻害される。
【０１０７】
以上より明らかなように、Ｔ１＜Ｔ２とすることにより、メモリの耐圧性能を低下させることなく、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にし、さらにメモリ効果を増大することが可能となる。なお、絶縁膜の厚さＴ１は、製造プロセスによる均一性や膜質が一定の水準を維持することが可能であり、かつ保持特性が極端に劣化しない限界となる０．８ｎｍ以上であることがより好ましい。
【０１０８】
具体的には、デザインルールの大きな高耐圧が必要とされる液晶ドライバＬＳＩのような場合、液晶パネルＴＦＴを駆動するために、最大１５〜１８Ｖの電圧が必要となる。このため、通常、ゲート酸化膜を薄膜化することができない。液晶ドライバＬＳＩに画像調整用として本発明の不揮発性メモリを混載する場合、本発明のメモリ素子ではゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さを最適に設計できる。例えば、ゲート電極長（ワード線幅）２５０ｎｍのメモリセルに対して、Ｔ１＝２０ｎｍ、Ｔ２＝１０ｎｍで個別に設定でき、書込み効率の良いメモリセルを実現できる。（Ｔ１が通常のロジックトランジスタよりも厚くても短チャネル効果が発生しない理由はゲート電極に対して、ソース・ドレイン領域がオフセットしているためである）。
【０１０９】
（実施の形態８）
この実施の形態の半導体記憶装置におけるメモリ素子は、図１８に示すように、電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも厚いこと以外は、実施の形態２と実質的に同様の構成を有する。
【０１１０】
ゲート絶縁膜２１４は、素子の短チャネル効果防止の要請から、その厚さＴ２には上限値が存在する。しかし、絶縁膜の厚さＴ１は、短チャネル効果防止の要請かかわらず、Ｔ２よりも厚くすることが可能である。すなわち、微細化スケーリングが進んだとき（ゲート絶縁膜の薄膜化が進行したとき）にゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さを最適に設計できるため、メモリ機能体がスケーリングの障害にならないという効果を奏する。
【０１１１】
このメモリ素子において、上述のようにＴ１に対する設計の自由度が高い理由は、既に述べた通り、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜が、ゲート電極とチャネル領域又はウェル領域とに挟まれていないことによる。そのため、ゲート絶縁膜に対する短チャネル効果防止の要請にかかわらず、Ｔ１をＴ２より厚くすることが可能になる。Ｔ１を厚くすることにより、メモリ機能体に蓄積された電荷が散逸するのを防ぎ、メモリの保持特性を改善することが可能となる。
【０１１２】
したがって、Ｔ１＞Ｔ２とすることにより、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。
なお、絶縁膜の厚さＴ１は、書換え速度の低下を考慮して、２０ｎｍ以下であることが好ましい。
【０１１３】
具体的には、フラッシュメモリに代表される従来の不揮発性メモリは、選択ゲート電極が書込み消去ゲート電極を構成し、上記書込み消去ゲート電極に対応するゲート絶縁膜（フローティングゲートを内包する）が電荷蓄積膜を兼用している。このため、微細化（短チャネル効果抑制のため薄膜化が必須）の要求と、信頼性確保（保持電荷のリーク抑制のため、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さは７ｎｍ程度以下には薄膜化できない）の要求が相反するため、微細化が困難となる。実際、ＩＴＲＳ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｔｅｃｈｎｏｌｏｇｙ Ｒｏａｄｍａｐ ｆｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ）によれば、物理ゲート長の微細化は０．２ミクロン程度以下に対して目処が立っていない。このメモリ素子では、上述したようにＴ１とＴ２を個別に設計できることにより、微細化が可能となる。
【０１１４】
例えば、ゲート電極長（ワード線幅）４５ｎｍのメモリセルに対して、Ｔ２＝４ｎｍ、Ｔ１＝７ｎｍで個別に設定し、短チャネル効果の発生しないメモリ素子を実現することができる。Ｔ２を通常のロジックトランジスタよりも厚く設定しても短チャネル効果が発生しない理由は、ゲート電極に対して、ソース／ドレイン領域がオフセットしているためである。
【０１１５】
また、このメモリ素子は、ゲート電極に対して、ソース／ドレイン領域がオフセットしているため、通常のロジックトランジスタと比較してもさらに微細化を容易にする。
【０１１６】
つまり、メモリ機能体の上部に書込、消去を補助する電極が存在しないため、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜には、書込、消去を補助する電極とチャネル領域又はウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用するのみである。そのため、同じ加工世代に対してロジックトランジスタのゲート長と同程度以上に微細化されたゲート長を保有するメモリ素子を実現することができる。
【０１１７】
（実施の形態９）
この実施の形態は、半導体記憶装置のメモリ素子の書換えを行ったときの電気特性の変化に関する。
【０１１８】
Ｎチャネル型メモリ素子において、メモリ機能体中の電荷量が変化したとき、図１９に示すような、ドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）特性（実測値）を示す。
【０１１９】
図１９から明らかなように、消去状態（実線）から書込み動作を行った場合、単純に閾値が上昇するのみならず、特にサブスレッショルド領域においてグラフの傾きが顕著に減少している。そのため、ゲート電圧（Ｖｇ）が比較的高い領域においても、消去状態と書込み状態でのドレイン電流比が大きくなる。例えば、Ｖｇ＝２．５Ｖにおいても、電流比は２桁以上を保っている。この特性は、フラッシュメモリの場合（図３１）と大きく異なる。
【０１２０】
このような特性の出現は、ゲート電極と拡散領域とがオフセットし、ゲート電界がオフセット領域に及びにくいために起こる特有な現象である。メモリ素子が書込み状態にあるときには、ゲート電極に正電圧を加えてもメモリ機能体下のオフセット領域には反転層が極めてできにくい状態になっている。これが、書込み状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが小さくなる原因となっている。
【０１２１】
一方、メモリ素子が消去状態にあるときには、オフセット領域には高密度の電子が誘起されている。さらに、ゲート電極に０Ｖが印加されているとき（すなわちオフ状態にあるとき）は、ゲート電極下のチャネルには電子が誘起されない（そのためオフ電流が小さい）。これが、消去状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが大きく、かつ閾値以上の領域でも電流の増加率（コンダクタンス）が大きい原因となっている。
【０１２２】
以上のことから明らかなように、本発明の半導体記憶素子を構成するメモリ素子は、書込み時と消去時のドレイン電流比を特に大きくすることができる。
【０１２３】
（実施の形態１０）
この実施の形態は、実施の形態１〜８に記載のメモリ素子の複数を、行方向及び列方向にマトリクス状に配列してなるメモリセルアレイ構成に関する。
【０１２４】
図２０に、メモリセルアレイ５２１の一構成例を示す。図２０において、５０１ａＡ１〜５０１ａＡ４、５０１ａＢ１〜５０１ａＢ４・・・、５０１ｎＢ１〜５０１ｎＢ４はメモリ素子、５０８ａ〜５０８ｎはワード線、Ａ１〜Ａ５、Ｂ１〜Ｂ５はビット線である。ここで、各メモリ素子はメモリ機能体を２つ有するが、それらを区別するために、図２０中では、メモリ素子５０１ａＡ１のみに矢印Ａ及び矢印Ｂを付し、その他のメモリ素子については省略している。
【０１２５】
図２０に例示するメモリセルアレイ構成では、ビット線が隣り合う列に属するメモリ素子間で共有されているので、メモリ素子の高集積度での配列が可能となり、記憶容量の大容量化に適している。具体的には、ビット線Ａ２〜Ａ４、Ｂ２〜Ｂ４が共有されている。なお、本実施の形態では４列のメモリ素子が１ブロックを構成しているが、その列数はこれに限定されない。
【０１２６】
また、上記各ビット線は、上述の実施の形態１で図３〜図７を用いて説明したメモリ素子の書込み、消去及び読出し動作で使用する第１及び第２のビット線に該当する。ここで、選択されたメモリ素子の２つのメモリ機能体の何れに対して、書込み、消去または読出し動作を行うかにより、選択されたメモリ素子に接続する２本のビット線の何れか一方が第１のビット線となり、他方のビット線が第２のビット線となる。書込み、消去及び読出しの各動作において、選択されたメモリ素子に接続するワード線及び２本のビット線に印加される電圧は、上述の実施の形態１で説明した通りであり、重複した説明は割愛する。尚、メモリ素子を非選択状態、つまり、書込み、消去及び読出し動作とならないようにするには、ワード線の電圧を０Ｖ（メモリ素子のゲート絶縁膜下にチャネルを形成しないゲート電圧）を印加するか、または、メモリ素子に接続する２本のビット線間の電圧差を書込み、消去及び読出し動作とならない電圧差とするかの、少なくとも何れかの状態とする必要がある。従って、選択されたメモリ素子と同一ワード線の非選択メモリ素子の場合は後者の方法により、また、選択されたメモリ素子と同一ビット線の非選択メモリ素子の場合は前者の方法により、また、選択されたメモリ素子とワード線もビット線も同一でない非選択メモリ素子の場合は、両方の方法により非選択状態となる。
【０１２７】
ここで、図示しないが、ワード線には、書込み、消去及び読出しの各動作において、選択メモリ素子及び非選択メモリ素子の夫々に適切な電圧を選択的に印加すべく、各ワード線を駆動する回路が接続する。また、ビット線には、書込み、消去及び読出しの各動作において、選択メモリ素子及び非選択メモリ素子の夫々に適切な電圧を選択的に印加すべく、各ビット線を駆動する回路、及び、読出し動作において、第２のビット線に流れるドレイン電流を検出してメモリ機能体の記憶状態を読み出すセンスアンプ回路が接続する。尚、センスアンプ回路としては公知の差動増幅回路等を応用して実現できる。
【０１２８】
また、本実施の形態の半導体記憶装置によれば、上述の如く、ビット線が隣り合う列に属するメモリ素子に共有されているので、集積度を大幅に向上することができ、その結果、製造コストが大幅に低減され、安価な半導体記憶装置を得ることができる。尚、本発明の半導体記憶装置のメモリアレイセル構成としては、図２０に例示した構成以外であっても構わない。
【０１２９】
本実施の形態の半導体記憶装置は、ロジックトランジスタが同じ半導体チップ上に混載されていることが好ましい。
本実施の形態のメモリ素子を形成するための手順は、通常の標準トランジスタ形成プロセスと非常に親和性の高いものとなっているため、半導体記憶装置、つまり、メモリ素子とロジックトランジスタとを混載するプロセスは非常に簡便なものとなる。ロジック回路部やアナログ回路部を構成する標準トランジスタは、図２１に示すように、通常、半導体基板７１１上にゲート絶縁膜７１２を介して、絶縁膜からなるサイドウォールスペーサ７１４をその側壁に有するゲート電極７１３が形成され、ゲート電極７１３の両側にソース領域７１７及びドレイン領域７１８が形成されている。ソース領域７１７及びドレイン領域７１８は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域７１９を有する。したがって、この標準トランジスタは、半導体記憶装置のメモリ素子の構成と近似しており、標準トランジスタをメモリ素子に変更するためには、例えば、サイドウォールスペーサ７１４にメモリ機能部としての機能を付加し、ＬＤＤ領域７１９を形成しないのみでよい。
【０１３０】
より具体的には、サイドウォールスペーサ７１４を、例えば、図８のメモリ機能体２６１、２６２と同様の構造に変更すればよい。この際、シリコン酸化膜２４１、２４３、シリコン窒化膜２４２の膜厚構成比はメモリ素子が適切な動作をするように適宜調整することができる。標準ロジック部を構成するトランジスタのサイドウォールスペーサが、例えば、図８のメモリ機能体２６１、２６２と同様な構造であったとしても、サイドウォールスペーサ幅（すなわちシリコン酸化膜２４１、２４３とシリコン窒化膜２４２のトータル膜厚）が適切であって、書換え動作が起こらない電圧範囲で動作させる限り、トランジスタ性能を損なうことはない。
【０１３１】
また、標準ロジック部を構成するトランジスタにＬＤＤ領域を形成するためには、ゲート電極を形成した後であってメモリ機能体（サイドウォールスペーサ）を形成する前に、ＬＤＤ領域形成のための不純物注入を行なえばよい。したがって、ＬＤＤ領域形成のための不純物注入を行なう際に、メモリ素子をフォトレジストでマスクするのみで、メモリ素子と標準トランジスタとを同時に形成することができ、容易に混載することができる。
【０１３２】
なお、従来技術のフラッシュメモリは、その形成プロセスが標準ロジックプロセスと著しく異なる。それゆえ、フラッシュメモリを不揮発性メモリとして用いてロジック回路やアナログ回路と混載した従来の場合に比べて、本発明の半導体記憶装置は、飛躍的にマスク枚数及びプロセス工数を削減することが可能となる。したがって、ロジック回路やアナログ回路と不揮発性メモリ素子とを混載したチップの歩留まりが向上し、製造コストが削減され、ひいては、安価で、信頼性の高い半導体記憶装置を得ることができる。
【０１３３】
（実施の形態１１）
次に、例えば、上記実施の形態１０に例示したような実施の形態１〜８に記載のメモリ素子の複数を、行方向及び列方向にマトリクス状に配列してなるメモリセルアレイの複数プレーンと、前記複数プレーンのメモリセルアレイに対する読出しと書込みの同時実行を提供するアドレス処理機構を備えて構成される本発明に係る半導体記憶装置（以下、適宜「本発明装置」と称す。）の実施の形態につき説明する。
【０１３４】
本発明装置２００は、複数プレーンの同時動作可能な高自由度、高効率に設計された不揮発性の半導体記憶装置である。本発明装置２００のアドレス処理機構は、各プレーンに局在するアドレス指定、アドレス選択、動作制御信号、動作制御ロジック、及び、アクセス回路を提供する。アドレス処理機構の各プレーンに対して局在する個別構造によって、デュアルプレーン（２プレーン）から複数プレーン（３以上のプレーン）の同時動作の機能拡張が容易に実用化できる。
【０１３５】
本発明装置２００は、複数プレーンの同時動作可能な、即ち、同時読出し書込みが可能な、拡張性のある高自由度の複数プレーン構造を提供する。一般に書込み動作は、単にデータ消去状態のメモリセルにデータを書き込む「書込み」（狭義の書込み）以外に、広義には、メモリセルに書き込まれたデータを消去すること、更に、メモリセルが多値（３値以上）状態を記憶する多値セルの場合、メモリセルに書き込まれたデータを別の論理値のデータに書き換えることも意味する。本実施の形態においては、「書込み」の定義を区別するために狭義の書込みを「プログラム」と称する。従って、以下、特に断らない限り、「書込み」は広義に解する。尚、多値セルの場合においても狭義の書込み「プログラム」は存在する。
【０１３６】
図２２は、本発明装置２００のアドレス処理機構の概略構成を示すブロック構成図である。複数プレーンの同時動作可能な本発明装置２００の典型的なアドレス処理機構は、アドレスバッファ２２０、ステートマシンを有する制御ロジック回路２１８、ライトイネーブル（ＷＥ）バッファ２２８、データ入力（ＤＩＮ）バッファ２２４、及び、各別にアドレス選択回路３０１〜３０６の付属したメモリセルアレイの６つのプレーン２０１〜２０６を備えて構成される。
【０１３７】
アドレスバッファ２２０は読出しアドレスバス２３２に読出しアドレスを書込みアドレスバス２３４に書込みアドレスをアドレス選択回路３０１〜３０６の選択のために提供する。アドレスバッファ２２０は、また、制御ロジック回路２１８と通信を行う。ここで、各アドレスバス２３２，２３４は夫々の単一アドレスビット線の集合体である。読出しアドレス及び書込みアドレスにビット情報を伝達する各アドレスバス２３２，２３４におけるビット数は、一般に、読出し及び書込みに用いられるアドレスビットの本数に依存する。
【０１３８】
図２２において、同時に１つ（１組）の読出しアドレスと１つ（１組）の書込みアドレスが提供される実施例を示しているが、本発明装置２００は当該実施例の構成に限定されるものではない。即ち、複数の読出しアドレス、複数の書込みアドレスの何れか一方または両方をアドレス選択回路３０１〜３０６に対して同時に提供可能な構成であっても構わない。かかる複数の読出しアドレス、複数の書込みアドレスでは、各アドレスバス２３２，２３４を追加して設ける。
【０１３９】
アドレスバッファ２２０は、複数ビットのアドレス入力信号２２２を受け付ける。好ましくは、アドレス入力信号２２２は、外部から、つまり、本発明装置２００の外部ソースからアドレスバッファ２２０に供給される。しかしながら、アドレス入力信号２２２は、本発明装置２００或いはアドレス処理機構内に設けられたアドレス発生器（図示せず）によって内部的に発生されても構わない。好ましくは、アドレスバッファ２２０は、制御ロジック回路２１８により制御されるアドレスシーケンス回路を備える。アドレスシーケンス回路は、書込み動作中に連続する複数のアドレスを発生するのに使用される。別の形態として、アドレスシーケンス回路を制御ロジック回路２１８の一部としても構わない。
【０１４０】
制御ロジック回路２１８は、本発明装置２００において複数の信号を供給する。好ましくは、制御ロジック回路２１８により供給される信号には、プログラム及び消去に関連した制御信号、及び、動作選択信号が含まれる。
【０１４１】
データ入力バッファ２２４は、複数ビットのデータ入力信号ＤＩＮ２２５を受け取る。好ましくは、データ入力信号ＤＩＮ２２５は、制御ロジック回路２１８内にあるコマンドレジスタ向けの読出し及び書込み動作コマンドを提供する。データ入力信号ＤＩＮ２２５は、データ入力バッファ２２４内に格納され、必要に応じて制御ロジック回路２１８に供給される。また、データ入力信号ＤＩＮ２２５はプログラム動作中に本発明装置２００のメモリセルアレイにプログラムされるデータでもある。
【０１４２】
ＷＥバッファ２２８は、複数ビットの制御入力信号ＷＥ２３０を受け取る。ライトイネーブル信号とも呼ばれる制御入力信号ＷＥ２３０は、ＷＥバッファ２２８により格納され、制御ロジック回路２１８に提供される。制御入力信号ＷＥ２３０は本発明装置２００の書込み動作機能を有効にするのに使用される。
【０１４３】
図２２は、アドレス指定の観点から本発明装置２００の構成を示した図である。一例として、図２２にはメモリセルアレイで構成される６つのプレーン２０１〜２０６が例示されている。複数プレーンの同時動作可能な本発明装置２００のアドレス処理機構は６プレーンに限定されるものではない。局在するアドレス指定やアドレスデコード機構の利点は、本発明装置２００のアドレス処理機構が拡張可能で、メモリセルアレイの種々のプレーン数に対応できるという点である。下記の説明では、Ｎ個のプレーンの任意の１つのプレーンを適宜プレーンｎとして参照する。従って、図２２では、６つのプレーンを例示しているが、プレーン数は６以外にも２以上の任意の個数が可能である。
【０１４４】
６つのプレーン２０１〜２０６は、上述の実施の形態１〜８に記載のメモリ素子の複数を、行方向及び列方向にマトリクス状に配列してなるメモリセルアレイである。複数のプレーンを形成するメモリセルアレイの構成は、上述の実施の形態１０に記載のアレイ構成を採用可能であるが、アレイ構成はこれに限定されるものではない。また、各プレーンのメモリセルの個数、つまり、記憶容量は各プレーン間で均等に配分されていても、均等でなく非対称に配分されていても構わない。
【０１４５】
各プレーン２０１〜２０６は、局在するアドレスデコードロジック（図示せず）を有する。例えば、アドレスデコードロジックは、各プレーンのメモリセルアレイに対するローデコーダ及びコラムデコーダを含む。好ましくは、前記ローデコーダは、ワード線デコーダとセクタデコーダを含む。前記ワード線デコーダとセクタデコーダは、対応するアドレス選択回路３０１〜３０６からアドレス信号を受け取る。また、前記コラムデコーダは、ビット線デコーダとコラムゲートを含む。前記ビット線デコーダはアドレス選択回路３０１〜３０６からアドレス信号を受け取る。前記ローデコーダ及びコラムデコーダはフラッシュメモリ等の半導体記憶装置で公知の回路技術であり、ここでは詳細な記載は割愛する。尚、上記において、「セクタ」は１つのプレーン内のメモリセルアレイを更に分割してなるサブプレーンである。本実施の形態では、セクタ単位の消去が可能であることを想定しているが、プレーンが消去単位であっても構わない。
【０１４６】
図２２において、制御ロジック回路２１８は、アドレス選択回路３０１〜３０６への一連の選択信号を提供する。図２２に例示する前記一連の選択信号として、ＲＳＥＬ０〜５、ＷＳＥＬ０〜５である。前記一連の選択信号の１つの機能は、アドレスバッファ２２０が提供し、読出しアドレスバス２３２で伝送される読出しアドレスまたは書込みアドレスバス２３４で伝送される書込みアドレス、または、これら読出しアドレスまたは書込みアドレスの個別ビットを選択することである。
【０１４７】
例えば、アドレス選択回路３０１（または３０２〜３０６）により適切な複数ビットの読出しまたは書込みアドレスが選択されると、当該アドレスが、信号２３６（または２３７〜２４１）として、介在するロー及びラインデコーダ（図示せず）を介してプレーン０：２０１（または、プレーン１〜５：２０２〜２０６）に現出する。
【０１４８】
尚、メモリセルアレイ中の特定のメモリセルの選択には対応する複数ビットディジタル信号のアドレスを必要とするので、本発明装置２００のアドレスは、複数ビットのディジタル信号である。本実施の形態において回路が複数ビットのアドレスの特定ビットに関して記述されている場合に、当該回路を同じ概念のもとに複数ビットに拡張することはあり得る。従って、例えば、本実施の形態の１ビット用の回路を複数ビット用に並行に拡張し、或いは、同じ結果或いは機能を達成するために複数ビットのアドレスの全部または一部を多重化して提供することも可能である。
【０１４９】
図２２のアドレス入力信号２２２は、複数ビットの外部入力のアドレスであり、後述する図２４に示すアドレス入力ビットＡｈｉを含む。好ましくは、アドレスは外部から本発明装置２００に入力される。複数ビットのアドレス入力信号２２２は、読出し及び書込み動作に関するアドレス情報を含んでいる。好ましくは、外部ユーザは、読出し及び書込み動作に用いるべくアドレスを提供する。アドレス入力信号２２２は、制御ロジック回路２１８中のプレーン選択ロジックを活性化するためのプレーン数に依存する１ビット以上のビット数を含む、例えば２０ビット程度（各プレーンの容量とデータのビット幅に依存する）の信号である。
【０１５０】
アドレスバッファ２２０は複数のビット別アドレスバッファを含む。好ましくは、各個別アドレスバッファは２つの出力ポートを有するデュアルポート仕様で、１つの出力は読出アドレス用で、他の出力は書込みアドレス用である。読出しアドレス出力は、読出しアドレスの内の１ビットであり、書込みアドレス出力は、書込みアドレスの内の１ビットである。他の実施の形態として、各個別アドレスバッファは複数の読出しアドレスを出力し、または、複数の書込みアドレスを出力する可能に構成されていても構わない。
【０１５１】
アドレスバッファ２２０からの読出しアドレス及び書込みアドレスはアドレス列す入力信号２２２によって、最初にまたは直接的に制御される。書込みアドレスは、アドレスバッファ２２０内にラッチされ、特定動作の指示に応じてインクリメントされる。
【０１５２】
各プレーンｎは付随するアドレス選択回路ｎを有する。各アドレス選択回路ｎは、制御ロジック回路２１８によって生成された選択信号ＲＳＥＬｎ、ＷＳＥＬｎに応じて必要なアドレス信号を各プレーンｎに供給するために、読出しのためのアドレスまたは書込みのためのアドレスを選択する。ＲＳＥＬｎ信号が高レベルの場合、プレーンｎが読出し動作のために選択され、読出しアドレスがプレーンｎに供給される。ＷＳＥＬｎ信号が高レベルの場合、プレーンｎが書込み動作のために選択され、書込みアドレスがプレーンｎに供給される。
【０１５３】
図２３は、本発明装置２００の複数プレーン同時動作に関するデータ操作の観点における構成を示すブロック構成図である。複数プレーンの同時動作可能な本発明装置２００の模範的なデータ操作機構は、メモリセルアレイの６つのプレーン２０１〜２０６、各別に付属するプログラム・消去制御回路（ＰＥＣＣ０〜５）３１１〜３１６、ＮチャネルＭＯＳＦＥＴ２５１Ｒ／Ｖ〜２５６Ｒ／Ｖ、制御ロジック回路２１８、読出し専用のセンスアンプ２６８、及び、ベリファイ専用のセンスアンプ２７０を備える。センスアンプ２６８，２７０は夫々、プレーン２０１〜２０６からのデータを検出する１または複数の個別センスアンプを含む。尚、ベリファイとは、書込み（プログラムまたは消去）動作確認用の特別の読出し動作を意味する。
【０１５４】
読出しセンスアンプ２６８は、プレーン各別に対応するＮチャネルＭＯＳＦＥＴ２５１Ｒ〜２５６Ｒを介してプレーン２０１〜２０６と接続する。各プレーンは個別に読出し専用トランジスタ２５１Ｒ〜２５６Ｒを有する。尚、これ以外の追加の読出し専用のトランジスタが含まれていても当然構わない。
【０１５５】
各読出しトランジスタ２５１Ｒ〜２５６Ｒは、各ゲート入力に各プレーンｎに適用される読出し選択信号ＲＳＥＬｎが印加されて、オン・オフ動作する。例えば、読出し選択信号ＲＳＥＬ０が高レベルで、読出しトランジスタ２５１Ｒをオン（導通）すると、読出し専用のセンスアンプ２６８は、プレーン０のメモリセルのデータを読み出すことができるようになる。読出し専用のセンスアンプ２６８は、当該メモリセルのデータを読み出し、本発明装置２００からそのデータを出力する。尚、読出し専用のセンスアンプ２６８が読み出したデータを本発明装置２００から出力するのに、出力バッファ、データラッチ、或いは、その他のデータ読出し機構等の回路処理を、読出し専用のセンスアンプ２６８とともに、或いは、別個に使用しても構わない。かかる回路処理は図２３において図示していないが、好ましくは本発明装置２００に内蔵されている。また、他の実施の形態として、データ出力機構または前記回路処理は、本発明装置２００の外部に設けられていても構わない。本実施の形態においては、読出し専用のセンスアンプ２６８はプレーン毎に分離して設けられている必要は無い。
【０１５６】
ベリファイ専用のセンスアンプ２７０は、プレーン各別に対応するＮチャネルＭＯＳＦＥＴ２５１Ｖ〜２５６Ｖを介してプレーン２０１〜２０６と接続する。各プレーンは個別にベリファイ専用トランジスタ２５１Ｖ〜２５６Ｖを有する。尚、これ以外の追加のベリファイ専用のトランジスタが含まれていても当然構わない。各ベリファイ専用トランジスタ２５１Ｖ〜２５６Ｖは、各ゲート入力に各プレーンｎに適用される書込み選択信号ＷＳＥＬｎが印加されて、オン・オフ動作する。例えば、書込み選択信号ＷＳＥＬ０が高レベルで、ベリファイ専用トランジスタ２５１Ｖをオン（導通）すると、ベリファイ専用のセンスアンプ２７０は、プレーン０のメモリセルのデータをベリファイできるようになる。ベリファイ専用のセンスアンプ２７０は、当該メモリセルのデータ情報を検出し、その情報を、ベリファイ処理を行い本発明装置２００の次の状態を決定するステートマシンを備えた制御ロジック回路２１８に提供する。本実施の形態においては、読出し専用のセンスアンプ２６８と同様に、ベリファイ専用のセンスアンプ２７０はプレーン毎に分離して設けられている必要は無い。
【０１５７】
図２３に示すように、ステートマシンを備えた制御ロジック回路２１８は、読出し選択信号ＲＳＥＬ０〜５、及び、書込み選択信号ＷＳＥＬ０〜５とともに、ＰＧＭ、ＥＲＳ，ＶＥＲＩＦＹの各信号に関連するプログラム及び消去を含む複数のグローバル信号を、本発明装置２００に対して提供する。ＶＥＲＩＦＹ信号はベリファイ専用のセンスアンプ２７０の制御に用いられる。ここで、「グローバル信号」とは、各プレーン専用の信号に対し、各プレーンに共通に、つまり、本発明装置２００全体に対して使用される信号を意味する。また、用語「グローバル」も以下、同様の趣旨で使用される。
【０１５８】
６つのプレーン２０１〜２０６の夫々の前記データ操作機構は、各別に付属するプログラム・消去制御回路（ＰＥＣＣ０〜５）３１１〜３１６を有する。好ましくは、各プレーンに局在するプログラム・消去制御回路（ＰＥＣＣ０〜５）は、プログラム動作用の電源、消去動作用の電源、ベリファイ動作用の電源、プログラムデータ供給、プログラム及び消去関連回路、及び、必要に応じてその他の電源を備える。上記各種電源、及び、プログラム及び消去関連回路の一部または全部は、プログラム・消去制御回路（ＰＥＣＣ０〜５）の外部に配置されていても構わない。各プレーンに局在するプログラム・消去制御回路（ＰＥＣＣ０〜５）は、制御ロジック回路２１８によって供給されるグローバル信号、ＰＧＭとＥＲＳによって制御される。
【０１５９】
プログラム・消去制御回路（ＰＥＣＣ０〜５）３１１〜３１６は、ＡＮＤゲート（論理積）ロジックを含む。ＰＧＭ信号が１または複数のＡＮＤゲートロジックに入力され、ＰＧＭ信号が低レベル（論理値「０」に相当）のときに当該ＡＮＤゲートロジックの出力が低レベルを駆動する結果、プログラムに関連する回路（プログラム回路）が当該ＡＮＤゲートロジックにより制御される。このように、制御ロジック回路２１８からのＰＧＭ信号がプログラム回路を制御する。同様に、ＥＲＳ信号が１または複数のＡＮＤゲートロジックに入力され、ＥＲＳ信号が低レベルのときに当該ＡＮＤゲートロジックの出力が低レベルを駆動する結果、消去に関連する回路（消去回路）が当該ＡＮＤゲートロジックにより制御される。このように、制御ロジック回路２１８からのＥＲＳ信号が消去回路を制御する。
【０１６０】
また、上記プログラム及び消去回路は、好ましくは、必要に応じてＰＧＭ信号またはＥＲＳ信号とともに書込み選択信号ＷＳＥＬ０〜５入力を有するＡＮＤゲートロジックにより活性化される。つまり、書込み選択信号ＷＳＥＬｎとグローバル制御信号ＰＧＭが共に高レベル（論理値「１」）の場合に、プログラム動作は選択されたプレーンｎに対してのみ実行され、プレーンｎのプログラム回路だけが動作する。同様に、書込み選択信号ＷＳＥＬｎとグローバル制御信号ＥＲＳが共に高レベル（論理値「１」）の場合に、消去動作は選択されたプレーンｎに対してのみ実行され、プレーンｎの消去回路だけが動作する。
【０１６１】
図２２及び図２３に示したアドレス処理及びデータ操作の観点から説明した本発明装置２００の各プレーンと各プレーンを取り巻く回路群は、通常の従来の広義の書込み動作を行う単体の不揮発性半導体記憶装置として動作する。つまり、夫々の局在するプレーン回路が他のプレーン回路から分離独立していると見做せるなら、プレーン回路の動作は単体の不揮発性半導体記憶装置と同様となる。当然ながら、各プレーンに共通の、アドレスバッファ２２０、制御ロジック回路２１８、及び、２つのセンスアンプ２６８，２７０は、アドレス指定、デコーディング、データ読出し及びベリファイ及び動作制御のグローバルな観点において命令及び動作を実行する。
【０１６２】
読出し選択信号及び書込み選択信号ＲＥＳＬ、ＷＳＥＬ０〜５を用いて夫々のトランジスタを制御し、図２３に示す６つのプレーン２０１〜２０６からのデータは、トランジスタ２５１Ｒ／Ｖ〜２５６Ｒ／Ｖを介して、読出し専用のセンスアンプ２６８とベリファイ専用のセンスアンプ２７０の何れかと通信される。これらのセンスアンプ２６８，２７０は、制御ロジック回路２１８に連絡する。１つのプレーンからのデータが読出し専用のセンスアンプ２６８へ伝送されている間は、他の何れかのプレーンからのデータは、ベリファイ専用のセンスアンプ２７０へ連絡可能となる。同様に、１つのプレーンからのベリファイ専用のセンスアンプ２７０へ伝送されている間は、他の何れかのプレーンからのデータは、読出し専用のセンスアンプ２６８へ連絡可能となる。ベリファイ専用のセンスアンプ２７０の出力は、制御ロジック回路２１８へ転送され、所定のバイト（データビットの集合）がプログラムまたは消去されたことをベリファイするのに使用される。
【０１６３】
好ましくは、本発明装置２００に対するデータの入出力に入出力バッファが用いられる。１つのプレーンに対して読出しが実行中のとき、出力データは読出し専用のセンスアンプ２６８から当該入出力バッファに連絡される。プログラムまたは消去処理中は、制御ロジック回路２１８が状態情報を当該入出力バッファに転送する。これにより、外部プロセッサはプログラムまたは消去処理状態の確認のために本発明装置２００をポーリング可能となる。
【０１６４】
１つのプレーンのプログラム動作が実行中は、他の何れのプレーンに対しても読出しのアクセスができる。例えば、プレーン０への１バイトデータのプログラム中は、制御ロジック回路２１８はアクティブな書込み選択信号ＷＳＥＬ０をアドレス選択回路０に供給され、アドレスバッファ２２０からの書込みアドレスが、プレーン０のローデコーダ及びコラムデコーダに提供されるように選択される。更に、制御ロジック回路２１８は、プログラム完了時のベリファイのために入出力バッファからのプログラムされるべきデータバイト（書込み期待値）を保存する。プレーン０からのデータは、前記保存された入力データバイト（書込み期待値）と比較するために、ベリファイ専用トランジスタ２５１Ｖを介してベリファイ専用のセンスアンプ２７０に送出される。同時に開始されたプレーン５の読出し動作中は、制御ロジック回路２１８は、好ましくは書込みデータを保存した後に、アクティブな読出し選択信号ＲＳＥＬ５を、アドレス選択回路５に、アドレスバッファ２２０からの読出しアドレスをプレーン５のローデコーダ及びコラムデコーダに提供すべく選択するために供給する。プレーン５からのデータは、読出し専用トランジスタ２５１Ｒを介して読出し専用のセンスアンプ２６８に送出される。読出し専用のセンスアンプ２６８の出力は、前記入出力バッファに送出され、その後外部のデータバス（図示せず）に出力される。
【０１６５】
同様に、プレーン２内のセクタの消去では、当該セクタの全メモリセルが一括して同時に消去される。一括消去処理後、アドレスバッファ２２０内のアドレスシーケンス回路が、消去セクタの各消去バイトをベリファイするためのアドレスを発生するために用いられる。プレーン２が消去され、制御ロジック回路２１８の指示によりアドレス選択回路２がアドレスシーケンス回路からの書込みアドレスを選択している間、読出し動作は、読出し選択信号ＲＳＥＬｎを用いてアドレスシーケンス回路からの書込みアドレスではなくアドレスバッファ２２０からの読出しアドレスを選択することにより、プレーン２以外の他のプレーンで実行可能である。１つのプレーンで実行された消去動作のベリファイ動作中は、制御ロジック回路２１８が、ベリファイ専用のセンスアンプ２７０を用いて消去データのベリファイを行う。他方、他のプレーンからの読出しデータは、読出し専用のセンスアンプ２６８に連絡する。即ち、１つのプレーンの読出し動作が他のプレーンの書込み動作中に可能となるように、全てのプレーンが、読出し選択信号ＲＳＥＬｎ及び書込み選択信号ＷＳＥＬｎにより選択可能な書込み及び読出しアドレス経路と、読出し及びベリファイ出力データ経路を備えている。
【０１６６】
図２４は、本発明装置２００の複数プレーン同時動作に基づくデュアルポートアドレスバッファ（個別アドレスバッファ）４００の簡略化した論理回路図である。図２２に示すアドレスバッファ２２０は、一連のアドレスバッファ４００を備え、読出しアドレスバス２３２にアドレスビットＲＡｈを、書込みアドレスバス２３４にアドレスビットＷＡｈを夫々出力する。アドレスバッファ４００は、ＮＯＲゲート４０２、排他的ＮＯＲゲート（またはその等価回路）４０８、第１ラッチ回路４５０、第２ラッチ回路４６０、インバータ４０４，４２２，４２６，４２８、スイッチ素子としてのＮチャネルトランジスタ４０６，４１０，４１６、及び、ＡＮＤゲート４２４を備えて構成される。第１及び第２ラッチ回路４５０，４６０は、夫々、１対のインバータ（図示せず）の一方の入力と他方の出力を相互に接続して構成される。
【０１６７】
本発明装置２００の複数プレーン同時動作の観点からの従来の一般的なアドレスバッファの短所は、一時に１つの動作だけに対応したアドレス情報が出力される点である。即ち、一般的なアドレスバッファでは、読出し動作中は読出しアドレスが、書込み動作中は書込みアドレスが出力される。
【０１６８】
これに対し、デュアルポートアドレスバッファ４００は、デュアルポートアドレスバッファ４００に供給される制御信号に応じて、読出しアドレスと書込みアドレスが独立して或いは同時に動作する。
【０１６９】
デュアルポートアドレスバッファ４００は、アドレス入力ビットＡｈｉを受け取る。アドレス入力ビットＡｈｉは、好ましくは外部から供給される一連のアドレスビットの１ビットで、図２２に示すアドレス入力信号２２２に含まれる。第１及び第２ラッチ回路４５０，４６０は、アドレスビットを保存するのに用いられ、前記アドレスシーケンス回路の一部を構成する。アドレスシーケンス回路は、複数のデュアルポートアドレスバッファ４００を直列に縦列接続することにより構成される。
【０１７０】
ＮＯＲゲート４０２は、アドレス入力ビットＡｈｉと入力信号ＰＤを受け取る。入力信号ＰＤはパワーダウン信号で、アドレスバッファ２２０をパワーダウンするために用いられる。好ましくは、入力信号ＰＤは、クロックバッファ回路の非活性化にも使用される。ＮＯＲゲートの出力（論理値）は、全入力が「０」の時に「１」となるので、ＰＤ信号が高レベルに遷移すると、つまりパワーダウン中は、ＮＯＲゲート４０２の出力は、アドレス入力ビットＡｈｉの値に拘らず常に低レベル（論理値「０」）となる。つまり、アドレス出力ＲＡｈとＷＡｈはアドレス入力ビットＡｈｉに従属せず、アドレスバッファ４００即ちアドレスバッファ２２０が非活性化される。ＮＯＲゲート４０２の出力はインバータ４０４に接続する。インバータ４０４の出力は、Ｎチャネルトランジスタ４０６のソース及びインバータ列４２６，４２８の入力に接続する。読出しアドレスビットＲＡｈはインバータ４２８から出力される。トランジスタ４０６のゲートは入力信号ＬＡＴＣＨｂを受け取る。入力信号ＬＡＴＣＨｂは、ＮＯＲゲート４０２の出力と第２ラッチ回路４６０の接続または分離するのに用いられる。即ち、アドレス入力ビットＡｈｉから第２ラッチ回路４６０を経由して書込みアドレスビットＷＡｈに至る経路の形成が制御される。入力信号ＬＡＴＣＨｂが高レベル時に、トランジスタ４０６がオンし、第２ラッチ回路４６０に書込みと読出し情報を含むアドレス入力ビットＡｈｉがロードされる。当該要領で、書込みアドレスビットＷＡｈがアドレス入力ビットＡｈｉにより制御される。入力信号ＬＡＴＣＨｂが低レベル時に、トランジスタ４０６がオフし、読出しアドレスビットＲＡｈがアドレス入力ビットＡｈｉにより制御される。入力信号ＬＡＴＣＨｂが低レベル時に、第２ラッチ回路４６０がアドレス入力ビットＡｈｉから分離されても、書込みアドレスは、アドレスシーケンス回路中に保存される。
【０１７１】
排他的ＮＯＲゲート４０８は、入力信号ＴＧＬｈ−１と書込みアドレスビットＷＡｈを受け取る。入力信号ＴＧＬｈ−１は縦列接続されたアドレスバッファ４００の１つ手前のアドレスバッファから出力されるトグル信号出力である。本アドレスバッファ４００の出力トグル信号ＴＧＬｈは１つ手前のアドレスバッファ４００の出力トグル信号ＴＧＬｈ−１から生成される。１つ手前のアドレスバッファ４００の出力トグル信号ＴＧＬｈ−１と本アドレスバッファ４００の書込みアドレスビットＷＡｈに応じて、アドレスバッファの出力信号ＷＡｈはトグルする。１つ手前のアドレスバッファ４００の出力トグル信号ＴＧＬｈ−１が低レベルであれば、出力信号ＷＡｈはトグルしない。排他的ＮＯＲゲート４０８はＮチャネルトランジスタ４１０のソースと接続しており、トランジスタ４１０はそのゲート入力で入力クロック信号ＣＬＫｂを受け取る。Ｎチャネルトランジスタ４１０のドレインは第１ラッチ回路４５０に接続する。第１ラッチ回路４５０はＮチャネルトランジスタ４１６のソースに接続しており、トランジスタ４１６はそのゲート入力で入力クロック信号ＣＬＫａを受け取る。Ｎチャネルトランジスタ４１６のドレインは第２ラッチ回路４６０とＮチャネルトランジスタ４０６に接続する。第２ラッチ回路４６０は、アドレスバッファ４００の動作に依存して書込みアドレスの一部となるＷＡｈを生成するインバータ４２２に接続する。アドレスビット出力ＷＡｈは排他的ＮＯＲゲート４０８にフィードバックされる。入力信号ＴＧＬｈ−１と書込みアドレスビットＷＡｈは出力トグル信号ＴＧＬｈを生成するＡＮＤゲート４２４に入力される。
【０１７２】
読出しアドレスビットＲＡｈの補完信号（否定論理信号）が本発明装置２００で使用可能である。例えば、インバータ４２６の出力が読出しアドレスビットＲＡｈの補完信号を提供できる。この場合、読出しアドレスバス２３２に各アドレスバッファ４００の読出しアドレスビットの補完信号を含めるか、或いは、別途、補完信号用の読出しアドレスバスを設ければよい。
【０１７３】
書込みアドレスビットＷＡｈの補完信号が本発明装置２００で使用可能である。例えば、第２ラッチ回路４６０の出力が書込みアドレスビットＷＡｈの補完信号を提供できる。この場合、書込みアドレスバス２３４に各アドレスバッファ４００の書込みアドレスビットの補完信号を含めるか、或いは、別途、補完信号用の書込みアドレスバスを設ければよい。
【０１７４】
読出し動作中、読出しアドレスビットＲＡｈは読出しアドレスとして利用される。読出し動作が実行されていると、入力信号ＬＡＴＣＨｂは通常低レベルに遷移し、読出し期間中、書込みアドレスが第２ラッチ回路４６０にロードされる必要がない限り、低レベルを維持する。ＮＯＲゲート４０２の入力信号ＰＤが低レベルに保持されているとき、ＮＯＲゲート４０２の出力はアドレス入力ビットＡｈｉの補完信号となり、インバータ４０４の出力はアドレス入力ビットＡｈｉと同レベルとなる。この結果、読出しアドレスビットＲＡｈはアドレス入力ビットＡｈｉに追従して制御される。
【０１７５】
書込み動作中、書込みアドレスビットＷＡｈはプログラムまたは消去アドレスビットとして利用される。一旦書込みアドレスがロードされるか、内部的に生成されると、入力信号ＬＡＴＣＨｂは低レベルに保持され、Ｎチャネルトランジスタ４０６がオフし、第２ラッチ回路４６０はアドレス入力ビットＡｈｉから分離され独立する。書込みアドレスをロードしなければならない事態において、入力信号ＬＡＴＣＨｂが高レベルに遷移する。プログラム動作において、書込みアドレスビットＷＡｈが、第１及び第２ラッチ回路４５０，４６０と信号ＷＡｈのフィードバックを介して、アドレスバッファ４００内にラッチされる。
【０１７６】
例えば、アドレス入力信号２２２が外部から入来し、アドレス入力ビットＡｈｉが書込みアドレスの場合を想定する。この書込みアドレスビットは、入力信号ＬＡＴＣＨｂが高レベルに遷移することにより、アドレスバッファ４００内の第１及び第２ラッチ回路４５０，４６０でラッチされ保存される。そして、書込みアドレスが書込み動作中に書込みアドレスビットＷＡｈとして出力される。読出し動作中は、読出しアドレスビットＲＡｈが適切なプレーンに送出される。たとえ入力信号ＬＡＴＣＨｂが低レベルに遷移しても、書込みアドレスはアドレスバッファ４００内でラッチされているので、依然として利用可能である。
【０１７７】
消去動作において、消去範囲の全てのアドレスのメモリセルに対し適切に消去がなされたかのベリファイ処理が行われる。アドレスシーケンス回路が、必要なアドレス位置の当該ベリファイ処理と連係するためにアドレスバッファ４００内に組み入れられる。アドレスシーケンス処理は、入力クロック信号ＣＬＫａとＣＬＫｂによって達成される。好ましくは、制御ロジック回路２１８が入力クロック信号ＣＬＫａとＣＬＫｂを発生する。入力クロック信号ＣＬＫａは内部で発生された基準クロックに同期し、一方、入力クロック信号ＣＬＫｂは、上記アドレス位置での組み込みの一連の動作が終了する毎にトグルするように設定可能である。このように、内部アドレス変化が必要なとき、つまり、内部アドレスが次のアドレスに遷移する必要があるときに、内部アドレスは適切にインクリメントされる。入力クロック信号ＣＬＫａとＣＬＫｂは適切な回路構成を介して生成できるが、入力クロック信号ＣＬＫｂは上記アドレス位置での組み込みの一連の動作が終了したときを認知する必要があり、制御ロジック回路２１８によって有利に提供される。有用な実施例において、入力クロック信号ＣＬＫｂは入力クロック信号ＣＬＫａの補完信号である。
【０１７８】
図２５は、本発明装置２００の複数プレーン同時動作に基づく読出し及び書込み動作選択信号発生回路６００簡略化した論理回路図である。好ましくは、制御ロジック回路２１８が、６つプレーン２０１〜２０６に各別に対応する一連の読出し及び書込み動作選択信号発生回路６００を有する。一般に、Ｎ個のプレーンが存在すれば、Ｎ個の動作選択信号発生回路６００が存在する。図２５に示すように、動作選択信号発生回路６００は、２入力ＡＮＤゲート６０８、ラッチ回路６５０、ＰチャネルＭＯＳＦＥＴ６０２、ＮチャネルＭＯＳＦＥＴ６０４、２入力ＮＯＲゲート６１４、及び、各別にインバータ６１８，６２２を備えた２つの４入力ＮＡＮＤゲート６１６，６２０を備えて構成される。また、ラッチ回路６５０は、１対のインバータ（図示せず）の一方の入力と他方の出力を相互に接続して構成される。
【０１７９】
イネーブル信号ＥＮは、ＰチャネルＭＯＳＦＥＴ６０２のゲートと４入力ＮＡＮＤゲート６２０の入力に供給される。４入力ＮＡＮＤゲート６２０の他の３入力は、後述のプレーンデコードに用いられるアドレスビット信号ＷＡｐ０、ＷＡｐ１とＷＡｐ２である。６つのプレーンの場合、３つのアドレスビット信号ＷＡｐ０、ＷＡｐ１とＷＡｐ２の反転値と非反転値の全８通りの組み合わせの内の６通り分だけが用いられるか、或いは、特定のプレーンが他のプレーンの２倍の容量がある場合は、２通りの組み合わせを１つのプレーンに対応付ける操作が行われる。この場合、当該プレーンに対応する動作選択信号発生回路６００では、４入力ＮＡＮＤゲート６２０に代えて３入力ＮＡＮＤゲートが使用される。尚、図２５中の表記では、３つのアドレスビット信号ＷＡｐ０、ＷＡｐ１とＷＡｐ２は反転信号の場合も含む簡略表記となっている。ＮＡＮＤゲート６２０の出力は、インバータ６２２の入力と接続し、両ゲートで実質的にＡＮＤゲートとして機能する。インバータ６２２の出力は、書込み選択信号ＷＳＥＬｎである。このＷＳＥＬｎ信号はフィードバックされ、ＡＮＤゲート６０８とＮＯＲゲート６１４に入力する。ラッチイネーブル信号ＬＥＮが２入力ＡＮＤゲート６０８の他方の入力に供給される。ＡＮＤゲート６０８の出力は、ノード６０６において、ｎ番目のプレーンのラッチイネーブル信号ＬＥＮｎとなる。Ｎ個の動作選択信号発生回路６００は、Ｎ個の読出し選択信号ＲＳＥＬｎとＮ個の書込み選択信号ＷＳＥＬｎを、そして、Ｎ個の内部信号ＬＥＮｎを各別に発生する。
【０１８０】
ＰチャネルＭＯＳＦＥＴ６０２のソースは電源電圧Ｖｃｃに、ＰチャネルＭＯＳＦＥＴ６０２のドレインはＮチャネルＭＯＳＦＥＴ６０４のドレインとラッチ回路６５０の入力と夫々接続している。ＮチャネルＭＯＳＦＥＴ６０４のソースは、グランド（接地電位）と接続し、ＮチャネルＭＯＳＦＥＴ６０４のゲートはＡＮＤゲート６０８の出力からノード６０６で信号ＬＥＮｎを受け取る。ラッチ回路６５０の出力は、２入力ＮＯＲゲート６１４の１つの入力と接続する。
【０１８１】
ＮＯＲゲート６１４の出力は４入力ＮＡＮＤゲート６１６の入力に接続する。４入力ＮＡＮＤゲート６１６の他の３入力は、後述のプレーンデコードに用いられるアドレスビット信号ＲＡｐ０、ＲＡｐ１とＲＡｐ２である。６つのプレーンの場合、３つのアドレスビット信号ＲＡｐ０、ＲＡｐ１とＲＡｐ２の反転値と非反転値の全８通りの組み合わせの内の６通り分だけが用いられるか、或いは、特定のプレーンが他のプレーンの２倍の容量がある場合は、２通りの組み合わせを１つのプレーンに対応付ける操作が行われる。この場合、当該プレーンに対応する動作選択信号発生回路６００では、４入力ＮＡＮＤゲート６１６に代えて３入力ＮＡＮＤゲートが使用される。尚、図２５中の表記では、３つのアドレスビット信号ＲＡｐ０、ＲＡｐ１とＲＡｐ２は反転信号の場合も含む簡略表記となっている。ＮＡＮＤゲート６１６の出力は、インバータ６１８の入力と接続し、両ゲートで実質的にＡＮＤゲートとして機能する。インバータ６１８の出力は、読出し選択信号ＲＳＥＬｎである。
【０１８２】
動作選択信号発生回路６００は、読出し選択信号ＲＳＥＬｎと書込み選択信号ＷＳＥＬｎを発生する。読出し選択信号ＲＳＥＬｎと書込み選択信号ＷＳＥＬｎはｎ番目のプレーンに対応する。図２２において、本発明装置２００の複数プレーン同時動作に基づく６つプレーン２０１〜２０６が表示されている。従って、６つの読出し選択信号ＲＳＥＬ０〜５と６つの書込み選択信号ＷＳＥＬ０〜５が存在する。動作選択信号発生回路６００は、プレーンｎで読出し動作が実行されるときに読出し選択信号ＲＳＥＬｎが高レベルまたはアクティブとなり、プレーンｎで書込み動作（つまり、プログラムまたは消去動作）が実行されるときに書込み選択信号ＲＳＥＬｎが高レベルまたはアクティブとなるように設計されている。
【０１８３】
読出し及び書込みアドレスの一定ビット数が、読出し及び書込み対象のメモリセルがどのプレーンに属するかを決定するのに用いられる。プレーン数が４の場合は、一意的にプレーンを指定するのに２ビットだけが必要とされる。本実施の形態のように、プレーン数が６（或いは７または８）は３ビットを要する。一般にＮ個のプレーンでは、ｙビット（但し、ｙは２Ｎ＞２ｙ≧Ｎを満たす自然数）が必要となる。ｙ個の入力の各組み合わせに対し、出力線の１つだけが高レベルまたはアクティブとなり、読出しまたは書込み動作が行われるプレーンｎが当該アクティブな出力によって一意的に特定される。
【０１８４】
従って、読出し及び書込みアドレスは、夫々、第１部分と第２部分を有するものとして特徴付けられる。一般に、各部分のアドレスは複数の一連のアドレスビットで構成される。読出し及び書込みアドレスの各部分は情報を含む。
【０１８５】
読出し及び書込みアドレスの各部分のビット数は当該各部分のアドレスが伝達する情報に依存する。例えば、読出し及び書込みアドレスの第１部分は、読出し及び書込み対象のメモリセルがどのプレーンに属するかを決定するのに、つまり、プレーンデコード処理に用いられる。読出し及び書込みアドレスの第２部分は、１つのプレーン内における読出し及び書込み対象のメモリセルの位置を決定するのに用いられる。更に、読出し及び書込み動作におけるアドレスの意図的な使用に関する情報は、アドレス入力信号２２２中に符号化されている。
【０１８６】
６プレーン構成の本発明装置２００では、Ｎは６であり、３アドレスビットで表すことができる。つまり、図２２に示す実施形態において、読出し及び書込みアドレスの第１部分は３ビットである。一連の読出しアドレスの典型ビットが図２４中に示す読出しアドレスビットＲＡｈである。例えば、読出しアドレスが２０ビット長である場合を想定すると、３ビットがプレーンデコード処理に使用され、３つの典型ビットはＲＡｐ０、ＲＡｐ１、ＲＡｐ２として参照される。読出しアドレスの第１部分を構成する当該プレーンデコードビットは、読出し選択信号ＲＳＥＬｎを発生するために図２５に示すＮＡＮＤゲート６１６に入力される。一般に、ＲＡｈとして典型的に示される読出しアドレスビットのＲＡｐ０、ＲＡｐ１、ＲＡｐ２の反転、非反転値がＮ個のＮＡＮＤゲート６１６に、Ｎ個の読出し選択信号を発生するために供給される。読出しアドレスビットのＲＡｐ０、ＲＡｐ１、ＲＡｐ２の反転、非反転値の２ｙ通りの可能な組み合わせ数の内のＮ組がプレーンデコード処理用となる。
【０１８７】
同様に、一連の書込みアドレスの典型ビットが図２４中に示す書込みアドレスビットＷＡｈである。例えば、書込みアドレスビットの３ビットがプレーンデコード処理に使用され、３つの典型ビットはＷＡｐ０、ＷＡｐ１、ＷＡｐ２として参照される。書込みアドレスの第１部分を構成する当該プレーンデコードビットは、書込み選択信号ＷＳＥＬｎを発生するために図２５に示すＮＡＮＤゲート６２０に入力される。一般に、ＷＡｈとして典型的に示される書込みアドレスビットのＷＡｐ０、ＷＡｐ１、ＷＡｐ２の反転、非反転値がＮ個のＮＡＮＤゲート６２０に、Ｎ個の書込み選択信号を発生するために供給される。読出しアドレスビットのＲＡｐ０、ＲＡｐ１、ＲＡｐ２の反転、非反転値の２ｙ通りの可能な組み合わせ数の内のＮ組がプレーンデコード処理用となる。
【０１８８】
図２５の回路動作は、主としてフィードバック信号ＷＳＥＬｎに加えて３つの信号により駆動される。イネーブル信号ＥＮは、読出し動作中は低レベルで、書込み動作を起動するために、好ましくは１回のパルスが発生されるパルス信号である。ラッチイネーブル信号ＬＥＮは、読出し及びプログラム動作中は低レベルで、消去動作を起動するために、好ましくは１回のパルスが発生されるパルス信号である。ノード６０６のｎ番目のプレーン用のラッチイネーブル信号ＬＥＮｎは、ＷＳＥＬｎ信号が高レベルで、ＬＥＮ信号がパルスされるか高レベルに遷移したときに、アクティブとなる。つまり、書込み動作がプレーンｎで活性化され、その書込み動作が消去動作のときに、ＬＥＮｎ信号はアクティブとなる。
【０１８９】
読出し動作中は、イネーブル信号ＥＮは、低レベルか、或いは、非アクティブ状態である。この結果、ＮＡＮＤゲート６２０の出力は高レベルとなる。これにより、インバータ６２２の出力が低レベルとなり、書込み選択信号ＷＳＥＬｎは低レベルまたは非アクティブとなる。従って、書込み選択信号ＷＳＥＬｎは読出し動作中は常時低レベルである。書込み選択信号ＷＳＥＬｎが低レベルであれば、ノード６０６のｎ番目のプレーン用のラッチイネーブル信号ＬＥＮｎは、ＬＥＮ信号の値（読出し時は低レベル）に拘らず、低レベルとなり、トランジスタ６０４はオフ状態である。やがて、Ｐチャネルトランジスタ６０２のゲート入力ＥＮが低レベルであるので、Ｐチャネルトランジスタ６０２がオンし、ラッチ回路６５０の入力を高レベルに引き上げる。ＮＯＲゲート６１４が、ラッチ回路６５０の出力と書込み選択信号ＷＳＥＬｎを受け取り、そのラッチ回路６５０の出力と書込み選択信号ＷＳＥＬｎは低レベルであるので、ＮＯＲゲート６１４の出力は高レベルとなる。この結果、プレーンｎのプレーンデコード用の読出しアドレスビットの適切な組み合わせが、ＮＯＲゲート６１４の高レベル出力とともに、ＮＡＮＤゲート６１６の入力に提供される。最終結果として、読出し動作がプレーンｎで実行される場合、読出し選択信号ＲＥＳＬｎがアクティブ（高レベル）となる。
【０１９０】
プログラム動作中は、イネーブル信号ＥＮは、書込み動作を開始するために好ましくは１回パルスされる。つまり、イネーブル信号ＥＮが高レベルに遷移すると、ＮＡＮＤゲート６２０の出力が低レベルとなり、インバータ６２２の出力が高レベルとなる。当該状況は、プレーンｎのプレーンデコード用の書込みアドレスビットの適切な組み合わせ（高レベルを出力する１つの組み合わせ）が、パルスされたアクティブなイネーブル信号ＥＮとともに、ＮＡＮＤゲート６２０の入力に提供される場合に実現する。書込み選択信号ＷＳＥＬｎがアクティブ或いは高レベルとなり、このＷＳＥＬｎ信号がＮＯＲゲート６１４の出力を低レベルに駆動し、ＮＡＮＤゲート６１６が高レベルに、そして、読出し選択信号ＲＳＥＬｎが低レベル或いは非アクティブになる。従って、１つのプレーン内で動作モードの競合が起こらないように、高レベルの書込み選択信号ＷＳＥＬｎが読出し選択信号ＲＳＥＬｎを低レベルに強制する。最終結果として、書込み動作、本事例では、プログラム動作がプレーンｎで実行される場合、書込み選択信号ＷＥＳＬｎがアクティブ（高レベル）となる。
【０１９１】
消去動作中は、イネーブル信号ＥＮは、書込み動作を開始するために好ましくは１回パルスされる。つまり、イネーブル信号ＥＮが高レベルに遷移すると、ＮＡＮＤゲート６２０の出力が低レベルとなり、インバータ６２２の出力が高レベルとなる。当該状況は、プレーンｎのプレーンデコード用の書込みアドレスビットの適切な組み合わせ（高レベルを出力する１つの組み合わせ）が、パルスされたアクティブなイネーブル信号ＥＮとともに、ＮＡＮＤゲート６２０の入力に提供される場合に実現する。イネーブル信号ＥＮが高レベルに遷移した後、ＬＥＮ信号がパルスされる。ノード６０６のｎ番目のプレーン用のラッチイネーブル信号ＬＥＮｎは、ＷＳＥＬｎ信号が高レベルで、ＬＥＮ信号がパルスされるか高レベルに遷移したときに、アクティブとなる。つまり、ラッチイネーブル信号ＬＥＮｎがアクティブで、Ｎチャネルトランジスタ６０４が、そのゲート入力のＬＥＮｎ信号の立上り時点からオンする。ラッチ回路６５０の入力がグランドレベルに引き下げられ、ラッチ回路６５０の出力は高レベルになる。ＷＳＥＬｎ信号が高レベルで、ラッチ回路６５０の出力が高レベルであるので、ＮＯＲゲート６１４は低レベルに遷移し、結果として、読出し選択信号ＲＳＥＬｎが低レベル或いは非アクティブになる。一旦、プレーンｎが消去動作の対象として選択されると、読出し選択信号ＲＳＥＬｎは高レベルには遷移しない。つまり、ラッチ回路６５０が読出し選択信号ＲＳＥＬｎを、イネーブル信号ＥＮが低レベルに遷移して読出し動作になるまで、低レベルに強制する。ＬＥＮ信号はプレーンｎ内の複数の消去対象セクタを選択するために複数回パルス出力される。最終結果として、書込み動作、本事例では、消去動作がプレーンｎで実行される場合、書込み選択信号ＷＥＳＬｎがアクティブ（高レベル）となる。
【０１９２】
イネーブル信号ＥＮとラッチイネーブル信号ＬＥＮは、ステートマシンを有する制御ロジック回路２１８によって発生される。
【０１９３】
図２６に、複数プレーンの同時動作可能な本発明装置２００に基づく、第１典型例のアドレス選択回路ユニット５００を示す。アドレス選択回路３０１〜３０６は、夫々、一連のアドレス選択回路ユニット５００を有する。この第１典型例のアドレス選択回路ユニット５００は、Ｎチャネルトランジスタ５０２，５０４、ラッチ回路５４０、及び、インバータ５１０を備えて構成される。ラッチ回路５４０は、１対のインバータ（図示せず）の一方の入力と他方の出力を相互に接続して構成される。各アドレス選択回路ユニット５００は、読出しアドレスビットＲＡｈと書込みアドレスビットＷＡｈを受け付けるように構成されている。一般に、読出しアドレスがｑビットのアドレスビットを有していれば、ＲＡｈの値はｑ個存在する。同様に、書込みアドレスがｑビットのアドレスビットを有していれば、ＷＡｈの値はｑ個存在する。１つのプレーン内の個別の１または複数のメモリセルを選択するのに必要な読出しまたは書込みアドレスビットだけが、アドレス選択回路ユニット５００に提供される。読出しまたは書込みアドレスのその他のビットは、読出し選択信号ＲＳＥＬｎと書込み選択信号ＷＳＥＬｎを生成するために、制御ロジック回路２１８に提供される。読出し選択信号ＲＳＥＬｎと書込み選択信号ＷＳＥＬｎは、複数プレーンの同時読出し・書込み動作のために適切なプレーンを選択または非選択する。プレーンｎの消去またはプログラム動作中は、書込み選択信号ＷＳＥＬｎは高レベルで、読出し選択信号ＲＳＥＬｎは低レベルである。特定のプレーンｎにおいて、読出し選択信号ＲＳＥＬｎと書込み選択信号ＷＳＥＬｎは、相補関係にある。従って、トランジスタ５０２がオフで、トランジスタ５０４がオン（導通状態）で、結果として、書込みアドレスビットＷＡｈがラッチ回路５４０に転送される。そして、書込みアドレスビットＷＡｈが、プレーンｎのアドレスビットＡｈｎとしてインバータ５１０の出力に現れる。同様に、プレーンｎの読出し動作中は、読出し選択信号ＲＳＥＬｎは高レベルで、書込み選択信号ＷＳＥＬｎは低レベルである。トランジスタ５０２がオン（導通状態）で、トランジスタ５０４がオフで、結果として、読出しアドレスビットＲＡｈがラッチ回路５４０に転送される。そして、読出しアドレスビットＲＡｈが、プレーンｎのアドレスビットＡｈｎとしてインバータ５１０の出力に現れる。
【０１９４】
図２７に、複数プレーンの同時動作可能な本発明装置２００に基づく、第２典型例のアドレス選択回路ユニット５５０を示す。アドレス選択回路３０１〜３０６は、夫々、一連のアドレス選択回路ユニット５５０を有する。この第２典型例のアドレス選択回路ユニット５５０は、Ｎチャネルトランジスタ５５２，５５４、及び、インバータ５５６，５５８，５６０を備えて構成される。
【０１９５】
アドレス選択回路ユニット５５０は、設計上、特定のプレーンｎにおいて、読出し選択信号ＲＳＥＬｎと書込み選択信号ＷＳＥＬｎが相補関係にあるという事実を利用している。書込み選択信号ＷＳＥＬｎが書込みアドレスビットＷＡｈを選択するためにトランジスタ５５４のゲートに供給され、一方、書込み選択信号ＷＳＥＬｎの補完信号（反転信号）がインバータ５５８から出力され、読出しアドレスビットＲＡｈを選択するためにトランジスタ５５２のゲートに供給される。図２６のラッチ回路５４０に対応するラッチ回路に代えて、インバータ５６０の前に１つのインバータ５５６が配置されている。他の点については、アドレス選択回路ユニット５５０は、図２６のアドレス選択回路ユニット５００と同じく動作する。
【０１９６】
一実施例として、図２２及び図２３に示した全ての回路要素が、単一の集積回路チップ内に含まれる。ここで、本発明装置２００へのアドレス及び制御入力は、記憶容量及びインターフェース構成に依存する。従って、図２２及び図２３に示した実施の形態は、異なる記憶容量と付随する別のアドレス及び制御入力構成を持つ別のインターフェース実装においても機能することが分かる。
【０１９７】
複数プレーンの同時動作可能な本発明装置２００の上記典型例の標準的な組み込み応用において、有効なデータ記憶領域が、データ及びブートコードを１つのプレーンに、制御コードを別のプレーンに格納することで構成される。１つのプレーン、例えば、プレーン２にデータセクタのプログラム・消去を指示するコマンドシーケンスを備え得る制御コードは、他のプレーン、例えば、プレーン０に実行コードとして駐在できる。プレーン２がプログラム・消去されている間、システムは、他のシステムを管理するために、プレーン０または他のプレーンからコードの実行を維持できる。同様に、システム構成に依存して、ＣＰＵが第１のプレーンからコードの実行しながら、その他のプレーンがプログラム・消去動作を受けることも可能である。好ましくは、プレーン切り替え待ち時間、及び、読出し実行のためのプログラム・消去動作の中断のないことが好ましい。これにより、ＣＰＵの読出し／書込みサイクル時間を最短化でき、データスループットを最大化でき、ハードウェアの追加する必要性を排除して全体のシステムコストの低減を図ることができる。
【０１９８】
本発明装置２００は、より自由度が高く、効率的に設計された複数プレーン同時動作可能な不揮発性半導体記憶装置である。上述の本実施の形態は、各プレーンに局在するアドレス指定、アドレス選択、動作制御信号、動作制御ロジック、及び、アクセス回路を提供する。各プレーンに対して局在する個別構造によって、デュアルプレーン（２プレーン）から複数プレーン（３以上のプレーン）の同時動作の機能拡張が容易に実用化できる。上述の本実施の形態は、複数プレーンの同時動作可能な、即ち、同時読出し書込みが可能な、拡張性のある高自由度の複数プレーン構造を提供する。
【０１９９】
更に、本発明装置２００は、アドレスバッファ及びデコード機構を含む複数プレーンの同時動作可能な不揮発性半導体記憶装置を提供する。Ｎ個のプレーンの１つに対する読出し動作期間中は、他のＮ−１個のプレーンの任意の１つに対してのみ書込み動作が可能である。また、Ｎ個のプレーンの１つに対する書込み動作期間中は、他のＮ−１個のプレーンの任意の１つに対してのみ読出し動作が可能である。前記アドレスバッファ及びデコード機構は、制御ロジック回路、各プレーンに対して局在するアドレス選択回路、及び、アドレスバッファ回路を含む。制御ロジック回路は、読出し動作のためにＮ個のプレーンから１つのプレーンを選択するＮ本の読出し選択信号と書込み動作のためにＮ個のプレーンから１つのプレーンを選択するＮ本の書込み選択信号を発生するために用いられる。各アドレス選択回路は、制御ロジック回路からＮ本の読出し選択信号の個別の１本とＮ本の書込み選択信号の個別の１本を受け取り可能に構成されている。アドレスバッファ回路は、メモリセルアレイにアクセスするために同時に読出しアドレスと書込みアドレスを提供するために用いられる。読出し及び書込みアドレスの各第１部分は、夫々Ｎ本の読出し選択信号とＮ本の書込み選択信号を発生するために、制御ロジック回路に提供される。読出し及び書込みアドレスの各第２部分は、各アドレス選択回路に提供される。
【０２００】
本発明装置２００の１つの優位点は、デュアルポートアドレスバッファ方式を採用している点である。読出しアドレスビットが、書込みアドレスビットとともに、同時に当該アドレスバッファから出力される。他の優位点は、Ｎ個のプレーンに各別に対応し、読出しまたは書込み動作のためにプレーンの選択及び非選択を操作する読出し書込み選択信号が提供される点である。更に別の優位点は、センスアンプ回路とインターフェースする回路が、各プレーンに局在して設けられ、同時動作可能なプレーン数の拡張に容易に対応できる点である。
【０２０１】
以上、本発明装置２００の一実施の形態を開示し、説明したが、これに対し、種々の変更が可能である。例えば、応用に適合して、Ｐチャネル及びＮチャネルトランジスタの使い分けを逆にしても構わない。尚、上記実施の形態で例示した回路図においては、表示された各回路を構築するためのチャネル幅やチャネル長等の具体的なトランジスタサイズの表示は省略している。適切な当該サイズは、本発明装置２００の実現に用いる集積回路製造プロセスの設計要求、能力、制約と、具体的なデバイスに要求される性能に応じて適宜選択される。
【０２０２】
上記の本発明装置２００の詳細な説明において、信号レベルの記述において、「高レベル」、「アクティブ」等の表記または表現は、ディジタル信号として論理的に高レベルであることを意味し、通常の２値論理において論理値「１」を意味する。同様に「パルスされる」という表現も、一時的に高レベルに遷移して元の状態に戻る態様を意味する。更に、「低レベル」、「非アクティブ」等の表記または表現は、ディジタル信号として論理的に低レベルであることを意味し、通常の２値論理において論理値「０」を意味する。
【０２０３】
また、「外部ユーザ」、「外部ソース」という用語は、本発明装置２００にアクセス要求するプロセッサ、その他の装置を意図する。
【０２０４】
また、「ラッチ」或いは「ラッチ回路」という用語は、一時的なデータ保持素子を意味し、「ラッチする」なる記述は、データを一時的に保存する動作を意味する。ここで、上記実施の形態で説明したラッチ回路では、２つのインバータによる構成例を例示したが、Ｄ型フリップフロップ等のフリップフロップ回路で形成されてもよい。
【０２０５】
（実施の形態１２）
上述した半導体記憶装置の応用例として、例えば、図２８に示したように、液晶パネルの画像調整用の書換え可能な不揮発性メモリが挙げられる。
【０２０６】
液晶パネル１００１は、液晶ドライバ１００２によって駆動される。液晶ドライバ１００２内には、不揮発性メモリ部１００３、ＳＲＡＭ部１００４、液晶ドライバ回路１００５がある。不揮発性メモリ部は、本発明のメモリ素子、より好ましくは実施の形態１０〜１３に記載の半導体記憶装置よりなる。不揮発性メモリ部１００３は外部から書換え可能な構成を有している。
【０２０７】
不揮発性メモリ部１００３に記憶された情報は、機器の電源の投入時にＳＲＡＭ部１００４に転写される。液晶ドライバ回路１００５は、必要に応じてＳＲＡＭ部１００４から記憶情報を読み出すことができる。ＳＲＡＭ部を設けることにより、記憶情報の読出し速度を非常に高速に行なうことができる。
【０２０８】
液晶ドライバ１００２は、図２８に示すように液晶パネル１００１に外付けしてもよいが、液晶パネル１００１上に形成してもよい。
液晶パネルは、各画素に多段階の電圧を与えることによって表示される階調を変えているが、与えた電圧と表示される階調との関係は製品ごとにばらつきが生じる。そのため、製品の完成後に個々の製品のばらつきを補正するための情報を記憶させ、その情報を基に補正を行なうことにより、製品間の画質を均一にすることができる。したがって、補正情報を記憶するための書換え可能な不揮発性メモリを搭載することが好ましい。この不揮発性メモリとして本発明のメモリ素子を用いるのが好ましく、特に、本発明のメモリ素子を集積した実施の形態１１に記載の半導体記憶装置を用いるのが好ましい。
【０２０９】
本発明のメモリ素子を液晶パネルの画像調整用の不揮発性メモリとして用いれば、液晶ドライバなどの回路との混載プロセスが容易であることから製造コストを低減することができる。
【０２１０】
（実施の形態１３）
上述した半導体記憶装置が組み込まれた携帯電子機器である携帯電話を、図２９に示す。
【０２１１】
この携帯電話は、主として、制御回路８１１、電池８１２、ＲＦ（無線周波数）回路８１３、表示部８１４、アンテナ８１５、信号線８１６、電源線８１７等によって構成されており、制御回路８１１には、上述した本発明の半導体記憶装置が組み込まれている。なお、制御回路８１１は、実施の形態１０で説明したような、同一構造の素子をメモリ回路素子及び論理回路素子として兼用した集積回路であるのが好ましい。これにより、集積回路の製造が容易になり、携帯電子機器の製造コストを特に低減することができる。
【０２１２】
このように、メモリ部と論理回路部の混載プロセスが簡易で、かつ高速読出し動作が可能である半導体記憶装置を携帯電子機器に用いることにより、携帯電子機器の動作速度を向上させ、製造コストを削減することが可能になり、安価で高信頼性、高性能の携帯電子機器を得ることができる。
【０２１３】
【発明の効果】
本発明の半導体記憶装置によれば、Ｎ個のプレーンに対する読出しと書込みの同時実行を提供するアドレス処理機構を備えているので、Ｎ個のプレーンの１つに対する読出し動作期間中は、他のＮ−１個の前記プレーンの任意の１つに対して書込み動作が可能であり、且つ、Ｎ個のプレーンの１つに対する書込み動作期間中は、他のＮ−１個の前記プレーンの任意の１つに対して読出し動作が可能となり、読出し動作期間中の書込み動作に対する制約、及び、書込み動作期間中の読出し動作に対する制約が大幅に緩和されることになり、半導体記憶装置の応用範囲が格段に広がる。
【０２１４】
また、このメモリ素子は、メモリ機能体が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とを分離しているため、メモリ機能を損なうことなく、ゲート絶縁膜を薄膜化して短チャンネル効果を抑制することができる。
【０２１５】
さらに、ＥＥＰＲＯＭに比べて書換えにより拡散領域間を流れる電流値が大きく変化する。したがって、半導体記憶装置の書込み状態と消去状態との判別が容易となり、信頼性を向上させることができる。
【０２１６】
しかも、メモリ素子の形成プロセスは、通常のトランジスタ形成プロセスと非常に親和性が高い。それゆえ、従来技術のフラッシュメモリを不揮発性メモリ素子として用いて通常トランジスタからなる増幅器と混載して半導体記憶装置を構成する場合に比べて、飛躍的にマスク枚数及びプロセス工数を削減することが可能となる。したがって、増幅器と不揮発性メモリ素子とを混載したチップの歩留まりが向上し、コストが削減され、安価でかつ信頼性の高い半導体記憶装置を得ることができる。
【０２１７】
メモリ素子対のゲート電極が、一体となってワード線として機能し、かつメモリ素子対のメモリ機能体が、ゲート電極の両側においてそれぞれ一体となって共有されてなる場合には、ゲート電極間を接続するための配線を簡略化し、半導体記憶装置の集積度を向上させることができるとともに、メモリ素子ごとにメモリ機能体を分離する必要がなく、製造工程を簡略化することができる。
【０２１８】
メモリ機能体が、少なくとも一部を拡散領域の一部にオーバーラップするように形成されてなる場合には、半導体記憶装置の読出し速度を十分に高速にすることができる。
【０２１９】
メモリ機能体が、ゲート絶縁膜の表面と略平行な表面を有する電荷を保持する機能を有する膜を含む場合には、メモリ素子のメモリ効果のばらつきを小さくすることができ、半導体記憶装置の読出し電流ばらつきを抑えることができる。また、記憶保持中のメモリ素子の特性変化を小さくすることができるため、半導体記憶装置の記憶保持特性を向上させることができる。
【０２２０】
電荷を保持する機能を有する膜が、ゲート電極側面と略平行に配置する場合には、メモリ素子の書換え速度が増大するため、半導体記憶装置の書換え動作を高速にすることができる。
【０２２１】
メモリ機能体が、さらに電荷を保持する機能を有する膜とチャネル領域又は半導体層とを隔てる絶縁膜を有し、この絶縁膜が、ゲート絶縁膜よりも薄く、かつ０．８ｎｍ以上の膜厚である場合には、半導体記憶装置の書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となる。また、メモリ素子のメモリ効果が増大するため、半導体記憶装置の読出し速度を高速にすることが可能となる。
【０２２２】
また、メモリ機能体が、さらに電荷を保持する機能を有する膜とチャネル領域又は半導体層とを隔てる絶縁膜を有し、この絶縁膜が、ゲート絶縁膜よりも厚く、かつ２０ｎｍ以下の膜厚である場合には、メモリ素子の短チャネル効果を悪化させることなく保持特性を改善することができるため、半導体記憶装置を高集積化しても十分な記憶保持性能を得ることができる。
【０２２３】
また、本発明の表示装置によれば、上述の半導体記憶装置を備えているため、例えば、不揮発性メモリ素子を表示パネルの製造後に表示ばらつきを補正するための情報記憶に用いることができ、表示装置の製品間の画質を均一にすることができる。しかも、メモリ素子と論理回路部の混載プロセスが簡易であり、製造コストを抑制することができ、安価で信頼性の高い表示装置を得ることができる。
【０２２４】
本発明の電子機器、特に携帯電子機器によれば、上述の半導体記憶装置を備えているため、メモリ部と論理回路部の混載プロセスが簡易となり、電子機器の動作速度を向上させ、製造コストを削減することが可能になるとともに、安価で信頼性の高い表示装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の要部の概略断面図である。
【図２】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の変形の要部の概略断面図である。
【図３】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の書込み動作を説明する図である。
【図４】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の書込み動作を説明する図である。
【図５】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の消去動作を説明する図である。
【図６】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の消去動作を説明する図である。
【図７】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の読出し動作を説明する図である。
【図８】本発明の半導体記憶装置におけるメモリ素子（実施の形態２）の要部の概略断面図である。
【図９】図８の要部の拡大概略断面図である。
【図１０】図８の変形の要部の拡大概略断面図である。
【図１１】本発明の半導体記憶装置におけるメモリ素子（実施の形態２）の電気特性を示すグラフである。
【図１２】本発明の半導体記憶装置におけるメモリ素子（実施の形態２）の変形の要部の概略断面図である。
【図１３】本発明の半導体記憶装置におけるメモリ素子（実施の形態３）の要部の概略断面図である。
【図１４】本発明の半導体記憶装置におけるメモリ素子（実施の形態４）の要部の概略断面図である。
【図１５】本発明の半導体記憶装置におけるメモリ素子（実施の形態５）の要部の概略断面図である。
【図１６】本発明の半導体記憶装置におけるメモリ素子（実施の形態６）の要部の概略断面図である。
【図１７】本発明の半導体記憶装置におけるメモリ素子（実施の形態７）の要部の概略断面図である。
【図１８】本発明の半導体記憶装置におけるメモリ素子（実施の形態８）の要部の概略断面図である。
【図１９】本発明の半導体記憶装置におけるメモリ素子（実施の形態９）の電気特性を示すグラフである。
【図２０】本発明の半導体記憶装置（実施の形態１０）のメモリセルアレイの一構成例を示す回路図である。
【図２１】通常トランジスタの要部の概略断面図である。
【図２２】本発明の半導体記憶装置（実施の形態１１）の複数プレーン同時動作機構の概略構成をアドレス処理の観点から示すブロック構成図である。
【図２３】本発明の半導体記憶装置（実施の形態１１）の複数プレーン同時動作機構の概略構成をデータ操作の観点から示すブロック構成図である。
【図２４】本発明の半導体記憶装置（実施の形態１１）のデュアルポートアドレスバッファの一構成例を示す論理回路図である。
【図２５】本発明の半導体記憶装置（実施の形態１１）の制御ロジック回路の一部を構成する読出し及び書込み動作選択信号発生回路を示す論理回路図である。
【図２６】本発明の半導体記憶装置（実施の形態１１）の複数のプレーンに各別に局在するアドレス選択回路を構成するアドレス選択回路ユニットの第１の構成例を示す論理回路図である。
【図２７】本発明の半導体記憶装置（実施の形態１１）の複数のプレーンに各別に局在するアドレス選択回路を構成するアドレス選択回路ユニットの第２の構成例を示す論理回路図である。
【図２８】本発明の半導体記憶装置を組み込んだ液晶表示装置（実施の形態１２）の概略構成図である。
【図２９】本発明の半導体記憶装置を組み込んだ携帯電子機器（実施の形態１３）の概略構成図である。
【図３０】従来のフラッシュメモリの要部の概略断面図である。
【図３１】従来のフラッシュメモリの電気特性を示すグラフである。
【符号の説明】
１、５０１ａＡ１〜５０１ａＡ４、５０１ａＢ１〜５０１ａＢ４・・・、５０１ｎＢ１〜５０１ｎＢ４ メモリ素子
１０１、２１１、２８６、７１１ 半導体基板
１０２ Ｐ型ウェル領域
１０３、２１４、７１２ ゲート絶縁膜
１０４、２１７、７１３ ゲート電極
１０５ａ、１０５ｂ メモリ機能部
１０７ａ、１０７ｂ、２１２、２１３ 拡散領域
１０９、１４２、１４２ａ、２４２、２４２ａ シリコン窒化膜
１２０、２７１ オフセット領域
１２１ ゲート電極下の領域
１１１ 微粒子
１１２ 絶縁膜
１３１ａ、１３１ｂ、２６１、２６２、２６２ａ メモリ機能体
２２６ 反転層
２４１、２４３、２４４ シリコン酸化膜
２００ 本発明に係る半導体記憶装置
２０１〜２０６ メモリセルアレイの６つのプレーン
２１８ ステートマシンを有する制御ロジック回路
２２０ アドレスバッファ
２２２ アドレス入力信号
２２４ データ入力バッファ
２２５ データ入力信号（ＤＩＮ）
２２８ ライトイネーブル（ＷＥ）バッファ
２３０ 制御入力信号（ＷＥ）
２３２ 読出しアドレスバス
２３４ 書込みアドレスバス
２５１Ｒ〜２５６Ｒ 読出し専用トランジスタ
２５１Ｖ〜２５６Ｖ ベリファイ専用トランジスタ
２６８ 読出し専用のセンスアンプ
２７０ ベリファイ専用のセンスアンプ
２８１、２８２、２９２、４２１ 領域
２８３、２８４ 電気力線
２８７ ボディ領域
２８８ 埋め込み酸化膜
２９１ 高濃度領域
３０１〜３０６ アドレス選択回路
３１１〜３１６ プログラム・消去制御回路（ＰＥＣＣ０〜５）
４００ デュアルポートアドレスバッファ（個別アドレスバッファ）
４０２ ＮＯＲゲート
４０８ 排他的ＮＯＲゲート（またはその等価回路）
４０４，４２２，４２６，４２８，５１０，５５６，５５８，５６０，６１８，６２２ インバータ
４０６，４１０，４１６，５０２，５０４，５５２，５５４ Ｎチャネルトランジスタ
４２４ ＡＮＤゲート
４５０ 第１ラッチ回路
４６０ 第２ラッチ回路
５００，５５０ アドレス選択回路ユニット
５０８ａ〜５０８ｎ ワード線
５４０，６５０ ラッチ回路
６００ 読出し及び書込み動作選択信号発生回路
６０２ ＰチャネルＭＯＳＦＥＴ
６０４ ＮチャネルＭＯＳＦＥＴ
６０８ ２入力ＡＮＤゲート
６１４ ２入力ＮＯＲゲート
６１６，６２０ ４入力ＮＡＮＤゲート
７１４ サイドウォールスペーサ
７１７ ソース領域
７１８ ドレイン領域
７１９ ＬＤＤ領域
８１１ 制御回路
８１２ 電池
８１３ ＲＦ回路
８１４ 表示部
８１５ アンテナ
８１６ 信号線
８１７ 電源線
１００１ 液晶パネル
１００２ 液晶ドライバ
１００３ 不揮発性メモリ部
１００４ ＳＲＡＭ部
１００５ 液晶ドライバ回路
Ａ１〜Ａ５、Ｂ１〜Ｂ５ ビット線
Ａｈｉ アドレス入力ビット
ＣＬＫａ、ＣＬＫｂ 入力クロック信号
ＥＮ イネーブル信号
ＬＥＮ ラッチイネーブル信号
ＰＤ パワーダウン信号
ＰＧＭ、ＥＲＳ，ＶＥＲＩＦＹ グローバル制御信号
ＲＡｈ 読出しアドレスビット
ＲＡｐ０、ＲＡｐ１、ＲＡｐ２ プレーンデコード用読出しアドレスビット信号
ＲＳＥＬ０〜５ 読出し選択信号
ＴＧＬｈ、ＴＧＬｈ−１ トグル信号
ＷＡｈ 書込みアドレスビット
ＷＡｐ０、ＷＡｐ１、ＷＡｐ２ プレーンデコード用書込みアドレスビット信号
ＷＳＥＬ０〜５ 書込み選択信号
【発明の属する技術分野】
本発明は、半導体記憶装置、表示装置及び携帯電子機器に関する。より具体的には、電荷もしくは分極を保持する機能を有するメモリ機能体を備えた電界効果トランジスタを配列してなる半導体記憶装置並びにそのような半導体記憶装置を備えた表示装置及び携帯電子機器に関する。
【０００２】
【従来の技術】
従来から不揮発性メモリとして、代表的にはフラッシュメモリが用いられている。
このフラッシュメモリは、図３０に示したように、半導体基板９０１上にゲート絶縁膜を介してフローティングゲート９０２、絶縁膜９０７、ワード線（コントロールゲート）９０３がこの順に形成されており、フローティングゲート９０２の両側には、拡散領域によるソース線９０４及びビット線９０５が形成されてメモリセルを構成する。メモリセルの周囲には、素子分離領域９０６が形成されている（例えば、特許文献１）。
【０００３】
メモリセルは、フローティングゲート９０２中の電荷量の多寡として記憶を保持する。メモリセルを配列して構成したメモリセルアレイは、特定のワード線、ビット線を選択して所定の電圧を印加することにより、所望のメモリセルの書き換え、読み出し動作を行なうことができる。
このようなフラッシュメモリでは、フローティングゲート中の電荷量が変化したとき、図３１に示すような、ドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）特性を示す。フローティングゲート中の負電荷の量が増加すると、閾値が増加し、Ｉｄ−Ｖｇ曲線はＶｇの増加する方向にほぼ平行移動する。
【０００４】
【特許文献１】特開平５−３０４２７７
【０００５】
【発明が解決しようとする課題】
しかし、このようなフラッシュメモリでは、フローティングゲート９０２とワード線９０３とを隔てる絶縁膜９０７を配置することが機能上必要であるとともに、フローティングゲート９０２からの電荷漏れを防ぐために、ゲート絶縁膜の厚さを薄くすることが困難であった。そのため、実効的な絶縁膜９０７及びゲート絶縁膜の薄膜化は困難であり、メモリセルの微細化を阻害していた。
【０００６】
本発明は、上記問題点に鑑みなされたものであり、微細化が容易な半導体記憶装置及び携帯電子機器を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するための本発明に係る半導体記憶装置は、メモリ素子をマトリクス状に配列してなるメモリセルアレイのＮ個のプレーンと、前記Ｎ個のプレーンに対する読出しと書込みの同時実行を提供するアドレス処理機構を備えた半導体記憶装置であって、前記同時実行では、前記Ｎ個のプレーンの１つに対する読出し動作期間中は、他のＮ−１個の前記プレーンの任意の１つに対してのみ書込み動作が可能であり、且つ、前記Ｎ個のプレーンの１つに対する書込み動作期間中は、他のＮ−１個の前記プレーンの任意の１つに対してのみ読出し動作が可能であり、前記アドレス処理機構は、読出し動作のために前記Ｎ個のプレーンから１つのプレーンを選択するＮ本の読出し選択信号と書込み動作のために前記Ｎ個のプレーンから１つのプレーンを選択するＮ本の書込み選択信号を発生する制御ロジック回路と、前記Ｎ個のプレーンの夫々に各別に配置されたアドレス選択回路と、前記メモリセルアレイにアクセスするために書込みアドレスと読出しアドレスを同時に提供するアドレスバッファ回路とを有し、前記各アドレス選択回路は、前記制御ロジック回路から前記Ｎ本の読出し選択信号の個別の１本と前記Ｎ本の書込み選択信号の個別の１本を受信可能に構成され、前記読出しアドレスと前記書込みアドレスの各第１部分は、前記Ｎ本の読出し選択信号と前記Ｎ本の書込み選択信号を発生するために前記制御ロジック回路に供給され、前記読出しアドレスと前記書込みアドレスの各第２部分は、前記各アドレス選択回路に供給され、前記メモリ素子は、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下に配置されたチャネル領域と、前記チャネル領域の両側に配置され、前記チャネル領域と逆導電型を有する拡散領域と、前記ゲート電極の両側に形成された電荷を保持する機能を有するメモリ機能体とからなることを特徴とする。尚、ここで、「書込み」は「読出し」に対する書込み動作であり、消去動作を含んでいても構わない。
【０００８】
上記特徴の本発明に係る半導体記憶装置によれば、メモリ素子が、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下に配置されたチャネル領域と、前記チャネル領域の両側に配置され、前記チャネル領域と逆導電型を有する拡散領域と、前記ゲート電極の両側に形成された電荷を保持する機能を有するメモリ機能体とからなるので、メモリ機能体が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とが分離されている。そのため、十分なメモリ機能を有したまま、ゲート絶縁膜を薄膜化して短チャンネル効果を抑制するのが容易である。さらに、ＥＥＰＲＯＭに比べて、書換えにより拡散領域間を流れる電流値が大きく変化する。したがって、半導体記憶装置の書込み状態と消去状態との判別が容易となる。
【０００９】
また、本発明に係る半導体記憶装置のメモリ素子は、その構成に基づいて、通常のトランジスタ形成プロセスと非常に親和性が高いプロセスによって形成することができる。それゆえ、従来のフラッシュメモリを不揮発性メモリ素子として用いて、通常トランジスタからなる周辺回路を備えた半導体記憶装置を形成する場合に比べて、飛躍的にマスク枚数及びプロセス工数を削減することが可能となる。したがって、このメモリ素子と上記周辺回路を備えた半導体記憶装置の歩留まりを向上させることができ、これに起因して、製造コストが削減され、ひいては信頼性が高く、安価な半導体記憶装置が得られる。
【００１０】
更に、本発明に係る半導体記憶装置によれば、前記Ｎ個のプレーンに対する読出しと書込みの同時実行を提供するアドレス処理機構を備えているので、Ｎ個のプレーンの１つに対する読出し動作期間中は、他のＮ−１個の前記プレーンの任意の１つに対してのみ書込み動作が可能であり、且つ、前記Ｎ個のプレーンの１つに対する書込み動作期間中は、他のＮ−１個の前記プレーンの任意の１つに対してのみ読出し動作が可能となり、読出し動作期間中の書込み動作に対する制約、及び、書込み動作期間中の読出し動作に対する制約が大幅に緩和されることになり、半導体記憶装置の応用範囲が格段に広がることになる。
【００１１】
さらに、本発明によれば、上記に記載の半導体記憶装置を備えた表示装置又は携帯電子機器が提供される。
【００１２】
このような構成によれば、例えば、本発明の半導体記憶装置を表示パネルの製造後に、表示ばらつきを補正するための情報記憶に用いた場合には、表示装置の製品間において均一な画質を得ることができる。しかも、メモリ素子と論理回路の混載プロセスが簡易なので、製造コストを抑制することができるとともに、高速読出し動作により、動作速度を向上させることができ、安価で、かつ高性能の表示装置又は携帯電子機器を得ることができる。
【００１３】
【発明の実施の形態】
本発明に係る半導体記憶装置は、主として、メモリ素子をマトリクス状に配列してなるメモリセルアレイと、外部ユーザが発行するコマンドを受け付けるユーザインターフェース回路と、前記メモリセルアレイに対する操作を実行するアレイ制御回路とを備えて構成される。
【００１４】
メモリ素子は、主として、半導体層と、ゲート絶縁膜と、ゲート電極と、チャネル領域と、拡散領域と、メモリ機能体とから構成される。ここで、チャネル領域とは、通常、半導体層と同じ導電型の領域であって、ゲート電極直下の領域を意味し、拡散領域は、チャネル領域と逆導電型の領域と意味する。
【００１５】
具体的には、本発明のメモリ素子は、拡散領域である１つの第１導電型の領域と、チャネル領域である第２導電型の領域と、第１及び第２導電型の領域の境界を跨って配置された１つのメモリ機能体と、ゲート絶縁膜を介して設けられた電極とから構成されていてもよいが、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側に形成された２つのメモリ機能体と、メモリ機能体のゲート電極と反対側のそれぞれに配置される２つの拡散領域と、ゲート電極下に配置されたチャネル領域とから構成されることが適当である。
【００１６】
本発明の半導体装置は、半導体層として半導体基板の上、好ましくは半導体基板内に形成された第１導電型のウェル領域の上に形成されることが好ましい。
半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体によるバルク基板が挙げられる。また、表面に半導体層を有するものとして、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、ＳＯＳ基板又は多層ＳＯＩ基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。なかでもシリコン基板又は表面にシリコン層が形成されたＳＯＩ基板等が好ましい。半導体基板又は半導体層は、内部を流れる電流量に多少が生ずるが、単結晶（例えば、エピタキシャル成長による）、多結晶又はアモルファスのいずれであってもよい。
【００１７】
この半導体層上には、素子分離領域が形成されていることが好ましく、さらにトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ膜、トレンチ酸化膜、ＳＴＩ膜等種々の素子分離膜により形成することができる。半導体層は、Ｐ型又はＮ型の導電型を有していてもよく、半導体層には、少なくとも１つの第１導電型（Ｐ型又はＮ型）のウェル領域が形成されていることが好ましい。半導体層及びウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体層としてＳＯＩ基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル領域下にボディ領域を有していてもよい。
【００１８】
ゲート絶縁膜は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜又は積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。ゲート絶縁膜は、例えば、１〜２０ｎｍ程度、好ましく１〜６ｎｍ程度の膜厚とすることが適当である。ゲート絶縁膜は、ゲート電極直下にのみ形成されていてもよいし、ゲート電極よりも大きく（幅広で）形成されていてもよい。
【００１９】
ゲート電極は、ゲート絶縁膜上に、通常半導体装置に使用されるような形状又は下端部に凹部を有した形状で形成されている。なお、ゲート電極は、単層又は多層の導電膜によって分離されることなく、一体形状として形成されていることが好ましいが、単層又は多層の導電膜によって、分離した状態で配置していてもよい。また、ゲート電極は、側壁に側壁絶縁膜を有していてもよい。ゲート電極は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、導電膜、例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。ゲート電極の膜厚は、例えば５０〜４００ｎｍ程度の膜厚で形成することが適当である。なお、ゲート電極の下にはチャネル領域が形成されている。
【００２０】
なお、ゲート電極は、後述するメモリ機能体の側壁のみに形成されるか、あるいはメモリ機能体の上部を覆わないことが好ましい。このような配置により、コンタクトプラグをよりゲート電極と接近して配置することができるので、メモリ素子の微細化が容易となる。また、このような単純な配置を有するメモリ素子は製造が容易であり、歩留まりを向上することができる。
【００２１】
メモリ機能体は、少なくとも電荷を保持する機能（以下「電荷保持機能」と記す）を有する。言換えると、電荷を蓄え、保持するか、電荷をトラップするか、電荷分極状態を保持する機能を有する。この機能は、例えば、電荷保持機能を有する膜又は領域をメモリ機能体が含むことにより発揮される。この機能を果たすものとしては、シリコン窒化物；シリコン；リン、ボロン等の不純物を含むシリケートガラス；シリコンカーバイド；アルミナ；ハフニウムオキサイド、ジルコニウムオキサイド、タンタルオキサイド等の高誘電体；酸化亜鉛；強誘電体；金属等が挙げられる。したがって、メモリ機能体は、例えば、シリコン窒化膜を含む絶縁膜；導電膜もしくは半導体層を内部に含む絶縁膜；導電体もしくは半導体ドットを１つ以上含む絶縁膜；電界により内部電荷が分極し、その状態が保持される強誘電体膜を含む絶縁膜等の単層又は積層構造によって形成することができる。なかでも、シリコン窒化膜は、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、さらに、ＬＳＩプロセスではごく標準的に用いられる材料であるため、好ましい。
【００２２】
シリコン窒化膜などの電荷保持機能を有する膜を内部に含む絶縁膜をメモリ機能体として用いることにより、記憶保持に関する信頼性を高めることができる。シリコン窒化膜は絶縁体であるから、その一部に電荷のリークが生じた場合でも、直ちにシリコン窒化膜全体の電荷が失われることがないからである。また、複数のメモリ素子を配列する場合、メモリ素子間の距離が縮まって隣接するメモリ機能体が接触しても、メモリ機能体が導電体からなる場合のように夫々のメモリ機能体に記憶された情報が失われることがない。さらに、コンタクトプラグをよりメモリ機能体と接近して配置することができ、場合によってはメモリ機能体と重なるように配置することができるので、メモリ素子の微細化が容易となる。
【００２３】
なお、記憶保持に関する信頼性を高めるためには、電荷保持機能を有する膜は、必ずしも膜状である必要はなく、電荷保持機能を有する膜が絶縁膜中に離散的に存在することが好ましい。具体的には、電荷を保持しにくい材料、例えば、シリコン酸化物中にドット状に電荷保持機能を有する膜が分散していることが好ましい。
【００２４】
電荷保持膜として導電膜又は半導体層を用いる場合には、電荷保持膜が半導体層（半導体基板、ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）又はゲート電極と直接接触しないように、絶縁膜を介して配置させることが好ましい。例えば、導電膜と絶縁膜との積層構造、絶縁膜内に導電膜をドット状等に分散させた構造、ゲートの側壁に形成された側壁絶縁膜内の一部に配置した構造等が挙げられる。
【００２５】
導電膜又は半導体層を内部に含む絶縁膜をメモリ機能体として用いることにより、導電体又は半導体中への電荷の注入量を自由に制御でき、多値化しやすいため、好ましい。
【００２６】
さらに、導電体又は半導体ドットを１つ以上含む絶縁膜をメモリ機能体として用いることにより、電荷の直接トンネリングによる書込・消去が行ないやすくなり、低消費電力化することができ、好ましい。
【００２７】
また、メモリ機能体として、電界により分極方向が変化するＰＺＴ、ＰＬＺＴ等の強誘電体膜を用いてもよい。この場合、分極により強誘電体膜の表面に実質的に電荷が発生し、その状態で保持される。従って、メモリ機能を有する膜外から電荷を供給され、電荷をトラップする膜と同様なヒステリシス特性を得ることができ、かつ、強誘電体膜の電荷保持は、膜外からの電荷注入の必要がなく、膜内の電荷の分極のみによってヒステリシス特性を得ることができるため、高速に書込み・消去ができ、好ましい。
【００２８】
なお、メモリ機能体を構成する絶縁膜としては、電荷を逃げにくくする領域又は電荷を逃げにくくする機能を有する膜であることが適当であり、この電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。
【００２９】
メモリ機能体に含まれる電荷保持膜は、直接又は絶縁膜を介してゲート電極の両側に配置しており、また、直接、ゲート絶縁膜を介して半導体層（半導体基板、ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）上に配置している。ゲート電極の両側の電荷保持膜は、直接又は絶縁膜を介してゲート電極の側壁の全て又は一部を覆うように形成されていることが好ましい。応用例としては、ゲート電極が下端部に凹部を有する場合には、直接又は絶縁膜を介して凹部を完全に又は凹部の一部を埋め込むように形成されていてもよい。
【００３０】
拡散領域は、ソース／ドレイン領域として機能させることができ、半導体層又はウェル領域と逆導電型を有する。拡散領域と半導体層又はウェル領域との接合は、不純物濃度が急峻であることが好ましい。ホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。拡散領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶装置の性能等に応じて、適宜調整することができる。なお、半導体基板としてＳＯＩ基板を用いる場合には、拡散領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。
【００３１】
拡散領域は、ゲート電極端とオーバーラップするように配置していてもよいし、ゲート電極端と一致するように配置してもよいし、ゲート電極端に対してオフセットされて配置されていてもよい。特に、オフセットされている場合には、ゲート電極に電圧を印加したとき、電荷保持膜下のオフセット領域の反転しやすさが、メモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。ただし、あまりオフセットしすぎると、拡散領域（ソース／ドレイン）間の駆動電流が著しく小さくなるため、ゲート長方向に対して平行方向の電荷保持膜の厚さよりもオフセット量、つまり、ゲート長方向における一方のゲート電極端から近い方の拡散領域までの距離は短い方が好ましい。特に重要なことは、メモリ機能体中の電荷保持機能を有する膜又は領域の少なくとも一部が、拡散領域の一部とオーバーラップしていることである。本発明の半導体記憶装置を構成するメモリ素子の本質は、メモリ機能体の側壁部にのみ存在するゲート電極と拡散領域間の電圧差により、メモリ機能体を横切る電界によって記憶を書き換えることであるためである。
【００３２】
拡散領域は、その一部が、チャネル領域表面、つまり、ゲート絶縁膜下面よりも高い位置に延設されていてもよい。この場合には、半導体基板内に形成された拡散領域上に、この拡散領域と一体化した導電膜が積層されて構成されていることが適当である。導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。なかでも、ポリシリコンが好ましい。ポリシリコンは、不純物拡散速度が半導体層に比べて非常に大きいために、半導体層内における拡散領域の接合深さを浅くするのが容易で、短チャネル効果の抑制がしやすいためである。なお、この場合には、この拡散領域の一部は、ゲート電極とともに、メモリ機能体の少なくとも一部を挟持するように配置することが好ましい。
【００３３】
本発明のメモリ素子は、通常の半導体プロセスによって、例えば、ゲート電極の側壁に単層又は積層構造のサイドウォールスペーサを形成する方法と同様の方法によって形成することができる。具体的には、ゲート電極を形成した後、電荷保持機能を有する膜（以下「電荷保持膜」と記す）、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等の電荷保持膜を含む単層膜又は積層膜を形成し、適当な条件下でエッチバックしてこれらの膜をサイドウォールスペーサ状に残す方法；絶縁膜又は電荷保持膜を形成し、適当な条件下でエッチバックしてサイドウォールスペーサ状に残し、さらに電荷保持膜又は絶縁膜を形成し、同様にエッチバックしてサイドウォールスペーサ状に残す方法；粒子状の電荷保持材料を分散させた絶縁膜材料を、ゲート電極を含む半導体層上に塗布または堆積し、適当な条件下でエッチバックして、絶縁膜材料をサイドウォールスペーサ形状に残す方法；ゲート電極を形成した後、前記単層膜又は積層膜を形成し、マスクを用いてパターニングする方法等が挙げられる。また、ゲート電極を形成する前に、電荷保持膜、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等を形成し、これらの膜のチャネル領域となる領域に開口を形成し、その上全面にゲート電極材料膜を形成し、このゲート電極材料膜を、開口を含み、開口よりも大きな形状でパターニングする方法等が挙げられる。
【００３４】
本発明のメモリ素子を配列してメモリセルアレイを構成した場合、メモリ素子の最良の形態は、例えば、（１）複数のメモリ素子のゲート電極が一体となってワード線の機能を有する、（２）上記ワード線の両側にはメモリ機能体が形成されている、（３）メモリ機能体内で電荷を保持するのは絶縁体、特にシリコン窒化膜である、（４）メモリ機能体はＯＮＯ（ＯｘｉｄｅＮｉｔｒｉｄｅ Ｏｘｉｄｅ）膜で構成されており、シリコン窒化膜はゲート絶縁膜の表面と略平行な表面を有している、（５）メモリ機能体中のシリコン窒化膜はワード線及びチャネル領域とシリコン酸化膜で隔てられている、（６）メモリ機能体内のシリコン窒化膜と拡散領域とがオーバーラップしている、（７）ゲート絶縁膜の表面と略平行な表面を有するシリコン窒化膜とチャネル領域又は半導体層とを隔てる絶縁膜の厚さと、ゲート絶縁膜の厚さが異なる、（８）１個のメモリ素子の書込み及び消去動作は単一のワード線により行なう、（９）メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がない、（１０）メモリ機能体の直下で拡散領域と接する部分に拡散領域の導電型と反対導電型の不純物濃度が濃い領域を有する、という要件の全てを満たすものである。ただし、これらの要件の１つでも満たすものであればよい。上述した要件の特に好ましい組み合わせは、例えば、（３）メモリ機能体内で電荷を保持するのが絶縁体、特にシリコン窒化膜であり、（６）メモリ機能体内の絶縁膜（シリコン窒化膜）と拡散領域とがオーバーラップしており、（９）メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がない場合である。
【００３５】
要件（３）及び要件（９）を満たす場合には、以下のように、非常に有用である。まず、ビット線コンタクトをワード線側壁のメモリ機能体と、より接近して配置することができ、又はメモリ素子間の距離が接近しても、複数のメモリ機能体が干渉せず、記憶情報を保持できる。したがって、メモリ素子の微細化が容易となる。なお、メモリ機能体内の電荷保持領域が導電体の場合、容量カップリングによりメモリ素子間が近づくにつれて電荷保持領域間で干渉が起き、記憶情報を保持できなくなる。
【００３６】
また、メモリ機能体内の電荷保持領域が絶縁体（例えば、シリコン窒化膜）である場合、メモリセル毎にメモリ機能体を独立させる必要がなくなる。例えば、複数のメモリセルで共有される１本のワード線の両側に形成されたメモリ機能体は、メモリセル毎に分離する必要が無く、１本のワード線の両側に形成されたメモリ機能体を、ワード線を共有する複数のメモリセルで共有することが可能となる。そのため、メモリ機能体を分離するフォト、エッチング工程が不要となり、製造工程が簡略化される。さらに、フォトリソグラフィ工程の位置合わせマージン、エッチングの膜減りマージンが不要となるため、メモリセル間のマージンを縮小できる。したがって、メモリ機能体内の電荷保持領域が導電体（例えば、多結晶シリコン膜）である場合と比較して、同じ微細加工レベルで形成しても、メモリセル占有面積を微細化することができる。なお、メモリ機能体内の電荷保持領域が導電体である場合、メモリ機能体をメモリセル毎に分離するフォト、エッチング工程が必要となり、フォトの位置合わせマージン、エッチングの膜減りマージンが必要となる。
【００３７】
さらに、メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極がなく素子構造が単純であるから工程数が減少し、歩留まりを向上させることができる。したがって、論理回路やアナログ回路を構成するトランジスタとの混載を容易にすることができるとともに、安価な半導体記憶装置を得ることができる。
【００３８】
また、要件（３）及び（９）を満たす場合であって、さらに要件（６）を満たす場合には、より有用である。つまり、メモリ機能体内の電荷保持領域と拡散領域とをオーバーラップさせることにより、非常に低電圧で書込、消去が可能となる。具体的には、５Ｖ以下という低電圧により、書込み及び消去動作を行なうことができる。この作用は、回路設計上においても非常に大きな効果である。フラッシュメモリのような高電圧をチップ内で作る必要がなくなるため、莫大な占有面積が必要となるチャージポンピング回路を省略又は規模を小さくすることが可能となる。特に、小規模容量のメモリを調整用としてロジックＬＳＩに内蔵する場合、メモリ部の占有面積はメモリセルよりも、メモリセルを駆動する周辺回路の占有面積が支配的となるため、メモリセル用電圧昇圧回路を省略又は規模を小さくすることは、チップサイズを縮小させるためには最も効果的となる。
【００３９】
一方、要件（３）を満たさない場合、つまり、メモリ機能体内で電荷を保持するのが導電体である場合は、要件（６）を満たさない、つまり、メモリ機能体内の導電体と拡散領域がオーバーラップしていない場合でも、書込み動作を行なうことができる。これは、メモリ機能体内の導電体がゲート電極との容量カップリングにより書込み補助を行なうからである。
【００４０】
また、要件（９）を満たさない場合、つまり、メモリ機能体の上に書込み及び消去動作を補助する機能を有する電極がある場合は、要件（６）を満たさない、つまり、メモリ機能体内の絶縁体と拡散領域とがオーバーラップしていない場合でも、書込み動作を行なうことができる。
【００４１】
本発明の半導体記憶装置においては、メモリ素子は、その一方又は両方に、トランジスタが直列に接続していてもよいし、ロジックトランジスタと、同一のチップ上に混載されていてもよい。このような場合には、本発明の半導体装置、特にメモリ素子を、トランジスタ及びロジックトランジスタなどの通常の標準トランジスタの形成プロセスと非常に親和性が高い工程で形成することができるため、同時に形成することができる。したがって、メモリ素子とトランジスタ又はロジックトランジスタとを混載するプロセスは非常に簡便なものとなり、安価な混載装置を得ることができる。
【００４２】
本発明の半導体記憶装置は、メモリ素子が、１つのメモリ機能体に２値又はそれ以上の情報を記憶させることができ、これにより、４値又はそれ以上の情報を記憶するメモリ素子として機能させることができる。なお、メモリ素子は、２値の情報を記憶させるのみでもよい。また、メモリ素子を、メモリ機能体による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えたメモリセルとしても機能させることができる。
【００４３】
本発明の半導体記憶装置は、論理素子又は論理回路等と組み合わせることにより、パーソナルコンピュータ、ノート、ラップトップ、パーソナル・アシスタント／発信機、ミニコンピュータ、ワークステーション、メインフレーム、マルチプロセッサー・コンピュータ又は他のすべての型のコンピュータシステム等のデータ処理システム；ＣＰＵ、メモリ、データ記憶装置等のデータ処理システムを構成する電子部品；電話、ＰＨＳ、モデム、ルータ等の通信機器；ディスプレイパネル、プロジェクタ等の画像表示機器；プリンタ、スキャナ、複写機等の事務機器；ビデオカメラ、デジタルカメラ等の撮像機器；ゲーム機、音楽プレーヤ等の娯楽機器；携帯情報端末、時計、電子辞書等の情報機器；カーナビゲーションシステム、カーオーディオ等の車載機器；動画、静止画、音楽等の情報を記録、再生するためのＡＶ機器；洗濯機、電子レンジ、冷蔵庫、炊飯器、食器洗い機、掃除機、エアコン等の電化製品；マッサージ器、体重計、血圧計等の健康管理機器；ＩＣカード、メモリカード等の携帯型記憶装置等の電子機器への幅広い応用が可能である。特に、携帯電話、携帯情報端末、ＩＣカード、メモリカード、携帯型コンピュータ、携帯型ゲーム機、デジタルカメラ、ポータブル動画プレーヤ、ポータブル音楽プレーヤ、電子辞書、時計等の携帯電子機器への応用が有効である。なお、本発明の半導体記憶装置は、電子機器の制御回路又はデータ記憶回路の少なくとも一部として内蔵されるか、あるいは必要に応じて着脱可能に組み込んでもよい。
【００４４】
以下に、本発明の半導体記憶装置、表示装置又は携帯電子機器の実施の形態を、図面に基づいて詳細に説明する。
【００４５】
（実施の形態１）
この実施の形態の半導体記憶装置は、図１に示すような、メモリ素子１を備える。
メモリ素子１は、半導体基板上１０１表面に形成されたＰ型ウェル領域１０２上にゲート絶縁膜１０３を介してゲート電極１０４が形成されている。ゲート電極１０４の上面及び側面には、電荷を保持するトラップ準位を有し、電荷保持膜となるシリコン窒化膜１０９が配置されており、シリコン窒化膜１０９のなかでゲート電極１０４の両側壁部分が、それぞれ実際に電荷を保持するメモリ機能部１０５ａ、１０５ｂとなっている。ここで、メモリ機能部とは、メモリ機能体又は電荷保持膜のうちで書換え動作により実際に電荷が蓄積される部分を指す。ゲート電極１０４の両側であってＰ型ウェル領域１０２内に、それぞれソース領域又はドレイン領域として機能するＮ型の拡散領域１０７ａ、１０７ｂが形成されている。拡散領域１０７ａ、１０７ｂは、オフセット構造を有している。すなわち、拡散領域１０７ａ、１０７ｂはゲート電極下の領域１２１には達しておらず、電荷保持膜下のオフセット領域１２０がチャネル領域の一部を構成している。
【００４６】
なお、実質的に電荷を保持するメモリ機能部１０５ａ、１０５ｂは、ゲート電極１０４の両側壁部分である。したがって、この部分に対応する領域にのみに、シリコン窒化膜１０９が形成されていればよい（図２（ａ）参照）。また、メモリ機能部１０５ａ、１０５ｂは、ナノメートルサイズの導電体又は半導体からなる微粒子１１１が絶縁膜１１２中に散点状に分布する構造を有していてもよい（図２（ｂ）参照）。このとき、微粒子１１１が１ｎｍ未満であると、量子効果が大きすぎるためにドットに電荷がトンネルするのが困難になり、１０ｎｍを超えると室温では顕著な量子効果が現れなくなる。したがって、微粒子１１１の直径は１ｎｍ〜１０ｎｍの範囲にあることが好ましい。さらに、電荷保持膜となるシリコン窒化膜１０９は、ゲート電極の側面においてサイドウォールスペーサ状に形成されていてもよい（図３参照）。
【００４７】
メモリ素子の書込み動作原理を、図３及び図４を用いて説明する。なお、ここではメモリ機能体１３１ａ、１３１ｂ全体が電荷を保持する機能を有する場合について説明する。また、書込みとは、メモリ素子がＮチャネル型である場合にはメモリ機能体１３１ａ、１３１ｂに電子を注入することを指す。以後、メモリ素子はＮチャネル型であるとして説明する。
【００４８】
第２のメモリ機能体１３１ｂに電子を注入する（書込む）ためには、図３に示すように、Ｎ型の第１の拡散領域１０７ａをソース電極に、Ｎ型の第２の拡散領域１０７ｂをドレイン電極とする。例えば、第１の拡散領域１０７ａ及びＰ型ウェル領域１０２に０Ｖ、第２の拡散領域１０７ｂに＋５Ｖ、ゲート電極１０４に＋５Ｖを印加する。このような電圧条件によれば、反転層２２６が、第１の拡散領域１０７ａ（ソース電極）から伸びるが、第２の拡散領域１０７ｂ（ドレイン電極）に達することなく、ピンチオフ点が発生する。電子は、ピンチオフ点から第２の拡散領域１０７ｂ（ドレイン電極）まで高電界により加速され、いわゆるホットエレクトロン（高エネルギーの伝導電子）となる。このホットエレクトロンが第２のメモリ機能体１３１ｂに注入されることにより書込みが行なわれる。なお、第１のメモリ機能体１３１ａ近傍では、ホットエレクトロンが発生しないため、書込みは行なわれない。
【００４９】
一方、第１のメモリ機能体１３１ａに電子を注入する（書込む）ためには、図４に示すように、第２の拡散領域１０７ｂをソース電極に、第１の拡散領域１０７ａをドレイン電極とする。例えば、第２の拡散領域１０７ｂ及びＰ型ウェル領域１０２に０Ｖ、第１の拡散領域１０７ａに＋５Ｖ、ゲート電極１０４に＋５Ｖを印加する。このように、第２のメモリ機能体１３１ｂに電子を注入する場合とは、ソース／ドレイン領域を入れ替えることにより、第１のメモリ機能体１３１ａに電子を注入して、書込みを行なうことができる。
【００５０】
次に、メモリ素子の消去動作原理を図５及び図６を用いて説明する。
第１のメモリ機能体１３１ａに記憶された情報を消去する第１の方法では、図５に示すように、第１の拡散領域１０７ａに正電圧（例えば、＋５Ｖ）、Ｐ型ウェル領域１０２に０Ｖを印加して、第１の拡散領域１０７ａとＰ型ウェル領域１０２とのＰＮ接合に逆方向バイアスをかけ、さらにゲート電極１０４に負電圧（例えば、−５Ｖ）を印加する。このとき、ＰＮ接合のうちゲート電極１０４付近では、負電圧が印加されたゲート電極の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりＰＮ接合のＰ型ウェル領域１０２側にホットホール（高エネルギーの正孔）が発生する。このホットホールが負の電位をもつゲート電極１０４方向に引きこまれ、その結果、第１のメモリ機能体１３１ａにホール注入が行なわれる。このようにして、第１のメモリ機能体１３１ａの消去が行なわれる。このとき第２の拡散領域１０７ｂには０Ｖを印加すればよい。
【００５１】
第２のメモリ機能体１３１ｂに記憶された情報を消去する場合は、上記において第１の拡散領域と第２の拡散領域との電位を入れ替えればよい。
【００５２】
第１のメモリ機能体１３１ａに記憶された情報を消去する第２の方法では、図６に示すように、第１の拡散領域１０７ａに正電圧（例えば、＋４Ｖ）、第２の拡散領域１０７ｂに０Ｖ、ゲート電極１０４に負電圧（例えば、−４Ｖ）、Ｐ型ウェル領域１０２に正電圧（例えば、＋０．８Ｖ）を印加する。この際、Ｐ型ウェル領域１０２と第２の拡散領域１０７ｂとの間に順方向電圧が印加され、Ｐ型ウェル領域１０２に電子が注入される。注入された電子は、Ｐ型ウェル領域１０２と第１の拡散領域１０７ａとのＰＮ接合まで拡散し、そこで強い電界により加速されてホットエレクトロンとなる。このホットエレクトロンは、ＰＮ接合において、電子−ホール対を発生させる。すなわち、Ｐ型ウェル領域１０２と第２の拡散領域１０７ｂとの間に順方向電圧を印加することにより、Ｐ型ウェル領域１０２に注入された電子がトリガーとなって、反対側に位置するＰＮ接合でホットホールが発生する。ＰＮ接合で発生したホットホールは負の電位をもつゲート電極１０４方向に引きこまれ、その結果、第１のメモリ機能体１３１ａに正孔注入が行なわれる。
【００５３】
この方法によれば、Ｐ型ウェル領域と第１の拡散領域１０７ａとのＰＮ接合において、バンド間トンネルによりホットホールが発生するに足りない電圧しか印加されない場合においても、第２の拡散領域１０７ｂから注入された電子は、ＰＮ接合で電子−正孔対が発生するトリガーとなり、ホットホールを発生させることができる。したがって、消去動作時の電圧を低下させることができる。特に、オフセット領域１２０（図１参照）が存在する場合は、負の電位が印加されたゲート電極によりＰＮ接合が急峻となる効果が少ない。そのため、バンド間トンネルによるホットホールの発生が難しいが、第２の方法はその欠点を補い、低電圧で消去動作を実現することができる。
【００５４】
なお、第１のメモリ機能体１３１ａに記憶された情報を消去する場合、第１の消去方法では、第１の拡散領域１０７ａに＋５Ｖを印加しなければならなかったが、第２の消去方法では、＋４Ｖで足りた。このように、第２の方法によれば、消去時の電圧を低減することができるので、消費電力が低減され、ホットキャリアによるメモリ素子の劣化を抑制することができる。
【００５５】
また、いずれの消去方法によっても、メモリ素子は過消去が起きにくい。ここで過消去とは、メモリ機能体に蓄積された正孔の量が増大するにつれ、飽和することなく閾値が低下していく現象である。フラッシュメモリを代表とするＥＥＰＲＯＭでは大きな問題となっており、特に閾値が負になった場合にメモリセルの選択が不可能になるという致命的な動作不良を生じる。一方、本発明の半導体記憶装置におけるメモリ素子では、メモリ機能体に大量の正孔が蓄積された場合においても、メモリ機能体下に電子が誘起されるのみで、ゲート絶縁膜下のチャネル領域のポテンシャルにはほとんど影響を与えない。消去時の閾値はゲート絶縁膜下のポテンシャルにより決まるので、過消去が起きにくくなる。
【００５６】
さらに、メモリ素子の読み出し動作原理を、図７を用いて説明する。
第１のメモリ機能体１３１ａに記憶された情報を読み出す場合、第１の拡散領域１０７ａをソース電極に、第２の拡散領域１０７ｂをドレイン電極とし、トランジスタを飽和領域動作させる。例えば、第１の拡散領域１０７ａ及びＰ型ウェル領域１０２に０Ｖ、第２の拡散領域１０７ｂに＋１．８Ｖ、ゲート電極１０４に＋２Ｖを印加する。この際、第１のメモリ機能体１３１ａに電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、第１のメモリ機能体１３１ａに電子が蓄積している場合は、第１のメモリ機能体１３１ａ近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、第１のメモリ機能体１３１ａの記憶情報を読み出すことができる。このとき、第２のメモリ機能体１３１ｂにおける電荷蓄積の有無は、ドレイン近傍がピンチオフしているため、ドレイン電流に影響を与えない。
【００５７】
第２のメモリ機能体１３１ｂに記憶された情報を読み出す場合、第２の拡散領域１０７ｂをソース電極に、第１の拡散領域１０７ａをドレイン電極とし、トランジスタを飽和領域動作させる。例えば、第２の拡散領域１０７ｂ及びＰ型ウェル領域１０２に０Ｖ、第１の拡散領域１０７ａに＋１．８Ｖ、ゲート電極１０４に＋２Ｖを印加すればよい。このように、第１のメモリ機能体１３１ａに記憶された情報を読み出す場合とは、ソース／ドレイン領域を入れ替えることにより、第２のメモリ機能体１３１ｂに記憶された情報の読出しを行なうことができる。なお、ゲート電極１０４で覆われないチャネル領域（オフセット領域１２０）が残されている場合、ゲート電極１０４で覆われないチャネル領域においては、メモリ機能体１３１ａ、１３１ｂの余剰電荷の有無によって反転層が消失又は形成され、その結果、大きなヒステリシス（閾値の変化）が得られる。ただし、オフセット領域１２０の幅があまり大きいと、ドレイン電流が大きく減少し、読出し速度が大幅に遅くなる。したがって、十分なヒステリシスと読出し速度が得られるように、オフセット領域１２０の幅を決定することが好ましい。
【００５８】
拡散領域１０７ａ、１０７ｂがゲート電極１０４端に達している場合、つまり、拡散領域１０７ａ、１０７ｂとゲート電極１０４とがオーバーラップしている場合であっても、書込み動作によりトランジスタの閾値はほとんど変わらなかったが、ソース／ドレイン端での寄生抵抗が大きく変わり、ドレイン電流は大きく減少（１桁以上）する。したがって、ドレイン電流の検出により読出しが可能であり、メモリとしての機能を得ることができる。ただし、より大きなメモリヒステリシス効果を必要とする場合、拡散領域１０７ａ、１０７ｂとゲート電極１０４とがオーバーラップしていない（オフセット領域１２０が存在する）ほうが好ましい。
【００５９】
以上の動作方法により、１トランジスタ当り選択的に２ビットの書込み及び消去が可能となる。また、メモリ素子のゲート電極１０４にワード線ＷＬを、第１の拡散領域１０７ａに第１のビット線ＢＬ１を、第２の拡散領域１０７ｂに第２のビット線ＢＬ２をそれぞれ接続し、メモリ素子を配列することにより、メモリセルアレイを構成することができる。
【００６０】
また、上述した動作方法では、ソース電極とドレイン電極を入れ替えることによって１トランジスタ当り２ビットの書込み及び消去をさせているが、ソース電極とドレイン電極とを固定して１ビットメモリとして動作させてもよい。この場合ソース／ドレイン領域の一方を共通固定電圧とすることが可能となり、ソース／ドレイン領域に接続されるビット線の本数を半減することができる。
以上の説明から明らかなように、本発明の半導体記憶装置におけるメモリ素子では、メモリ機能体がゲート絶縁膜と独立して形成され、ゲート電極の両側に形成されているため、２ビット動作が可能である。また、各メモリ機能体はゲート電極により分離されているので、書換え時の干渉が効果的に抑制される。さらに、ゲート絶縁膜は、メモリ機能体とは分離されているので、薄膜化して短チャネル効果を抑制することができる。したがってメモリ素子、ひいては半導体記憶装置の微細化が容易となる。
【００６１】
（実施の形態２）
この実施の形態の半導体記憶装置におけるメモリ素子は、図８に示すように、メモリ機能体２６１、２６２が電荷を保持する領域（電荷を蓄える領域であって、電荷を保持する機能を有する膜であってもよい）と、電荷を逃げにくくする領域（電荷を逃げにくくする機能を有する膜であってもよい）とから構成される以外は、図１のメモリ素子１と実質的に同様の構成である。
【００６２】
メモリ機能体は、メモリの保持特性を向上させる観点から、電荷を保持する機能を有する電荷保持膜と絶縁膜とを含んでいるのが好ましい。この実施の形態では、電荷保持膜として電荷をトラップする準位を有するシリコン窒化膜２４２、絶縁膜として電荷保持膜に蓄積された電荷の散逸を防ぐ働きのあるシリコン酸化膜２４１、２４３を用いている。メモリ機能体が電荷保持膜と絶縁膜とを含むことにより電荷の散逸を防いで保持特性を向上させることができる。また、メモリ機能体が電荷保持膜のみで構成される場合に比べて電荷保持膜の体積を適度に小さくすることができ、電荷保持膜内での電荷の移動を制限して、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。さらに、シリコン窒化膜２４２がシリコン酸化膜２４１、２４３で挟まれた構造とすることにより、書換え動作時の電荷注入効率が高くなり、より高速な動作が可能となる。なお、このメモリ素子においては、シリコン窒化膜２４２を強誘電体で置き換えてもよい。
【００６３】
また、メモリ機能体２６１、２６２における電荷を保持する領域（シリコン窒化膜２４２）は、拡散領域２１２、２１３とそれぞれオーバーラップしている。ここで、オーバーラップするとは、拡散領域２１２、２１３の少なくとも一部の領域上に、電荷を保持する領域（シリコン窒化膜２４２）の少なくとも一部が存在することを意味する。なお、２１１は半導体基板、２１４はゲート絶縁膜、２１７はゲート電極、２７１はゲート電極２１７と拡散領域２１２、２１３とのオフセット領域である。図示しないが、ゲート絶縁膜２１４下であって半導体基板２１１の最表面はチャネル領域となる。
【００６４】
次に、図８に示すメモリ素子を例として、本発明のメモリ素子の形成方法を説明する。まず、公知の手順で、半導体基板２１１上にゲート絶縁膜２１４及びゲート電極２１７を形成する。続いて、半導体基板２１１上全面に、膜厚０．８〜２０ｎｍ、より好ましくは膜厚３〜１０ｎｍのシリコン酸化膜２４１を熱酸化法により形成又はＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により堆積する。次に、上記シリコン酸化膜２４１上全面に、膜厚２〜１５ｎｍ、より好ましくは３〜１０ｎｍのシリコン窒化膜２４２をＣＶＤ法により堆積する。更に、上記シリコン窒化膜上全面に、２０〜７０ｎｍのシリコン酸化膜２４３をＣＶＤ法により堆積する。
【００６５】
続いて、異方性エッチングによりシリコン酸化膜／シリコン窒化膜／シリコン酸化膜をエッチングバックすることにより、記憶に最適なメモリ機能体を、ゲート電極の側壁に記憶素子サイドウォールスペーサ状に形成する。
【００６６】
その後、ゲート電極２１７及び記憶素子サイドウォールスペーサ状のメモリ機能体をマスクとしてイオン注入することにより、拡散層領域（ソース／ドレイン領域）２１２、２１３を形成する。その後、公知の手順でシリサイド工程や上部配線工程を行なえばよい。
【００６７】
メモリ機能体２６１、２６２における電荷を保持する領域であるシリコン窒化膜２４２と拡散領域２１２、２１３とがオーバーラップすることによる効果を説明する。
【００６８】
図９に示したように、メモリ機能体２６２周辺部において、ゲート電極２１７と拡散領域２１３とのオフセット量をＷ１とし、ゲート電極のチャネル長方向の切断面におけるメモリ機能体２６２の幅をＷ２とすると、メモリ機能体２６２と拡散領域２１３とのオーバーラップ量は、Ｗ２−Ｗ１で表される。ここで重要なことは、メモリ機能体２６２のうちシリコン窒化膜２４２で構成されたメモリ機能体２６２が、拡散領域２１３とオーバーラップする、つまり、Ｗ２＞Ｗ１なる関係を満たすことである。
【００６９】
図９では、メモリ機能体２６２のうち、シリコン窒化膜２４２のゲート電極２１７と離れた側の端が、ゲート電極２１７から離れた側のメモリ機能体２６２の端と一致しているため、メモリ機能体２６２の幅をＷ２として定義した。
【００７０】
なお、図１０に示すように、メモリ機能体２６２ａのうちシリコン窒化膜２４２ａのゲート電極と離れた側の端が、ゲート電極から離れた側のメモリ機能体２６２ａの端と一致していない場合は、Ｗ２をゲート電極端からシリコン窒化膜１４２ａのゲート電極と遠い側の端までと定義すればよい。
【００７１】
図１１は、図９のメモリ素子の構造において、メモリ機能体２６２の幅Ｗ２を１００ｎｍに固定し、オフセット量Ｗ１を変化させたときのドレイン電流Ｉｄを示している。ここで、ドレイン電流は、メモリ機能体２６２を消去状態（ホールが蓄積されている）とし、拡散領域２１２、２１３をそれぞれソース電極、ドレイン電極として、デバイスシミュレーションにより求めた。
【００７２】
図１１から明らかなように、Ｗ１が１００ｎｍ以上（すなわち、シリコン窒化膜２４２と拡散領域２１３とがオーバーラップしない）では、ドレイン電流が急速に減少している。ドレイン電流値は、読出し動作速度にほぼ比例するので、Ｗ１が１００ｎｍ以上ではメモリの性能は急速に劣化する。一方、シリコン窒化膜２４２と拡散領域２１３とがオーバーラップする範囲においては、ドレイン電流の減少は緩やかである。したがって、量産製造においてばらつきも考慮した場合、電荷を保持する機能を有する膜であるシリコン窒化膜２４２の少なくとも一部とソース／ドレイン領域とがオーバーラップしなければ、事実上メモリ機能を得ることが困難である。
【００７３】
上述したデバイスシミュレーションの結果を踏まえて、Ｗ２を１００ｎｍ固定とし、Ｗ１を設計値として６０ｎｍ及び１００ｎｍとして、メモリセルアレイを作製した。Ｗ１が６０ｎｍの場合、シリコン窒化膜１４２と拡散領域２１２、２１３とは設計値として４０ｎｍオーバーラップし、Ｗ１が１００ｎｍの場合、設計値としてオーバーラップしない。これらのメモリセルアレイの読出し時間を測定した結果、ばらつきを考慮したワーストケースで比較して、Ｗ１を設計値として６０ｎｍとした場合の方が、読出しアクセス時間で１００倍高速であった。実用上、読み出しアクセス時間は１ビットあたり１００ナノ秒以下であることが好ましいが、Ｗ１＝Ｗ２では、この条件を到底達成できない。また、製造ばらつきまで考慮した場合、（Ｗ２−Ｗ１）＞１０ｎｍであることがより好ましい。
【００７４】
メモリ機能体２６１（領域２８１）に記憶された情報の読み出しは、実施の形態１と同様に、拡散領域２１２をソース電極とし、拡散領域２１３をドレイン領域としてチャネル領域中のドレイン領域に近い側にピンチオフ点を形成するのが好ましい。すなわち、２つのメモリ機能体のうち一方に記憶された情報を読み出す時に、ピンチオフ点をチャネル領域内であって、他方のメモリ機能体に近い領域に形成させるのが好ましい。これにより、メモリ機能体２６２の記憶状況の如何にかかわらず、メモリ機能体２６１の記憶情報を感度よく検出することができ、２ビット動作を可能にする大きな要因となる。
【００７５】
一方、２つのメモリ機能体の片側のみに情報を記憶させる場合又は２つのメモリ機能体を同じ記憶状態にして使用する場合には、読出し時に必ずしもピンチオフ点を形成しなくてもよい。
【００７６】
なお、図８には図示していないが、半導体基板２１１の表面にウェル領域（Ｎチャネル素子の場合はＰ型ウェル）を形成することが好ましい。ウェル領域を形成することにより、チャネル領域の不純物濃度をメモリ動作（書換え動作及び読出し動作）に最適にしつつ、その他の電気特性（耐圧、接合容量、短チャネル効果）を制御するのが容易になる。
【００７７】
また、メモリ機能体は、ゲート絶縁膜表面と略平行に配置される電荷保持膜を含むことが好ましい。言い換えると、メモリ機能体における電荷保持膜の上面が、ゲート絶縁膜上面から等しい距離に位置するように配置されることが好ましい。具体的には、図１２に示したように、メモリ機能体２６２の電荷保持膜であるシリコン窒化膜２４２ａが、ゲート絶縁膜２１４表面と略平行な面を有している。言い換えると、シリコン窒化膜２４２ａは、ゲート絶縁膜２１４表面に対応する高さから、均一な高さに形成されることが好ましい。
【００７８】
メモリ機能体２６２中に、ゲート絶縁膜２１４表面と略平行なシリコン窒化膜２４２ａがあることにより、シリコン窒化膜２４２ａに蓄積された電荷の多寡によりオフセット領域２７１での反転層の形成されやすさを効果的に制御することができ、ひいてはメモリ効果を大きくすることができる。また、シリコン窒化膜２４２ａをゲート絶縁膜２１４の表面と略平行とすることにより、オフセット量（Ｗ１）がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。しかも、シリコン窒化膜２４２ａ上部方向への電荷の移動が抑制され、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【００７９】
さらに、メモリ機能体２６２は、ゲート絶縁膜２１４の表面と略平行なシリコン窒化膜２４２ａとチャネル領域（又はウェル領域）とを隔てる絶縁膜（例えば、シリコン酸化膜２４４のうちオフセット領域２７１上の部分）を含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性の良いメモリ素子を得ることができる。
【００８０】
なお、シリコン窒化膜２４２ａの膜厚を制御すると共に、シリコン窒化膜２４２ａ下の絶縁膜（シリコン酸化膜２４４のうちオフセット領域２７１上の部分）の膜厚を一定に制御することにより、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を概ね一定に保つことが可能となる。つまり、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を、シリコン窒化膜２４２ａ下の絶縁膜の最小膜厚値から、シリコン窒化膜２４２ａ下の絶縁膜の最大膜厚値とシリコン窒化膜２４２ａの最大膜厚値との和までの間に制御することができる。これにより、シリコン窒化膜２４２ａに蓄えられた電荷により発生する電気力線の密度を概ね制御することが可能となり、メモリ素子のメモリ効果の大きさばらつきを非常に小さくすることが可能となる。
【００８１】
（実施の形態３）
この実施の形態の半導体記憶装置におけるメモリ機能体２６２は、電荷保持膜であるシリコン窒化膜２４２が、図１３に示すように、略均一な膜厚で、ゲート絶縁膜２１４の表面と略平行に配置され（領域２８１）、さらに、ゲート電極２１７側面と略平行に配置された（領域２８２）形状を有している。
【００８２】
ゲート電極２１７に正電圧が印加された場合には、メモリ機能体２６２中での電気力線２８３は矢印で示すように、シリコン窒化膜２４２を２回（領域２８２及び領域２８１部分）通過する。なお、ゲート電極２１７に負電圧が印加された時は電気力線の向きは反対側となる。ここで、シリコン窒化膜２４２の比誘電率は約６であり、シリコン酸化膜２４１、２４３の比誘電率は約４である。したがって、電荷保持膜の領域２８１のみが存在する場合よりも、電気力線２８３方向におけるメモリ機能体２６２の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。すなわち、ゲート電極２１７に印加された電圧の多くの部分が、オフセット領域２７１における電界を強くするために使われることになる。
【００８３】
書換え動作時に電荷がシリコン窒化膜２４２に注入されるのは、発生した電荷がオフセット領域２７１における電界により引き込まれるためである。したがって、矢印２８２で示される電荷保持膜を含むことにより、書換え動作時にメモリ機能体２６２に注入される電荷が増加し、書換え速度が増大する。
【００８４】
なお、シリコン酸化膜２４３の部分もシリコン窒化膜であった場合、つまり、電荷保持膜がゲート絶縁膜２１４の表面に対応する高さに対して均一でない場合、シリコン窒化膜の上方向への電荷の移動が顕著になって、保持特性が悪化する。
【００８５】
電荷保持膜は、シリコン窒化膜に代えて、比誘電率が非常大きい酸化ハフニウムなどの高誘電体により形成されることがより好ましい。
【００８６】
さらに、メモリ機能体は、ゲート絶縁膜表面と略平行な電荷保持膜とチャネル領域（又はウェル領域）とを隔てる絶縁膜（シリコン酸化膜２４１のうちオフセット領域２７１上の部分）をさらに含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性を向上させることができる。
【００８７】
また、メモリ機能体は、ゲート電極と、ゲート電極側面と略平行な向きに延びた電荷保持膜とを隔てる絶縁膜（シリコン酸化膜２４１のうちゲート電極２１７に接した部分）をさらに含むことが好ましい。この絶縁膜により、ゲート電極から電荷保持膜へ電荷が注入されて電気的特性が変化することを防止し、メモリ素子の信頼性を向上させることができる。
【００８８】
さらに、実施の形態２と同様に、シリコン窒化膜２４２下の絶縁膜（シリコン酸化膜２４１のうちオフセット領域２７１上の部分）の膜厚を一定に制御すること、さらにゲート電極側面上に配置する絶縁膜（シリコン酸化膜２４１のうちゲート電極２１７に接した部分）の膜厚を一定に制御することが好ましい。これにより、シリコン窒化膜２４２に蓄えられた電荷により発生する電気力線の密度を概ね制御することができるとともに、電荷リークを防止することができる。
【００８９】
（実施の形態４）
この実施の形態では、半導体記憶装置におけるメモリ素子のゲート電極、メモリ機能体及びソース／ドレイン領域間距離の最適化について説明する。
【００９０】
図１４に示したように、Ａはチャネル長方向の切断面におけるゲート電極長、Ｂはソース／ドレイン領域間の距離（チャネル長）、Ｃは一方のメモリ機能体の端から他方のメモリ機能体の端までの距離、つまり、チャネル長方向の切断面における一方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）から他方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）までの距離を示す。
【００９１】
このようなメモリ素子では、Ｂ＜Ｃであることが好ましい。このような関係を満たすことにより、チャネル領域のうちゲート電極２１７下の部分と拡散領域２１２、２１３との間にはオフセット領域２７１が存在することとなる。これにより、メモリ機能体２６１、２６２（シリコン窒化膜２４２）に蓄積された電荷により、オフセット領域２７１の全領域において、反転の容易性が効果的に変動する。したがって、メモリ効果が増大し、特に読出し動作の高速化が実現する。
【００９２】
また、ゲート電極２１７と拡散領域２１２、２１３がオフセットしている場合、つまり、Ａ＜Ｂが成立する場合には、ゲート電極に電圧を印加したときのオフセット領域の反転のしやすさがメモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果を低減することができる。
【００９３】
ただし、メモリ効果が発現する限りにおいては、必ずしもオフセット領域２７１が存在しなくてもよい。オフセット領域２７１が存在しない場合においても、拡散領域２１２、２１３の不純物濃度が十分に薄ければ、メモリ機能体２６１、２６２（シリコン窒化膜２４２）においてメモリ効果が発現し得る。
このようなことから、Ａ＜Ｂ＜Ｃであるのが最も好ましい。
【００９４】
（実施の形態５）
この実施の形態における半導体記憶装置のメモリ素子は、図１５に示すように、実施の形態２における半導体基板をＳＯＩ基板とする以外は、実質的に同様の構成を有する。
【００９５】
このメモリ素子は、半導体基板２８６上に埋め込み酸化膜２８８が形成され、さらにその上にＳＯＩ層が形成されている。ＳＯＩ層内には拡散領域２１２、２１３が形成され、それ以外の領域はボディ領域２８７となっている。
【００９６】
このメモリ素子によっても、実施の形態２のメモリ素子と同様の作用効果を奏する。さらに、拡散領域２１２、２１３とボディ領域２８７との接合容量を著しく小さくすることができるので、素子の高速化や低消費電力化が可能となる。
【００９７】
（実施の形態６）
この実施の形態の半導体記憶装置におけるメモリ素子は、図１６に示すように、Ｎ型の拡散領域２１２、２１３のチャネル側に隣接して、Ｐ型高濃度領域２９１を追加した以外は、実施の形態２のメモリ素子と実質的に同様の構成を有する。
【００９８】
すなわち、Ｐ型高濃度領域２９１におけるＰ型を与える不純物（例えばボロン）濃度が、領域２９２におけるＰ型を与える不純物濃度より高い。Ｐ型高濃度領域２９１におけるＰ型の不純物濃度は、例えば、５×１０１７〜１×１０１９ｃｍ−３程度が適当である。また、領域２９２のＰ型の不純物濃度は、例えば、５×１０１６〜１×１０１８ｃｍ−３とすることができる。
【００９９】
このように、Ｐ型高濃度領域２９１を設けることにより、拡散領域２１２、２１３と半導体基板２１１との接合が、メモリ機能体２６１、２６２の直下で急峻となる。そのため、書込み及び消去動作時にホットキャリアが発生し易くなり、書込み動作及び消去動作の電圧を低下させ、あるいは書込み動作及び消去動作を高速にすることが可能となる。さらに、領域２９２の不純物濃度は比較的薄いので、メモリが消去状態にあるときの閾値が低く、ドレイン電流は大きくなる。そのため、読出し速度が向上する。したがって、書換え電圧が低く又は書換え速度が高速で、かつ、読出し速度が高速なメモリ素子を得ることができる。
【０１００】
また、図１６において、ソース／ドレイン領域近傍であってメモリ機能体の下（すなわち、ゲート電極の直下ではない）において、Ｐ型高濃度領域２９１を設けることにより、トランジスタ全体としての閾値は著しく上昇する。この上昇の程度は、Ｐ型高濃度領域２９１がゲート電極の直下にある場合に比べて著しく大きい。メモリ機能体に書込み電荷（トランジスタがＮチャネル型の場合は電子）が蓄積した場合は、この差がいっそう大きくなる。一方、メモリ機能体に十分な消去電荷（トランジスタがＮチャネル型の場合は正孔）が蓄積された場合は、トランジスタ全体としての閾値は、ゲート電極下のチャネル領域（領域２９２）の不純物濃度で決まる閾値まで低下する。すなわち、消去時の閾値は、Ｐ型高濃度領域２９１の不純物濃度には依存せず、一方で、書込み時の閾値は非常に大きな影響を受ける。よって、Ｐ型高濃度領域２９１をメモリ機能体の下であってソース／ドレイン領域近傍に配置することにより、書込み時の閾値のみが非常に大きく変動し、メモリ効果（書込み時と消去時での閾値の差）を著しく増大させることができる。
【０１０１】
（実施の形態７）
この実施の形態の半導体記憶装置におけるメモリ素子は、図１７に示すように、電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも薄いこと以外は、実施の形態２と実質的に同様の構成を有する。
【０１０２】
ゲート絶縁膜２１４は、メモリの書換え動作時における耐圧の要請から、その厚さＴ２には下限値が存在する。しかし、絶縁膜の厚さＴ１は、耐圧の要請にかかわらず、Ｔ２よりも薄くすることが可能である。
【０１０３】
このメモリ素子において、上述のようにＴ１に対する設計の自由度が高いのは以下の理由による。
つまり、このメモリ素子においては、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜は、ゲート電極とチャネル領域又はウェル領域とに挟まれていない。そのため、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜には、ゲート電極とチャネル領域又はウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用する。そのため、ゲート絶縁膜に対する耐圧の要請にかかわらず、Ｔ１をＴ２より薄くすることが可能になる。
【０１０４】
Ｔ１を薄くすることにより、メモリ機能体への電荷の注入が容易になり、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となり、また、シリコン窒化膜２４２に電荷が蓄積された時にチャネル領域又はウェル領域に誘起される電荷量が増えるため、メモリ効果を増大させることができる。
【０１０５】
ところで、メモリ機能体中での電気力線は、図１３の矢印２８４で示すように、シリコン窒化膜２４２を通過しない短いものもある。このような短い電気力線上では比較的電界強度が大きいので、この電気力線に沿った電界は書換え動作時においては大きな役割を果たしている。Ｔ１を薄くすることによりシリコン窒化膜２４２が図の下側に移動し、矢印２８３で示す電気力線がシリコン窒化膜を通過するようになる。それゆえ、電気力線２８４に沿ったメモリ機能体中の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。したがって、ゲート電極２１７に印加された電圧の多くの部分が、オフセット領域における電界を強くするために使われ、書込み動作及び消去動作が高速になる。
【０１０６】
これに対して、例えば、フラッシュメモリに代表されるＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜は、ゲート電極（コントロールゲート）とチャネル領域又はウェル領域に挟まれているので、ゲート電極からの高電界が直接作用する。それゆえ、ＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さが制限され、メモリ素子の機能の最適化が阻害される。
【０１０７】
以上より明らかなように、Ｔ１＜Ｔ２とすることにより、メモリの耐圧性能を低下させることなく、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にし、さらにメモリ効果を増大することが可能となる。なお、絶縁膜の厚さＴ１は、製造プロセスによる均一性や膜質が一定の水準を維持することが可能であり、かつ保持特性が極端に劣化しない限界となる０．８ｎｍ以上であることがより好ましい。
【０１０８】
具体的には、デザインルールの大きな高耐圧が必要とされる液晶ドライバＬＳＩのような場合、液晶パネルＴＦＴを駆動するために、最大１５〜１８Ｖの電圧が必要となる。このため、通常、ゲート酸化膜を薄膜化することができない。液晶ドライバＬＳＩに画像調整用として本発明の不揮発性メモリを混載する場合、本発明のメモリ素子ではゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さを最適に設計できる。例えば、ゲート電極長（ワード線幅）２５０ｎｍのメモリセルに対して、Ｔ１＝２０ｎｍ、Ｔ２＝１０ｎｍで個別に設定でき、書込み効率の良いメモリセルを実現できる。（Ｔ１が通常のロジックトランジスタよりも厚くても短チャネル効果が発生しない理由はゲート電極に対して、ソース・ドレイン領域がオフセットしているためである）。
【０１０９】
（実施の形態８）
この実施の形態の半導体記憶装置におけるメモリ素子は、図１８に示すように、電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも厚いこと以外は、実施の形態２と実質的に同様の構成を有する。
【０１１０】
ゲート絶縁膜２１４は、素子の短チャネル効果防止の要請から、その厚さＴ２には上限値が存在する。しかし、絶縁膜の厚さＴ１は、短チャネル効果防止の要請かかわらず、Ｔ２よりも厚くすることが可能である。すなわち、微細化スケーリングが進んだとき（ゲート絶縁膜の薄膜化が進行したとき）にゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さを最適に設計できるため、メモリ機能体がスケーリングの障害にならないという効果を奏する。
【０１１１】
このメモリ素子において、上述のようにＴ１に対する設計の自由度が高い理由は、既に述べた通り、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜が、ゲート電極とチャネル領域又はウェル領域とに挟まれていないことによる。そのため、ゲート絶縁膜に対する短チャネル効果防止の要請にかかわらず、Ｔ１をＴ２より厚くすることが可能になる。Ｔ１を厚くすることにより、メモリ機能体に蓄積された電荷が散逸するのを防ぎ、メモリの保持特性を改善することが可能となる。
【０１１２】
したがって、Ｔ１＞Ｔ２とすることにより、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。
なお、絶縁膜の厚さＴ１は、書換え速度の低下を考慮して、２０ｎｍ以下であることが好ましい。
【０１１３】
具体的には、フラッシュメモリに代表される従来の不揮発性メモリは、選択ゲート電極が書込み消去ゲート電極を構成し、上記書込み消去ゲート電極に対応するゲート絶縁膜（フローティングゲートを内包する）が電荷蓄積膜を兼用している。このため、微細化（短チャネル効果抑制のため薄膜化が必須）の要求と、信頼性確保（保持電荷のリーク抑制のため、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さは７ｎｍ程度以下には薄膜化できない）の要求が相反するため、微細化が困難となる。実際、ＩＴＲＳ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｔｅｃｈｎｏｌｏｇｙ Ｒｏａｄｍａｐ ｆｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ）によれば、物理ゲート長の微細化は０．２ミクロン程度以下に対して目処が立っていない。このメモリ素子では、上述したようにＴ１とＴ２を個別に設計できることにより、微細化が可能となる。
【０１１４】
例えば、ゲート電極長（ワード線幅）４５ｎｍのメモリセルに対して、Ｔ２＝４ｎｍ、Ｔ１＝７ｎｍで個別に設定し、短チャネル効果の発生しないメモリ素子を実現することができる。Ｔ２を通常のロジックトランジスタよりも厚く設定しても短チャネル効果が発生しない理由は、ゲート電極に対して、ソース／ドレイン領域がオフセットしているためである。
【０１１５】
また、このメモリ素子は、ゲート電極に対して、ソース／ドレイン領域がオフセットしているため、通常のロジックトランジスタと比較してもさらに微細化を容易にする。
【０１１６】
つまり、メモリ機能体の上部に書込、消去を補助する電極が存在しないため、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜には、書込、消去を補助する電極とチャネル領域又はウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用するのみである。そのため、同じ加工世代に対してロジックトランジスタのゲート長と同程度以上に微細化されたゲート長を保有するメモリ素子を実現することができる。
【０１１７】
（実施の形態９）
この実施の形態は、半導体記憶装置のメモリ素子の書換えを行ったときの電気特性の変化に関する。
【０１１８】
Ｎチャネル型メモリ素子において、メモリ機能体中の電荷量が変化したとき、図１９に示すような、ドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）特性（実測値）を示す。
【０１１９】
図１９から明らかなように、消去状態（実線）から書込み動作を行った場合、単純に閾値が上昇するのみならず、特にサブスレッショルド領域においてグラフの傾きが顕著に減少している。そのため、ゲート電圧（Ｖｇ）が比較的高い領域においても、消去状態と書込み状態でのドレイン電流比が大きくなる。例えば、Ｖｇ＝２．５Ｖにおいても、電流比は２桁以上を保っている。この特性は、フラッシュメモリの場合（図３１）と大きく異なる。
【０１２０】
このような特性の出現は、ゲート電極と拡散領域とがオフセットし、ゲート電界がオフセット領域に及びにくいために起こる特有な現象である。メモリ素子が書込み状態にあるときには、ゲート電極に正電圧を加えてもメモリ機能体下のオフセット領域には反転層が極めてできにくい状態になっている。これが、書込み状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが小さくなる原因となっている。
【０１２１】
一方、メモリ素子が消去状態にあるときには、オフセット領域には高密度の電子が誘起されている。さらに、ゲート電極に０Ｖが印加されているとき（すなわちオフ状態にあるとき）は、ゲート電極下のチャネルには電子が誘起されない（そのためオフ電流が小さい）。これが、消去状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが大きく、かつ閾値以上の領域でも電流の増加率（コンダクタンス）が大きい原因となっている。
【０１２２】
以上のことから明らかなように、本発明の半導体記憶素子を構成するメモリ素子は、書込み時と消去時のドレイン電流比を特に大きくすることができる。
【０１２３】
（実施の形態１０）
この実施の形態は、実施の形態１〜８に記載のメモリ素子の複数を、行方向及び列方向にマトリクス状に配列してなるメモリセルアレイ構成に関する。
【０１２４】
図２０に、メモリセルアレイ５２１の一構成例を示す。図２０において、５０１ａＡ１〜５０１ａＡ４、５０１ａＢ１〜５０１ａＢ４・・・、５０１ｎＢ１〜５０１ｎＢ４はメモリ素子、５０８ａ〜５０８ｎはワード線、Ａ１〜Ａ５、Ｂ１〜Ｂ５はビット線である。ここで、各メモリ素子はメモリ機能体を２つ有するが、それらを区別するために、図２０中では、メモリ素子５０１ａＡ１のみに矢印Ａ及び矢印Ｂを付し、その他のメモリ素子については省略している。
【０１２５】
図２０に例示するメモリセルアレイ構成では、ビット線が隣り合う列に属するメモリ素子間で共有されているので、メモリ素子の高集積度での配列が可能となり、記憶容量の大容量化に適している。具体的には、ビット線Ａ２〜Ａ４、Ｂ２〜Ｂ４が共有されている。なお、本実施の形態では４列のメモリ素子が１ブロックを構成しているが、その列数はこれに限定されない。
【０１２６】
また、上記各ビット線は、上述の実施の形態１で図３〜図７を用いて説明したメモリ素子の書込み、消去及び読出し動作で使用する第１及び第２のビット線に該当する。ここで、選択されたメモリ素子の２つのメモリ機能体の何れに対して、書込み、消去または読出し動作を行うかにより、選択されたメモリ素子に接続する２本のビット線の何れか一方が第１のビット線となり、他方のビット線が第２のビット線となる。書込み、消去及び読出しの各動作において、選択されたメモリ素子に接続するワード線及び２本のビット線に印加される電圧は、上述の実施の形態１で説明した通りであり、重複した説明は割愛する。尚、メモリ素子を非選択状態、つまり、書込み、消去及び読出し動作とならないようにするには、ワード線の電圧を０Ｖ（メモリ素子のゲート絶縁膜下にチャネルを形成しないゲート電圧）を印加するか、または、メモリ素子に接続する２本のビット線間の電圧差を書込み、消去及び読出し動作とならない電圧差とするかの、少なくとも何れかの状態とする必要がある。従って、選択されたメモリ素子と同一ワード線の非選択メモリ素子の場合は後者の方法により、また、選択されたメモリ素子と同一ビット線の非選択メモリ素子の場合は前者の方法により、また、選択されたメモリ素子とワード線もビット線も同一でない非選択メモリ素子の場合は、両方の方法により非選択状態となる。
【０１２７】
ここで、図示しないが、ワード線には、書込み、消去及び読出しの各動作において、選択メモリ素子及び非選択メモリ素子の夫々に適切な電圧を選択的に印加すべく、各ワード線を駆動する回路が接続する。また、ビット線には、書込み、消去及び読出しの各動作において、選択メモリ素子及び非選択メモリ素子の夫々に適切な電圧を選択的に印加すべく、各ビット線を駆動する回路、及び、読出し動作において、第２のビット線に流れるドレイン電流を検出してメモリ機能体の記憶状態を読み出すセンスアンプ回路が接続する。尚、センスアンプ回路としては公知の差動増幅回路等を応用して実現できる。
【０１２８】
また、本実施の形態の半導体記憶装置によれば、上述の如く、ビット線が隣り合う列に属するメモリ素子に共有されているので、集積度を大幅に向上することができ、その結果、製造コストが大幅に低減され、安価な半導体記憶装置を得ることができる。尚、本発明の半導体記憶装置のメモリアレイセル構成としては、図２０に例示した構成以外であっても構わない。
【０１２９】
本実施の形態の半導体記憶装置は、ロジックトランジスタが同じ半導体チップ上に混載されていることが好ましい。
本実施の形態のメモリ素子を形成するための手順は、通常の標準トランジスタ形成プロセスと非常に親和性の高いものとなっているため、半導体記憶装置、つまり、メモリ素子とロジックトランジスタとを混載するプロセスは非常に簡便なものとなる。ロジック回路部やアナログ回路部を構成する標準トランジスタは、図２１に示すように、通常、半導体基板７１１上にゲート絶縁膜７１２を介して、絶縁膜からなるサイドウォールスペーサ７１４をその側壁に有するゲート電極７１３が形成され、ゲート電極７１３の両側にソース領域７１７及びドレイン領域７１８が形成されている。ソース領域７１７及びドレイン領域７１８は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域７１９を有する。したがって、この標準トランジスタは、半導体記憶装置のメモリ素子の構成と近似しており、標準トランジスタをメモリ素子に変更するためには、例えば、サイドウォールスペーサ７１４にメモリ機能部としての機能を付加し、ＬＤＤ領域７１９を形成しないのみでよい。
【０１３０】
より具体的には、サイドウォールスペーサ７１４を、例えば、図８のメモリ機能体２６１、２６２と同様の構造に変更すればよい。この際、シリコン酸化膜２４１、２４３、シリコン窒化膜２４２の膜厚構成比はメモリ素子が適切な動作をするように適宜調整することができる。標準ロジック部を構成するトランジスタのサイドウォールスペーサが、例えば、図８のメモリ機能体２６１、２６２と同様な構造であったとしても、サイドウォールスペーサ幅（すなわちシリコン酸化膜２４１、２４３とシリコン窒化膜２４２のトータル膜厚）が適切であって、書換え動作が起こらない電圧範囲で動作させる限り、トランジスタ性能を損なうことはない。
【０１３１】
また、標準ロジック部を構成するトランジスタにＬＤＤ領域を形成するためには、ゲート電極を形成した後であってメモリ機能体（サイドウォールスペーサ）を形成する前に、ＬＤＤ領域形成のための不純物注入を行なえばよい。したがって、ＬＤＤ領域形成のための不純物注入を行なう際に、メモリ素子をフォトレジストでマスクするのみで、メモリ素子と標準トランジスタとを同時に形成することができ、容易に混載することができる。
【０１３２】
なお、従来技術のフラッシュメモリは、その形成プロセスが標準ロジックプロセスと著しく異なる。それゆえ、フラッシュメモリを不揮発性メモリとして用いてロジック回路やアナログ回路と混載した従来の場合に比べて、本発明の半導体記憶装置は、飛躍的にマスク枚数及びプロセス工数を削減することが可能となる。したがって、ロジック回路やアナログ回路と不揮発性メモリ素子とを混載したチップの歩留まりが向上し、製造コストが削減され、ひいては、安価で、信頼性の高い半導体記憶装置を得ることができる。
【０１３３】
（実施の形態１１）
次に、例えば、上記実施の形態１０に例示したような実施の形態１〜８に記載のメモリ素子の複数を、行方向及び列方向にマトリクス状に配列してなるメモリセルアレイの複数プレーンと、前記複数プレーンのメモリセルアレイに対する読出しと書込みの同時実行を提供するアドレス処理機構を備えて構成される本発明に係る半導体記憶装置（以下、適宜「本発明装置」と称す。）の実施の形態につき説明する。
【０１３４】
本発明装置２００は、複数プレーンの同時動作可能な高自由度、高効率に設計された不揮発性の半導体記憶装置である。本発明装置２００のアドレス処理機構は、各プレーンに局在するアドレス指定、アドレス選択、動作制御信号、動作制御ロジック、及び、アクセス回路を提供する。アドレス処理機構の各プレーンに対して局在する個別構造によって、デュアルプレーン（２プレーン）から複数プレーン（３以上のプレーン）の同時動作の機能拡張が容易に実用化できる。
【０１３５】
本発明装置２００は、複数プレーンの同時動作可能な、即ち、同時読出し書込みが可能な、拡張性のある高自由度の複数プレーン構造を提供する。一般に書込み動作は、単にデータ消去状態のメモリセルにデータを書き込む「書込み」（狭義の書込み）以外に、広義には、メモリセルに書き込まれたデータを消去すること、更に、メモリセルが多値（３値以上）状態を記憶する多値セルの場合、メモリセルに書き込まれたデータを別の論理値のデータに書き換えることも意味する。本実施の形態においては、「書込み」の定義を区別するために狭義の書込みを「プログラム」と称する。従って、以下、特に断らない限り、「書込み」は広義に解する。尚、多値セルの場合においても狭義の書込み「プログラム」は存在する。
【０１３６】
図２２は、本発明装置２００のアドレス処理機構の概略構成を示すブロック構成図である。複数プレーンの同時動作可能な本発明装置２００の典型的なアドレス処理機構は、アドレスバッファ２２０、ステートマシンを有する制御ロジック回路２１８、ライトイネーブル（ＷＥ）バッファ２２８、データ入力（ＤＩＮ）バッファ２２４、及び、各別にアドレス選択回路３０１〜３０６の付属したメモリセルアレイの６つのプレーン２０１〜２０６を備えて構成される。
【０１３７】
アドレスバッファ２２０は読出しアドレスバス２３２に読出しアドレスを書込みアドレスバス２３４に書込みアドレスをアドレス選択回路３０１〜３０６の選択のために提供する。アドレスバッファ２２０は、また、制御ロジック回路２１８と通信を行う。ここで、各アドレスバス２３２，２３４は夫々の単一アドレスビット線の集合体である。読出しアドレス及び書込みアドレスにビット情報を伝達する各アドレスバス２３２，２３４におけるビット数は、一般に、読出し及び書込みに用いられるアドレスビットの本数に依存する。
【０１３８】
図２２において、同時に１つ（１組）の読出しアドレスと１つ（１組）の書込みアドレスが提供される実施例を示しているが、本発明装置２００は当該実施例の構成に限定されるものではない。即ち、複数の読出しアドレス、複数の書込みアドレスの何れか一方または両方をアドレス選択回路３０１〜３０６に対して同時に提供可能な構成であっても構わない。かかる複数の読出しアドレス、複数の書込みアドレスでは、各アドレスバス２３２，２３４を追加して設ける。
【０１３９】
アドレスバッファ２２０は、複数ビットのアドレス入力信号２２２を受け付ける。好ましくは、アドレス入力信号２２２は、外部から、つまり、本発明装置２００の外部ソースからアドレスバッファ２２０に供給される。しかしながら、アドレス入力信号２２２は、本発明装置２００或いはアドレス処理機構内に設けられたアドレス発生器（図示せず）によって内部的に発生されても構わない。好ましくは、アドレスバッファ２２０は、制御ロジック回路２１８により制御されるアドレスシーケンス回路を備える。アドレスシーケンス回路は、書込み動作中に連続する複数のアドレスを発生するのに使用される。別の形態として、アドレスシーケンス回路を制御ロジック回路２１８の一部としても構わない。
【０１４０】
制御ロジック回路２１８は、本発明装置２００において複数の信号を供給する。好ましくは、制御ロジック回路２１８により供給される信号には、プログラム及び消去に関連した制御信号、及び、動作選択信号が含まれる。
【０１４１】
データ入力バッファ２２４は、複数ビットのデータ入力信号ＤＩＮ２２５を受け取る。好ましくは、データ入力信号ＤＩＮ２２５は、制御ロジック回路２１８内にあるコマンドレジスタ向けの読出し及び書込み動作コマンドを提供する。データ入力信号ＤＩＮ２２５は、データ入力バッファ２２４内に格納され、必要に応じて制御ロジック回路２１８に供給される。また、データ入力信号ＤＩＮ２２５はプログラム動作中に本発明装置２００のメモリセルアレイにプログラムされるデータでもある。
【０１４２】
ＷＥバッファ２２８は、複数ビットの制御入力信号ＷＥ２３０を受け取る。ライトイネーブル信号とも呼ばれる制御入力信号ＷＥ２３０は、ＷＥバッファ２２８により格納され、制御ロジック回路２１８に提供される。制御入力信号ＷＥ２３０は本発明装置２００の書込み動作機能を有効にするのに使用される。
【０１４３】
図２２は、アドレス指定の観点から本発明装置２００の構成を示した図である。一例として、図２２にはメモリセルアレイで構成される６つのプレーン２０１〜２０６が例示されている。複数プレーンの同時動作可能な本発明装置２００のアドレス処理機構は６プレーンに限定されるものではない。局在するアドレス指定やアドレスデコード機構の利点は、本発明装置２００のアドレス処理機構が拡張可能で、メモリセルアレイの種々のプレーン数に対応できるという点である。下記の説明では、Ｎ個のプレーンの任意の１つのプレーンを適宜プレーンｎとして参照する。従って、図２２では、６つのプレーンを例示しているが、プレーン数は６以外にも２以上の任意の個数が可能である。
【０１４４】
６つのプレーン２０１〜２０６は、上述の実施の形態１〜８に記載のメモリ素子の複数を、行方向及び列方向にマトリクス状に配列してなるメモリセルアレイである。複数のプレーンを形成するメモリセルアレイの構成は、上述の実施の形態１０に記載のアレイ構成を採用可能であるが、アレイ構成はこれに限定されるものではない。また、各プレーンのメモリセルの個数、つまり、記憶容量は各プレーン間で均等に配分されていても、均等でなく非対称に配分されていても構わない。
【０１４５】
各プレーン２０１〜２０６は、局在するアドレスデコードロジック（図示せず）を有する。例えば、アドレスデコードロジックは、各プレーンのメモリセルアレイに対するローデコーダ及びコラムデコーダを含む。好ましくは、前記ローデコーダは、ワード線デコーダとセクタデコーダを含む。前記ワード線デコーダとセクタデコーダは、対応するアドレス選択回路３０１〜３０６からアドレス信号を受け取る。また、前記コラムデコーダは、ビット線デコーダとコラムゲートを含む。前記ビット線デコーダはアドレス選択回路３０１〜３０６からアドレス信号を受け取る。前記ローデコーダ及びコラムデコーダはフラッシュメモリ等の半導体記憶装置で公知の回路技術であり、ここでは詳細な記載は割愛する。尚、上記において、「セクタ」は１つのプレーン内のメモリセルアレイを更に分割してなるサブプレーンである。本実施の形態では、セクタ単位の消去が可能であることを想定しているが、プレーンが消去単位であっても構わない。
【０１４６】
図２２において、制御ロジック回路２１８は、アドレス選択回路３０１〜３０６への一連の選択信号を提供する。図２２に例示する前記一連の選択信号として、ＲＳＥＬ０〜５、ＷＳＥＬ０〜５である。前記一連の選択信号の１つの機能は、アドレスバッファ２２０が提供し、読出しアドレスバス２３２で伝送される読出しアドレスまたは書込みアドレスバス２３４で伝送される書込みアドレス、または、これら読出しアドレスまたは書込みアドレスの個別ビットを選択することである。
【０１４７】
例えば、アドレス選択回路３０１（または３０２〜３０６）により適切な複数ビットの読出しまたは書込みアドレスが選択されると、当該アドレスが、信号２３６（または２３７〜２４１）として、介在するロー及びラインデコーダ（図示せず）を介してプレーン０：２０１（または、プレーン１〜５：２０２〜２０６）に現出する。
【０１４８】
尚、メモリセルアレイ中の特定のメモリセルの選択には対応する複数ビットディジタル信号のアドレスを必要とするので、本発明装置２００のアドレスは、複数ビットのディジタル信号である。本実施の形態において回路が複数ビットのアドレスの特定ビットに関して記述されている場合に、当該回路を同じ概念のもとに複数ビットに拡張することはあり得る。従って、例えば、本実施の形態の１ビット用の回路を複数ビット用に並行に拡張し、或いは、同じ結果或いは機能を達成するために複数ビットのアドレスの全部または一部を多重化して提供することも可能である。
【０１４９】
図２２のアドレス入力信号２２２は、複数ビットの外部入力のアドレスであり、後述する図２４に示すアドレス入力ビットＡｈｉを含む。好ましくは、アドレスは外部から本発明装置２００に入力される。複数ビットのアドレス入力信号２２２は、読出し及び書込み動作に関するアドレス情報を含んでいる。好ましくは、外部ユーザは、読出し及び書込み動作に用いるべくアドレスを提供する。アドレス入力信号２２２は、制御ロジック回路２１８中のプレーン選択ロジックを活性化するためのプレーン数に依存する１ビット以上のビット数を含む、例えば２０ビット程度（各プレーンの容量とデータのビット幅に依存する）の信号である。
【０１５０】
アドレスバッファ２２０は複数のビット別アドレスバッファを含む。好ましくは、各個別アドレスバッファは２つの出力ポートを有するデュアルポート仕様で、１つの出力は読出アドレス用で、他の出力は書込みアドレス用である。読出しアドレス出力は、読出しアドレスの内の１ビットであり、書込みアドレス出力は、書込みアドレスの内の１ビットである。他の実施の形態として、各個別アドレスバッファは複数の読出しアドレスを出力し、または、複数の書込みアドレスを出力する可能に構成されていても構わない。
【０１５１】
アドレスバッファ２２０からの読出しアドレス及び書込みアドレスはアドレス列す入力信号２２２によって、最初にまたは直接的に制御される。書込みアドレスは、アドレスバッファ２２０内にラッチされ、特定動作の指示に応じてインクリメントされる。
【０１５２】
各プレーンｎは付随するアドレス選択回路ｎを有する。各アドレス選択回路ｎは、制御ロジック回路２１８によって生成された選択信号ＲＳＥＬｎ、ＷＳＥＬｎに応じて必要なアドレス信号を各プレーンｎに供給するために、読出しのためのアドレスまたは書込みのためのアドレスを選択する。ＲＳＥＬｎ信号が高レベルの場合、プレーンｎが読出し動作のために選択され、読出しアドレスがプレーンｎに供給される。ＷＳＥＬｎ信号が高レベルの場合、プレーンｎが書込み動作のために選択され、書込みアドレスがプレーンｎに供給される。
【０１５３】
図２３は、本発明装置２００の複数プレーン同時動作に関するデータ操作の観点における構成を示すブロック構成図である。複数プレーンの同時動作可能な本発明装置２００の模範的なデータ操作機構は、メモリセルアレイの６つのプレーン２０１〜２０６、各別に付属するプログラム・消去制御回路（ＰＥＣＣ０〜５）３１１〜３１６、ＮチャネルＭＯＳＦＥＴ２５１Ｒ／Ｖ〜２５６Ｒ／Ｖ、制御ロジック回路２１８、読出し専用のセンスアンプ２６８、及び、ベリファイ専用のセンスアンプ２７０を備える。センスアンプ２６８，２７０は夫々、プレーン２０１〜２０６からのデータを検出する１または複数の個別センスアンプを含む。尚、ベリファイとは、書込み（プログラムまたは消去）動作確認用の特別の読出し動作を意味する。
【０１５４】
読出しセンスアンプ２６８は、プレーン各別に対応するＮチャネルＭＯＳＦＥＴ２５１Ｒ〜２５６Ｒを介してプレーン２０１〜２０６と接続する。各プレーンは個別に読出し専用トランジスタ２５１Ｒ〜２５６Ｒを有する。尚、これ以外の追加の読出し専用のトランジスタが含まれていても当然構わない。
【０１５５】
各読出しトランジスタ２５１Ｒ〜２５６Ｒは、各ゲート入力に各プレーンｎに適用される読出し選択信号ＲＳＥＬｎが印加されて、オン・オフ動作する。例えば、読出し選択信号ＲＳＥＬ０が高レベルで、読出しトランジスタ２５１Ｒをオン（導通）すると、読出し専用のセンスアンプ２６８は、プレーン０のメモリセルのデータを読み出すことができるようになる。読出し専用のセンスアンプ２６８は、当該メモリセルのデータを読み出し、本発明装置２００からそのデータを出力する。尚、読出し専用のセンスアンプ２６８が読み出したデータを本発明装置２００から出力するのに、出力バッファ、データラッチ、或いは、その他のデータ読出し機構等の回路処理を、読出し専用のセンスアンプ２６８とともに、或いは、別個に使用しても構わない。かかる回路処理は図２３において図示していないが、好ましくは本発明装置２００に内蔵されている。また、他の実施の形態として、データ出力機構または前記回路処理は、本発明装置２００の外部に設けられていても構わない。本実施の形態においては、読出し専用のセンスアンプ２６８はプレーン毎に分離して設けられている必要は無い。
【０１５６】
ベリファイ専用のセンスアンプ２７０は、プレーン各別に対応するＮチャネルＭＯＳＦＥＴ２５１Ｖ〜２５６Ｖを介してプレーン２０１〜２０６と接続する。各プレーンは個別にベリファイ専用トランジスタ２５１Ｖ〜２５６Ｖを有する。尚、これ以外の追加のベリファイ専用のトランジスタが含まれていても当然構わない。各ベリファイ専用トランジスタ２５１Ｖ〜２５６Ｖは、各ゲート入力に各プレーンｎに適用される書込み選択信号ＷＳＥＬｎが印加されて、オン・オフ動作する。例えば、書込み選択信号ＷＳＥＬ０が高レベルで、ベリファイ専用トランジスタ２５１Ｖをオン（導通）すると、ベリファイ専用のセンスアンプ２７０は、プレーン０のメモリセルのデータをベリファイできるようになる。ベリファイ専用のセンスアンプ２７０は、当該メモリセルのデータ情報を検出し、その情報を、ベリファイ処理を行い本発明装置２００の次の状態を決定するステートマシンを備えた制御ロジック回路２１８に提供する。本実施の形態においては、読出し専用のセンスアンプ２６８と同様に、ベリファイ専用のセンスアンプ２７０はプレーン毎に分離して設けられている必要は無い。
【０１５７】
図２３に示すように、ステートマシンを備えた制御ロジック回路２１８は、読出し選択信号ＲＳＥＬ０〜５、及び、書込み選択信号ＷＳＥＬ０〜５とともに、ＰＧＭ、ＥＲＳ，ＶＥＲＩＦＹの各信号に関連するプログラム及び消去を含む複数のグローバル信号を、本発明装置２００に対して提供する。ＶＥＲＩＦＹ信号はベリファイ専用のセンスアンプ２７０の制御に用いられる。ここで、「グローバル信号」とは、各プレーン専用の信号に対し、各プレーンに共通に、つまり、本発明装置２００全体に対して使用される信号を意味する。また、用語「グローバル」も以下、同様の趣旨で使用される。
【０１５８】
６つのプレーン２０１〜２０６の夫々の前記データ操作機構は、各別に付属するプログラム・消去制御回路（ＰＥＣＣ０〜５）３１１〜３１６を有する。好ましくは、各プレーンに局在するプログラム・消去制御回路（ＰＥＣＣ０〜５）は、プログラム動作用の電源、消去動作用の電源、ベリファイ動作用の電源、プログラムデータ供給、プログラム及び消去関連回路、及び、必要に応じてその他の電源を備える。上記各種電源、及び、プログラム及び消去関連回路の一部または全部は、プログラム・消去制御回路（ＰＥＣＣ０〜５）の外部に配置されていても構わない。各プレーンに局在するプログラム・消去制御回路（ＰＥＣＣ０〜５）は、制御ロジック回路２１８によって供給されるグローバル信号、ＰＧＭとＥＲＳによって制御される。
【０１５９】
プログラム・消去制御回路（ＰＥＣＣ０〜５）３１１〜３１６は、ＡＮＤゲート（論理積）ロジックを含む。ＰＧＭ信号が１または複数のＡＮＤゲートロジックに入力され、ＰＧＭ信号が低レベル（論理値「０」に相当）のときに当該ＡＮＤゲートロジックの出力が低レベルを駆動する結果、プログラムに関連する回路（プログラム回路）が当該ＡＮＤゲートロジックにより制御される。このように、制御ロジック回路２１８からのＰＧＭ信号がプログラム回路を制御する。同様に、ＥＲＳ信号が１または複数のＡＮＤゲートロジックに入力され、ＥＲＳ信号が低レベルのときに当該ＡＮＤゲートロジックの出力が低レベルを駆動する結果、消去に関連する回路（消去回路）が当該ＡＮＤゲートロジックにより制御される。このように、制御ロジック回路２１８からのＥＲＳ信号が消去回路を制御する。
【０１６０】
また、上記プログラム及び消去回路は、好ましくは、必要に応じてＰＧＭ信号またはＥＲＳ信号とともに書込み選択信号ＷＳＥＬ０〜５入力を有するＡＮＤゲートロジックにより活性化される。つまり、書込み選択信号ＷＳＥＬｎとグローバル制御信号ＰＧＭが共に高レベル（論理値「１」）の場合に、プログラム動作は選択されたプレーンｎに対してのみ実行され、プレーンｎのプログラム回路だけが動作する。同様に、書込み選択信号ＷＳＥＬｎとグローバル制御信号ＥＲＳが共に高レベル（論理値「１」）の場合に、消去動作は選択されたプレーンｎに対してのみ実行され、プレーンｎの消去回路だけが動作する。
【０１６１】
図２２及び図２３に示したアドレス処理及びデータ操作の観点から説明した本発明装置２００の各プレーンと各プレーンを取り巻く回路群は、通常の従来の広義の書込み動作を行う単体の不揮発性半導体記憶装置として動作する。つまり、夫々の局在するプレーン回路が他のプレーン回路から分離独立していると見做せるなら、プレーン回路の動作は単体の不揮発性半導体記憶装置と同様となる。当然ながら、各プレーンに共通の、アドレスバッファ２２０、制御ロジック回路２１８、及び、２つのセンスアンプ２６８，２７０は、アドレス指定、デコーディング、データ読出し及びベリファイ及び動作制御のグローバルな観点において命令及び動作を実行する。
【０１６２】
読出し選択信号及び書込み選択信号ＲＥＳＬ、ＷＳＥＬ０〜５を用いて夫々のトランジスタを制御し、図２３に示す６つのプレーン２０１〜２０６からのデータは、トランジスタ２５１Ｒ／Ｖ〜２５６Ｒ／Ｖを介して、読出し専用のセンスアンプ２６８とベリファイ専用のセンスアンプ２７０の何れかと通信される。これらのセンスアンプ２６８，２７０は、制御ロジック回路２１８に連絡する。１つのプレーンからのデータが読出し専用のセンスアンプ２６８へ伝送されている間は、他の何れかのプレーンからのデータは、ベリファイ専用のセンスアンプ２７０へ連絡可能となる。同様に、１つのプレーンからのベリファイ専用のセンスアンプ２７０へ伝送されている間は、他の何れかのプレーンからのデータは、読出し専用のセンスアンプ２６８へ連絡可能となる。ベリファイ専用のセンスアンプ２７０の出力は、制御ロジック回路２１８へ転送され、所定のバイト（データビットの集合）がプログラムまたは消去されたことをベリファイするのに使用される。
【０１６３】
好ましくは、本発明装置２００に対するデータの入出力に入出力バッファが用いられる。１つのプレーンに対して読出しが実行中のとき、出力データは読出し専用のセンスアンプ２６８から当該入出力バッファに連絡される。プログラムまたは消去処理中は、制御ロジック回路２１８が状態情報を当該入出力バッファに転送する。これにより、外部プロセッサはプログラムまたは消去処理状態の確認のために本発明装置２００をポーリング可能となる。
【０１６４】
１つのプレーンのプログラム動作が実行中は、他の何れのプレーンに対しても読出しのアクセスができる。例えば、プレーン０への１バイトデータのプログラム中は、制御ロジック回路２１８はアクティブな書込み選択信号ＷＳＥＬ０をアドレス選択回路０に供給され、アドレスバッファ２２０からの書込みアドレスが、プレーン０のローデコーダ及びコラムデコーダに提供されるように選択される。更に、制御ロジック回路２１８は、プログラム完了時のベリファイのために入出力バッファからのプログラムされるべきデータバイト（書込み期待値）を保存する。プレーン０からのデータは、前記保存された入力データバイト（書込み期待値）と比較するために、ベリファイ専用トランジスタ２５１Ｖを介してベリファイ専用のセンスアンプ２７０に送出される。同時に開始されたプレーン５の読出し動作中は、制御ロジック回路２１８は、好ましくは書込みデータを保存した後に、アクティブな読出し選択信号ＲＳＥＬ５を、アドレス選択回路５に、アドレスバッファ２２０からの読出しアドレスをプレーン５のローデコーダ及びコラムデコーダに提供すべく選択するために供給する。プレーン５からのデータは、読出し専用トランジスタ２５１Ｒを介して読出し専用のセンスアンプ２６８に送出される。読出し専用のセンスアンプ２６８の出力は、前記入出力バッファに送出され、その後外部のデータバス（図示せず）に出力される。
【０１６５】
同様に、プレーン２内のセクタの消去では、当該セクタの全メモリセルが一括して同時に消去される。一括消去処理後、アドレスバッファ２２０内のアドレスシーケンス回路が、消去セクタの各消去バイトをベリファイするためのアドレスを発生するために用いられる。プレーン２が消去され、制御ロジック回路２１８の指示によりアドレス選択回路２がアドレスシーケンス回路からの書込みアドレスを選択している間、読出し動作は、読出し選択信号ＲＳＥＬｎを用いてアドレスシーケンス回路からの書込みアドレスではなくアドレスバッファ２２０からの読出しアドレスを選択することにより、プレーン２以外の他のプレーンで実行可能である。１つのプレーンで実行された消去動作のベリファイ動作中は、制御ロジック回路２１８が、ベリファイ専用のセンスアンプ２７０を用いて消去データのベリファイを行う。他方、他のプレーンからの読出しデータは、読出し専用のセンスアンプ２６８に連絡する。即ち、１つのプレーンの読出し動作が他のプレーンの書込み動作中に可能となるように、全てのプレーンが、読出し選択信号ＲＳＥＬｎ及び書込み選択信号ＷＳＥＬｎにより選択可能な書込み及び読出しアドレス経路と、読出し及びベリファイ出力データ経路を備えている。
【０１６６】
図２４は、本発明装置２００の複数プレーン同時動作に基づくデュアルポートアドレスバッファ（個別アドレスバッファ）４００の簡略化した論理回路図である。図２２に示すアドレスバッファ２２０は、一連のアドレスバッファ４００を備え、読出しアドレスバス２３２にアドレスビットＲＡｈを、書込みアドレスバス２３４にアドレスビットＷＡｈを夫々出力する。アドレスバッファ４００は、ＮＯＲゲート４０２、排他的ＮＯＲゲート（またはその等価回路）４０８、第１ラッチ回路４５０、第２ラッチ回路４６０、インバータ４０４，４２２，４２６，４２８、スイッチ素子としてのＮチャネルトランジスタ４０６，４１０，４１６、及び、ＡＮＤゲート４２４を備えて構成される。第１及び第２ラッチ回路４５０，４６０は、夫々、１対のインバータ（図示せず）の一方の入力と他方の出力を相互に接続して構成される。
【０１６７】
本発明装置２００の複数プレーン同時動作の観点からの従来の一般的なアドレスバッファの短所は、一時に１つの動作だけに対応したアドレス情報が出力される点である。即ち、一般的なアドレスバッファでは、読出し動作中は読出しアドレスが、書込み動作中は書込みアドレスが出力される。
【０１６８】
これに対し、デュアルポートアドレスバッファ４００は、デュアルポートアドレスバッファ４００に供給される制御信号に応じて、読出しアドレスと書込みアドレスが独立して或いは同時に動作する。
【０１６９】
デュアルポートアドレスバッファ４００は、アドレス入力ビットＡｈｉを受け取る。アドレス入力ビットＡｈｉは、好ましくは外部から供給される一連のアドレスビットの１ビットで、図２２に示すアドレス入力信号２２２に含まれる。第１及び第２ラッチ回路４５０，４６０は、アドレスビットを保存するのに用いられ、前記アドレスシーケンス回路の一部を構成する。アドレスシーケンス回路は、複数のデュアルポートアドレスバッファ４００を直列に縦列接続することにより構成される。
【０１７０】
ＮＯＲゲート４０２は、アドレス入力ビットＡｈｉと入力信号ＰＤを受け取る。入力信号ＰＤはパワーダウン信号で、アドレスバッファ２２０をパワーダウンするために用いられる。好ましくは、入力信号ＰＤは、クロックバッファ回路の非活性化にも使用される。ＮＯＲゲートの出力（論理値）は、全入力が「０」の時に「１」となるので、ＰＤ信号が高レベルに遷移すると、つまりパワーダウン中は、ＮＯＲゲート４０２の出力は、アドレス入力ビットＡｈｉの値に拘らず常に低レベル（論理値「０」）となる。つまり、アドレス出力ＲＡｈとＷＡｈはアドレス入力ビットＡｈｉに従属せず、アドレスバッファ４００即ちアドレスバッファ２２０が非活性化される。ＮＯＲゲート４０２の出力はインバータ４０４に接続する。インバータ４０４の出力は、Ｎチャネルトランジスタ４０６のソース及びインバータ列４２６，４２８の入力に接続する。読出しアドレスビットＲＡｈはインバータ４２８から出力される。トランジスタ４０６のゲートは入力信号ＬＡＴＣＨｂを受け取る。入力信号ＬＡＴＣＨｂは、ＮＯＲゲート４０２の出力と第２ラッチ回路４６０の接続または分離するのに用いられる。即ち、アドレス入力ビットＡｈｉから第２ラッチ回路４６０を経由して書込みアドレスビットＷＡｈに至る経路の形成が制御される。入力信号ＬＡＴＣＨｂが高レベル時に、トランジスタ４０６がオンし、第２ラッチ回路４６０に書込みと読出し情報を含むアドレス入力ビットＡｈｉがロードされる。当該要領で、書込みアドレスビットＷＡｈがアドレス入力ビットＡｈｉにより制御される。入力信号ＬＡＴＣＨｂが低レベル時に、トランジスタ４０６がオフし、読出しアドレスビットＲＡｈがアドレス入力ビットＡｈｉにより制御される。入力信号ＬＡＴＣＨｂが低レベル時に、第２ラッチ回路４６０がアドレス入力ビットＡｈｉから分離されても、書込みアドレスは、アドレスシーケンス回路中に保存される。
【０１７１】
排他的ＮＯＲゲート４０８は、入力信号ＴＧＬｈ−１と書込みアドレスビットＷＡｈを受け取る。入力信号ＴＧＬｈ−１は縦列接続されたアドレスバッファ４００の１つ手前のアドレスバッファから出力されるトグル信号出力である。本アドレスバッファ４００の出力トグル信号ＴＧＬｈは１つ手前のアドレスバッファ４００の出力トグル信号ＴＧＬｈ−１から生成される。１つ手前のアドレスバッファ４００の出力トグル信号ＴＧＬｈ−１と本アドレスバッファ４００の書込みアドレスビットＷＡｈに応じて、アドレスバッファの出力信号ＷＡｈはトグルする。１つ手前のアドレスバッファ４００の出力トグル信号ＴＧＬｈ−１が低レベルであれば、出力信号ＷＡｈはトグルしない。排他的ＮＯＲゲート４０８はＮチャネルトランジスタ４１０のソースと接続しており、トランジスタ４１０はそのゲート入力で入力クロック信号ＣＬＫｂを受け取る。Ｎチャネルトランジスタ４１０のドレインは第１ラッチ回路４５０に接続する。第１ラッチ回路４５０はＮチャネルトランジスタ４１６のソースに接続しており、トランジスタ４１６はそのゲート入力で入力クロック信号ＣＬＫａを受け取る。Ｎチャネルトランジスタ４１６のドレインは第２ラッチ回路４６０とＮチャネルトランジスタ４０６に接続する。第２ラッチ回路４６０は、アドレスバッファ４００の動作に依存して書込みアドレスの一部となるＷＡｈを生成するインバータ４２２に接続する。アドレスビット出力ＷＡｈは排他的ＮＯＲゲート４０８にフィードバックされる。入力信号ＴＧＬｈ−１と書込みアドレスビットＷＡｈは出力トグル信号ＴＧＬｈを生成するＡＮＤゲート４２４に入力される。
【０１７２】
読出しアドレスビットＲＡｈの補完信号（否定論理信号）が本発明装置２００で使用可能である。例えば、インバータ４２６の出力が読出しアドレスビットＲＡｈの補完信号を提供できる。この場合、読出しアドレスバス２３２に各アドレスバッファ４００の読出しアドレスビットの補完信号を含めるか、或いは、別途、補完信号用の読出しアドレスバスを設ければよい。
【０１７３】
書込みアドレスビットＷＡｈの補完信号が本発明装置２００で使用可能である。例えば、第２ラッチ回路４６０の出力が書込みアドレスビットＷＡｈの補完信号を提供できる。この場合、書込みアドレスバス２３４に各アドレスバッファ４００の書込みアドレスビットの補完信号を含めるか、或いは、別途、補完信号用の書込みアドレスバスを設ければよい。
【０１７４】
読出し動作中、読出しアドレスビットＲＡｈは読出しアドレスとして利用される。読出し動作が実行されていると、入力信号ＬＡＴＣＨｂは通常低レベルに遷移し、読出し期間中、書込みアドレスが第２ラッチ回路４６０にロードされる必要がない限り、低レベルを維持する。ＮＯＲゲート４０２の入力信号ＰＤが低レベルに保持されているとき、ＮＯＲゲート４０２の出力はアドレス入力ビットＡｈｉの補完信号となり、インバータ４０４の出力はアドレス入力ビットＡｈｉと同レベルとなる。この結果、読出しアドレスビットＲＡｈはアドレス入力ビットＡｈｉに追従して制御される。
【０１７５】
書込み動作中、書込みアドレスビットＷＡｈはプログラムまたは消去アドレスビットとして利用される。一旦書込みアドレスがロードされるか、内部的に生成されると、入力信号ＬＡＴＣＨｂは低レベルに保持され、Ｎチャネルトランジスタ４０６がオフし、第２ラッチ回路４６０はアドレス入力ビットＡｈｉから分離され独立する。書込みアドレスをロードしなければならない事態において、入力信号ＬＡＴＣＨｂが高レベルに遷移する。プログラム動作において、書込みアドレスビットＷＡｈが、第１及び第２ラッチ回路４５０，４６０と信号ＷＡｈのフィードバックを介して、アドレスバッファ４００内にラッチされる。
【０１７６】
例えば、アドレス入力信号２２２が外部から入来し、アドレス入力ビットＡｈｉが書込みアドレスの場合を想定する。この書込みアドレスビットは、入力信号ＬＡＴＣＨｂが高レベルに遷移することにより、アドレスバッファ４００内の第１及び第２ラッチ回路４５０，４６０でラッチされ保存される。そして、書込みアドレスが書込み動作中に書込みアドレスビットＷＡｈとして出力される。読出し動作中は、読出しアドレスビットＲＡｈが適切なプレーンに送出される。たとえ入力信号ＬＡＴＣＨｂが低レベルに遷移しても、書込みアドレスはアドレスバッファ４００内でラッチされているので、依然として利用可能である。
【０１７７】
消去動作において、消去範囲の全てのアドレスのメモリセルに対し適切に消去がなされたかのベリファイ処理が行われる。アドレスシーケンス回路が、必要なアドレス位置の当該ベリファイ処理と連係するためにアドレスバッファ４００内に組み入れられる。アドレスシーケンス処理は、入力クロック信号ＣＬＫａとＣＬＫｂによって達成される。好ましくは、制御ロジック回路２１８が入力クロック信号ＣＬＫａとＣＬＫｂを発生する。入力クロック信号ＣＬＫａは内部で発生された基準クロックに同期し、一方、入力クロック信号ＣＬＫｂは、上記アドレス位置での組み込みの一連の動作が終了する毎にトグルするように設定可能である。このように、内部アドレス変化が必要なとき、つまり、内部アドレスが次のアドレスに遷移する必要があるときに、内部アドレスは適切にインクリメントされる。入力クロック信号ＣＬＫａとＣＬＫｂは適切な回路構成を介して生成できるが、入力クロック信号ＣＬＫｂは上記アドレス位置での組み込みの一連の動作が終了したときを認知する必要があり、制御ロジック回路２１８によって有利に提供される。有用な実施例において、入力クロック信号ＣＬＫｂは入力クロック信号ＣＬＫａの補完信号である。
【０１７８】
図２５は、本発明装置２００の複数プレーン同時動作に基づく読出し及び書込み動作選択信号発生回路６００簡略化した論理回路図である。好ましくは、制御ロジック回路２１８が、６つプレーン２０１〜２０６に各別に対応する一連の読出し及び書込み動作選択信号発生回路６００を有する。一般に、Ｎ個のプレーンが存在すれば、Ｎ個の動作選択信号発生回路６００が存在する。図２５に示すように、動作選択信号発生回路６００は、２入力ＡＮＤゲート６０８、ラッチ回路６５０、ＰチャネルＭＯＳＦＥＴ６０２、ＮチャネルＭＯＳＦＥＴ６０４、２入力ＮＯＲゲート６１４、及び、各別にインバータ６１８，６２２を備えた２つの４入力ＮＡＮＤゲート６１６，６２０を備えて構成される。また、ラッチ回路６５０は、１対のインバータ（図示せず）の一方の入力と他方の出力を相互に接続して構成される。
【０１７９】
イネーブル信号ＥＮは、ＰチャネルＭＯＳＦＥＴ６０２のゲートと４入力ＮＡＮＤゲート６２０の入力に供給される。４入力ＮＡＮＤゲート６２０の他の３入力は、後述のプレーンデコードに用いられるアドレスビット信号ＷＡｐ０、ＷＡｐ１とＷＡｐ２である。６つのプレーンの場合、３つのアドレスビット信号ＷＡｐ０、ＷＡｐ１とＷＡｐ２の反転値と非反転値の全８通りの組み合わせの内の６通り分だけが用いられるか、或いは、特定のプレーンが他のプレーンの２倍の容量がある場合は、２通りの組み合わせを１つのプレーンに対応付ける操作が行われる。この場合、当該プレーンに対応する動作選択信号発生回路６００では、４入力ＮＡＮＤゲート６２０に代えて３入力ＮＡＮＤゲートが使用される。尚、図２５中の表記では、３つのアドレスビット信号ＷＡｐ０、ＷＡｐ１とＷＡｐ２は反転信号の場合も含む簡略表記となっている。ＮＡＮＤゲート６２０の出力は、インバータ６２２の入力と接続し、両ゲートで実質的にＡＮＤゲートとして機能する。インバータ６２２の出力は、書込み選択信号ＷＳＥＬｎである。このＷＳＥＬｎ信号はフィードバックされ、ＡＮＤゲート６０８とＮＯＲゲート６１４に入力する。ラッチイネーブル信号ＬＥＮが２入力ＡＮＤゲート６０８の他方の入力に供給される。ＡＮＤゲート６０８の出力は、ノード６０６において、ｎ番目のプレーンのラッチイネーブル信号ＬＥＮｎとなる。Ｎ個の動作選択信号発生回路６００は、Ｎ個の読出し選択信号ＲＳＥＬｎとＮ個の書込み選択信号ＷＳＥＬｎを、そして、Ｎ個の内部信号ＬＥＮｎを各別に発生する。
【０１８０】
ＰチャネルＭＯＳＦＥＴ６０２のソースは電源電圧Ｖｃｃに、ＰチャネルＭＯＳＦＥＴ６０２のドレインはＮチャネルＭＯＳＦＥＴ６０４のドレインとラッチ回路６５０の入力と夫々接続している。ＮチャネルＭＯＳＦＥＴ６０４のソースは、グランド（接地電位）と接続し、ＮチャネルＭＯＳＦＥＴ６０４のゲートはＡＮＤゲート６０８の出力からノード６０６で信号ＬＥＮｎを受け取る。ラッチ回路６５０の出力は、２入力ＮＯＲゲート６１４の１つの入力と接続する。
【０１８１】
ＮＯＲゲート６１４の出力は４入力ＮＡＮＤゲート６１６の入力に接続する。４入力ＮＡＮＤゲート６１６の他の３入力は、後述のプレーンデコードに用いられるアドレスビット信号ＲＡｐ０、ＲＡｐ１とＲＡｐ２である。６つのプレーンの場合、３つのアドレスビット信号ＲＡｐ０、ＲＡｐ１とＲＡｐ２の反転値と非反転値の全８通りの組み合わせの内の６通り分だけが用いられるか、或いは、特定のプレーンが他のプレーンの２倍の容量がある場合は、２通りの組み合わせを１つのプレーンに対応付ける操作が行われる。この場合、当該プレーンに対応する動作選択信号発生回路６００では、４入力ＮＡＮＤゲート６１６に代えて３入力ＮＡＮＤゲートが使用される。尚、図２５中の表記では、３つのアドレスビット信号ＲＡｐ０、ＲＡｐ１とＲＡｐ２は反転信号の場合も含む簡略表記となっている。ＮＡＮＤゲート６１６の出力は、インバータ６１８の入力と接続し、両ゲートで実質的にＡＮＤゲートとして機能する。インバータ６１８の出力は、読出し選択信号ＲＳＥＬｎである。
【０１８２】
動作選択信号発生回路６００は、読出し選択信号ＲＳＥＬｎと書込み選択信号ＷＳＥＬｎを発生する。読出し選択信号ＲＳＥＬｎと書込み選択信号ＷＳＥＬｎはｎ番目のプレーンに対応する。図２２において、本発明装置２００の複数プレーン同時動作に基づく６つプレーン２０１〜２０６が表示されている。従って、６つの読出し選択信号ＲＳＥＬ０〜５と６つの書込み選択信号ＷＳＥＬ０〜５が存在する。動作選択信号発生回路６００は、プレーンｎで読出し動作が実行されるときに読出し選択信号ＲＳＥＬｎが高レベルまたはアクティブとなり、プレーンｎで書込み動作（つまり、プログラムまたは消去動作）が実行されるときに書込み選択信号ＲＳＥＬｎが高レベルまたはアクティブとなるように設計されている。
【０１８３】
読出し及び書込みアドレスの一定ビット数が、読出し及び書込み対象のメモリセルがどのプレーンに属するかを決定するのに用いられる。プレーン数が４の場合は、一意的にプレーンを指定するのに２ビットだけが必要とされる。本実施の形態のように、プレーン数が６（或いは７または８）は３ビットを要する。一般にＮ個のプレーンでは、ｙビット（但し、ｙは２Ｎ＞２ｙ≧Ｎを満たす自然数）が必要となる。ｙ個の入力の各組み合わせに対し、出力線の１つだけが高レベルまたはアクティブとなり、読出しまたは書込み動作が行われるプレーンｎが当該アクティブな出力によって一意的に特定される。
【０１８４】
従って、読出し及び書込みアドレスは、夫々、第１部分と第２部分を有するものとして特徴付けられる。一般に、各部分のアドレスは複数の一連のアドレスビットで構成される。読出し及び書込みアドレスの各部分は情報を含む。
【０１８５】
読出し及び書込みアドレスの各部分のビット数は当該各部分のアドレスが伝達する情報に依存する。例えば、読出し及び書込みアドレスの第１部分は、読出し及び書込み対象のメモリセルがどのプレーンに属するかを決定するのに、つまり、プレーンデコード処理に用いられる。読出し及び書込みアドレスの第２部分は、１つのプレーン内における読出し及び書込み対象のメモリセルの位置を決定するのに用いられる。更に、読出し及び書込み動作におけるアドレスの意図的な使用に関する情報は、アドレス入力信号２２２中に符号化されている。
【０１８６】
６プレーン構成の本発明装置２００では、Ｎは６であり、３アドレスビットで表すことができる。つまり、図２２に示す実施形態において、読出し及び書込みアドレスの第１部分は３ビットである。一連の読出しアドレスの典型ビットが図２４中に示す読出しアドレスビットＲＡｈである。例えば、読出しアドレスが２０ビット長である場合を想定すると、３ビットがプレーンデコード処理に使用され、３つの典型ビットはＲＡｐ０、ＲＡｐ１、ＲＡｐ２として参照される。読出しアドレスの第１部分を構成する当該プレーンデコードビットは、読出し選択信号ＲＳＥＬｎを発生するために図２５に示すＮＡＮＤゲート６１６に入力される。一般に、ＲＡｈとして典型的に示される読出しアドレスビットのＲＡｐ０、ＲＡｐ１、ＲＡｐ２の反転、非反転値がＮ個のＮＡＮＤゲート６１６に、Ｎ個の読出し選択信号を発生するために供給される。読出しアドレスビットのＲＡｐ０、ＲＡｐ１、ＲＡｐ２の反転、非反転値の２ｙ通りの可能な組み合わせ数の内のＮ組がプレーンデコード処理用となる。
【０１８７】
同様に、一連の書込みアドレスの典型ビットが図２４中に示す書込みアドレスビットＷＡｈである。例えば、書込みアドレスビットの３ビットがプレーンデコード処理に使用され、３つの典型ビットはＷＡｐ０、ＷＡｐ１、ＷＡｐ２として参照される。書込みアドレスの第１部分を構成する当該プレーンデコードビットは、書込み選択信号ＷＳＥＬｎを発生するために図２５に示すＮＡＮＤゲート６２０に入力される。一般に、ＷＡｈとして典型的に示される書込みアドレスビットのＷＡｐ０、ＷＡｐ１、ＷＡｐ２の反転、非反転値がＮ個のＮＡＮＤゲート６２０に、Ｎ個の書込み選択信号を発生するために供給される。読出しアドレスビットのＲＡｐ０、ＲＡｐ１、ＲＡｐ２の反転、非反転値の２ｙ通りの可能な組み合わせ数の内のＮ組がプレーンデコード処理用となる。
【０１８８】
図２５の回路動作は、主としてフィードバック信号ＷＳＥＬｎに加えて３つの信号により駆動される。イネーブル信号ＥＮは、読出し動作中は低レベルで、書込み動作を起動するために、好ましくは１回のパルスが発生されるパルス信号である。ラッチイネーブル信号ＬＥＮは、読出し及びプログラム動作中は低レベルで、消去動作を起動するために、好ましくは１回のパルスが発生されるパルス信号である。ノード６０６のｎ番目のプレーン用のラッチイネーブル信号ＬＥＮｎは、ＷＳＥＬｎ信号が高レベルで、ＬＥＮ信号がパルスされるか高レベルに遷移したときに、アクティブとなる。つまり、書込み動作がプレーンｎで活性化され、その書込み動作が消去動作のときに、ＬＥＮｎ信号はアクティブとなる。
【０１８９】
読出し動作中は、イネーブル信号ＥＮは、低レベルか、或いは、非アクティブ状態である。この結果、ＮＡＮＤゲート６２０の出力は高レベルとなる。これにより、インバータ６２２の出力が低レベルとなり、書込み選択信号ＷＳＥＬｎは低レベルまたは非アクティブとなる。従って、書込み選択信号ＷＳＥＬｎは読出し動作中は常時低レベルである。書込み選択信号ＷＳＥＬｎが低レベルであれば、ノード６０６のｎ番目のプレーン用のラッチイネーブル信号ＬＥＮｎは、ＬＥＮ信号の値（読出し時は低レベル）に拘らず、低レベルとなり、トランジスタ６０４はオフ状態である。やがて、Ｐチャネルトランジスタ６０２のゲート入力ＥＮが低レベルであるので、Ｐチャネルトランジスタ６０２がオンし、ラッチ回路６５０の入力を高レベルに引き上げる。ＮＯＲゲート６１４が、ラッチ回路６５０の出力と書込み選択信号ＷＳＥＬｎを受け取り、そのラッチ回路６５０の出力と書込み選択信号ＷＳＥＬｎは低レベルであるので、ＮＯＲゲート６１４の出力は高レベルとなる。この結果、プレーンｎのプレーンデコード用の読出しアドレスビットの適切な組み合わせが、ＮＯＲゲート６１４の高レベル出力とともに、ＮＡＮＤゲート６１６の入力に提供される。最終結果として、読出し動作がプレーンｎで実行される場合、読出し選択信号ＲＥＳＬｎがアクティブ（高レベル）となる。
【０１９０】
プログラム動作中は、イネーブル信号ＥＮは、書込み動作を開始するために好ましくは１回パルスされる。つまり、イネーブル信号ＥＮが高レベルに遷移すると、ＮＡＮＤゲート６２０の出力が低レベルとなり、インバータ６２２の出力が高レベルとなる。当該状況は、プレーンｎのプレーンデコード用の書込みアドレスビットの適切な組み合わせ（高レベルを出力する１つの組み合わせ）が、パルスされたアクティブなイネーブル信号ＥＮとともに、ＮＡＮＤゲート６２０の入力に提供される場合に実現する。書込み選択信号ＷＳＥＬｎがアクティブ或いは高レベルとなり、このＷＳＥＬｎ信号がＮＯＲゲート６１４の出力を低レベルに駆動し、ＮＡＮＤゲート６１６が高レベルに、そして、読出し選択信号ＲＳＥＬｎが低レベル或いは非アクティブになる。従って、１つのプレーン内で動作モードの競合が起こらないように、高レベルの書込み選択信号ＷＳＥＬｎが読出し選択信号ＲＳＥＬｎを低レベルに強制する。最終結果として、書込み動作、本事例では、プログラム動作がプレーンｎで実行される場合、書込み選択信号ＷＥＳＬｎがアクティブ（高レベル）となる。
【０１９１】
消去動作中は、イネーブル信号ＥＮは、書込み動作を開始するために好ましくは１回パルスされる。つまり、イネーブル信号ＥＮが高レベルに遷移すると、ＮＡＮＤゲート６２０の出力が低レベルとなり、インバータ６２２の出力が高レベルとなる。当該状況は、プレーンｎのプレーンデコード用の書込みアドレスビットの適切な組み合わせ（高レベルを出力する１つの組み合わせ）が、パルスされたアクティブなイネーブル信号ＥＮとともに、ＮＡＮＤゲート６２０の入力に提供される場合に実現する。イネーブル信号ＥＮが高レベルに遷移した後、ＬＥＮ信号がパルスされる。ノード６０６のｎ番目のプレーン用のラッチイネーブル信号ＬＥＮｎは、ＷＳＥＬｎ信号が高レベルで、ＬＥＮ信号がパルスされるか高レベルに遷移したときに、アクティブとなる。つまり、ラッチイネーブル信号ＬＥＮｎがアクティブで、Ｎチャネルトランジスタ６０４が、そのゲート入力のＬＥＮｎ信号の立上り時点からオンする。ラッチ回路６５０の入力がグランドレベルに引き下げられ、ラッチ回路６５０の出力は高レベルになる。ＷＳＥＬｎ信号が高レベルで、ラッチ回路６５０の出力が高レベルであるので、ＮＯＲゲート６１４は低レベルに遷移し、結果として、読出し選択信号ＲＳＥＬｎが低レベル或いは非アクティブになる。一旦、プレーンｎが消去動作の対象として選択されると、読出し選択信号ＲＳＥＬｎは高レベルには遷移しない。つまり、ラッチ回路６５０が読出し選択信号ＲＳＥＬｎを、イネーブル信号ＥＮが低レベルに遷移して読出し動作になるまで、低レベルに強制する。ＬＥＮ信号はプレーンｎ内の複数の消去対象セクタを選択するために複数回パルス出力される。最終結果として、書込み動作、本事例では、消去動作がプレーンｎで実行される場合、書込み選択信号ＷＥＳＬｎがアクティブ（高レベル）となる。
【０１９２】
イネーブル信号ＥＮとラッチイネーブル信号ＬＥＮは、ステートマシンを有する制御ロジック回路２１８によって発生される。
【０１９３】
図２６に、複数プレーンの同時動作可能な本発明装置２００に基づく、第１典型例のアドレス選択回路ユニット５００を示す。アドレス選択回路３０１〜３０６は、夫々、一連のアドレス選択回路ユニット５００を有する。この第１典型例のアドレス選択回路ユニット５００は、Ｎチャネルトランジスタ５０２，５０４、ラッチ回路５４０、及び、インバータ５１０を備えて構成される。ラッチ回路５４０は、１対のインバータ（図示せず）の一方の入力と他方の出力を相互に接続して構成される。各アドレス選択回路ユニット５００は、読出しアドレスビットＲＡｈと書込みアドレスビットＷＡｈを受け付けるように構成されている。一般に、読出しアドレスがｑビットのアドレスビットを有していれば、ＲＡｈの値はｑ個存在する。同様に、書込みアドレスがｑビットのアドレスビットを有していれば、ＷＡｈの値はｑ個存在する。１つのプレーン内の個別の１または複数のメモリセルを選択するのに必要な読出しまたは書込みアドレスビットだけが、アドレス選択回路ユニット５００に提供される。読出しまたは書込みアドレスのその他のビットは、読出し選択信号ＲＳＥＬｎと書込み選択信号ＷＳＥＬｎを生成するために、制御ロジック回路２１８に提供される。読出し選択信号ＲＳＥＬｎと書込み選択信号ＷＳＥＬｎは、複数プレーンの同時読出し・書込み動作のために適切なプレーンを選択または非選択する。プレーンｎの消去またはプログラム動作中は、書込み選択信号ＷＳＥＬｎは高レベルで、読出し選択信号ＲＳＥＬｎは低レベルである。特定のプレーンｎにおいて、読出し選択信号ＲＳＥＬｎと書込み選択信号ＷＳＥＬｎは、相補関係にある。従って、トランジスタ５０２がオフで、トランジスタ５０４がオン（導通状態）で、結果として、書込みアドレスビットＷＡｈがラッチ回路５４０に転送される。そして、書込みアドレスビットＷＡｈが、プレーンｎのアドレスビットＡｈｎとしてインバータ５１０の出力に現れる。同様に、プレーンｎの読出し動作中は、読出し選択信号ＲＳＥＬｎは高レベルで、書込み選択信号ＷＳＥＬｎは低レベルである。トランジスタ５０２がオン（導通状態）で、トランジスタ５０４がオフで、結果として、読出しアドレスビットＲＡｈがラッチ回路５４０に転送される。そして、読出しアドレスビットＲＡｈが、プレーンｎのアドレスビットＡｈｎとしてインバータ５１０の出力に現れる。
【０１９４】
図２７に、複数プレーンの同時動作可能な本発明装置２００に基づく、第２典型例のアドレス選択回路ユニット５５０を示す。アドレス選択回路３０１〜３０６は、夫々、一連のアドレス選択回路ユニット５５０を有する。この第２典型例のアドレス選択回路ユニット５５０は、Ｎチャネルトランジスタ５５２，５５４、及び、インバータ５５６，５５８，５６０を備えて構成される。
【０１９５】
アドレス選択回路ユニット５５０は、設計上、特定のプレーンｎにおいて、読出し選択信号ＲＳＥＬｎと書込み選択信号ＷＳＥＬｎが相補関係にあるという事実を利用している。書込み選択信号ＷＳＥＬｎが書込みアドレスビットＷＡｈを選択するためにトランジスタ５５４のゲートに供給され、一方、書込み選択信号ＷＳＥＬｎの補完信号（反転信号）がインバータ５５８から出力され、読出しアドレスビットＲＡｈを選択するためにトランジスタ５５２のゲートに供給される。図２６のラッチ回路５４０に対応するラッチ回路に代えて、インバータ５６０の前に１つのインバータ５５６が配置されている。他の点については、アドレス選択回路ユニット５５０は、図２６のアドレス選択回路ユニット５００と同じく動作する。
【０１９６】
一実施例として、図２２及び図２３に示した全ての回路要素が、単一の集積回路チップ内に含まれる。ここで、本発明装置２００へのアドレス及び制御入力は、記憶容量及びインターフェース構成に依存する。従って、図２２及び図２３に示した実施の形態は、異なる記憶容量と付随する別のアドレス及び制御入力構成を持つ別のインターフェース実装においても機能することが分かる。
【０１９７】
複数プレーンの同時動作可能な本発明装置２００の上記典型例の標準的な組み込み応用において、有効なデータ記憶領域が、データ及びブートコードを１つのプレーンに、制御コードを別のプレーンに格納することで構成される。１つのプレーン、例えば、プレーン２にデータセクタのプログラム・消去を指示するコマンドシーケンスを備え得る制御コードは、他のプレーン、例えば、プレーン０に実行コードとして駐在できる。プレーン２がプログラム・消去されている間、システムは、他のシステムを管理するために、プレーン０または他のプレーンからコードの実行を維持できる。同様に、システム構成に依存して、ＣＰＵが第１のプレーンからコードの実行しながら、その他のプレーンがプログラム・消去動作を受けることも可能である。好ましくは、プレーン切り替え待ち時間、及び、読出し実行のためのプログラム・消去動作の中断のないことが好ましい。これにより、ＣＰＵの読出し／書込みサイクル時間を最短化でき、データスループットを最大化でき、ハードウェアの追加する必要性を排除して全体のシステムコストの低減を図ることができる。
【０１９８】
本発明装置２００は、より自由度が高く、効率的に設計された複数プレーン同時動作可能な不揮発性半導体記憶装置である。上述の本実施の形態は、各プレーンに局在するアドレス指定、アドレス選択、動作制御信号、動作制御ロジック、及び、アクセス回路を提供する。各プレーンに対して局在する個別構造によって、デュアルプレーン（２プレーン）から複数プレーン（３以上のプレーン）の同時動作の機能拡張が容易に実用化できる。上述の本実施の形態は、複数プレーンの同時動作可能な、即ち、同時読出し書込みが可能な、拡張性のある高自由度の複数プレーン構造を提供する。
【０１９９】
更に、本発明装置２００は、アドレスバッファ及びデコード機構を含む複数プレーンの同時動作可能な不揮発性半導体記憶装置を提供する。Ｎ個のプレーンの１つに対する読出し動作期間中は、他のＮ−１個のプレーンの任意の１つに対してのみ書込み動作が可能である。また、Ｎ個のプレーンの１つに対する書込み動作期間中は、他のＮ−１個のプレーンの任意の１つに対してのみ読出し動作が可能である。前記アドレスバッファ及びデコード機構は、制御ロジック回路、各プレーンに対して局在するアドレス選択回路、及び、アドレスバッファ回路を含む。制御ロジック回路は、読出し動作のためにＮ個のプレーンから１つのプレーンを選択するＮ本の読出し選択信号と書込み動作のためにＮ個のプレーンから１つのプレーンを選択するＮ本の書込み選択信号を発生するために用いられる。各アドレス選択回路は、制御ロジック回路からＮ本の読出し選択信号の個別の１本とＮ本の書込み選択信号の個別の１本を受け取り可能に構成されている。アドレスバッファ回路は、メモリセルアレイにアクセスするために同時に読出しアドレスと書込みアドレスを提供するために用いられる。読出し及び書込みアドレスの各第１部分は、夫々Ｎ本の読出し選択信号とＮ本の書込み選択信号を発生するために、制御ロジック回路に提供される。読出し及び書込みアドレスの各第２部分は、各アドレス選択回路に提供される。
【０２００】
本発明装置２００の１つの優位点は、デュアルポートアドレスバッファ方式を採用している点である。読出しアドレスビットが、書込みアドレスビットとともに、同時に当該アドレスバッファから出力される。他の優位点は、Ｎ個のプレーンに各別に対応し、読出しまたは書込み動作のためにプレーンの選択及び非選択を操作する読出し書込み選択信号が提供される点である。更に別の優位点は、センスアンプ回路とインターフェースする回路が、各プレーンに局在して設けられ、同時動作可能なプレーン数の拡張に容易に対応できる点である。
【０２０１】
以上、本発明装置２００の一実施の形態を開示し、説明したが、これに対し、種々の変更が可能である。例えば、応用に適合して、Ｐチャネル及びＮチャネルトランジスタの使い分けを逆にしても構わない。尚、上記実施の形態で例示した回路図においては、表示された各回路を構築するためのチャネル幅やチャネル長等の具体的なトランジスタサイズの表示は省略している。適切な当該サイズは、本発明装置２００の実現に用いる集積回路製造プロセスの設計要求、能力、制約と、具体的なデバイスに要求される性能に応じて適宜選択される。
【０２０２】
上記の本発明装置２００の詳細な説明において、信号レベルの記述において、「高レベル」、「アクティブ」等の表記または表現は、ディジタル信号として論理的に高レベルであることを意味し、通常の２値論理において論理値「１」を意味する。同様に「パルスされる」という表現も、一時的に高レベルに遷移して元の状態に戻る態様を意味する。更に、「低レベル」、「非アクティブ」等の表記または表現は、ディジタル信号として論理的に低レベルであることを意味し、通常の２値論理において論理値「０」を意味する。
【０２０３】
また、「外部ユーザ」、「外部ソース」という用語は、本発明装置２００にアクセス要求するプロセッサ、その他の装置を意図する。
【０２０４】
また、「ラッチ」或いは「ラッチ回路」という用語は、一時的なデータ保持素子を意味し、「ラッチする」なる記述は、データを一時的に保存する動作を意味する。ここで、上記実施の形態で説明したラッチ回路では、２つのインバータによる構成例を例示したが、Ｄ型フリップフロップ等のフリップフロップ回路で形成されてもよい。
【０２０５】
（実施の形態１２）
上述した半導体記憶装置の応用例として、例えば、図２８に示したように、液晶パネルの画像調整用の書換え可能な不揮発性メモリが挙げられる。
【０２０６】
液晶パネル１００１は、液晶ドライバ１００２によって駆動される。液晶ドライバ１００２内には、不揮発性メモリ部１００３、ＳＲＡＭ部１００４、液晶ドライバ回路１００５がある。不揮発性メモリ部は、本発明のメモリ素子、より好ましくは実施の形態１０〜１３に記載の半導体記憶装置よりなる。不揮発性メモリ部１００３は外部から書換え可能な構成を有している。
【０２０７】
不揮発性メモリ部１００３に記憶された情報は、機器の電源の投入時にＳＲＡＭ部１００４に転写される。液晶ドライバ回路１００５は、必要に応じてＳＲＡＭ部１００４から記憶情報を読み出すことができる。ＳＲＡＭ部を設けることにより、記憶情報の読出し速度を非常に高速に行なうことができる。
【０２０８】
液晶ドライバ１００２は、図２８に示すように液晶パネル１００１に外付けしてもよいが、液晶パネル１００１上に形成してもよい。
液晶パネルは、各画素に多段階の電圧を与えることによって表示される階調を変えているが、与えた電圧と表示される階調との関係は製品ごとにばらつきが生じる。そのため、製品の完成後に個々の製品のばらつきを補正するための情報を記憶させ、その情報を基に補正を行なうことにより、製品間の画質を均一にすることができる。したがって、補正情報を記憶するための書換え可能な不揮発性メモリを搭載することが好ましい。この不揮発性メモリとして本発明のメモリ素子を用いるのが好ましく、特に、本発明のメモリ素子を集積した実施の形態１１に記載の半導体記憶装置を用いるのが好ましい。
【０２０９】
本発明のメモリ素子を液晶パネルの画像調整用の不揮発性メモリとして用いれば、液晶ドライバなどの回路との混載プロセスが容易であることから製造コストを低減することができる。
【０２１０】
（実施の形態１３）
上述した半導体記憶装置が組み込まれた携帯電子機器である携帯電話を、図２９に示す。
【０２１１】
この携帯電話は、主として、制御回路８１１、電池８１２、ＲＦ（無線周波数）回路８１３、表示部８１４、アンテナ８１５、信号線８１６、電源線８１７等によって構成されており、制御回路８１１には、上述した本発明の半導体記憶装置が組み込まれている。なお、制御回路８１１は、実施の形態１０で説明したような、同一構造の素子をメモリ回路素子及び論理回路素子として兼用した集積回路であるのが好ましい。これにより、集積回路の製造が容易になり、携帯電子機器の製造コストを特に低減することができる。
【０２１２】
このように、メモリ部と論理回路部の混載プロセスが簡易で、かつ高速読出し動作が可能である半導体記憶装置を携帯電子機器に用いることにより、携帯電子機器の動作速度を向上させ、製造コストを削減することが可能になり、安価で高信頼性、高性能の携帯電子機器を得ることができる。
【０２１３】
【発明の効果】
本発明の半導体記憶装置によれば、Ｎ個のプレーンに対する読出しと書込みの同時実行を提供するアドレス処理機構を備えているので、Ｎ個のプレーンの１つに対する読出し動作期間中は、他のＮ−１個の前記プレーンの任意の１つに対して書込み動作が可能であり、且つ、Ｎ個のプレーンの１つに対する書込み動作期間中は、他のＮ−１個の前記プレーンの任意の１つに対して読出し動作が可能となり、読出し動作期間中の書込み動作に対する制約、及び、書込み動作期間中の読出し動作に対する制約が大幅に緩和されることになり、半導体記憶装置の応用範囲が格段に広がる。
【０２１４】
また、このメモリ素子は、メモリ機能体が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とを分離しているため、メモリ機能を損なうことなく、ゲート絶縁膜を薄膜化して短チャンネル効果を抑制することができる。
【０２１５】
さらに、ＥＥＰＲＯＭに比べて書換えにより拡散領域間を流れる電流値が大きく変化する。したがって、半導体記憶装置の書込み状態と消去状態との判別が容易となり、信頼性を向上させることができる。
【０２１６】
しかも、メモリ素子の形成プロセスは、通常のトランジスタ形成プロセスと非常に親和性が高い。それゆえ、従来技術のフラッシュメモリを不揮発性メモリ素子として用いて通常トランジスタからなる増幅器と混載して半導体記憶装置を構成する場合に比べて、飛躍的にマスク枚数及びプロセス工数を削減することが可能となる。したがって、増幅器と不揮発性メモリ素子とを混載したチップの歩留まりが向上し、コストが削減され、安価でかつ信頼性の高い半導体記憶装置を得ることができる。
【０２１７】
メモリ素子対のゲート電極が、一体となってワード線として機能し、かつメモリ素子対のメモリ機能体が、ゲート電極の両側においてそれぞれ一体となって共有されてなる場合には、ゲート電極間を接続するための配線を簡略化し、半導体記憶装置の集積度を向上させることができるとともに、メモリ素子ごとにメモリ機能体を分離する必要がなく、製造工程を簡略化することができる。
【０２１８】
メモリ機能体が、少なくとも一部を拡散領域の一部にオーバーラップするように形成されてなる場合には、半導体記憶装置の読出し速度を十分に高速にすることができる。
【０２１９】
メモリ機能体が、ゲート絶縁膜の表面と略平行な表面を有する電荷を保持する機能を有する膜を含む場合には、メモリ素子のメモリ効果のばらつきを小さくすることができ、半導体記憶装置の読出し電流ばらつきを抑えることができる。また、記憶保持中のメモリ素子の特性変化を小さくすることができるため、半導体記憶装置の記憶保持特性を向上させることができる。
【０２２０】
電荷を保持する機能を有する膜が、ゲート電極側面と略平行に配置する場合には、メモリ素子の書換え速度が増大するため、半導体記憶装置の書換え動作を高速にすることができる。
【０２２１】
メモリ機能体が、さらに電荷を保持する機能を有する膜とチャネル領域又は半導体層とを隔てる絶縁膜を有し、この絶縁膜が、ゲート絶縁膜よりも薄く、かつ０．８ｎｍ以上の膜厚である場合には、半導体記憶装置の書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となる。また、メモリ素子のメモリ効果が増大するため、半導体記憶装置の読出し速度を高速にすることが可能となる。
【０２２２】
また、メモリ機能体が、さらに電荷を保持する機能を有する膜とチャネル領域又は半導体層とを隔てる絶縁膜を有し、この絶縁膜が、ゲート絶縁膜よりも厚く、かつ２０ｎｍ以下の膜厚である場合には、メモリ素子の短チャネル効果を悪化させることなく保持特性を改善することができるため、半導体記憶装置を高集積化しても十分な記憶保持性能を得ることができる。
【０２２３】
また、本発明の表示装置によれば、上述の半導体記憶装置を備えているため、例えば、不揮発性メモリ素子を表示パネルの製造後に表示ばらつきを補正するための情報記憶に用いることができ、表示装置の製品間の画質を均一にすることができる。しかも、メモリ素子と論理回路部の混載プロセスが簡易であり、製造コストを抑制することができ、安価で信頼性の高い表示装置を得ることができる。
【０２２４】
本発明の電子機器、特に携帯電子機器によれば、上述の半導体記憶装置を備えているため、メモリ部と論理回路部の混載プロセスが簡易となり、電子機器の動作速度を向上させ、製造コストを削減することが可能になるとともに、安価で信頼性の高い表示装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の要部の概略断面図である。
【図２】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の変形の要部の概略断面図である。
【図３】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の書込み動作を説明する図である。
【図４】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の書込み動作を説明する図である。
【図５】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の消去動作を説明する図である。
【図６】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の消去動作を説明する図である。
【図７】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の読出し動作を説明する図である。
【図８】本発明の半導体記憶装置におけるメモリ素子（実施の形態２）の要部の概略断面図である。
【図９】図８の要部の拡大概略断面図である。
【図１０】図８の変形の要部の拡大概略断面図である。
【図１１】本発明の半導体記憶装置におけるメモリ素子（実施の形態２）の電気特性を示すグラフである。
【図１２】本発明の半導体記憶装置におけるメモリ素子（実施の形態２）の変形の要部の概略断面図である。
【図１３】本発明の半導体記憶装置におけるメモリ素子（実施の形態３）の要部の概略断面図である。
【図１４】本発明の半導体記憶装置におけるメモリ素子（実施の形態４）の要部の概略断面図である。
【図１５】本発明の半導体記憶装置におけるメモリ素子（実施の形態５）の要部の概略断面図である。
【図１６】本発明の半導体記憶装置におけるメモリ素子（実施の形態６）の要部の概略断面図である。
【図１７】本発明の半導体記憶装置におけるメモリ素子（実施の形態７）の要部の概略断面図である。
【図１８】本発明の半導体記憶装置におけるメモリ素子（実施の形態８）の要部の概略断面図である。
【図１９】本発明の半導体記憶装置におけるメモリ素子（実施の形態９）の電気特性を示すグラフである。
【図２０】本発明の半導体記憶装置（実施の形態１０）のメモリセルアレイの一構成例を示す回路図である。
【図２１】通常トランジスタの要部の概略断面図である。
【図２２】本発明の半導体記憶装置（実施の形態１１）の複数プレーン同時動作機構の概略構成をアドレス処理の観点から示すブロック構成図である。
【図２３】本発明の半導体記憶装置（実施の形態１１）の複数プレーン同時動作機構の概略構成をデータ操作の観点から示すブロック構成図である。
【図２４】本発明の半導体記憶装置（実施の形態１１）のデュアルポートアドレスバッファの一構成例を示す論理回路図である。
【図２５】本発明の半導体記憶装置（実施の形態１１）の制御ロジック回路の一部を構成する読出し及び書込み動作選択信号発生回路を示す論理回路図である。
【図２６】本発明の半導体記憶装置（実施の形態１１）の複数のプレーンに各別に局在するアドレス選択回路を構成するアドレス選択回路ユニットの第１の構成例を示す論理回路図である。
【図２７】本発明の半導体記憶装置（実施の形態１１）の複数のプレーンに各別に局在するアドレス選択回路を構成するアドレス選択回路ユニットの第２の構成例を示す論理回路図である。
【図２８】本発明の半導体記憶装置を組み込んだ液晶表示装置（実施の形態１２）の概略構成図である。
【図２９】本発明の半導体記憶装置を組み込んだ携帯電子機器（実施の形態１３）の概略構成図である。
【図３０】従来のフラッシュメモリの要部の概略断面図である。
【図３１】従来のフラッシュメモリの電気特性を示すグラフである。
【符号の説明】
１、５０１ａＡ１〜５０１ａＡ４、５０１ａＢ１〜５０１ａＢ４・・・、５０１ｎＢ１〜５０１ｎＢ４ メモリ素子
１０１、２１１、２８６、７１１ 半導体基板
１０２ Ｐ型ウェル領域
１０３、２１４、７１２ ゲート絶縁膜
１０４、２１７、７１３ ゲート電極
１０５ａ、１０５ｂ メモリ機能部
１０７ａ、１０７ｂ、２１２、２１３ 拡散領域
１０９、１４２、１４２ａ、２４２、２４２ａ シリコン窒化膜
１２０、２７１ オフセット領域
１２１ ゲート電極下の領域
１１１ 微粒子
１１２ 絶縁膜
１３１ａ、１３１ｂ、２６１、２６２、２６２ａ メモリ機能体
２２６ 反転層
２４１、２４３、２４４ シリコン酸化膜
２００ 本発明に係る半導体記憶装置
２０１〜２０６ メモリセルアレイの６つのプレーン
２１８ ステートマシンを有する制御ロジック回路
２２０ アドレスバッファ
２２２ アドレス入力信号
２２４ データ入力バッファ
２２５ データ入力信号（ＤＩＮ）
２２８ ライトイネーブル（ＷＥ）バッファ
２３０ 制御入力信号（ＷＥ）
２３２ 読出しアドレスバス
２３４ 書込みアドレスバス
２５１Ｒ〜２５６Ｒ 読出し専用トランジスタ
２５１Ｖ〜２５６Ｖ ベリファイ専用トランジスタ
２６８ 読出し専用のセンスアンプ
２７０ ベリファイ専用のセンスアンプ
２８１、２８２、２９２、４２１ 領域
２８３、２８４ 電気力線
２８７ ボディ領域
２８８ 埋め込み酸化膜
２９１ 高濃度領域
３０１〜３０６ アドレス選択回路
３１１〜３１６ プログラム・消去制御回路（ＰＥＣＣ０〜５）
４００ デュアルポートアドレスバッファ（個別アドレスバッファ）
４０２ ＮＯＲゲート
４０８ 排他的ＮＯＲゲート（またはその等価回路）
４０４，４２２，４２６，４２８，５１０，５５６，５５８，５６０，６１８，６２２ インバータ
４０６，４１０，４１６，５０２，５０４，５５２，５５４ Ｎチャネルトランジスタ
４２４ ＡＮＤゲート
４５０ 第１ラッチ回路
４６０ 第２ラッチ回路
５００，５５０ アドレス選択回路ユニット
５０８ａ〜５０８ｎ ワード線
５４０，６５０ ラッチ回路
６００ 読出し及び書込み動作選択信号発生回路
６０２ ＰチャネルＭＯＳＦＥＴ
６０４ ＮチャネルＭＯＳＦＥＴ
６０８ ２入力ＡＮＤゲート
６１４ ２入力ＮＯＲゲート
６１６，６２０ ４入力ＮＡＮＤゲート
７１４ サイドウォールスペーサ
７１７ ソース領域
７１８ ドレイン領域
７１９ ＬＤＤ領域
８１１ 制御回路
８１２ 電池
８１３ ＲＦ回路
８１４ 表示部
８１５ アンテナ
８１６ 信号線
８１７ 電源線
１００１ 液晶パネル
１００２ 液晶ドライバ
１００３ 不揮発性メモリ部
１００４ ＳＲＡＭ部
１００５ 液晶ドライバ回路
Ａ１〜Ａ５、Ｂ１〜Ｂ５ ビット線
Ａｈｉ アドレス入力ビット
ＣＬＫａ、ＣＬＫｂ 入力クロック信号
ＥＮ イネーブル信号
ＬＥＮ ラッチイネーブル信号
ＰＤ パワーダウン信号
ＰＧＭ、ＥＲＳ，ＶＥＲＩＦＹ グローバル制御信号
ＲＡｈ 読出しアドレスビット
ＲＡｐ０、ＲＡｐ１、ＲＡｐ２ プレーンデコード用読出しアドレスビット信号
ＲＳＥＬ０〜５ 読出し選択信号
ＴＧＬｈ、ＴＧＬｈ−１ トグル信号
ＷＡｈ 書込みアドレスビット
ＷＡｐ０、ＷＡｐ１、ＷＡｐ２ プレーンデコード用書込みアドレスビット信号
ＷＳＥＬ０〜５ 書込み選択信号
Claims (15)
- メモリ素子をマトリクス状に配列してなるメモリセルアレイのＮ個のプレーンと、前記Ｎ個のプレーンに対する読出しと書込みの同時実行を提供するアドレス処理機構を備えた半導体記憶装置であって、
前記同時実行では、前記Ｎ個のプレーンの１つに対する読出し動作期間中は、他のＮ−１個の前記プレーンの任意の１つに対してのみ書込み動作が可能であり、且つ、前記Ｎ個のプレーンの１つに対する書込み動作期間中は、他のＮ−１個の前記プレーンの任意の１つに対してのみ読出し動作が可能であり、
前記アドレス処理機構は、読出し動作のために前記Ｎ個のプレーンから１つのプレーンを選択するＮ本の読出し選択信号と書込み動作のために前記Ｎ個のプレーンから１つのプレーンを選択するＮ本の書込み選択信号を発生する制御ロジック回路と、前記Ｎ個のプレーンの夫々に各別に配置されたアドレス選択回路と、前記メモリセルアレイにアクセスするために書込みアドレスと読出しアドレスを同時に提供するアドレスバッファ回路とを有し、
前記各アドレス選択回路は、前記制御ロジック回路から前記Ｎ本の読出し選択信号の個別の１本と前記Ｎ本の書込み選択信号の個別の１本を受信可能に構成され、
前記読出しアドレスと前記書込みアドレスの各第１部分は、前記Ｎ本の読出し選択信号と前記Ｎ本の書込み選択信号を発生するために前記制御ロジック回路に供給され、前記読出しアドレスと前記書込みアドレスの各第２部分は、前記各アドレス選択回路に供給され、
前記メモリ素子は、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下に配置されたチャネル領域と、前記チャネル領域の両側に配置され、前記チャネル領域と逆導電型を有する拡散領域と、前記ゲート電極の両側に形成された電荷を保持する機能を有するメモリ機能体とからなることを特徴とする半導体記憶装置。 - 前記Ｎ個のプレーンの夫々に各別に配置された書込み動作制御回路を備え、
前記各書込み動作制御回路は、前記Ｎ本の書込み選択信号の個別の１本に応答することを特徴とする請求項１に記載の半導体記憶装置。 - 前記書込み動作制御回路は、書込み動作を実行することを特徴とする請求項２に記載の半導体記憶装置。
- 前記書込み動作制御回路は、消去動作を実行することを特徴とする請求項２または３に記載の半導体記憶装置。
- 前記書込み動作制御回路は、ベリファイ動作を実行することを特徴とする請求項２〜４の何れか１項に記載の半導体記憶装置。
- 前記Ｎ個のプレーンの夫々に各別に配置された読出しデータバスを備え、
前記各読出しデータバスは、センスアンプとの接続が、前記Ｎ本の読出し選択信号の個別の１本に応答可能なように構成されていることを特徴とする請求項１〜５の何れか１項に記載の半導体記憶装置。 - 前記Ｎ個のプレーンの夫々に各別に配置された読出しデータバスを備え、
前記各読出しデータバスは何れも、前記Ｎ本の読出し選択信号の個別の１本が、当該読出しデータバスの配置された前記プレーンの読出しを示す場合に、センスアンプと切替可能に接続することを特徴とする請求項１〜５の何れか１項に記載の半導体記憶装置。 - 前記Ｎ個のプレーンの夫々に各別に配置された書込みデータバスを備え、
前記各書込みデータバスは、センスアンプとの接続が、前記Ｎ本の書込み選択信号の個別の１本に応答可能なように構成されていることを特徴とする請求項１〜７の何れか１項に記載の半導体記憶装置。 - 前記メモリ機能体が、少なくとも一部を前記拡散領域の一部にオーバーラップするように形成されてなることを特徴とする請求項１〜８の何れか１項に記載の半導体記憶装置。
- 前記メモリ機能体が、電荷を保持する機能を有する膜を備え、前記電荷を保持する機能を有する膜の表面が、前記ゲート絶縁膜の表面と略平行に配置されてなることを特徴とする請求項１〜９の何れか１項に記載の半導体記憶装置。
- 前記電荷を保持する機能を有する膜が、前記ゲート電極の側面と略平行に配置してなることを特徴とする請求項１０に記載の半導体記憶装置。
- 前記メモリ機能体が、前記電荷を保持する機能を有する膜と前記チャネル領域又は前記半導体層とを隔てる絶縁膜を有し、前記絶縁膜が、前記ゲート絶縁膜よりも薄く、且つ、０．８ｎｍ以上の膜厚を有することを特徴とする請求項１０または１１に記載の半導体記憶装置。
- 前記メモリ機能体が、前記電荷を保持する機能を有する膜と前記チャネル領域又は前記半導体層とを隔てる絶縁膜を有し、前記絶縁膜が、ゲート絶縁膜よりも厚く、且つ、２０ｎｍ以下の膜厚を有することを特徴とする請求項１０または１１に記載の半導体記憶装置。
- 請求項１〜１３の何れか１項に記載の半導体記憶装置を備えたことを特徴とする表示装置。
- 請求項１〜１３の何れか１項に記載の半導体記憶装置を備えたことを特徴とする携帯電子機器。
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