JP4392404B2 - 仮想接地型不揮発性半導体記憶装置 - Google Patents

Description

本発明は、不揮発性半導体記憶装置に関し、特に、仮想接地型のメモリセルアレイを備えてなる不揮発性半導体記憶装置のデータ読み出し回路に関する。

近年、携帯電話の高機能化、及び、メモリカードやファイル市場の用途拡大に伴い、不揮発性半導体記憶装置の一つであるフラッシュメモリの大容量化が進められており、低コストに対応するため、多値記憶や仮想接地型のメモリセルアレイの採用による実効メモリセル面積の小さなデバイスが次々と開発されている。特に、仮想接地型メモリセルアレイは回路の工夫によりメモリセル面積の縮小化が実現できるため、同一製造プロセスでチップ面積の小さなデバイスが開発できる。

しかし、行方向に隣接するメモリセル間でソース領域またはドレイン領域が相互に接続する仮想接地構造であるため、読み出し対象となったメモリセル（以下、適宜「選択メモリセル」と称す。）から、選択メモリセルに隣接するメモリセル（以下、適宜「隣接メモリセル」と称す。）に、或いは、隣接メモリセルから選択メモリセルに流れるリーク電流（以下、適宜「隣接メモリセルリーク電流」と称す。）が無視できず、高速読み出しを実現するために様々な工夫が必要である。

上記の問題を改善するために、下記の特許文献１及び特許文献２では、夫々仮想接地型メモリセルアレイの読み出し方法が提案されている。

図３及び図４は、特許文献１に開示された仮想接地型メモリセルアレイの構成、及び、読み出し動作時の電流経路とバイアス条件を示している。図３及び図４における読み出し動作を説明する。図３には、アレイセグメントＳＥＧ_ｉのメモリセルＱ_ｍ２を読み出す場合が示されており、図４には、アレイセグメントＳＥＧ_ｉのメモリセルＱ_ｍ３を読み出す場合が示されている。

図３に示すように、アレイセグメントＳＥＧ_ｉのメモリセルＱ_ｍ２を読み出す場合、選択メモリセルＱ_ｍ２の制御ゲートに接続されているワード線ＷＬ_ｉ１を５Ｖにし、他のワード線を０Ｖにする。当該行方向へのメモリセルの選択は、図示しないアレイセグメント毎に設けられた行選択デコーダによって行う。また、アレイセグメントＳＥＧ_ｉのセレクト線ＳＥＬ_ｉ０を５Ｖにし、アレイセグメントＳＥＧ_ｉのセレクト線ＳＥＬ_ｉ１及び他のアレイセグメントのセレクト線を０Ｖにする。これにより、選択メモリセルＱ_ｍ２を含むアレイセグメントＳＥＧ_ｉが選択されるとともに、２本のサブビット線ＳＢＬに対して１本ずつ設けられたメインビット線ＭＢＬとの接続関係の切換が行われる。当該選択及び切換処理、図示しないアレイセグメント選択用アドレスと列アドレスの１ビット分を複合的にデコードするデコーダによって行われる。更に、選択メモリセルＱ_ｍ２と電気的に接続する２本の選択メインビット線の内の一方のメインビット線ＭＢＬ_１を０Ｖにし、他方のメインビット線ＭＢＬ_２を１Ｖにする。この場合、選択メモリセルＱ_ｍ２と電気的に接続しない非選択メインビット線の電圧は近接の選択メインビット線の電圧と同一もしくはオープン状態にする。例えば、選択メインビットＭＢＬ_１の左側のメインビット線（図示せず）の電圧は選択メインビット線ＭＢＬ_１の電圧０Ｖと同電圧もしくはオープン状態とし、また、選択メインビットＭＢＬ_２の右側のメインビット線ＭＢＬ_３、ＭＢＬ_４、…の電圧は選択メインビット線ＭＢＬ_２の電圧１Ｖと同電圧もしくはオープン状態とする。このメインビット線への選択的な電圧印加は、図示しない列選択デコーダにより行う。これにより、選択メモリセルＱ_ｍ２と同一行で行方向に選択されているが、列方向には非選択の非選択メモリセル（以下、便宜的に「半選択メモリセル」と称す。）のソース・ドレイン間が同電位もしくはオープンとなるので、半選択メモリセルによる隣接メモリセルリーク電流を防止できる。この結果、メインビット線ＭＢＬ_２、セレクトトランジスタＱ_Ｓ３、サブビット線ＳＢＬ_ｉ３、メモリセルＱ_ｍ２、サブビット線ＳＢＬ_ｉ２、セレクトトランジスタＱ_Ｓ２、メインビット線ＭＢＬ_１の電流経路のみ存在することにより、この電流経路の電流の有無によりメモリセルＱ_ｍ２の情報を読み出すことができる。即ち、メモリセルＱ_ｍ２の浮遊ゲートに電子が注入されてその閾値電圧が例えば５Ｖ以上であれば（書き込み状態）、上記電流経路に読み出し電流は流れず、逆に、メモリセルＱ_ｍ２の浮遊ゲートに電子が注入されておらず消去状態であれば、その閾値電圧は５Ｖ未満となって読み出し電流は流れる。このような読み出し電流の有無が図示しないセンスアンプによって検出される。尚、図３においては、基板バイアス線Ｖ_ＢＢの電圧は０Ｖである。

また、図４に示すように、アレイセグメントＳＥＧ_ｉのメモリセルＱ_ｍ３を読み出す場合、メモリセルＱ_ｍ３の制御ゲートに接続されているワード線ＷＬ_ｉ１を５Ｖにし、他のワード線を０Ｖにする。また、アレイセグメントＳＥＧ_ｉのセレクト線ＳＥＬ_ｉ１を５Ｖにし、アレイセグメントＳＥＧ_ｉのセレクト線ＳＥＬ_ｉ０及び他のアレイセグメントのセレクト線を０Ｖにする。更に、メインビット線ＭＢＬ_１を０Ｖにし、メインビット線ＭＢＬ_２を１Ｖにする。この場合も、非選択メインビット線の電圧は近接の選択メインビット線の電圧と同一もしくはオープン状態にする。これにより、半選択メモリセルのソース・ドレイン間が同電位もしくはオープンとなるので、半選択メモリセルによる隣接メモリセルリーク電流を防止できる。この結果、メインビット線ＭＢＬ_２、セレクトトランジスタＱ _Ｓ３’ 、サブビット線ＳＢＬ_ｉ４、メモリセルＱ_ｍ３、サブビット線ＳＢＬ_ｉ３、セレクトトランジスタＱ _Ｓ２’ 、メインビット線ＭＢＬ_１の電流経路のみ存在することにより、この電流経路の電流の有無によりメモリセルＱ_ｍ３の情報を読み出すことができる。尚、図４において、基板バイアス線Ｖ_ＢＢの電圧は０Ｖである。

また、図５及び図６は、特許文献２に開示された仮想接地型メモリセルアレイにおける隣接するビット線間を短絡するための回路構成例を示している。図５及び図６の仮想接地型メモリセルアレイにおける読み出し動作を説明する。

図５には、メモリトランジスタ１をマトリクス状に配置した仮想接地型メモリセルアレイが示されている。これらのメモリトランジスタのソース及びドレインは夫々ビット線ＢＬと接続している。メモリトランジスタのゲートは行単位にワード線ＷＬと接続している。ビット線ＢＬは、両外側の各１列を例外として、行方向に隣接する２つのメモリトランジスタ間で共用される。能動化されたワード線に接続するが読み出し対象でないメモリトランジスタのソース・ドレイン間を、ビット線を介して短絡し得るように、隣接する２本のビット線間に制御トランジスタ２が夫々設けられ、各制御トランジスタ２のソース及びドレインが各ビット線に夫々接続し、また、各制御トランジスタ２のゲートは対応する制御線ＳＴと接続している。これらの制御線ＳＴを介して各制御トランジスタ２のオンオフが個別に制御される。当該回路構成により、読み出し対象のメモリセルセルと同一列に配置されているものを除く全ての制御トランジスタが、導通状態となり得る。導通状態の制御トランジスタに接続するビット線は制御トランジスタを介して短絡される。ワード線を介して読み出し対象のメモリセルと同一行に配置されている全てのメモリセルが能動化されると、最も外側の両ビット線の間に読み出し電圧が印加される。これにより、直接的に、読み出し対象のメモリセルが導通しているか否かが検査される。尚、図５に示されているメモリセルアレイは、仮想接地型メモリセルアレイの一部を簡略的に示している。

図６は、図５に示す制御トランジスタ２の別の回路構成例を示す。図６に示す回路構成例における制御トランジスタ２の配置は、２進デコーダの配置に相当する。各列の制御トランジスタ２の配置個所として、相補的な１対の行が複数対存在しており、各対の何れか一方の行に必ず制御トランジスタ２が存在している。また、１番目の対では、１列毎に制御トランジスタ２の配置が交替し、２番目の対では、２列毎に制御トランジスタ２の配置が交替し、３番目の対では、４列毎に制御トランジスタ２の配置が交替し、ｎ番目の対では、２^ｎ列毎に制御トランジスタ２の配置が交替するように構成されている。図６の例では、相補的な行が３対（つまり６本）設けられ、夫々に相補的な対である、Ａ０とＡ０＃、Ａ１とＡ１＃、Ａ２とＡ２＃の内部アドレス信号が、各行に供給され、制御トランジスタ２のゲート信号として与えられる。記号＃は、その前の信号とは信号レベルが反転していることを示している。例えば、図６において左から３番目のビット線と４番目のビット線との間に配置されているメモリセルが読み出し対象であれば、３番目と４番目のビット線間に配置されている３つの制御トランジスタ２の各ゲートに入力する内部アドレス信号Ａ０、Ａ１＃、Ａ２は、当該制御トランジスタを非導通状態とする信号レベル（低レベル）とし、反対に内部アドレス信号Ａ０＃、Ａ１、Ａ２＃は、それらがゲート入力となる制御トランジスタを導通状態とする信号レベル（高レベル）となることで、３番目と４番目のビット線間以外の各ビット線間に配置されている制御トランジスタの少なくとも１つが導通状態となって、当該ビット線間を短絡する。

特開平７−７３６８４号公報 特開平９−１９８８８９号公報

しかしながら、特許文献１及び特許文献２に開示された従来の仮想接地型メモリセルアレイに対するデータ読み出し方式には以下のような問題がある。

図７に、特許文献１に示された読み出し回路構成の典型例を示す。ここで、ＷＬ１、ＷＬ２はワード線、ＳＥＬはブロック選択トランジスタのゲートに入力するブロック選択信号、Ｉｃｅｌｌは選択メモリセルの読み出し電流、Ｉｌｅａｋは仮想接地接続されたメモリセルからのリーク電流、Ｒ１はメインビット線の配線抵抗とメインビット線を列選択する列選択用トランジスタのオン抵抗の合成抵抗、Ｒ２はサブビット線の配線抵抗を示す。選択メモリセルＱ_２１の読み出し動作の際に、選択メモリセルＱ_２１のドレイン（図中（Ａ）点）の電圧は、抵抗Ｒ１及びＲ２と読み出し電流Ｉｃｅｌｌによって読み出し回路の入力端（図中（Ｄ）点）から電圧降下を引き起こす。同様に、メインビット線からブロック選択トランジスタを介して２本のサブビット線へ分岐する分岐点（図中（Ｆ）点）の電圧も、抵抗Ｒ１と読み出し電流Ｉｃｅｌｌによって（Ｄ）点から電圧降下を引き起こす。これに対して、隣接メインビット線（図中（Ｅ）点）から電圧供給されるサブビット線（図中（Ｃ）点）は、（Ｅ）点とほぼ同電圧となるため、（Ｆ）点と（Ｃ）点の間に電位差が生じ、選択メモリセルＱ_２１のドレイン側に１つ置きで隣接するメモリセルＱ_２３が消去状態で閾値電圧が低い場合は、メモリセルＱ_２３が導通してリーク電流Ｉｌｅａｋを引き起こす。従って、センスアンプＳＡ側で観測される選択メモリセルＱ_２１に供給される読み出し電流Ｉｒｅａｄは、下記の数１で表される。

（数１）
Ｉｒｅａｄ＝Ｉｃｅｌｌ−Ｉｌｅａｋ

ここで、リーク電流ＩｌｅａｋはメモリセルＱ_２３の閾値電圧に依存して変化するので、センスアンプＳＡ側で観測される読み出し電流Ｉｒｅａｄは、仮想接地接続された他のメモリセルの閾値電圧の影響により変化することになる。つまり、任意のメモリセルの閾値電圧を所定の値に設定したとしても、その後で周辺のメモリセルの閾値電圧がデータ書き込みにより変化した場合、最初に閾値電圧を設定したメモリセルの読み出し電流が変化することになり、読み出しマージンを劣化させることになる。

また、特許文献２に開示された仮想接地型メモリセルアレイのデータ読み出し方式では、選択メモリセルと同一列を除く全ての列において、隣接するビット線間を短絡するための制御トランジスタが設けられているため、特許文献１に開示のデータ読み出し方式で生じるようなリーク電流は発生しないが、隣接するビット線間を短絡するための制御トランジスタを多数用意する必要があるため、メモリセルアレイ周辺の回路構成が複雑化し、チップサイズが大きくなるという欠点がある。また、選択メモリセルのドレイン側に位置する全ビット線を夫々短絡させる構成のため、センスアンプに接続されるビット線容量が大きくなってしまい読み出し時間が長くなるという欠点がある。

本発明は、上記問題点に鑑みてなされたものであり、その目的は、仮想接地型メモリセルアレイに対するデータ読み出しにおいて、読み出し対象のメモリセルと同じワード線に接続する他のメモリセルの閾値電圧に応じて変動するリーク電流の影響を受けずに、高速且つ高精度の読み出しを可能とする仮想接地型不揮発性半導体記憶装置を提供する点にある。

上記目的を達成するための本発明に係る仮想接地型不揮発性半導体記憶装置は、ＭＯＳＦＥＴ構造を有するメモリセルを行方向及び列方向にマトリクス状に複数配列し、同一行の前記メモリセルのゲートを行方向に延伸する共通のワード線に接続し、同一列の前記メモリセルのドレイン領域とソース領域を夫々列方向に延伸する２本のビット線に各別に接続し、行方向に隣接する２つの前記メモリセルの一方のドレイン領域またはソース領域と他方のドレイン領域またはソース領域を相互に接続して前記ビット線を共用する構成の仮想接地型のメモリセルアレイを備えてなる仮想接地型不揮発性半導体記憶装置であって、 読み出し動作時に、前記メモリセルの内の読み出し対象の選択メモリセルのソース領域に接続する前記ビット線である選択ソース線に接地電圧を印加する接地電圧印加回路と、読み出し動作時に、前記選択メモリセルのドレイン領域に接続する前記ビット線である選択ビット線を介して前記選択メモリセルに読み出し電流を供給し、前記読み出し電流の大小に基づいて前記選択メモリセルの記憶データを検知する読み出し回路と、読み出し動作時に、前記ビット線の中から前記選択ビット線を選択して前記読み出し回路に接続するビット線選択回路と、を備えてなり、前記ビット線選択回路が、読み出し動作時に、前記選択ビット線以外に、前記ビット線の中から、前記選択ビット線に対して前記選択ソース線とは反対側に位置し、前記選択ビット線と隣接しない１以上の任意の前記ビット線からなる追加ビット線群を選択して前記読み出し回路に接続可能に構成され、前記読み出し回路の入力端から前記選択ビット線及び前記追加ビット線群の各ビット線に至るまでの各電流経路が、前記ビット線選択回路より前記読み出し回路側で分岐しており、前記ビット線選択回路が、読み出し動作時に、前記選択ビット線と前記追加ビット線群の間に位置し、前記選択ビット線に対して前記選択ソース線とは反対側に隣接する１以上の任意の前記ビット線である隣接ビット線を、所定のプリチャージ電圧まで充電後、フローティング状態にすることを第１の特徴とする。

上記第１の特徴の仮想接地型不揮発性半導体記憶装置は、更に、前記隣接ビット線は、読み出し動作時に、前記選択ビット線の電圧と同電圧のプリチャージ電圧まで充電後、フローティング状態にされることを第２の特徴とする。

上記何れかの特徴の仮想接地型不揮発性半導体記憶装置は、更に、前記読み出し回路が、前記選択ビット線の電圧変動を抑制しながら、前記選択ビット線を介して前記選択メモリセルに流れる前記読み出し電流の変化を電圧変化に変換し読み出し電圧として出力する電流電圧変換回路と、前記電流電圧変換回路から出力される前記読み出し電圧を増幅するセンスアンプと、を備えてなることを第３の特徴とする。

上記何れかの特徴の仮想接地型不揮発性半導体記憶装置は、更に、前記メモリセルアレイが列方向に複数ブロックに分割され、列方向に延伸する前記ビット線が前記ブロック単位で分断され、前記ブロック内の前記各ビット線が、１対１に対応する主ビット線にブロック選択トランジスタを介して接続し、前記選択メモリセルを含む前記ブロックが前記ブロック選択トランジスタにより選択され、前記ビット線選択回路が、前記ビット線の中から前記選択ビット線と前記追加ビット線群を選択するに際し、前記選択ビット線と前記追加ビット線群の各ビット線に前記ブロック選択トランジスタを介して各別に接続する前記主ビットを選択することを第４の特徴とする。

上記第４の特徴の仮想接地型不揮発性半導体記憶装置は、更に、前記ブロック毎に、前記各ビット線に設けられた前記ブロック選択トランジスタの各ソース電極が前記各ビット線の両端の何れか一方側に各別に接続し、奇数番目の前記ビット線と偶数番目の前記ビット線で、前記ブロック選択トランジスタの接続位置が異なり、奇数番目の前記ビット線と接続する前記ブロック選択トランジスタと、偶数番目の前記ビット線と接続する前記ブロック選択トランジスタは、独立してオンオフ制御されることを第５の特徴とする。

本発明に係る仮想接地型不揮発性半導体記憶装置によれば、選択ビット線と追加ビット線群には、読み出し回路の入力端から同電圧が供給されるため、両ビット線間に位置する読み出し対象のメモリセルと同じワード線に接続する他の隣接メモリセルを介して流れるリーク電流を抑制できる。また、読み出し回路の入力端から選択ビット線及び追加ビット線群の各ビット線に至るまでの各電流経路が、ビット線選択回路より読み出し回路側で分岐しているため、当該分岐点より読み出し回路側にはビット線の選択に掛かる回路が不要なため、当該回路を構成するトランジスタのオン抵抗及びその回路構築のための配線抵抗の合成抵抗が存在せず、読み出し回路の入力端から当該分岐点までの寄生抵抗と読み出し電流による電圧降下をほぼゼロに抑えられ、選択ビット線及び追加ビット線群以外の他のビット線に読み出し回路の入力端と同電圧を独立して印加した場合における当該電圧降下に起因するリーク電流も抑制できる。以上の結果、仮想接地型メモリセルアレイに対するデータ読み出しにおいて、読み出し対象のメモリセルと同じワード線に接続する他のメモリセルの閾値電圧に応じて変動するリーク電流の影響を受けずに、選択メモリセルを流れる読み出し電流を高効率でセンスアンプ側に伝達でき、高速且つ高精度の読み出し動作を実現できる。

以下、本発明に係る仮想接地型不揮発性半導体記憶装置（以下、適宜「本発明装置」と略称する。）の実施形態を図面に基づいて説明する。

図１は、本発明装置の回路構成の一例を示す回路図である。図１に示すように、本発明装置は、メモリセルアレイ１、接地電圧印加回路２、ビット線選択回路３、読み出し回路４、及び、ドレイン電圧印加回路５を少なくとも備えて構成される。尚、図１では、本発明装置の特徴部分の説明に必要な要部のみを表示しており、一般的な不揮発性半導体記憶装置に設けられているアドレス入力回路、アドレスデコーダ回路、出力バッファ回路、書き込み・消去用の制御回路や電圧発生回路等の記載は省略している。

メモリセルアレイ１は、ＭＯＳＦＥＴ構造のメモリセルを行方向及び列方向にマトリクス状に複数配列し、同一行のメモリセルの制御ゲートを行方向に延伸する共通のワード線ＷＬ１、ＷＬ２に接続し、同一列のメモリセルのドレイン領域とソース領域を夫々列方向に延伸する２本のローカルビット線ＬＢＬ１〜５（ビット線に相当）に各別に接続し、行方向に隣接する２つのメモリセルの一方のドレイン領域またはソース領域と他方のドレイン領域またはソース領域を相互に接続して１本のビット線を共用する構成の仮想接地型のメモリセルアレイである。本実施形態のメモリセルは、チャネル領域上にトンネル絶縁膜を介して浮遊ゲートと絶縁膜と制御ゲートが積層されたスタック型のフラッシュメモリセルである。

また、メモリセルアレイ１は、図１中では、説明の簡単のため、メモリセルアレイ全体の内の一部分（２行×４列）だけを表示しているが、実際には、列方向（ローカルビット線ＬＢＬ１〜５の延伸方向）に複数のブロックに分割され、各ブロックが、ブロック選択信号ＳＥＬで択一的に選択される構成となっている。図１に示す例では、各ブロックのローカルビット線ＬＢＬ１〜５は、ブロック選択信号ＳＥＬをゲート信号とするブロック選択トランジスタＴｂｓ１〜５を介して、各別にグローバルビット線ＧＢＬ１〜５（主ビット線に相当）に接続している。各グローバルビット線ＧＢＬ１〜５は、夫々、ビット線選択回路３を介して読み出し回路４に接続している。また、グローバルビット線ＧＢＬ１〜５は、接地電圧印加回路２とドレイン電圧印加回路５にも接続している。

接地電圧印加回路２は、グローバルビット線ＧＢＬ１〜５を介して、選択されたブロックのローカルビット線ＬＢＬ１〜５を選択的に接地する回路で、読み出し動作時においては、読み出し対象の選択メモリセルのソース領域に接続するビット線を選択ソース線として選択し、接地電圧を印加する。接地するローカルビット線ＬＢＬ１〜５の選択は、各別に対応する接地制御信号ＰＤＮ１〜５により、各ゲートが接地制御信号ＰＤＮ１〜５に、各ドレインがグローバルビット線ＧＢＬ１〜５に、各ソースが接地電圧に各別に接続するＮチャネルＭＯＳＦＥＴを選択的に導通させて実行される。

ビット線選択回路３は、読み出し動作時に、ローカルビット線ＬＢＬ１〜５の中から選択メモリセルのドレイン領域に接続する選択ビット線と、選択ビット線に対して選択ソース線とは反対側に位置する１以上の任意のローカルビット線からなる追加ビット線群を選択して読み出し回路４に接続する。読み出し回路４に接続するローカルビット線ＬＢＬ１〜５の選択は、各別に対応するビット線選択信号ＹＳ１〜５により、各ゲートがビット線選択信号ＹＳ１〜５に、各ソースがグローバルビット線ＧＢＬ１〜５に、各ドレインが読み出し回路４の入力端ＣＭＮに各別に接続するＮチャネルＭＯＳＦＥＴを選択的に導通させて実行される。

読み出し回路４は、読み出し動作時に、ビット線選択回路３で選択された選択ビット線を介して選択メモリセルに読み出し電流を供給し、その読み出し電流の大小に基づいて選択メモリセルの記憶データを検知する回路である。本実施形態では、読み出し回路４は、選択ビット線の電圧変動を抑制しながら、選択ビット線を介して選択メモリセルに流れる読み出し電流の変化を電圧変化に変換し、読み出し電圧Ｖ_ＲＥＡＤとして出力する電流電圧変換回路６と、電流電圧変換回路６から出力される読み出し電圧Ｖ_ＲＥＡＤを増幅するセンスアンプ７と、電流電圧変換回路６の出力端ＭＮに接続し、電流電圧変換回路６を介してメモリセルアレイ１側に読み出し電流を供給する負荷回路８を備えて構成される。

より具体的には、電流電圧変換回路６は入力端ＣＭＮと出力端ＭＮの間に介装されたＮチャネルＭＯＳＦＥＴと、当該ＭＯＳＦＥＴのゲートに出力が接続し入力端ＣＭＮに入力が接続するインバータを備えて構成される。また、センスアンプ７は、読み出し電圧Ｖ_ＲＥＡＤと参照電圧Ｖ_ＲＥＦを差動入力とする差動増幅器で構成される。負荷回路８は、図１では、簡略化して電源線Ｖｄと出力端ＭＮ間に介装された負荷抵抗で表示しているが、抵抗以外にＰチャネルＭＯＳＦＥＴ等で構成してもよい。

ドレイン電圧印加回路５は、書き込み動作時に、ローカルビット線ＬＢＬ１〜５の中から、書き込み対象のメモリセルのドレイン領域に接続する書き込み対象ビット線を選択して、対応するグローバルビット線ＧＢＬ１〜５を介してドレイン電圧供給線ＶＤＢから供給される書き込みドレイン電圧を印加する回路である。書き込み対象ビット線の選択は、各別に対応するドレイン電圧制御信号ＣＢ１〜５により、ゲートがドレイン電圧制御信号ＣＢ１〜５に、ソースがグローバルビット線ＧＢＬ１〜５に、ドレインがドレイン電圧供給線ＶＤＢに各別に接続するＮチャネルＭＯＳＦＥＴを選択的に導通させて実行される。

また、ドレイン電圧印加回路５は、読み出し動作時に、ローカルビット線ＬＢＬ１〜５の中から、ビット線選択回路３で選択されない一部の非選択ビット線を選択して、対応するグローバルビット線ＧＢＬ１〜５を介してドレイン電圧供給線ＶＤＢから供給される所定のドレイン電圧を印加する回路でもある。

以下、メモリセルに対する書き込み動作、消去動作、読み出し動作等のメモリ動作について具体的に説明する。

先ず、書き込み動作について説明する。書き込み動作は、書き込み対象のメモリセルの浮遊ゲートに、チャネルホットエレクトロン注入（ＣＨＥＩ）による電荷注入を行い、メモリセルトランジスタの閾値電圧を上昇させて行う。一例として、図１中のメモリセルＭＡへの書き込み動作を具体的に説明する。

ブロック選択信号ＳＥＬを高レベルとし、グローバルビット線ＧＢＬ１〜５とローカルビット線ＬＢＬ１〜５を接続する。接地制御信号ＰＤＮ２を高レベルとしてグローバルビット線ＧＢＬ２を介してローカルビット線ＬＢＬ２を接地し、ドレイン電圧制御信号ＣＢ１を高レベルとしてグローバルビット線ＧＢＬ１を介してローカルビット線ＬＢＬ１をドレイン電圧供給線ＶＤＢに接続し、ドレイン電圧供給線ＶＤＢから供給される書き込みドレイン電圧をローカルビット線ＬＢＬ１に印加する。ワード線ＷＬ２へは書き込みゲート電圧を印加し、メモリセルＭＡへの書き込みを行う。

消去動作は、ＦＮ（ファウラー・ノルドハイム）トンネル効果によりブロック単位で行う。例えば、消去を実施するブロックの全ワード線に負電圧を印加し、メモリセルのバックゲートウェルに正の高電圧を印加してブロック内の全メモリセルを一括で消去する。

読み出し動作及びベリファイ動作（書き込み或いは消去検証用の読み出し動作）は、読み出し対象の選択メモリセルのソースを接地した状態でドレインに読み出し電圧を印加し、ワード線に読み出しゲート電圧を印加して行う。以下、図１中のメモリセルＭＡを選択メモリセルとして読み出し動作を具体的に説明する。

ブロック選択信号ＳＥＬを高レベルとし、グローバルビット線ＧＢＬ１〜５とローカルビット線ＬＢＬ１〜５を接続する。接地制御信号ＰＤＮ１を高レベルとしてグローバルビット線ＧＢＬ１を介して選択メモリセルＭＡのソース領域に接続するローカルビット線ＬＢＬ１（選択ソース線に相当）を接地し、ビット線選択信号ＹＳ２、ＹＳ３を高レベルとしてグローバルビット線ＧＢＬ２、ＧＢＬ３を介してローカルビット線ＬＢＬ２、ＬＢＬ３を読み出し回路４の入力端ＣＭＮに接続する。ここで、ローカルビット線ＬＢＬ２、ＬＢＬ３の各電圧は、電流電圧変換回路６から入力端ＣＭＮに供給される読み出しドレイン電圧（例えば１Ｖ）が印加される。ドレイン電圧制御信号ＣＢ４を高レベルとしてグローバルビット線ＧＢＬ４を介してローカルビット線ＬＢＬ４をドレイン電圧供給線ＶＤＢと接続し、ドレイン電圧供給線ＶＤＢに供給されるドレイン電圧をローカルビット線ＬＢＬ４に印加する。この時、ドレイン電圧供給線ＶＤＢの電圧は、読み出しドレイン電圧Ｖ_ＣＭＮ（図１中の入力端ＣＭＮの電圧）と同電圧が好ましい。ワード線ＷＬ２へは読み出しゲート電圧（例えば、４Ｖ）を印加し、選択メモリセルＭＡの読み出しを行う。

ここで、ローカルビット線ＬＢＬ２は、選択メモリセルＭＡのドレイン領域に接続する選択ビット線であり、ローカルビット線ＬＢＬ３は、選択ビット線ＬＢＬ２以外に、ローカルビット線ＬＢＬ１〜５の中から、選択ビット線ＬＢＬ２に対して選択ソース線ＬＢＬ１とは反対側に位置する１以上の任意のローカルビット線からなる追加ビット線群の１本に相当する。また、ローカルビット線ＬＢＬ３は、本実施形態においては選択ビット線ＬＢＬ２に対して選択ソース線とは反対側に隣接するビット線である隣接ビット線でもある。また、ローカルビット線ＬＢＬ４は、選択ビット線ＬＢＬ２から見て追加ビット線群ＬＢＬ３より外側に位置する外側ビット線に相当する。

電流電圧変換回路６は、入力端ＣＭＮにおける読み出しドレイン電圧Ｖ_ＣＭＮを一定電圧に維持しながらも、選択メモリセルＭＡの閾値電圧が低く読み出し電流Ｉｃｅｌｌが大きい場合は、センスアンプ７の一方の入力端に接続する出力端ＭＮにおける読み出し電圧Ｖ_ＲＥＡＤを低下させ、閾値電圧が高く読み出し電流Ｉｃｅｌｌが小さい場合は、読み出し電圧Ｖ_ＲＥＡＤを上昇させる。センスアンプ７は、読み出し電圧Ｖ_ＲＥＡＤと参照電圧Ｖ_ＲＥＦを比較増幅して、選択メモリセルＭＡのデータの読み出しを行う。

読み出し動作時において、選択メモリセルＭＡのドレイン電圧（図１中（Ｂ）点の電圧）は、グローバルビット線ＧＢＬ２とローカルビット線ＬＢＬ２上のＭＯＳＦＥＴのオン抵抗及び配線抵抗の合成抵抗Ｒｔの影響により、下記の数２に示す電圧降下ΔＶが、読み出しドレイン電圧Ｖ_ＣＭＮから低下する。

（数２）
ΔＶ＝Ｉｃｅｌｌ×Ｒｔ

この電圧降下ΔＶにより、ローカルビット線ＬＢＬ２上の(Ｂ)点とローカルビット線ＬＢＬ３上の(Ｃ)点の間に電位差が生じ、選択メモリセルＭＡのドレイン側に隣接する、つまり、(Ｂ)点と(Ｃ)点の間に位置する隣接メモリセルＭＢを介して、隣接メモリセルＭＢの閾値電圧に依存して変化するリーク電流が発生する。しかし、本実施形態の回路構成では、ビット線選択回路３によってローカルビット線ＬＢＬ３が読み出し回路４の入力端ＣＭＮに接続されることにより、隣接メモリセルＭＢからのリーク電流は読み出し電流として利用できるので、選択メモリセルＭＡを流れる読み出し電流Ｉｃｅｌｌを全て読み出し回路４側に伝達することが可能となる。

ここで、ローカルビット線ＬＢＬ３へは、入力端ＣＭＮから直接電圧供給されており、ローカルビット線ＬＢＬ２とは独立して電圧が決まるので、ローカルビット線ＬＢＬ３上の(Ｃ)点における電圧降下は、ローカルビット線ＬＢＬ２上の(Ｂ)点の電圧とは異なり、微小なリーク電流分の電圧降下となる。尚、このリーク電流は、隣接メモリセルＭＢの閾値電圧によって変化するが、閾値電圧が低い場合においても、ドレイン・ソース間の電位差が選択メモリセルＭＡに比べて小さいため、選択メモリセルＭＡの読み出し電流Ｉｃｅｌｌの１／１０程度である。従って、(Ｃ)点の電圧は入力端ＣＭＮの読み出しドレイン電圧Ｖ_ＣＭＮとほぼ等しく、読み出しドレイン電圧Ｖ_ＣＭＮと同電圧を供給するドレイン電圧供給線ＶＤＢに接続されるローカルビット線ＬＢＬ４上の（Ｄ）点の電圧は、(Ｃ)点の電圧とほぼ同電圧となる。つまり、ローカルビット線ＬＢＬ３とＬＢＬ４の間に挟まれたメモリセルのドレイン・ソース間の電位差はほぼ０Ｖとなるため、ローカルビット線ＬＢＬ３とＬＢＬ４間でリーク電流は流れない。この結果、入力端ＣＭＮを介して電流電圧変換回路６を流れる読み出し電流Ｉｒｅａｄは、選択メモリセルＭＡのドレイン側に隣接する隣接メモリセルＭＢ、ＭＣの閾値電圧によって変化するリーク電流に関係なく、読み出しセル電流Ｉｃｅｌｌと等しくなる。

次に、本発明装置の別実施形態について説明する。

〈１〉上記実施形態では、読み出し動作において、ドレイン電圧制御信号ＣＢ４を高レベルとしてグローバルビット線ＧＢＬ４を介してローカルビット線ＬＢＬ４をドレイン電圧供給線ＶＤＢと接続し、ドレイン電圧供給線ＶＤＢに供給されるドレイン電圧をローカルビット線ＬＢＬ４に印加した状態を、読み出し動作中維持する場合を説明したが、ローカルビット線ＬＢＬ４を、当該ドレイン電圧まで十分にプリチャージした後に、ドレイン電圧制御信号ＣＢ４を低レベルとしてフローティング状態としてもよい。

〈２〉上記実施形態では、読み出し動作において、ドレイン電圧制御信号ＣＢ４を高レベルとしてグローバルビット線ＧＢＬ４を介してローカルビット線ＬＢＬ４をドレイン電圧供給線ＶＤＢと接続し、ドレイン電圧供給線ＶＤＢに供給されるドレイン電圧をローカルビット線ＬＢＬ４に印加する場合を説明したが、読み出し動作中に当該ドレイン電圧を印加する外側ビット線は、ローカルビット線ＬＢＬ４のみに限らず、更にその外側のローカルビット線ＬＢＬ５等であっても構わない。この場合、ドレイン電圧制御信号ＣＢ４、ＣＢ５を同時に高レベルとする。この場合、ローカルビット線ＬＢＬ５の電圧印加状態を、読み出し動作中維持しても、或いは、当該ドレイン電圧まで十分にプリチャージした後に、ドレイン電圧制御信号ＣＢ５を低レベルとしてフローティング状態としてもよい。

〈３〉上記実施形態では、読み出し動作において、ビット線選択信号ＹＳ２、ＹＳ３を高レベルとしてグローバルビット線ＧＢＬ２、ＧＢＬ３を介してローカルビット線ＬＢＬ２、ＬＢＬ３を読み出し回路４の入力端ＣＭＮに接続する場合を説明したが、追加ビット線群として、選択ビット線ＬＢＬ２以外に、読み出し回路４の入力端ＣＭＮに接続するローカルビット線は、ローカルビット線ＬＢＬ３に限定されるものではない。

例えば、ブロック選択信号ＳＥＬを高レベルとし、グローバルビット線ＧＢＬ１〜５とローカルビット線ＬＢＬ１〜５を接続し、接地制御信号ＰＤＮ１を高レベルとしてグローバルビット線ＧＢＬ１を介して選択メモリセルＭＡのソース領域に接続するローカルビット線ＬＢＬ１（選択ソース線に相当）を接地し、ビット線選択信号ＹＳ２、ＹＳ４を高レベルとしてグローバルビット線ＧＢＬ２、ＧＢＬ４を介してローカルビット線ＬＢＬ２、ＬＢＬ４を読み出し回路４の入力端ＣＭＮに接続する。ここで、ローカルビット線ＬＢＬ２、ＬＢＬ４の各電圧は、電流電圧変換回路６から入力端ＣＭＮに供給される読み出しドレイン電圧（例えば１Ｖ）が印加される。ドレイン電圧制御信号ＣＢ３、ＣＢ５を高レベルとしてグローバルビット線ＧＢＬ３、ＧＢＬ５を介してローカルビット線ＬＢＬ３、ＬＢＬ５を夫々ドレイン電圧供給線ＶＤＢと接続し、ドレイン電圧供給線ＶＤＢに供給されるドレイン電圧をローカルビット線ＬＢＬ３、ＬＢＬ５に夫々印加する。この時、ドレイン電圧供給線ＶＤＢの電圧は、読み出しドレイン電圧Ｖ_ＣＭＮ（図１中の入力端ＣＭＮの電圧）と同電圧が好ましい。ローカルビット線ＬＢＬ３（隣接ビット線に相当）は、ドレイン電圧供給線ＶＤＢから供給されるドレイン電圧まで十分プリチャージされた後、ドレイン電圧制御信号ＣＢ３を低レベルとし、当該プリチャージ状態でフローティング状態にする。ワード線ＷＬ２へは読み出しゲート電圧（例えば、４Ｖ）を印加し、選択メモリセルＭＡの読み出しを行う。

読み出し動作時において、選択メモリセルＭＡのドレイン電圧（図１中（Ｂ）点の電圧）は、グローバルビット線ＧＢＬ２とローカルビット線ＬＢＬ２上のＭＯＳＦＥＴのオン抵抗及び配線抵抗の合成抵抗Ｒｔの影響により、上記の数２に示す電圧降下ΔＶが、読み出しドレイン電圧Ｖ_ＣＭＮから低下する。

この電圧降下ΔＶにより、ローカルビット線ＬＢＬ２上の(Ｂ)点とローカルビット線ＬＢＬ４上の(Ｄ)点の間に電位差が生じ、選択メモリセルＭＡのドレイン側に隣接する、つまり、(Ｂ)点と(Ｄ)点の間に位置する隣接メモリセルＭＢ、ＭＣを介して、隣接メモリセルＭＢ、ＭＣの閾値電圧に依存して変化するリーク電流が発生する。しかし、本実施形態の回路構成では、ビット線選択回路３によってローカルビット線ＬＢＬ４が読み出し回路４の入力端ＣＭＮに接続されることにより、隣接メモリセルＭＢ、ＭＣを介するリーク電流は読み出し電流として利用できるので、選択メモリセルＭＡを流れる読み出し電流Ｉｃｅｌｌを全て読み出し回路４側に伝達することが可能となる。

また、本別実施形態〈３〉では、選択ビット線と追加ビット線群は隣接せず、選択ビット線と追加ビット線群の間に、フローティング状態となる１本以上の隣接ビット線としてローカルビット線ＬＢＬ３を設定したことで、２本の読み出し回路４の入力端ＣＭＮに接続されるローカルビット線ＬＢＬ２、ＬＢＬ４間に位置する２つのメモリセルＭＢ、ＭＣのドレイン・ソース間の電位差が、隣接ビット線ＬＢＬ３により分割されるため、例えば、隣接ビット線が１本の場合では、選択ビット線と追加ビット線群の間にフローティング状態となる隣接ビット線を設定しない場合に比べて約半分となる。

〈４〉上記別実施形態〈３〉では、読み出し回路４の入力端ＣＭＮに接続する選択ビット線ＬＢＬ２と追加ビット線群ＬＢＬ４の間でフローティング状態とする隣接ビット線は、ローカルビット線ＬＢＬ３の１本であるが、フローティング状態とする隣接ビット線は２本以上であってもよい。

〈５〉上記別実施形態〈３〉では、ドレイン電圧制御信号ＣＢ５を高レベルとしてグローバルビット線ＧＢＬ５を介してローカルビット線ＬＢＬ５をドレイン電圧供給線ＶＤＢと接続し、ドレイン電圧供給線ＶＤＢに供給されるドレイン電圧をローカルビット線ＬＢＬ５に印加した状態を、読み出し動作中維持する場合を説明したが、ローカルビット線ＬＢＬ４５、当該ドレイン電圧まで十分にプリチャージした後に、ドレイン電圧制御信号ＣＢ５を低レベルとしてフローティング状態としてもよい。

また、読み出し動作中に当該ドレイン電圧を印加する外側ビット線は、ローカルビット線ＬＢＬ５のみに限らず、更にその外側のローカルビット線（図示せず）であっても構わない。この場合、当該外側のローカルビット線の電圧印加状態を、読み出し動作中維持しても、或いは、当該ドレイン電圧まで十分にプリチャージした後に、ドレイン電圧制御信号を低レベルとしてフローティング状態としてもよい。

〈６〉上記実施形態及び各別実施形態では、図１に示すように、ブロック選択トランジスタＴｂｓ１〜５は、各ブロックのローカルビット線ＬＢＬ１〜５の一方端に設けられている場合を例示したが、図２に示すように、奇数番目のローカルビット線ＬＢＬ１、３、５と偶数番目のローカルビット線ＬＢＬ２、４で、ブロック選択トランジスタＴｂｓ１〜５の接続位置が異なり、例えば、ブロック選択トランジスタＴｂｓ１、３、５がローカルビット線ＬＢＬ１、３、５の上端部に、ブロック選択トランジスタＴｂｓ２、４がローカルビット線ＬＢＬ２、４の下端部に、夫々接続するようにし、各別に独立してオンオフ制御されるのも好ましい実施の形態である。

〈７〉上記実施形態及び各別実施形態では、図１及び図２に示すように、メモリセルアレイ１は、列方向に複数のブロックに分割され、各ブロックのローカルビット線ＬＢＬ１〜５は、ブロック選択信号ＳＥＬをゲート信号とするブロック選択トランジスタＴｂｓ１〜５を介して、各別にグローバルビット線ＧＢＬ１〜５に接続する構成を例に説明したが、メモリセルアレイ１は、必ずしも列方向に複数のブロックに分割されていなくても構わない。この場合、各ローカルビット線ＬＢＬ１〜５が、グローバルビット線ＧＢＬ１〜５を介さずに直接、接地電圧印加回路２、ビット線選択回路３、及び、ドレイン電圧印加回路５と接続する回路構成となる。

本発明に係る仮想接地型不揮発性半導体記憶装置は、仮想接地型のメモリセルアレイを備えてなる不揮発性半導体記憶装置に利用可能である。

本発明に係る仮想接地型不揮発性半導体記憶装置の一実施形態における要部回路構成例を示す回路図 本発明に係る仮想接地型不揮発性半導体記憶装置の別実施形態における要部回路構成例を示す回路図 従来の仮想接地型メモリセルアレイの構成、及び、読み出し動作時の電流経路とバイアス条件の一例を示す回路図 従来の仮想接地型メモリセルアレイの構成、及び、読み出し動作時の電流経路とバイアス条件の他の一例を示す回路図 従来の仮想接地型メモリセルアレイにおける隣接するビット線間を短絡するための回路構成例を示す回路図 従来の仮想接地型メモリセルアレイにおける隣接するビット線間を短絡するための他の回路構成例を示す回路図 図３及び図４に示す従来の仮想接地型メモリセルアレイの読み出し回路構成の典型例を示す回路図

１： メモリセルアレイ
２： 接地電圧印加回路
３： ビット線選択回路
４： 読み出し回路
５： ドレイン電圧印加回路
６： 電流電圧変換回路
７： センスアンプ
８： 負荷回路
ＣＢ１〜５： ドレイン電圧制御信号
ＣＭＮ： 電流電圧変換回路の入力端
ＧＢＬ１〜５： グローバルビット線（主ビット線）
Ｉｃｅｌｌ： 選択メモリセルを流れる読み出し電流
Ｉｒｅａｄ： 電流電圧変換回路を流れる読み出し電流
ＬＢＬ１〜５： ローカルビット線（ビット線）
ＭＡ： 選択メモリセル
ＭＢ、ＭＣ： メモリセル
ＭＮ： 電流電圧変換回路の出力端
ＰＤＮ１〜５： 接地制御信号
ＳＥＬ： ブロック選択信号線
Ｔｂｓ１〜５： ブロック選択トランジスタ
ＶＤＢ： ドレイン電圧供給線
Ｖｄ： 電源線
Ｖ_ＣＭＮ： 読み出しドレイン電圧
Ｖ_ＲＥＡＤ： 読み出し電圧
Ｖ_ＲＥＦ： 参照電圧
ＷＬ１、 ＷＬ２： ワード線
ＹＳ１〜５： ビット線選択信号

Claims (5)

1. ＭＯＳＦＥＴ構造を有するメモリセルを行方向及び列方向にマトリクス状に複数配列し、同一行の前記メモリセルのゲートを行方向に延伸する共通のワード線に接続し、同一列の前記メモリセルのドレイン領域とソース領域を夫々列方向に延伸する２本のビット線に各別に接続し、行方向に隣接する２つの前記メモリセルの一方のドレイン領域またはソース領域と他方のドレイン領域またはソース領域を相互に接続して前記ビット線を共用する構成の仮想接地型のメモリセルアレイを備えてなる仮想接地型不揮発性半導体記憶装置であって、
   読み出し動作時に、前記メモリセルの内の読み出し対象の選択メモリセルのソース領域に接続する前記ビット線である選択ソース線に接地電圧を印加する接地電圧印加回路と、
   読み出し動作時に、前記選択メモリセルのドレイン領域に接続する前記ビット線である選択ビット線を介して前記選択メモリセルに読み出し電流を供給し、前記読み出し電流の大小に基づいて前記選択メモリセルの記憶データを検知する読み出し回路と、
   読み出し動作時に、前記ビット線の中から前記選択ビット線を選択して前記読み出し回路に接続するビット線選択回路と、を備えてなり、
   前記ビット線選択回路が、読み出し動作時に、前記選択ビット線以外に、前記ビット線の中から、前記選択ビット線に対して前記選択ソース線とは反対側に位置し、前記選択ビット線と隣接しない１以上の任意の前記ビット線からなる追加ビット線群を選択して前記読み出し回路に接続可能に構成され、
   前記読み出し回路の入力端から前記選択ビット線及び前記追加ビット線群の各ビット線に至るまでの各電流経路が、前記ビット線選択回路より前記読み出し回路側で分岐しており、
   前記ビット線選択回路が、読み出し動作時に、前記選択ビット線と前記追加ビット線群の間に位置し、前記選択ビット線に対して前記選択ソース線とは反対側に隣接する１以上の任意の前記ビット線である隣接ビット線を、所定のプリチャージ電圧まで充電後、フローティング状態にすることを特徴とする仮想接地型不揮発性半導体記憶装置。
2. 前記隣接ビット線は、読み出し動作時に、前記選択ビット線の電圧と同電圧のプリチャージ電圧まで充電後、フローティング状態にされることを特徴とする請求項１に記載の仮想接地型不揮発性半導体記憶装置。
3. 前記読み出し回路が、前記選択ビット線の電圧変動を抑制しながら、前記選択ビット線を介して前記選択メモリセルに流れる前記読み出し電流の変化を電圧変化に変換し読み出し電圧として出力する電流電圧変換回路と、前記電流電圧変換回路から出力される前記読み出し電圧を増幅するセンスアンプと、を備えてなることを特徴とする請求項１又は２に記載の仮想接地型不揮発性半導体記憶装置。
4. 前記メモリセルアレイが列方向に複数ブロックに分割され、
   列方向に延伸する前記ビット線が前記ブロック単位で分断され、
   前記ブロック内の前記各ビット線が、１対１に対応する主ビット線にブロック選択トランジスタを介して接続し、
   前記選択メモリセルを含む前記ブロックが前記ブロック選択トランジスタにより選択され、
   前記ビット線選択回路が、前記ビット線の中から前記選択ビット線と前記追加ビット線群を選択するに際し、前記選択ビット線と前記追加ビット線群の各ビット線に前記ブロック選択トランジスタを介して各別に接続する前記主ビットを選択することを特徴とする請求項１〜３の何れか１項に記載の仮想接地型不揮発性半導体記憶装置。
5. 前記ブロック毎に、前記各ビット線に設けられた前記ブロック選択トランジスタの各ソース電極が前記各ビット線の両端の何れか一方側に各別に接続し、
   奇数番目の前記ビット線と偶数番目の前記ビット線で、前記ブロック選択トランジスタの接続位置が異なり、
   奇数番目の前記ビット線と接続する前記ブロック選択トランジスタと、偶数番目の前記ビット線と接続する前記ブロック選択トランジスタは、独立してオンオフ制御されることを特徴とする請求項４に記載の仮想接地型不揮発性半導体記憶装置。