KR100253851B1 - 반도체 메모리 장치 - Google Patents

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아끼구사 나오유끼
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Abstract

본 발명은 데이타 유지 능력이 저하하여도, 충분한 기간 데이타 유지를 가능하게 한다. 기억 데이타에 따라서 메모리셀 트랜지스터의 임계치 상태를 유지하는 비휘발성의 반도체 메모리 장치에 있어서, 메모리셀의 임계치 상태에 따라서 변화하는 메모리셀로부터의 출력 Vout가 소정의 기록 검증 레벨 VPGM을 초과할 때까지 임계치 상태를 변화시켜 기억 데이타의 기록을 행하는 기록 회로(56)와, 메모리셀로부터의 출력 Vout가 소정의 독출 레벨 Vread를 초과하는지의 여부를 검출하는 독출 검출 회로(26)와, 메모리셀로부터의 출력 Vout가 상기 독출 레벨과 다른 모니터 레벨 VM0을 초과하는지의 여부를 검출하는 기억 데이타 열화 검출 회로(50)와, 기억 데이타 열화 검출 회로가 메모리셀로부터의 출력이 모니터 레벨을 초과하지 않는 것을 검출하고, 독출 검출 회로가, 메모리셀로부터의 출력이 독출 레벨을 초과하는 것을 검출했을 때에, 상기 메모리셀에 대하여, 독출 검출 회로가 검출한 기억 데이타의 재기록이 행해지는 것을 특징으로 한다.

Description

반도체 메모리 장치
본 발명은 반도체 메모리에 관한 것으로, 특히 플래시 메모리등에 사용되는 비휘발성 메모리에 있는 기억 데이타의 자기 보정(self-correction)을 가능하게 한 반도체 메모리 장치에 관한 것이다.
플래시 메모리등에 사용되는 반도체의 비휘발성 메모리 장치는 예컨대, 반도체 기판 표면의 채널 영역상에, 플로팅 게이트를 통해 제어 게이트를 설치한 구성을 갖는다. 그리고, 제어 게이트, 소스 및 드레인에 소정의 전압을 인가하는 것으로, 전자를 플로팅 게이트내에 유지하여 데이타 0을 기록(프로그램), 또는 플로팅 게이트로부터 전자를 제거하여 데이타 1을 기록(소거)한다. 혹은, 채널상에 형성한 강유전체막(ferroelectric film)의 잔류 분극 작용을 이용하여, 데이타 0과 1의 기록을 행한다.
이들 기록된 상태는 전원이 공급되지 않아도 유지된다. 이들 비휘발성 메모리는 예컨대, 10년 이상의 장기간에 걸쳐 기억 데이타를 유지할 필요가 있다.
한편, 비휘발성 메모리에 대한 대용량화의 요구에 의해, 메모리셀의 사이즈가 미세화되어 있다. 이러한 미세화는 메모리셀의 데이타 유지 능력을 저하시키는 문제를 초래하고 있다.
도 14는 플로팅 게이트형의 비휘발성 메모리의 유지 데이타의 변화를 나타내는 도면이다. 횡축에 시간, 종축에 메모리셀 트랜지스터의 임계치 전압 Vth를 나타낸다. 예컨대, 메모리셀의 제어 게이트에 고전압을 인가하여 플로팅 게이트에 전자를 유지시킴으로써, 메모리셀 트랜지스터의 임계치 전압이 실질적으로 높아진다. 이것이, 예컨대 데이타 0이 기록된 상태이다.
일반적으로, 데이타 0이 기록되는 프로그램시에는 충분한 전자가 플로팅 게이트에 유지되었는지의 여부를 확인하기 위해서 예컨대, 제어 게이트에 소정의 전압을 인가했을 때의 드레인 전류에 대응하는 출력을 프로그램·검증·레벨 VPGM과 비교하여 검증을 행한다. 혹은 제어 게이트에 대응하는 프로그램·검증·레벨 VPGM을 인가하여 메모리셀의 트랜지스터의 드레인 전류가 검출되는지 여부의 검증을 행한다. 따라서, 상기 메모리셀로부터의 출력이 프로그램·검증·레벨 VPGM을 초과할 때까지, 혹은 프로그램·검증·레벨 VPGM을 인가하여 드레인 전류가 검출될 때까지, 프로그램 동작이 행해진다. 그리고, 메모리셀의 기억 데이타를 독출할 때에는, 제어 게이트에 독출 레벨 Vread를 인가하여 메모리셀 트랜지스터의 드레인 전류의 유무를 검출한다.
플로팅 게이트내에 유지된 전자는 인접하는 메모리셀로의 프로그램(데이타 0의 기록), 소거(데이타 1의 기록) 및 독출등에 의해, 전기적 스트레스를 받아서 서서히 감소한다. 또는, 공정시에 발생하는 여러가지 스트레스에 의해 메모리셀의 데이타 유지 능력이은 저하하는 경우가 있다. 통상은 이러한 전자의 누설이 있어도, 예컨대 10년간 정도는 데이타 0의 상태가 유지되는 것이 보증되고 있다. 즉, 데이타 0이 기록되면, 독출 레벨 Vread를 제어 게이트에 인가했을 때에, 메모리셀의 트랜지스터가 도통하는 것이 보증된다.
그러나, 상기한 전기적 스트레스에 의해, 메모리셀의 기억 데이타의 유지 능력이 저하하고, 보증 기간을 경과하기 전에 데이타 0의 상태를 유지할 수 없게 된다. 즉, 도 14중에 나타낸 점 10에 도달할 때까지 전자가 소실하여 임계치 전압 Vth가 저하한다. 특히, 대용량화에 따른 메모리셀 트랜지스터의 사이즈를 작게 함으로써, 이 데이타 유지 능력의 저하는 현저해진다.
상기한 기억 데이타의 유지 능력의 저하는, 플로팅 게이트로부터 전자를 소실시키는 데이타 1을 기억시키고 있는 경우에도 동일한 문제가 된다. 즉, 제어 게이트에 낮은 전압을 인가하여 플로팅 게이트의 전자를 소거한 후에, 전기적인 스트레스에 의해 전자가 주입되어, 메모리셀의 임계치 전압이 상승하며, 기억 데이타가 1에서 0으로 변화한다.
본 발명의 목적은 상기 문제점을 해결하고, 데이타 유지 능력이 뒤떨어진 메모리셀을 포함하는 메모리 장치라도, 기억 데이타의 파괴를 미연에 막을 수 있는 비휘발성의 메모리 장치를 제공하는데 있다.
또, 본 발명의 별도의 목적은 데이타 유지 기간을 충분히 길게 할 수 있는 비휘발성 메모리 장치를 제공하는데 있다.
도 1 일반적인 비휘발성 메모리에 있는 메모리셀의 트랜지스터 구성을 나타내는 도면.
도 2는 도 1의 메모리셀에 대한 각 모드에 있어서의 게이트, 드레인, 소스의 전압 관계를 나타내는 도표.
도 3은 불휘발성 메모리의 회로예를 나타내는 도면.
도 4는 프리 증폭기 회로와 센스 증폭기 회로의 예를 나타내는 도면.
도 5는 메모리셀의 트랜지스터의 임계치 Vth의 특성을 나타내는 도면.
도 6은 프리센스 증폭기와 센스 증폭기의 특성을 나타내는 도면.
도 7은 데이타 0이 기억되어 있는 경우의, 본 발명의 실시의 형태예를 설명하는 도면.
도 8은 데이타 1이 기억되어 있는 경우의, 본 발명의 실시의 형태예를 설명하는 도면.
도 9는 기억 데이타 0에 대한 본 실시의 형태예의 메모리 장치의 회로 블록도.
도 10은 기억 데이타 0의 열화를 검출한 경우의, 재기록의 흐름도를 나타내는 도면.
도 11은 기억 데이타 1에 대한 본 실시의 형태예의 메모리 장치의 회로 블록도.
도 12는 데이타 1의 재기록을 위한 소거 동작의 흐름도.
도 13은 기억 데이타가 0의 열화와 1의 열화를 동시에 검출하는 실시의 형태예를 나타내는 도면.
도 14는 종래예의 문제점을 설명하는 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
MC: 메모리셀
Vout: 메모리셀로부터의 출력
Vread: 독출 레벨
VPGM, VERASE: 기록, 소거 검증 레벨
VM0, VM1: 모니터 레벨
25: 프리-센스 증폭기
26: 센스 증폭기, 독출 검출 회로
50, 61: 기억 데이타 열화 검출 회로
56, 62: 기록 회로, 프로그램 회로, 소거 회로
상기의 목적을 달성하기 위해서, 본 발명은 기억 데이타에 따라서 메모리셀 트랜지스터의 임계치 상태를 유지하는 비휘발성 반도체 메모리 장치에 있어서,
상기 메모리셀의 임계치 상태에 따라서 변화하는 상기 메모리셀로부터의 출력이 소정의 기록 검증 레벨을 넘을때까지 상기 간(사이)치 상태를 변화시키고 상기 기억 데이타를 기록하는 기록 회로와,
상기 메모리셀로부터의 출력이 소정의 독출 레벨을 넘는가 아닌가를 검출하는 독출 검출 회로와,
상기 메모리셀로부터의 출력이 상기 독출 레벨과 다른 모니터 레벨을 초과하는지의 여부를 검출하는 기억 데이타 열화 검출 회로와,
상기 기억 데이타 열화 검출 회로가 상기 메모리셀로부터의 출력이 상기 모니터 레벨을 초과하지 않는 것을 검출하고, 상기 독출 검출 회로가 상기 메모리셀로부터의 출력이 상기 독출 레벨을 초과하는 것을 검출했을 때에, 상기 메모리셀에 대하여, 상기 독출 검출 회로가 검출한 기억 데이타의 재기록이 행해지는 것을 특징으로 한다.
비휘발성 반도체 메모리 장치에 있어서, 예컨대 프로그램의 기록 동작에 있어서, 메모리셀로부터의 출력이 기록 검증 레벨을 초과할 때까지 그 임계치의 상태를 변화시켜 기록이 행해진다. 그리고, 독출시에는 메모리셀로부터의 출력이 소정의 독출 레벨을 초과하는지의 여부로, 대상의 메모리셀에 프로그램되었는지 여부의 검출이 행해진다. 메모리셀의 데이타 유지 능력이 저하되면, 메모리셀의 임계치 상태가 변화하여, 메모리셀로부터의 출력이 독출 레벨을 초과하지 않는 레벨까지 변화하면, 잘못된 데이타가 독출된다.
그래서, 본 발명에서는 그 독출 레벨과는 다른 모니터 레벨을 설정하고, 메모리셀로부터의 출력이 그 모니터 레벨까지 변화해 온 것을 사전에 검출하여, 잘못된 데이타의 독출을 방지한다. 그리고, 모니터 레벨까지의 변화가 검출되었을 때에는 다시 메모리셀로의 기록을 행한다.
따라서, 이 모니터 레벨은 예컨대, 기록 검증 레벨과 독출 레벨 사이의 소정의 레벨이나, 혹은 기록 검증 레벨과 동등한 레벨로 설정된다.
본 발명에 따르면, 데이타 유지 능력이 저하한 메모리셀이 존재하여도, 그 데이타의 열화를 사전에 검출하여 재기록을 행하므로, 실질적으로 충분한 기간의 데이타 유지가 보증된다.
이하, 본 발명의 실시의 형태의 예에 대해서 도면에 따라서 설명한다. 그러나, 이러한 실시의 형태예가 본 발명의 기술적 범위를 한정하는 것은 아니다.
도 1은 일반적인 비휘발성 메모리의 메모리셀 트랜지스터의 구성을 나타내는 도면이다. 실리콘 반도체 기판(11)의 표면에 형성된 드레인(12)과 소스(13) 사이의 채널 영역상에, 절연막(16,17)을 통해 플로팅 게이트(14)와 제어 게이트(15)가 형성된다. 예컨대, 제어 게이트(15)는 워드선 W/L에, 드레인(12)은 비트선 B/L에 접속된다.
도 2는 도 1의 메모리셀에 대한 각 모드에 있어서의 게이트, 드레인, 소스의 전압의 관계를 나타내는 도표이다. 독출(read) 모드에서는 제어 게이트에 독출 레벨 Vread로서 전원 Vcc를, 드레인에 2V를, 그리고 소스에 0V를 각각 인가하여, 트랜지스터가 도통하는지의 여부를 드레인 전류의 유무로 검출한다.
또한, 프로그램(Program)시는 예컨대 데이타 0을 기록하는 모드이다. 도 2에 나타낸 예에서는 제어 게이트에 예컨대 12V로 높은 전압을 인가하고, 드레인에 6V, 소스에 0V를 각각 인가하여, 채널 영역에 고온 전자를 발생시키며, 플로팅 게이트(14)에 전자를 선축적한다. 그 결과, 메모리셀의 트랜지스터의 임계치 전압은 실질적으로 상승한다.
또, 소거(erase)시에는 제어 게이트(15)에 예컨대 -10V를 인가하고, 소스에 5V를 인가하여, 플로팅 게이트내의 전자를 제거한다. 그 결과, 메모리셀의 트랜지스터의 임계치 전압은 저하한다. 즉, 데이타 1이 기록되게 된다.
도 3은 비휘발성 메모리의 회로예를 나타내는 도면이다. 이 예에서는 메모리셀 MC를 m행 n열 갖는다. 각각의 메모리셀 MC의 제어 게이트는 워드선 W/L0∼m에 접속된다. 또한, 메모리셀 MC의 드레인은 비트선 B/L0∼n에 접속된다. 그리고, 메모리셀 MC의 소스는 전환 회로(20)에 접속된다.
각 비트선 B/L은 비트선 선택 게이트 240∼24n을 통해 프리-센스 증폭기(25)에 접속된다. 따라서, 비트선 선택 게이트 240∼24n에 부여되는 비트선 선택 신호 Y0∼Yn에 의해, 원하는 비트선 B/L만이 프리-센스 증폭기(25)에 접속되고, 독출 동작이 행해진다. 프리-센스 증폭기 회로(25)로써 검출된 전압이 센스 증폭기 회로(26)에서 검출, 증폭되어, 출력 버퍼 회로(27)에 그 증폭된 신호가 부여된다.
각 메모리셀 MC의 소스는 그것에 접속된 전환 회로(20)에 의해, 독출 모드 및 프로그램 모드와, 소거 모드를 전환하는 제어 신호(23)에 따라서, 도 2에 도시된 바와 같이, 독출과 프로그램 모드시는 접지 전위로, 소거 모드시에는 예컨대5V로 유지된다. 즉, 트랜지스터(21,22)의 온·오프가 제어된다.
도 4는 프리 증폭기 회로와 센스 램프 회로의 예를 나타내는 도면이다. 메모리셀 MC에 비트선 선택 게이트(24)를 통해 프리-센스 증폭기 회로(25)가 접속된다. 프리-센스 증폭기 회로(25)는 예컨대 P형의 MOS 트랜지스터(251)가 전원 Vcc와 메모리셀 MC와의 사이에 설치된다. 그리고 그 게이트는 접지 전위에 접속되고, 트랜지스터(251)는 항상 도통 상태의 부하 회로가 된다. 따라서, 독출 모드에서는 워드선 WL에 전원 Vcc가 인가되어, 메모리셀로 유지되는 데이타에 의해서 메모리셀의 드레인 전류 ID가 발생한다.
메모리셀의 플로팅 게이트가 전자를 유지하는 데이타 0의 상태에서는 셀트랜지스터의 임계치 전압이 높아지고, 워드선 W/L이 독출용의 레벨인 전원 Vcc가 되어도, 드레인 전류 ID는 발생하지 않으며, 프리 증폭기 회로(25)의 출력 Vout는 높은 전위가 된다. 한편, 메모리셀의 플로팅 게이트가 전자를 유지하지 않는 데이타 1의 상태에서는 셀트랜지스터의 임계치 전압이 낮아지고, 워드선 W/L이 전원 Vcc가 되면, 드레인 전류 ID가 발생하며, 프리 증폭기 회로(25)의 출력 Vout는 낮은 전위가 된다.
그래서, 센스 증폭기 회로(26)내의 기준 전압 Vref를 그 중간 전위로 설정하는 것으로, 드레인 전류 ID의 유무를 검출하여, 메모리셀의 기억 데이타를 독출할 수 있다. 이 중간 전위가 독출 레벨 Vread이다. 도 4의 예에서는 센스 증폭기 회로(26)는 소스가 공통으로 접속된 한쌍의 N형 트랜지스터(261,262)가 전류원(260)에 접속되고, 각각 P형 트랜지스터(263,264)로 이루어지는 부하가 접속된다. 프리-센스 증폭기 회로(25)의 출력 Vout과 기준 전압 Vref가 비교되고, 비교 결과에 따라서 트랜지스터(261)가 온 또는 오프하며, 그것에 따라서 트랜지스터(261)의 드레인 단자(265)가 L 또는 H 레벨이 되어, 출력측의 P형 트랜지스터(267)의 게이트에 부여된다. 트랜지스터(267)와 전류원(268)으로 이루어지는 회로에 의해, 단자(265)의 레벨이 반전되어 출력단(269)에 부여된다. 출력단(268)은 출력 버퍼 OB에 접속된다.
따라서, 메모리셀의 플로팅 게이트에 전자가 유지되어, 데이타 0이 기억되어 있는 경우는 독출시에 메모리셀의 트랜지스터는 임계치가 높게 도통하지 않고서, 출력 Vout은 H 레벨이 되고, 단자(265)는 L 레벨이 되며, 출력(269)은 H 레벨이 된다. 또한, 메모리셀의 플로팅 게이트에 전자가 유지되지 않고서, 데이타 1이 기억되어 있는 경우는, 그 역이 되고, 출력 Vout와 269는 모두 L 레벨이 된다. 따라서, 도 4의 예에서는 메모리셀 트랜지스터의 임계치 레벨과 프리-센스 증폭기의 출력 Vout와는 동일한 관계가 된다.
도 5는 메모리셀 트랜지스터의 임계치 Vth의 특성을 나타내는 도면이다. 구체적으로는 메모리셀의 제어 게이트에 인가되는 전압 VCG와 메모리셀 트랜지스터의 드레인 전류 ID와의 관계를 나타내는 도면이다. 데이타 0이 기록되면, 그 임계치 전압이 높아지고, 제어 게이트의 전압 VCG를 높게 하여 처음으로 드레인 전류 ID가 발생한다. 한편, 데이타 1이 기록되면, 그 임계치 전압이 낮아지고, 제어 게이트의 전압 VCG를 낮게 하여도 드레인 전류 In이 흐른다.
그리고, 시간 경과 변화에 의해 기억유지 능력이 열화하면, 데이타 0을 유지하고 있는 메모리셀의 트랜지스터의 특성이, 도 5중의 화살표와 같이 좌측으로 시프트한다. 즉, 임계치 전압이 저하한다. 또한, 반대로 데이타 1을 유지하고 있는 메모리셀 트랜지스터의 특성은, 우측으로 시프트하여, 그 임계치 전압이 상승한다. 따라서, 워드선에 인가되는 독출시의 전압 VWL(Vcc)과의 마진이 좁아진다. 이윽고, 그 관계가 역전하면, 독출되는 데이타는 기억 데이타와 다르며, 데이타가 파괴된다.
도 6은 프리-센스 증폭기와 센스 증폭기의 특성을 나타내는 도면이다. 상기한 바와 같이, 메모리셀의 데이타 유지 능력의 열화에 의해, 그 임계치 전압이 변화한다. 그것에 따른, 도 4에 나타낸 프리-센스 증폭기(25)의 출력 Vout도 변화한다. 예컨대, 센스 증폭기(26)의 기준 전압 Vref에 독출 레벨 Vread가 부여될 때, 데이타 0이 기억되어 있는 경우의 출력 Vout는 도면중 30과 같은 레벨이 된다. 그리고, 데이타 유지 능력의 열화에 의해 메모리셀 트랜지스터의 임계치 Vth가 저하되면, 그 드레인 전류 ID가 증가하고, 출력 Vout도 저하한다. 이윽고, 독출 레벨 Vread보다 저하하면 데이타가 파괴된다.
데이타 1이 기억되는 경우의 출력 Vout은 도면중 31과 같이 메모리셀의 트랜지스터의 임계치 Vth의 상승에 따라 상승한다. 이윽고, 독출 레벨 Vread보다 상승하면 데이타가 파괴된다.
도 6중, 프로그램 검증 레벨 VPGM은 데이타 0을 기록하는 프로그램시에 그 출력 Vout가 충분히 높은지의 여부를 검증하기 위해서 이용된다. 동일하게, 소거 검증 레벨 VERASE는 데이타 1을 기록하는 소거시에 그 출력 Vout가 충분히 낮은지의 여부를 검증하기 위해서 이용된다. 따라서, 프로그램후 또는 소거후, 출력Vout의 레벨은 독출 레벨 Vread에 대하여 충분히 마진을 갖는다.
도 5와 도 6으로부터 메모리셀의 데이타 유지 능력의 저하에 의해, 그 트랜지스터의 임계치 Vth가 변동하고, 동일하게 제어 게이트에 소정의 전압을 인가했을 때의 프리-센스 증폭기의 출력 Vout도 변화하는 것이 이해된다.
도 7은 데이타 0이 기억되어 있는 경우의, 본 발명의 실시의 형태예를 설명하는 도면이다. 이 도면에서는 횡축에 시간을, 종축에 프리-센스 증폭기의 출력 Vout와 메모리셀의 트랜지스터의 임계치 Vth를 부여한다. 상기한 바와 같이, 임계치 Vth와 출력 Vout와는 동일한 변화를 하므로 동일하게 설명할 수 있다.
우선, 프로그램시에, 트랜지스터의 임계치 Vth와 출력 Vout와는 각각의 대응하는 프로그램 검증 레벨 VPGM보다 높은 40의 위치가 된다. 단, 데이타 유지 능력DL 열화한 메모리셀에서는 그 레벨은 저하한다. 그래서, 본 실시의 형태예에서는 데이타 0용의 모니터 레벨 VM0을 설정한다. 이 모니터 레벨 VM0은 예컨대 프로그램 검증 레벨 VPGM보다 낮지만, 독출 레벨 Vread보다는 높은 레벨로 설정된다.
그리고, 메모리셀이 독출될 때에, 그 임계치 Vth 또는 출력 Vout가 모니터 레벨 VM0에 도달하지 않는지 또는 그것을 밑돌고 있지 않는지를 체크한다. 혹시, 도면중 41과 같이 모니터 레벨 VM0까지 저하되고 있는 것이 검출되면, 데이타의 파괴가 발생할 확률이 높은 것을 의미하고, 도면중 42와 같이 기억 데이타 0의 재기록을 행한다. 또는, 데이타 파괴 위험 신호를 발한다.
도 8은 데이타 1이 기억되어 있는 경우의, 본 발명의 실시의 형태예를 설명하는 도면이다. 이 도면에서는 횡축에 시간을, 종축에 프리-센스 증폭기의 출력 Vout와 메모리셀 트랜지스터의 임계치 Vth를 부여한다. 상기한 바와 같은, 임계치 Vth 와 출력 Vout와는 동일한 변화를 하므로 동일하게 설명할 수 있다.
우선, 소거시에, 트랜지스터의 임계치 Vth와 출력 Vout와는 각각의 대응하는 소거 검증 레벨 VERASE보다 낮은 44의 위치가 된다. 단, 데이타 유지 능력이 열화한 메모리셀에서는 그 레벨은 상승한다. 그래서, 본 실시의 형태예에서는 데이타 1용의 모니터 레벨 VM1을 설정한다. 이 모니터 레벨 VM1은 예컨대 소거 검증 레벨 VERASE보다 높지만, 독출 레벨 Vread보다는 낮은 레벨로 설정된다.
그리고, 메모리셀이 독출될 때에, 그 임계치 Vth 또는 출력 Vout가 모니터 레벨 VM1에 도달하지 않는지 또는 그것을 상회하지 않는지를 체크한다. 혹시, 도면중 45와 같이 모니터 레벨 VM1까지 상승하고 있는 것이 검출되면, 데이타의 파괴가 발생할 확률이 높은 것을 의미하며, 도면중 46과 같이 기억 데이타 1로의 재기록을 행한다. 또는, 데이타 파괴 위험 신호를 발한다.
도 9는 기억 데이타 0에 대한 본 실시의 형태예의 메모리 장치의 회로 블록도이다. 이 예에서는 도 3과 4에 나타낸 메모리셀 어레이 MC, 전환 회로(20), 비트선 선택 게이트(24), 프리-센스 증폭기(25), 센스 증폭기(26), 출력 버퍼(27)가 설치된다. 또, 제 2 센스 증폭기(50)와, 2개의 센스 증폭기(26,50)의 출력의 일치와 불일치를 검출하는 EOR 회로(51)가 설치된다. 제어 회로(54)는 EOR 회로(51)의 출력에 의해 기록 회로(56)와 센스 증폭기(26)의 기준 전압 Vref를 제어한다. 또한, 제 2 출력 버퍼(53)는 EOR 회로(51)의 출력을 출력한다.
이 회로예에서는 제 1 센스 증폭기(26)에 종래대로 독출시의 독출 레벨 Vread와 프로그램시의 프로그램 검증 레벨 VPGM이 기준 전압으로 부여된다. 그 전환은 제어 회로(54)에 의해 기준 전압 전환 회로(55)를 제어함으로써 행해진다. 또한, 제 2 센스 증폭기(50)에 대해서는 그 기준 전압으로서 데이타 0용의 모니터 레벨 VM0이 부여된다. 제 2 센스 증폭기(50)는 도 4에 도시된 센스 증폭기 회로와 동등한 구성이다.
따라서, 독출 모드시에는 프리-센스 증폭기(25)의 출력 Vout가 2개의 센스 증폭기(26,50)에 부여된다. 그리고, 센스 증폭기(26)에서는 출력 Vout가 독출 레벨 Vread보다도 높은지 낮은지의 검출이 행해진다. 한편, 제 2 센스 증폭기(50)에서는 출력 Vout가 모니터 레벨 VM0까지 저하하고 있는지 아닌지의 검출이 행해진다. 그리고, 2개의 센스 증폭기(26,50)의 출력이 EOR 회로(51)에 부여되어, 일치하는지 불일치하는지의 검출이 행해진다.
도 7에 도시된 바와 같이, 데이타 유지 능력이 열화하면, 그 메모리셀의 트랜지스터의 임계치 Vth는 서서히 저하한다. 그것에 따른, 프리-센스 증폭기의 출력 Vout도 서서히 저하한다. 따라서, 도 7중의 41과 같이, 그 임계치 Vth 또는 출력 Vout가 각각 대응하는 모니터 레벨 VM0보다 낮아지면, 센스 증폭기(26)와 제 2 센스 증폭기(51)의 출력은 다르며, EOR 회로(51)의 출력은 불일치시의 H 레벨이 된다. 이 불일치를 검출하는 EOR 회로(51)의 출력이 출력 버퍼(53)로부터 외부로 출력된다. 동시에, 제어 회로(54)에 부여된다.
한편, 혹시 메모리셀이 데이타 1을 기억하고 있는 경우는 2개의 센스 증폭기(26,50)는 일치하므로, EOR 회로(51)가 불일치 검출의 출력을 내는 일은 없다.
도 10은 상기한 기억 데이타 0의 열화를 검출했을 경우의, 재기록의 흐름도를 나타내는 도면이다. 즉, 메모리셀의 기록 데이타를 독출했을 때에, 2개의 센스 증폭기(26,50)의 출력에 불일치가 검출되면, 기억 데이타 0의 파괴가 일어나기 직전인 것이 판명된다(단계 S10). 그 경우는 제어 회로(54)에 의해 기준 전압 전환 회로(55)가 제어되고, 센스 증폭기(26)에 기준 전압으로서 프로그램 검증 레벨 VPGM이 부여된다(단계 S11). 그리고, 제어 회로(54)가 기록 회로(56)를 제어하여, 기억 데이타 0의 열화가 발생한 메모리셀에 재기록을 행한다. 구체적으로는 워드선 디코더 드라이버 회로(58)로부터, 메모리셀이 접속된 워드선 W/L에 예컨대 12V등이 높은 프로그램용 전압을 인가하고(단계 S12), 메모리셀 트랜지스터의 소스에, 전환 회로(20)로부터 0V가 부여된다.
그 결과, 메모리셀 트랜지스터의 플로팅 게이트에 전자가 주입된다. 도 7에서 도시된 바와 같이, 서서히 저하한 메모리셀 트랜지스터의 임계치 Vth는 프로그램용의 고전압을 인가하는 것으로 곧 대응하는 모니터 레벨 VM0보다도 높아진다. 따라서, 센스 증폭기(50)의 출력은 그 시점에서 출력 Vout가 모니터 레벨 VMO보다 높아지는 것을 검출한다. 그리고, 보다 완전히 데이타 0의 재기록을 행하기 위해, 센스 증폭기(26)의 출력 Vout가 프로그램 검증 레벨 VPGM을 초과할 때까지, 상기한 재기록을 위한 프로그램용 고전압이 인가된다.
센스 증폭기(26)의 출력 Vout가 프로그램 검증 레벨 VPGM을 초과하는 것을 검출하면, 센스 증폭기(50)와 일치하는 출력을 생성한다. 따라서, EOR 회로(51)가, 양출력의 일치를 검출하면(단계 Sl3), 데이타 0의 재기록이 종료하고, 센스 증폭기(26)의 기준 전압 Vref에 다시 독출 레벨 Vread가 부여된다(단계 S14).
도 11은 기억 데이타 1에 대한 본 실시의 형태예의 메모리 장치의 회로 블록도이다. 이 회로도에는 도 9과 같은 부분에는 같은 번호를 붙였다. 도 9와 다른 곳은 메인 메모리인 메모리셀 MC의 근처에, 덤프용(dump) 메모리(60)를 병렬로 설치하고, 제 3 센스 증폭기(61)를 제 2 센스 증폭기(50)로 변경시켜 설치한 것이다. 소거 회로(62)는 통상의 비휘발성 메모리에도 설치되는 회로이다. 상기의 덤프용 메모리(60)에 대하여, 비트선 선택 게이트(24a)와 메모리셀의 소스 전위를 전환하는 전환 회로(20a)를 설치한다. 또한, 제 3 센스 증폭기(61)에는 기준 전압 Vref로서 데이타 1용의 모니터 레벨 VM1이 부여된다.
이 모니터 레벨 VM1은 도 8에 도시된 바와 같이, 독출 레벨 Vread보다도 낮고, 소거 검증 레벨 VERASE보다는 높은 전위이다. 따라서, 센스 증폭기(61)는 데이타 1이 기억되어 있는 메모리셀의 임계치 Vth 혹은 프리-센스 증폭기(25)의 출력 Vout가 대응하는 독출 레벨 Vread까지 상승하기 전에, 대응하는 모니터 레벨 VM1에 도달한 것을 검출한다. 따라서, 그 때에는 EOR 회로(51)가 데이타 0의 경우와 동일하게, 2개의 센스 증폭기(26,61)의 출력이 불일치한 것을 검출한다.
그 검출 출력은 출력 버퍼(53)를 통해 외부로 출력되는 동시에, 제어 회로(54)에 부여된다. 제어 회로(54)는 소거 회로(62)를 제어하여 데이타 1의 재기록에 필요한 소거 동작을 실행시킨다.
도 12는 데이타 1의 재기록을 위한 소거 동작의 흐름도이다. 일반적으로, 비휘발성 메모리의 경우, 소거 동작은 1개의 메모리셀에 대하여 행해지는 것이 아니라, 복수의 메모리셀의 어느 덩어리(어레이 혹은 블록)에 대하여 일제히 행해진다. 그래서, 이 실시의 형태예에서는 데이타 1의 재기록을 행하려 하고 있는 대상의 메모리셀이 속하는 메모리 블록의 데이타를, 일단 덤프용 메모리 영역(60)에 복사하여(단계 S21), 메인 메모리 MC내의 대상 메모리 블록에 대하여 소거 동작을 행한다(단계 S22). 소거 동작시의 각 인가 전압은 상기한 바와 같고, 프리-센스 증폭기의 출력 Vout가 소거 검증 레벨 VERASE보다 낮아질 때까지, 소거 동작이 행해진다. 그리고, 그 후, 덤프 메모리내의 데이타중, 데이타 0에 대해서만, 대응하는 메모리셀에 대하여 프로그램 동작을 행한다(단계 S23).
이 소거 동작에 있어서도, 검증을 위해 소거 검증 레벨 VERASE가 센스 증폭기(26)에 기준 전압 Vref로서 부여되고, EOR 회로(51)가 센스 증폭기(26,61)의 출력의 일치를 검출하는 것이 확인된다.
도 13은 기억 데이타가 0의 열화도 1의 열화도 동시에 검출하는 실시의 형태예를 나타내는 도면이다. 이 예에서는 통상의 센스 증폭기(26), 데이타 0의 열화를 검출하는 제 2 센스 증폭기(50) 및 데이타 1의 열화를 검출하는 제 3 센스 증폭기(61)가 설치된다. 그리고, 제 1 EOR 회로(510)가 제 1, 제 2 센스 증폭기(26,50)의 출력의 불일치를 검출하고, 제 2 EOR 회로(511)가 제 1, 제 2 센스 증폭기(26,61)의 출력의 불일치를 검출한다. 즉, 제 1 EOR 회로(510)는 도 9의 EOR 회로(51)와 같은 기능을 갖는다. 또한, 제 2 EOR 회로(511)는 도 11의 EOR 회로(51)와 같은 기능을 갖는다. 그리고, 양 EOR 회로(510,511)의 출력이 논리합 게이트(512)에 부여되고, 어느 하나의 EOR 회로에서의 불일치가 검출되면, 출력 버퍼(53)를 통해 외부로 출력된다.
그리고, 제 1 EOR 회로(510)에서 불일치가 검출되면, 데이타 0의 열화를 의미하므로, 대응하는 메모리셀에 데이타 0의 재기록이 프로그램 회로(56)에 의해 행해진다. 또한, 제 2 EOR 회로(511)에서 불일치가 검출되면, 데이타 1의 열화를 의미하므로, 대응하는 메모리셀이 속하는 메모리 블록이 덤프용 메모리에 복사되고나서, 메모리 블록의 소거가 소거 회로(62)에 의해 행해진다. 그 후, 덤프 메모리내의 데이타가 다시 기록된다.
상기한, 기억 데이타의 열화를 검출하는 시기는 예컨대, 반도체 메모리에 전원을 투입했을 때에 행하는 것을 생각할 수 있다. 비휘발성 메모리는 전원 오프의 상태에서도 데이타를 유지하는 것이 특징점이고, 독출등이 필요한 때에 전원이 온되므로, 그 시기를 이용한다. 또는, 시스템측에서, 일정 시간마다 기억 데이타의 열화의 검출을 행하는 것이어도 좋다.
상기의 실시의 형태예에서는 기억 데이타의 열화를 검출하기 위한 모니터 레벨 VM0와 VM1을 이용하였다. 그러나, 이 레벨로서, 프로그램 검증 레벨 VPGM이나 소거 검증 레벨 VERASE를 각각 이용하여도 좋다.
또, 기억 데이타의 열화를 검출하여, 그 데이타의 재기록을 행하는 경우, 재기록에 요한 시간, 즉 기록 전압의 인가 시간이 설정 시간보다 짧아진 것이 검출될 경우는 그 메모리셀의 데이타 유지 능력은 매우 열화하고 있는 것이 판명된다. 그 경우는 메모리 장치로부터 시스템측으로 알람을 울리는 것이 바람직하다. 또한, 기억 데이타의 열화를 발생시킨 메모리셀의 어드레스를 기억해 두고, 같은 어드레스의 메모리셀의 기억 데이타의 열화가 빈번하게 발생할 때에, 시스템측으로 알람을 울리는 것이어도 좋다.
이상 설명한 바와 같이, 본 발명에 따르면, 비휘발성 반도체 메모리에 있어서, 메모리셀의 데이타 유지 능력이 열화하여도, 적당히 그 데이타의 열화를 검출하여, 열화하고 있는 경우는, 그 데이타의 재기록을 행한다. 따라서, 다소의 데이타 유지 능력이 뒤떨어지는 메모리셀을 가지고 있어도, 충분한 기간의 데이타의 유지 기능을 갖게 할 수 있다.

Claims (6)

  1. 기억 데이타에 따라서 메모리셀 트랜지스터의 임계치 상태를 유지하는 비휘발성 반도체 메모리 장치에 있어서,
    상기 메모리셀의 임계치 상태에 따라서 변화하는 상기 메모리셀로부터의 출력이 소정의 기록 검증 레벨을 초과할 때까지 상기 임계치 상태를 변화시켜 상기 기억 데이터를 기록하는 기록 회로와,
    상기 메모리셀로부터의 출력이 소정의 독출 레벨을 초과하는지의 여부를 검출하는 독출 검출 회로와,
    상기 메모리셀로부터의 출력이 상기 독출 레벨과 다른 모니터 레벨을 초과하는지의 여부를 검출하는 기억 데이타 열화 검출 회로와,
    상기 기억 데이타 열화 검출 회로가 상기 메모리셀로부터의 출력이 상기 모니터 레벨을 초과하지 않는 것을 검출하고, 상기 독출 검출 회로가 상기 메모리셀로부터의 출력이 상기 독출 레벨을 초과하는 것을 검출했을 때에, 상기 메모리셀에 대하여 상기 독출 검출 회로가 검출한 기억 데이타의 재기록이 행해지는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 모니터 레벨은 상기 기록 검증 레벨과 독출 레벨 사이의 레벨인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서, 상기 모니터 레벨은 상기 기록 검증 레벨과 동등한 레벨인 것을 특징으로 하는 반도체 메모리 장치.
  4. 기억 데이타에 따라서 메모리셀 트랜지스터의 임계치 상태를 유지하는 비휘발성 반도체 메모리 장치에 있어서,
    상기 메모리셀의 임계치 상태에 따라서 변화하는 상기 메모리셀로부터의 출력이 소정의 프로그램 검증 레벨을 초과할 때까지 상기 임계치 상태를 변화시켜 상기 기억 데이터를 기록하는 프로그램 회로와,
    상기 메모리셀로부터의 출력이 소정의 독출 레벨을 초과하는지의 여부를 검출하는 독출 검출 회로와,
    상기 메모리셀로부터의 출력이 상기 프로그램 검증 레벨과 상기 독출 레벨 사이의 프로그램 모니터 레벨을 초과하는지의 여부를 검출하는 열화 검출 회로와,
    상기 열화 검출 회로가 상기 기록이 행해진 메모리셀로부터의 출력이 상기 프로그램 모니터 레벨을 초과하지 않는 것을 검출했을 때에, 상기 메모리셀에 대하여 상기 메모리셀로부터의 출력이 상기 프로그램 검증 레벨을 초과할 때까지 그 임계치 상태를 변화시키는 것을 특징으로 하는 반도체 메모리 장치.
  5. 기억 데이타에 따라서 메모리셀 트랜지스터의 임계치 상태를 유지하는 비휘발성 반도체 메모리 장치에 있어서,
    상기 메모리셀의 임계치 상태에 따라서 변화하는 상기 메모리셀로부터의 출력이 소정의 소거 검증 레벨을 초과할 때까지 상기 임계치 상태를 변화시켜 상기 기억 데이타의 소거를 행하는 소거 회로와,
    상기 메모리셀로부터의 출력이 소정의 독출 레벨을 초과하는지의 여부를 검출하는 독출 검출 회로와,
    상기 메모리셀로부터의 출력이 상기 소거 검증 레벨과 상기 독출 레벨 사이의 소거 모니터 레벨을 초과하는지의 여부를 검출하는 열화 검출 회로와,
    상기 열화 검출 회로가 상기 소거가 행해진 메모리셀로부터의 출력이 상기 소거 모니터 레벨을 초과하지 않는 것을 검출했을 때에, 상기 메모리셀이 속하는 소정의 메모리셀 블록에 대하여 상기 기억 데이타의 소거를 행하고, 그 후 대응하는 메모리셀에 프로그램을 행하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서, 상기 메모리셀 블록내의 메모리셀이 기억하는 데이타를 일단 유지하는 덤프 메모리셀을 또 가지며,
    상기 열화 검출 회로가 상기 소거가 행해진 메모리셀로부터의 출력이 상기 소거 모니터 레벨을 초과하지 않는 것을 검출했을 때에, 상기 메모리셀 블록내의 메모리셀의 기억 데이타를 상기 덤프 메모리셀에 복사하고, 그 후, 상기 메모리셀 블록에 대하여 소거 및 프로그램을 행하는 것을 특징으로 하는 반도체 메모리 장치.
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