JP4188933B2 - トレラント入力回路 - Google Patents

Description

この発明は、入力端子に電源電圧より高い電圧信号が入力されるトレラント入力回路に関するものである。
トレラント入力回路では、入力パッドに入力される電圧信号による入力バッファ回路の破壊を防止するために、入力パッドと入力バッファ回路の入力端子との間に降圧素子が挿入されている。このようなトレラント入力回路では、近年の電源電圧の低電圧化により、降圧素子の動作に基づいて入力バッファ回路の入力電圧が低くなりすぎて、動作不良を起こす可能性がある。そこで、入力バッファ回路の入力電圧を抑制しながら、必要な入力電圧レベルを確保することが必要となっている。

図８は、トレラント入力回路の従来例を示す。入力パッド１は、ＮチャネルＭＯＳトランジスタＴr1を介して入力バッファ回路２の入力端子に接続される。トランジスタＴr1のゲートには電源ＶDDが供給され、常時オン状態に維持される。

入力バッファ回路２の入力端子は、ＮチャネルＭＯＳトランジスタＴr2を介して電源ＶDDに接続され、同トランジスタＴr2のゲートは、入力バッファ回路の入力端子に接続される。

このようなトレラント入力回路では、入力パッド１に電源ＶDDより高電圧となるＨレベルの入力信号が入力されると、トランジスタＴr1の動作により、入力バッファ回路２の入力電圧ＶａはＶDD−Ｖth1（Ｖth1はトランジスタＴr1のしきい値）となる。従って、トランジスタＴr1は入力電圧ＶａをＶDD−Ｖth1以下に規制する降圧素子として動作する。

このような動作により、入力パッド１の入力電圧が電源ＶDDより高い電圧となっても、入力バッファ回路２の入力電圧Ｖａが該入力バッファ回路２の入力耐圧を満たす電圧まで降圧される。

また、トランジスタＴr1がオン状態に維持されるとき、入力電圧Ｖａが電源ＶDDより上昇することがあるが、入力電圧Ｖａが電源ＶDDよりトランジスタＴr2のしきい値Ｖth2
以上高くなると、トランジスタＴr2がダイオードとして動作する。従って、入力電圧ＶａはＶDD−Ｖth2以下に規制される。

このようなトレラント入力回路では、製造プロセスのばらつきあるいは周囲温度のばらつきにより、トランジスタＴr1のしきい値がばらつく。近年の電源電圧の低電圧化により、電源ＶDDとして例えば２．５Ｖが供給され、入力パッド１に入力されるＨレベルの信号が３Ｖとなるような場合には、トランジスタＴr1のしきい値のばらつきにより、入力バッファ回路２の入力電圧Ｖａが必要以上に降圧されることがある。

このような場合には、図２に示すように、入力バッファ回路２の入力信号Ｖａｈ１が入力バッファ回路２のしきい値Ｖｘより低くなって、Ｈレベルの入力信号として認識できず、動作不良を発生する。

特許文献１には、降圧素子の出力電圧に基づいて動作するインバータ回路でプルアップトランジスタを駆動して、入力バッファ回路であるシュミットインバータ回路の入力電圧を確保する構成が開示されている。

特許文献２には、ＣＭＯＳインバータ回路の一方のトランジスタのバックゲート電圧を制御してトランジスタのしきい値を操作し、出力信号のデューティを調整する構成が開示されている。
特開２００４−３０４４７５号公報 特開２０００−２２８６２２号公報

図８に示す入力回路で入力電圧Ｖａが必要以上に降圧されても、入力バッファ回路２での誤動作を防止するためには、入力バッファ回路２のしきい値を下げればよい。しかし、入力バッファ回路２のしきい値を下げると、入力電圧Ｖａの変化に対する入力バッファ回路２の出力信号の立ち上がり速度あるいは立下り速度に偏りが生じる。

すなわち、Ｈレベルの入力信号に対応する入力電圧Ｖａが入力バッファ回路２のしきい値を僅かに上回る程度であれば、入力バッファ回路２の出力信号の立ち上がり速度は、立下り速度に比して遅くなり、入力信号の伝播遅延時間に差が生じて、入力信号と出力信号のデューティに差が生じる。

また、入力バッファ回路２がシュミット回路である場合には、Ｈレベルのしきい値を下げると、ヒステリシスが縮小されるため、誤動作の原因となる。
特許文献１に記載されたトレラント入力回路では、インバータ回路及びプルアップトランジスタの製造ばらつきによるシュミットインバータ回路の入力電圧のプルアップ動作の遅延を回避することができないという問題点がある。また、インバータ回路及びプルアップトランジスタを搭載するために、回路規模が増大するという問題点がある。

特許文献２には、インバータ回路のしきい値を調整することなく、製造ばらつきによるインバータ回路の入力電圧の低下を補償する思想は開示されていない。
この発明の目的は、入力回路のしきい値を調整することなく、製造ばらつきに関わらず安定して動作するトレラント入力回路を提供することにある。

上記目的は、入力パッドと入力回路との間にＮチャネルＭＯＳトランジスタにてなる降圧素子を介在させ、前記降圧素子のゲートに前記入力回路の電源を供給して、前記入力パッドに入力される高電圧信号を、前記電源電圧以下に降圧して前記入力回路に供給するトレラント入力回路であって、前記入力パッドに前記高電圧信号が入力されたとき、前記降圧素子のバックゲート電圧を上昇させるバックゲート電圧制御回路を備え、前記バックゲート電圧制御回路は、前記電源がゲートに供給されるＮチャネルＭＯＳトランジスタを前記入力パッドと前記降圧素子のバックゲートとの間に介在させたトレラント入力回路により達成される。
また、入力パッドと入力回路との間にＮチャネルＭＯＳトランジスタにてなる降圧素子を介在させ、前記降圧素子のゲートに前記入力回路の電源を供給して、前記入力パッドに入力される高電圧信号を、前記電源電圧以下に降圧して前記入力回路に供給するトレラント入力回路であって、前記入力パッドに前記高電圧信号が入力されたとき、前記降圧素子のバックゲート電圧を上昇させるバックゲート電圧制御回路を備え、前記バックゲート電圧制御回路は、前記電源がゲートに供給される複数のＮチャネルＭＯＳトランジスタのドレインを前記入力パッドに接続し、前記各ＮチャネルＭＯＳトランジスタのソースを順次次段のＮチャネルＭＯＳトランジスタのバックゲートに接続し、終段のＮチャネルＭＯＳトランジスタのソースを前記降圧素子のバックゲートに接続したトレラント入力回路により達成される。

本発明によれば、入力回路のしきい値を調整することなく、製造ばらつきに関わらず安定して動作するトレラント入力回路を提供することができる。

（第一の実施の形態）
図１は、この発明を具体化したトレラント入力回路の第一の実施の形態を示す。同図において、トランジスタＴr2及び入力バッファ回路２は、図８に示す従来例と同様である。

降圧素子として動作するトランジスタＴr3はＮチャネルＭＯＳトランジスタで構成され、入力パッド１と入力バッファ回路２の入力端子との間に介在され、そのゲートに電源ＶDDが供給される。

前記トランジスタＴr3のバックゲートと前記入力パッド１との間にＮチャネルＭＯＳトランジスタＴr4が接続され、そのトランジスタＴr4のゲートには電源ＶDDが供給されている。

前記トランジスタＴr4は常時オン状態に維持され、入力パッド１に電源ＶDDより高い電圧信号が入力されると、トランジスタＴr3のバックゲート電圧はＶDD−Ｖth4（Ｖth4はトランジスタＴr4のしきい値）となる。また、トランジスタＴr4のバックゲートには基板電位であるグランドＧＮＤ電位が供給される。

このように構成されたトレラント入力回路では、入力パッド１に入力される入力信号がＬレベル（例えば０Ｖ）となると、トランジスタＴr3は常時オン状態に維持されているので、入力バッファ回路２の入力電圧ＶａはＬレベルとなる。このとき、トランジスタＴr4もオン状態に維持され、トランジスタＴr3のバックゲート電圧Ｖg3はＬレベルとなる。

従って、入力パッド１に入力される信号がＬレベルのときは、前記従来例と同様に動作する。
一方、入力パッド１に入力される入力信号が電源ＶDDより高電圧のＨレベルとなると、入力バッファ回路２の入力電圧ＶａはＶDD−Ｖth3となる。このとき、トランジスタＴr3のバックゲート電圧Ｖg3は電源ＶDD−Ｖth4となって上昇するため、トランジスタＴr3のしきい値Ｖth3が低下する。

この結果、入力バッファ回路２の入力電圧Ｖａは、前記従来例に対し上昇することになる。
すなわち、図２示すように、入力バッファ回路２の入力信号Ｖａｈ２がＨレベルとなるとき、トランジスタＴr3のしきい値Ｖth3を低下させて入力信号Ｖａｈ２の電圧を上昇させることが可能となり、入力バッファ回路２のしきい値Ｖｘに対し十分なマージンＭが確保される。

上記のようなトレラント入力回路では、次に示す作用効果を得ることができる。
（１）入力パッド１に電源ＶDDより高電圧の信号が入力されるとき、入力バッファ回路２の入力電圧ＶａをＶDD−Ｖth3まで降圧することができるので、入力バッファ回路２の耐圧を確保することができる。
（２）入力パッド１に電源ＶDDより高電圧の信号が入力されるとき、降圧素子として動作するトランジスタＴr3のしきい値Ｖth3を低下させることができるので、入力バッファ回路２のしきい値Ｖｘと入力信号ＶａとのマージンＭを確保することができる。従って、入力バッファ回路の誤動作を防止することができる。
（３）従来例に対し、トランジスタＴr4を追加するのみであるので、回路規模を大きく増大させることはない。
（４）トランジスタＴr3のしきい値Ｖth3を低下させることができるので、製造ばらつき等によりトランジスタＴr3のしきい値Ｖth3がばらついても、その影響を抑制することができる。
（第二の実施の形態）
図３は、第二の実施の形態を示す。この実施の形態は、前記第一の実施の形態のトランジスタＴr3にバックゲート電圧Ｖg3を供給するために、複数のＮチャネルＭＯＳトランジスタを使用したものである。

すなわち、ＮチャネルＭＯＳトランジスタＴr5のドレインは入力パッド１に接続され、ソースは次段のバックゲートに接続される。ＮチャネルＭＯＳトランジスタＴr6のドレインは入力パッド１に接続され、ソースは次段のトランジスタＴr6のバックゲートに接続される。

また、ＮチャネルＭＯＳトランジスタＴr7のドレインは入力パッド１に接続され、ソースは前記トランジスタＴr3のバックゲートに接続される。前記トランジスタＴr5〜Ｔr7のゲートには電源ＶDDが供給される。その他の構成は、前記第一の実施の形態と同様である。

このような構成により、トランジスタＴr6，Ｔr7，Ｔr3のバックゲート電圧Ｖg6，Ｖg7，Ｖg3は順次上昇するため、トランジスタＴr6，Ｔr7，Ｔr3のしきい値は順次低下する。
すると、前記第一の実施の形態に比してトランジスタＴr3のしきい値をさらに低下させることができる。従って、入力パッド１にＨレベルの信号が入力されるとき、入力バッファ回路２の入力電圧Ｖａを電源ＶDD以下に降圧することができるとともに、入力バッファ回路２のしきい値に対するマージンを第一の実施の形態に比してさらに拡大することができる。
（第三の実施の形態）
図４は、第三の実施の形態を示す。この実施の形態は、前記第一の実施の形態のトランジスタＴr3のバックゲートを同トランジスタＴr3のソース、すなわち入力バッファ回路２の入力端子に接続したものであり、その他の構成は第一の実施の形態と同様である。

このような構成では、入力パッド１にＨレベルの信号が入力されると、入力バッファ回路２の入力電圧ＶａがＶDD−Ｖth3まで降圧されるが、その入力電圧ＶａがトランジスタＴr3のバックゲートに供給されるため、トランジスタＴr3のしきい値Ｖth3が低下する。

従って、前記第一の実施の形態と同様な作用効果を得ることができるとともに、トランジスタＴr3のバックゲート電圧を供給するための新たな素子を設ける必要がないので、回路規模の増大を防止することができる。
（第四の実施の形態）
図５は、第四の実施の形態を示す。この実施の形態は、降圧素子であるトランジスタＴr3のゲート電圧を電圧制御回路３で制御し、同トランジスタＴr3のバックゲート電圧を前記第一〜第三の実施の形態のいずれかの構成のバックゲート電圧制御回路４で制御するようにしたものである。

前記電圧制御回路３の具体的構成を図６に従って説明する。ＰチャネルＭＯＳトランジスタＴr8のソースには電源ＶDDが供給され、ゲートは前記入力パッド１に接続される。前記トランジスタＴr8のドレインはＰチャネルＭＯＳトランジスタＴr9のドレインに接続される。

前記トランジスタＴr9のゲートには電源ＶDDが供給され、ソースは前記入力パッド１に接続される。そして、前記トランジスタＴr8，Ｔr9のドレインから出力信号ＯＵＴが出力されるとともに、その出力信号が同トランジスタＴr8，Ｔr9のバックゲートに供給される。

このように構成された電圧制御回路３では、入力パッド１に入力される信号がＬレベル（グランドＧＮＤレベル）であれば、トランジスタＴr8がオンされ、トランジスタＴr9がオフされる。すると、出力信号ＯＵＴは電源ＶDDレベルとなる。

一方、入力パッド１に入力される信号が電源ＶDDよりトランジスタＴr9のしきい値電圧分以上高い電圧でＨレベルとなると、トランジスタＴr8がオフされ、トランジスタＴr9がオンされる。すると出力信号ＯＵＴは入力パッド１に入力される電圧となる。

前記トランジスタＴr3のゲートには、前記電圧制御回路３の出力信号ＯＵＴが入力される。すると、入力パッド１の入力電圧がＬレベルであれば、トランジスタＴr3のゲートに電源ＶDDが供給されるので、前記第一の実施の形態と同様である。

一方、入力パッド１の入力電圧がＨレベルとなると、トランジスタＴr3のゲートに電源ＶDDより高い入力パッド１の入力電圧が入力される。従って、入力バッファ回路２の入力電圧Ｖａは、入力パッド１の入力電圧からトランジスタＴr3のしきい値分低下した電圧まで上昇する。このとき、トランジスタＴr3のしきい値がバックゲート電圧の制御により低下しているので、入力バッファ回路２の入力電圧Ｖａがさらに上昇する。

従って、この実施の形態では、前記各実施の形態に比して、入力バッファ回路２のしきい値に対する入力信号Ｖａのマージンをさらに増大させることができる。
上記電圧制御回路３は、出力バッファ回路を構成するＰチャネルＭＯＳトランジスタのバックゲート電圧を制御する回路として搭載されているものである。すなわち、図７に示すように、出力バッファ回路を構成するＰチャネルＭＯＳトランジスタＴr10のバックゲートに上記電圧制御回路３の出力信号ＯＵＴが入力される。トランジスタＴr10は、入出力パッド５から出力される信号が電源ＶDDより高電圧となるとき、電圧制御回路３からバックゲートに供給される入出力パッド５の出力電圧に基づいて、しきい値が低下する。

前記入出力パッド５に前記トレラント入力回路が接続されるとき、電圧制御回路３の出力信号を前記トランジスタＴr3のゲートに供給することにより、出力バッファ回路のバックゲート制御用の電圧制御回路を上記電圧制御回路３として共用することができる。

上記実施の形態は、以下の態様で実施してもよい。
・ヒステリシス特性を備えた入力バッファ回路２を使用すると、上記各実施の形態により入力バッファ回路２のヒステリシス特性を変更することなく動作させることができる。

第一の実施の形態を示す回路図である。 降圧素子のバックゲート電圧と入力バッファ回路の入力電圧の関係を示す説明図である。 第二の実施の形態を示す回路図である。 第三の実施の形態を示す回路図である。 第四の実施の形態を示す回路図である。 電圧制御回路を示す回路図である。 電圧制御回路を搭載した出力バッファ回路を示す回路図である。 従来例を示す回路図である。

符号の説明

１…入力パッド、２…入力回路（入力バッファ回路）、３…電圧制御回路、４…バックゲート電圧制御回路、Ｔr3…降圧素子（ＮチャネルＭＯＳトランジスタ）、ＶDD…電源。

Claims (5)

1. 入力パッドと入力回路との間にＮチャネルＭＯＳトランジスタにてなる降圧素子を介在させ、前記降圧素子のゲートに前記入力回路の電源を供給して、前記入力パッドに入力される高電圧信号を、前記電源電圧以下に降圧して前記入力回路に供給するトレラント入力回路であって、
   前記入力パッドに前記高電圧信号が入力されたとき、前記降圧素子のバックゲート電圧を上昇させるバックゲート電圧制御回路を備え、
   前記バックゲート電圧制御回路は、前記電源がゲートに供給されるＮチャネルＭＯＳトランジスタを前記入力パッドと前記降圧素子のバックゲートとの間に介在させたことを特徴とするトレラント入力回路。
2. 入力パッドと入力回路との間にＮチャネルＭＯＳトランジスタにてなる降圧素子を介在させ、前記降圧素子のゲートに前記入力回路の電源を供給して、前記入力パッドに入力される高電圧信号を、前記電源電圧以下に降圧して前記入力回路に供給するトレラント入力回路であって、
   前記入力パッドに前記高電圧信号が入力されたとき、前記降圧素子のバックゲート電圧を上昇させるバックゲート電圧制御回路を備え、
   前記バックゲート電圧制御回路は、前記電源がゲートに供給される複数のＮチャネルＭＯＳトランジスタのドレインを前記入力パッドに接続し、前記各ＮチャネルＭＯＳトランジスタのソースを順次次段のＮチャネルＭＯＳトランジスタのバックゲートに接続し、終段のＮチャネルＭＯＳトランジスタのソースを前記降圧素子のバックゲートに接続したことを特徴とするトレラント入力回路。
3. 前記入力パッドに前記電源電圧以上の高電圧信号が入力されるとき、当該高電圧信号を前記降圧素子のゲートに供給する電圧制御回路を備えたことを特徴とする請求項１又は２に記載のトレラント入力回路。
4. 前記電圧制御回路は、出力バッファ回路を構成するＰチャネルＭＯＳトランジスタのバックゲート電圧を制御する電圧制御回路と共用したことを特徴とする請求項３記載のトレラント入力回路。
5. 前記入力回路の入力端子と前記電源との間に、ダイオード接続したＮチャネルＭＯＳトランジスタを設けたことを特徴とする請求項１乃至４のいずれか１項に記載のトレラント入力回路。

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