JP2008211707A - 入力回路 - Google Patents

Abstract

【課題】入力回路の電源電圧と接地電位との間に流れる貫通電流を改善して、入力回路が設けられた半導体集積回路の消費電流を低減する。
【解決手段】入力回路２０は、電源電圧と接地電位との間に接続可能に、一方２１に他方２５がＰＭＯＳ２５を介して並列接続された２つの抵抗２１、２２と、入力電圧により制御され一方２２に他方２７がＮＭＯＳ２６を介して並列接続された２つのＮＭＯＳ２３、２４とが直列接続され、その直列接続点の電位をインバータ２７を介して出力電圧として出力するとともにインバータ２７の出力電位によりＰＭＯＳ２５およびＮＭＯＳ２６が相補的に制御されることによりヒステリシス特性を持たせている。
【選択図】図２

Description

本発明は入力回路に関し、特にヒステリシス特性を有する入力回路に関する。

電子装置には通常、直流安定化電源回路が内蔵されている。近年、この電源回路には多くの場合、セットの低消費電力化要求に応えるため、ＯＮ／ＯＦＦ回路を標準搭載しオフ時の消費電流を抑える機能を付加している。この電源回路において、起動時のチャタリングを防止するために、ＯＮ／ＯＦＦ回路にヒステリシス特性を有する入力回路を設けることが一般的である。

ヒステリシス特性を有する従来の入力回路の例が特許文献１および２に示されている。図１は、特許文献１に示されている入力回路（特許文献１では、ＣＭＯＳヒステリシス回路と記載）を示す回路図である。図１の入力回路１０は、特許文献２に示される出力帰還型の入力回路（特許文献２ではＣＭＯＳヒステリシス回路と記載）よりも電源電圧と接地電位との間に流れる貫通電流を低減している。図１の入力回路１０は、以下のように構成されている。Ｐチャネル型のＭＯＳトランジスタ（以下「ＰＭＯＳ」と略す）１１、１２とＮチャネル型のＭＯＳトランジスタ（以下「ＮＭＯＳ」と略す）１３、１４とが電源電圧ＶDDと接地電位ＧＮＤとの間に直列に接続される。ＰＭＯＳ１１、１２及びＮＭＯＳ１３、１４のそれぞれのゲートは入力端子ＩＮに共通に接続され、ＰＭＯＳ１２とＮＭＯＳ１３との接続点はインバータ１５を介して出力端子ＯＵＴに接続されている。ＰＭＯＳ１１及びＮＭＯＳ１４にはＰＭＯＳ１６及びＮＭＯＳ１７がそれぞれ並列に接続され、ＰＭＯＳ１６及びＮＭＯＳ１７のゲートは出力端子ＯＵＴに接続されている。

そして、各ＭＯＳトランジスタの駆動能力は、ＰＭＯＳでは、ＰＭＯＳ１２>ＰＭＯＳ１６>ＰＭＯＳ１１のように設定され、ＮＭＯＳでは、ＮＭＯＳ１３>ＮＭＯＳ１７>ＮＭＯＳ１４のように設定されている。このような構成により、ＰＭＯＳ１６または及びＮＭＯＳ１７のチャネル幅を変更する等してその駆動能力を変更することにより、容易にヒステリシス特性の高レベル側及び低レベル側の閾値電圧ＶTH（Ｖ）及びＶTL（Ｖ）、すなわち、ヒステリシス幅を変更できるようになっている。

具体的な回路動作については、特許文献１に詳細に記載されているので、ここでは省略する。
特開平１０−１５４９２４号公報 特開昭５６−７２５２２公報

ところで、図１の入力回路１０は、入力端子ＩＮに入力される電圧（入力電圧）が閾値電圧ＶTHを超え、電源電圧ＶDD−ＶTP（ＰＭＯＳ１１、１２の閾値電圧）の電位に達していない中間電位の場合、ＮＭＯＳ１３，１４，１７がオン状態、ＰＭＯＳ１１、１２が完全にオフしていない状態であるため、電源電圧ＶDD→ＰＭＯＳ１１、１２→ＮＭＯＳ１３、１４、１７→接地電位ＧＮＤの経路に貫通電流が流れる。入力電圧が閾値電圧ＶTHを超えてからＰＭＯＳ１１、１２が完全にオフするまでの時間が短い場合、すなわち、中間電位である時間が短い場合、貫通電流が極端に大きくなることはない。しかしながら、入力電圧が中間電位である時間が長い場合、或いは、中間電位のままである場合、その中間電位の間、貫通電流が流れ続ける。ＰＭＯＳ、ＮＭＯＳの製造条件にもよるが、数１０ｍＡの貫通電流が流れる場合がある。例えば、前述した直流安定化電源回路のＯＮ／ＯＦＦ回路において、ＯＮ／ＯＦＦ信号のＯＮ信号電圧として電源電圧ＶDDではなく、中間電位が用いられることがある。このＯＮ／ＯＦＦ回路に上記の入力回路１０を用いた場合、上記の貫通電流により直流安定化電源回路を構成する半導体集積回路（ＩＣ）の消費電力が増加するという問題がある。

本発明の入力回路は、電源電圧と接地電位との間に、一方に他方が第１のスイッチ素子を介して並列接続された２つの高抵抗素子と、入力電圧により制御され一方に他方が第２のスイッチ素子を介して並列接続された２つのＭＯＳトランジスタとが直列接続され、その直列接続点の電位をインバータを介して出力電圧として出力するとともにインバータの出力電位により第１および第２のスイッチ素子が相補的に制御されることによりヒステリシス特性を持たせている。

本発明によれば、入力回路の電源電圧と接地電位との間に流れる消費電流は、入力電圧が中間電圧であってもほとんど増加せず、入力回路が設けられたＩＣの消費電流を低減できる。

以下、図面を参照して本発明の実施の形態について説明する。図２は、第１の実施の形態に係る入力回路２０を示す図である。図２の入力回路２０は、以下のように構成されている。電源電圧ＶDDと接地電位ＧＮＤとの間に、それぞれ並列接続された抵抗２１、２２とＮＭＯＳ２３、２４が直列接続されている。抵抗２２は第１のスイッチ素子としてのＰＭＯＳ２５を介して抵抗２１に並列接続されている。ＮＭＯＳ２４は第２のスイッチ素子としてのＮＭＯＳ２６を介してＮＭＯＳ２３に並列接続されている。抵抗２１、２２とＮＭＯＳ２３、２４との直列接続点はインバータ２７を介して出力端子ＯＵＴに接続されている。ＮＭＯＳ２３、２４のゲートは入力端子ＩＮに接続されている。ＰＭＯＳ２５及びＮＭＯＳ２６のゲートは出力端子ＯＵＴに接続されている。抵抗２１、２２は高抵抗素子からなり、その抵抗値は、例えば、数ＭΩの高抵抗に設定されている。

つぎに動作について図２および図３を参照して説明する。尚、以下の説明において、閾値電圧として用いる符号を以下のように定義する。ヒステリシス特性の高レベル側及び低レベル側の閾値電圧をそれぞれＶTH（Ｖ）及びＶTL（Ｖ）とする。インバータ回路２３の閾値電圧をＶT（Ｖ）とする。また、一例として、ＶDD＝５Ｖ、抵抗２１、２２の抵抗値＝５ＭΩに設定されているとして説明する。
（１）入力電圧＝接地電位ＧＮＤ（図３の０Ｖ）のとき
ＮＭＯＳ２３、２４のゲート電位は接地電位ＧＮＤでありＮＭＯＳ２３、２４がオフ状態になっているので、インバータ２７の入力電位は抵抗２１を介して電源電圧ＶDDの電位となっている。従って、出力端子ＯＵＴの電位は接地電位ＧＮＤとなり、ＰＭＯＳ２５がオン状態となるとともにＮＭＯＳ２６がオフ状態となっている。このとき、ＮＭＯＳ２３，２４、２６はオフ状態となっているので、電源電圧ＶDDと接地電位ＧＮＤとの間に電流は流れない。また、このとき、抵抗２１、２２は並列接続された状態となって、その合成抵抗値は、例では、抵抗２１の抵抗値の約半分の約２．５ＭΩである。

（２）入力電圧が接地電位ＧＮＤから上昇するとき
（２−１）入力電圧が閾値電圧ＶTHになるまで（図３のＡｆ部）
入力電圧の上昇に伴いＮＭＯＳ２３、２４のゲート電位が上昇してＮＭＯＳ２３、２４のドレイン・ソース間抵抗が低下していく。インバータ２７の入力電位がインバータ２７の閾値電圧ＶTより高い間は、出力端子ＯＵＴの電位は接地電位ＧＮＤのままであり、ＰＭＯＳ２５がオン状態および２６がオフ状態のままである。従って、インバータ２７の入力電位は、閾値電圧ＶTより高い間、抵抗２１、２２の合成抵抗とＮＭＯＳ２３のドレイン・ソース間抵抗とにより電源電圧ＶDDが分圧された電圧により規制される。入力電圧の上昇途中において、インバータ２７の入力電位が閾値電圧ＶTになったときの入力電圧が閾値電圧ＶTHとして規定される。入力電圧が閾値電圧ＶTHのとき、電源電圧ＶDDと接地電位ＧＮＤとの間の抵抗２１、２２の合成抵抗とＮＭＯＳ２３のドレイン・ソース間抵抗との直列接続された合成抵抗に電流が流れるが、例では、電源電圧ＶDD＝５Ｖ、抵抗２１、２２の合成抵抗値＝約２．５ＭΩであり、ＮＭＯＳ２３を含む合成抵抗値は少なくとも２．５ＭΩ以上であり、２μＡ以下の電流しか流れないので消費電流に対する影響は小さい。

（２−２）入力電圧が閾値電圧ＶTHを超え上昇するとき（図３のＢｆ部−Ｃｆ部）
入力電圧が閾値電圧ＶTHを超えると、抵抗２１、２２の合成抵抗とＮＭＯＳ２３のドレイン・ソース間抵抗とにより電源電圧ＶDDが分圧された電圧、すなわち、インバータ２７の入力電位が閾値電圧ＶTより低くなり、インバータ２７の出力は反転し、出力端子ＯＵＴの電位は電源電圧ＶDDの電位となる。これにより、ＰＭＯＳ２５がオフ状態およびＮＭＯＳ２６がオン状態となる。このとき、ＮＭＯＳ２３、２４もオン状態となり、インバータ２７の入力電位は接地電位ＧＮＤとなる。入力電圧が閾値電圧ＶTHを超えて中間電位のレベルであっても、また電源電圧ＶDDに上昇してもこの状態が維持される。このとき、電源電圧ＶDDと接地電位ＧＮＤとの間の抵抗２１に電流が流れるが、例では、電源電圧ＶDD＝５Ｖ、抵抗１１の抵抗値＝５ＭΩであり、１μＡの電流しか流れないので消費電流に対する影響は小さい。

（３）入力電圧が電源電圧ＶDDまたは中間電位から接地電位ＧＮＤに下降するとき
（３−１）入力電圧が閾値電圧ＶTLになるまで（図３のＣｂ部）
入力電圧の下降に伴いＮＭＯＳ２３、２４のゲート電位が下降してＮＭＯＳ２３、２４のドレイン・ソース間抵抗が上昇していく。インバータ２７の入力電位がインバータ２７の閾値電圧ＶTより低い間は、出力端子ＯＵＴの電位は電源電圧ＶDDの電位のままであり、ＰＭＯＳ２５がオフ状態およびＮＭＯＳ２６がオン状態のままである。従って、インバータ２７の入力電位は、閾値電圧ＶTより低い間、抵抗２１と並列接続のＮＭＯＳ２３、２４のドレイン・ソース間合成抵抗とにより電源電圧ＶDDが分圧された電圧により規制される。入力電圧の下降途中において、インバータ２７の入力電位が閾値電圧ＶTになったときの入力電圧が閾値電圧ＶTLとして規定される。入力電圧が閾値電圧ＶTLのとき、電源電圧ＶDDと接地電位ＧＮＤとの間の抵抗２１とＮＭＯＳ２３、２４のドレイン・ソース間合成抵抗との直列接続された合成抵抗に電流が流れるが、例では、電源電圧ＶDD＝５Ｖ、抵抗１１の抵抗値＝５ＭΩであり、ＮＭＯＳ２３、２４を含む合成抵抗は５ＭΩ以上であり、１μＡ以下の電流しか流れないので消費電流に対する影響は小さい。

（３−２）入力電圧が閾値電圧ＶTLを下回り接地電位ＧＮＤに下降するとき（図３のＢｂ部−Ａｂ部）
入力電圧が閾値電圧ＶTLを下回ると、抵抗２１と並列接続のＮＭＯＳ２３、２４のドレイン・ソース間合成抵抗とにより電源電圧ＶDDが分圧された電圧、すなわち、インバータ２７の入力電位が閾値電圧ＶTより高くなり、インバータ２７の出力は反転し、出力端子ＯＵＴの電位は接地電位ＧＮＤとなる。これにより、ＰＭＯＳ２５がオン状態およびＮＭＯＳ２６がオフ状態となる。このとき、ＮＭＯＳ２３、２４もオフ状態となり、インバータ２７の入力電位は電源電圧ＶDDの電位となる。入力電圧が接地電位ＧＮＤに下降してもこの状態が維持される。すなわち、（１）入力電圧＝接地電位ＧＮＤ（図３の０Ｖ）のときに戻る。

ここで、閾値電圧ＶTHと閾値電圧ＶTLとの関係について説明する。尚、説明を簡明化するために、抵抗２１、２２のそれぞれの抵抗値＝Ｒ、入力電圧＝ＶTHのときのＮＭＯＳ２３、２４のそれぞれのドレイン・ソース間抵抗＝ＲTH、入力電圧＝ＶTLのときのＮＭＯＳ２３、２４のそれぞれのドレイン・ソース間抵抗＝ＲTLとして説明する。
入力電圧が閾値電圧ＶTHとして規定されるときの閾値電圧ＶT（TH）は（１）式のように表される。
ＶT（TH）＝ＶDD＊ＲTH／｛（Ｒ／２）＋ＲTH｝・・・（１）
入力電圧が閾値電圧ＶTLとして規定されるときの閾値電圧ＶT（TL）は（２）式のように表される。
ＶT（TL）＝ＶDD＊（ＲTL／２）／｛Ｒ＋（ＲTL／２）｝・・・（２）
ＶT（TH）＝ＶT（TL）であり、（１）、（２）式から（３）式のようになる。
ＲTH／｛（Ｒ／２）＋ＲTH｝＝（ＲTL／２）／｛Ｒ＋（ＲLH／２）｝・・・（３）
（３）式を変形すると、（４）式のようになる。
ＲTL／ＲTH＝４・・・（４）
（４）式からＶTH>ＶTLとなることが理解できる。

図４は、上述の入力回路２０が適用される安定化電源回路として用いられる電源ＩＣの構成を示すブロック図である。この電源ＩＣは端子として、電源電圧ＶDDが供給される電源端子１と、接地電位ＧＮＤが供給される接地端子２と、安定化電圧Ｖoutが出力される出力端子３と、ＯＮ／ＯＦＦ信号が入力される制御端子４とを有し、内部回路として、電源端子１と出力端子３間に接続されたＰチャネル型ＭＯＳの出力トランジスタ５と、出力端子３と接地端子２間に接続された分圧抵抗６と、基準電圧を発生させる基準電圧回路７と、基準電圧回路７の基準電圧と分圧抵抗６の分圧電圧の差を増幅させ出力トランジスタ５に出力させる差動増幅器８と、基準電圧回路７を起動させる起動回路９と、基準電圧回路７及び起動回路９への電源端子１からの電圧供給のＯＮ／ＯＦＦ回路３０とを備えている。

ＯＮ／ＯＦＦ回路３０は、前述した入力回路２０と、インバータ３１と、基準電圧回路７及び起動回路９への電源端子１からの電圧供給をＯＮ／ＯＦＦ動作させるＰＭＯＳ３２とを有している。入力回路２０の入力端子ＩＮは制御端子４に接続されている。入力回路２０の出力端子ＯＵＴはインバータ３１を介してＰＭＯＳ３２のゲートに接続されている。ＰＭＯＳ３２のソースは電源端子１に接続され、ドレインは基準電圧回路７及び起動回路９の電源端子に接続されている。

上記構成の電源ＩＣについて動作を説明する。電源ＩＣの制御端子４にＯＮ信号電圧（＝中間電位、例えば、電源電圧ＶDD／２）が供給されると入力回路２０からインバータ３１を介してＰＭＯＳ３２のゲートに供給され、ＰＭＯＳ３２がオン状態となる。このＰＭＯＳ３２のオン動作により電源端子１からの電源電圧ＶDDが基準電圧回路７及び起動回路９に供給され起動回路９が動作して基準電圧回路７を起動する。基準電圧回路７の基準電圧と分圧抵抗の分圧電圧の差が差動増幅器８で増幅され、出力トランジスタ５のベースに供給され、出力端子３から安定化電圧Ｖoutが出力される。電源ＩＣの制御端子４にＯＦＦ信号電圧（＝接地電位ＧＮＤ）が供給されるとＰＭＯＳ３２のオフ動作により電源端子１からの電源電圧ＶDDが基準電圧回路７及び起動回路９に供給されなくなり、出力トランジスタ５はオフ制御される。上記の電源ＩＣは、ヒステリシス特性を有する入力回路として、従来の入力回路よりも入力電圧が中間電位のときの電源電圧と接地電位との間に流れる貫通電流を低減しているので、消費電流をさらに低減して、起動時のチャタリングを防止することができる。

図５は、第２の実施の形態に係る入力回路４０を示す図である。入力回路４０が入力回路２０と異なる点は、入力回路２０が電源電圧ＶDDと接地電位ＧＮＤとの間に接続されるのに対して、入力回路４０は接地電位ＧＮＤと負電源電圧（−ＶDD）との間に接続される。そして、入力回路４０はＰＭＯＳ２５、ＮＭＯＳ２３、２４、２６の替わりにＮＭＯＳ４５、ＰＭＯＳ４３、４４、４６で構成される。また、抵抗２１、２２の替わりに同様の抵抗４１、４２で構成される。

図６は、入力回路４０の動作を説明するための説明図である。入力回路４０が入力回路２０と異なる点は、入力回路２０が接地電位ＧＮＤから正の電位で動作するのに対して、入力回路４０は接地電位ＧＮＤから負の電位で動作する点であるが、同様の動作であり、以下の説明を省略する。

図７は、上述の入力回路４０が適用される負電圧を出力する安定化電源回路として用いられる電源ＩＣの構成を示すブロック図である。図７の安定化電源回路が図４の安定化電源回路と異なる点は、図４の安定化電源回路が電源電圧ＶDDと接地電位ＧＮＤとの間に接続され、接地電位ＧＮＤから正の電位で動作するのに対して、図７の安定化電源回路は接地電位ＧＮＤと負電源電圧（−ＶDD）との間に接続され、接地電位ＧＮＤから負の電位で動作する点であるが、同様の構成・動作であり、以下の説明を省略する。

従来の入力回路を示す回路図。 本発明の第１の実施形態の入力回路を示す回路図。 図２の入力回路の動作を説明するための説明図。 図２の入力回路を用いた電源ＩＣのブロック図。 本発明の第２の実施形態の入力回路を示す回路図。 図５の入力回路の動作を説明するための説明図。 図５の入力回路を用いた電源ＩＣのブロック図。

符号の説明

２０、４０ 入力回路
２１、２２、４１、４２ 抵抗
２３、２４、２６、４５ ＮＭＯＳ
２５、４３、４４、４６ ＰＭＯＳ
２７、４７ インバータ
３０、６０ ＯＮ／ＯＦＦ回路

Claims (7)

1. 電源電圧と接地電位との間に、一方に他方が第１のスイッチ素子を介して並列接続された２つの高抵抗素子と、入力電圧により制御され一方に他方が第２のスイッチ素子を介して並列接続された２つのＭＯＳトランジスタとが直列接続され、その直列接続点の電位をインバータを介して出力電圧として出力するとともにインバータの出力電位により第１および第２のスイッチ素子が相補的に制御されることによりヒステリシス特性を持たせた入力回路。
2. 前記高抵抗素子は、前記電源電圧と前記直列接続点との間に接続され、
   前記ＭＯＳトランジスタは、前記直列接続点と前記接地電位との間に接続されたことを特徴とする請求項１記載の入力回路。
3. 前記電源電圧は正電圧であり、前記ＭＯＳトランジスタはＮチャネル型であり、前記第１のスイッチ素子はＰチャネル型ＭＯＳトランジスタであり、前記第２のスイッチ素子はＮチャネル型ＭＯＳトランジスタであることを特徴とする請求項２記載の入力回路。
4. 前記電源電圧は負電圧であり、前記ＭＯＳトランジスタはＰチャネル型であり、前記第１のスイッチ素子はＮチャネル型ＭＯＳトランジスタであり、前記第２のスイッチ素子はＰチャネル型ＭＯＳトランジスタであることを特徴とする請求項２記載の入力回路。
5. 直流安定化電源回路のＯＮ／ＯＦＦ回路に用いられたことを特徴とする請求項１から４のうちの１つに記載の入力回路。
6. 正電圧を出力する直流安定化電源回路のＯＮ／ＯＦＦ回路に用いられたことを特徴とする請求項３記載の入力回路。
7. 負電圧を出力する直流安定化電源回路のＯＮ／ＯＦＦ回路に用いられたことを特徴とする請求項４記載の入力回路。

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