JP2007180671A - レベルシフタ回路 - Google Patents
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Abstract
【課題】低電圧電源系の信号Vinを高電圧電源系の信号Voutに変換するレベルシフタ回路において、トランジスタ素子のサイズが小さく、消費電力の少なく、電源ノイズの影響を受けにくいレベルシフタ回路を提供する。
【解決手段】高電圧電源VDDと高電圧電源系の接地GND間に接続された低電圧電源系の信号Vinを入力するMOSインバータ1と、MOSインバータ1の出力Voutに接続された帰還回路2とからなり、帰還回路2は、インバータ1の出力が低レベルの信号に変化するときに高電圧系接地GND電圧に接続し、インバータ1の出力が高レベルの信号に変化するとき、高インピーダンスになることを特徴とする。
【選択図】図1
【解決手段】高電圧電源VDDと高電圧電源系の接地GND間に接続された低電圧電源系の信号Vinを入力するMOSインバータ1と、MOSインバータ1の出力Voutに接続された帰還回路2とからなり、帰還回路2は、インバータ1の出力が低レベルの信号に変化するときに高電圧系接地GND電圧に接続し、インバータ1の出力が高レベルの信号に変化するとき、高インピーダンスになることを特徴とする。
【選択図】図1
Description
本発明は、CMOS半導体集積回路でのレペルシフタ回路に関するものである。
図3は、従来より半導体集積回路で広く利用されているCMOSでのレペルシフタ回路の例である。2つのP型MOSトランジスタP1、P2のソース端子が電源電圧VDD2に接続されており、2つのN型MOSトランジスタN1、N2のソース端子が接地GND2に接続されている。これらのトランジスタの内、一組のP型、N型MOSトランジスタP1、N1のドレイン同士が接続され、さらに他のPMOSトランジスタP2のゲートに接続されている。また、他の一組のP型、N型MOSトランジスタP2、N2のドレイン同士が接続され、前記一組のトランジスタのうちPMOSトランジスタP1のゲートに接続されている。レベルシフタ回路の入力信号は、別の電源(電圧VDD1、接地GND1)で動作する非反転バッファを介してNMOSトランジスタN1のゲートに、また別の電源(電圧VDD1、接地GND1)で動作する反転バッファを介して他のNMOSトランジスタN2のゲートに入力される。本例では、他の一組のP型、N型MOSトランジスタP2、N2のドレインが出力となり、P型、N型MOSトランジスタP3、N3で構成されるインバータを介して外部へ出力電圧を供給している。
このレベルシフタ回路の動作を説明すると、回路の入力信号が“L”レベルのとき交差対トランジスタN1、P2がオフとなり、トランジスタN2、P1はオンとなるので、出力は“L”となる。また、入力信号が“H”レベルのときは逆にトランジスタ対のN1、P2がオンとなり、トランジスタ対のN2、P1がオフとなるので、出力は“H”となる。これから、電源系統VDD1、GND1での信号が、電源系統VDD2、GND2での出力信号にレベルシフトされる。なおこの出力信号から、さらにインバータを介して外部へ出力電圧を供給しているのは、外部からのレベルシフタ回路への影響を排除するためである。
一般的には、このようにP型トランジスタをクロスカップル(たすきがけ)して、能動負荷として用いている。このクロスカップルしている部分は正帰還を構成していて、この部分でゲインを高くすることによって、入力をレベル変換して出力する。
一般的な回路では、構成している素子数が多くなるのと、クロスカップルしている出力を反転させるために、入力を受けるN型トランジスタは、駆動能力が大きいものを必要とする。すなわち、短時間に大量の電荷を移動させる能力が必要となる。このために、素子サイズ(面積)の増大と、消費電流の増加が問題となっていた。また、クロスカップルをしていることにより、電源電圧が低下したときの特性では、ある電源電圧を境に急激にトランジスタが反転しなくなり、悪化する傾向がある。ノイズについては、出力を反転させるためのN型トランジスタが電源ノイズの影響を受けやすく、ドレイン・ソース間電圧が低下し、出力が誤作動してしまう問題点があった。
公知文献を以下に示す。
特許第3592262号公報
特許第3058387号公報
本発明は、係る問題点を解決するものであり、トランジスタ素子のサイズが小さく、消費電力の少なく、電源ノイズの影響を受けにくいレベルシフタ回路を提供することを課題とする。
本発明は係る課題に鑑みなされたものであり、請求項1の発明は、低電圧電源系の信号を高電圧電源系の信号に変換するレベルシフタ回路において、高電圧電源と高電圧電源系の接地間に接続された低電圧電源系の信号を入力するMOSインバータと、MOSインバータの出力に接続された帰還回路とからなり、帰還回路は、インバータの出力が低レベルの信号に変化するときに高電圧系接地電圧に接続し、インバータの出力が高レベルの信号に変化するとき、高インピーダンスになることを特徴とするレベルシフタ回路としたものである。
本発明の請求項2の発明は、低電圧電源系の信号を高電圧電源系の信号に変換するレベルシフタ回路において、高電圧電源にソースが接続された第1のP型MOSトランジスタと高電圧電源系の接地電圧にソースが接続された第1のN型MOSトランジスタとのドレインが接続されて形成され低電圧電源系の信号がゲート入力されるインバータと、インバータの出力にゲートが接続されソースが高電圧系電源に接続された第2のP型MOSトランジスタのドレインが、第2のN型MOSトランジスタのドレインとゲートに接続され、第2のNMOSトランジスタのソースは高電圧電源系の接地電圧に接続され、インバータの出力にドレインが接続された第3のNMOSトランジスタのゲートが第2のPMOSトランジスタのドレインに接続され、第3のNMOSトランジスタのソースは第4のNMOSトランジスタのドレインに接続され、第4のNMOSトランジスタのソースは高電圧系の接地電圧に接続され第4のNMOSトランジスタのゲートには低電圧電源系の信号が入力される帰還回路と、からなることを特徴とするレベルシフタ回路としたものである。
本発明の請求項3の発明は、インバータを形成している第1のPMOSトランジスタ及び第1のNMOSトランジスタがカスコード接続されていることを特徴とする請求項2に記載のレベルシフタ回路としたものである。
本発明の請求項4の発明は、第2のPMOSトランジスタがカスコード接続されていることを特徴とする請求項2または3に記載のレベルシフタ回路としたものである。
本発明のレベルシフタ回路は、以上のような構成であるから、トランジスタ素子のサイズが小さく、消費電力の少なく、電源ノイズの影響を受けにくいレベルシフタ回路とすることができる。
以下本発明を実施するための最良の形態につき説明する。
図1は、本発明のレベルシフタ回路の1例を示した回路図である。本発明のレベルシフタ回路は、低電圧電源系の信号を高電圧電源系の信号に変換するレベルシフタ回路を前提としている。そして、高電圧電源VDDと高電圧電源系の接地GND間に接続された低電圧電源系の信号Vinを入力するMOSインバータ1と、MOSインバータの出力に接続された帰還回路2とからなり、帰還回路2は、インバータ1の出力が低レベルの信号に変化するときに高電圧系接地電圧GNDに接続し、インバータ1の出力が高レベルの信号に変化するとき、高インピーダンスとなる。
入力信号Vinが低レベルの信号“L”のとき、インバータの出力は高レベルの信号“H”となっている。VinがLからHに変わるとき、インバータの出力はHからLに変化しようとし、このとき帰還回路により出力はGNDに接続される。このため、インバータの接地電圧がノイズ等により変動しても出力はLとなる。あるいは、Vinが低電圧電源系であるため、インバータを構成している素子が同時にオンの状態になったとしても、同様に出力はLとなる。したがって接地に接続されたインバータの素子は、従来に比較しサイズが小さくできる。入力信号がHからLに変化するときは、インバータの出力はHとなり、帰還回路は高インピーダンスとなるので、出力はHが保持される。
図2は、本発明のレベルシフタ回路の他の例を示した回路図である。本発明のレベルシフタ回路は、低電圧電源系の信号を高電圧電源系の信号に変換するレベルシフタ回路を前提としている。また本レベルシフタ回路はインバータ3と帰還回路4とから構成される。
インバータ3は、高電圧電源VDDにソースが接続された第1のP型MOSトランジスタ(MP1、MP2のカスコード接続)と高電圧電源系の接地電圧GNDにソースが接続された第1のN型MOSトランジスタ(MN1、MN2のカスコード接続)とのドレインが接続されて形成されおり、低電圧電源系の信号Vinがそれぞれのゲートに入力される。
帰還回路4では、インバータ3の出力にゲートが接続されソースが高電圧系電源に接続された第2のP型MOSトランジスタ(MP3、MP4のカスコード接続)のドレインが、第2のN型MOSトランジスタMN3のドレインとゲートに接続され、第2のNMOSトランジスタMN3のソースは高電圧電源系の接地電圧GNDに接続され、インバータ1の出力にドレインが接続された第3のNMOSトランジスタMN4のゲートが第2のPMOSトランジスタMP3、MP4のドレインに接続され、第3のNMOSトランジスタMN4のソースは第4のNMOSトランジスタMN5のドレインに接続され、第4のNMOSトランジスタMN5のソースは高電圧系の接地電圧GNDに接続され第4のNMOSトランジスタMN5のゲートには低電圧電源系の信号Vinが入力される。
なお本例では、インバータを形成している第1のPMOSトランジスタ(MP1、MP2)及び第1のNMOSトランジスタ(MN1、MN2)並びに第2のPMOSトランジスタ(MP3、MP4)は、それぞれカスコード接続されている。
入力信号Vinが低レベルの信号“L”のとき、第1のPMOSトランジスタ(MP1、MP2)がオン(導通状態)、第1のNMOS(MN1、MN2)トランジスタがオフ(高インピーダンス状態)となっており、インバータの出力は高レベルの信号“H”となっている。帰還回路では、第2のP型MOSトランジスタ(MP3、MP4のカスコード接続)がオフ、第4のNMOSトランジスタMN5がオフとなっており、インバータの出力に対し電源及び接地間が高インピーダンスになっている。
入力信号VinがLからHに変化したとき、インバータの出力はLになろうと変化する。この場合帰還回路では、第2のP型MOSトランジスタはゲートがLになろうと変化するからすばやくオンとなり、第2のNMOSトランジスタMN3のドレイン、ゲートにH(電源電圧)を供給する。そしてこのラインにゲートが接続している第3のNMOSトランジスタMN4がオンとなり、またゲートにVinが入力する第4のNMOSトランジスタMN5がオンとなっているので、この第3、4のNMOSトランジスタを介し、直ちにインバータの出力に接地電圧を接続することになる。したがってインバータの第1のNMOS(MN1、MN2)トランジスタがノイズなどの原因で直ちに出力がLにならなくとも、これを達成できる。またこの結果、第1のNMOSのサイズを従来のように大きくする必要が無く、消費電流も減少できる。
また別な例として、入力信号VinがLからHに変化し、インバータの出力がLになろうと変化するとき、Vinは低電圧電源系であるため、第1のPMOSトランジスタ(MP1、MP2)及び第1のNMOS(MN1、MN2)トランジスタは、同時にオンするようになり、貫通電流が流れる場合もある。この場合も帰還回路により、消費電流やノイズへの抑制効果があるが、インバータをカスコード接続することによって、さらに抑制効果が大きくなる。すなわち、カスコード接続の結果、貫通電流は同一電源に対して減少する。また、接地電圧にノイズによる変動があった場合、インバータの出力も変動するが、その場合第1のPMOSトランジスタがオンとなっているので、大きな変動電流が第1のNMOSトランジスタに流れることになる。しかし、第1のNMOS(MN1、MN2)トランジスタがカスコード接続になっていることから、変動電流を抑えることが出来る。また、帰還回路の第3、4のNMOSトランジスタも同様で、相乗して変動電流を抑えることが出来る。
なお、第2のP型MOSトランジスタをカスコード接続した場合、これらがオンして第2、3NMOSトランジスタを駆動するときの電流を抑えることが出来る。
以上のように本願発明のレベルシフタ回路では、素子サイズの減少、消費電流の減少、また電源のノイズからの影響の減少が得られる。図2で示した上記の例では、シミュレーションでは、数mAオーダーの貫通電流が1/2以下に抑えられていることが確認できた。トータルの回路素子サイズは、図3で示した従来例に比し2/3程度に縮小された。また、従来方式では図3でのN1、N2のN型トランジスタサイズを大きくする必要があったが、出力帰還ループを有する図2では、これに比し1/3程度のN型トランジスタサイズで構成することができた。また、クロスカップルを使用していないため、従来形式よりも低電源電圧での動作が可能となる。この他に、電源ノイズの影響が軽減されるので、誤作動を防止できるという効果がある。シミュレーションでは、8〜10dB程度のノイズ軽減効果が確認された。
1・・・インバータ
2・・・帰還回路
3・・・インバータ
4・・・帰還回路
2・・・帰還回路
3・・・インバータ
4・・・帰還回路
Claims (4)
- 低電圧電源系の信号を高電圧電源系の信号に変換するレベルシフタ回路において、高電圧電源と高電圧電源系の接地間に接続された低電圧電源系の信号を入力するMOSインバータと、MOSインバータの出力に接続された帰還回路とからなり、帰還回路は、インバータの出力が低レベルの信号に変化するときに高電圧系接地電圧に接続し、インバータの出力が高レベルの信号に変化するとき、高インピーダンスになることを特徴とするレベルシフタ回路。
- 低電圧電源系の信号を高電圧電源系の信号に変換するレベルシフタ回路において、
高電圧電源にソースが接続された第1のP型MOSトランジスタと高電圧電源系の接地電圧にソースが接続された第1のN型MOSトランジスタとのドレインが接続されて形成され低電圧電源系の信号がゲート入力されるインバータと、
インバータの出力にゲートが接続されソースが高電圧系電源に接続された第2のP型MOSトランジスタのドレインが、第2のN型MOSトランジスタのドレインとゲートに接続され、第2のNMOSトランジスタのソースは高電圧電源系の接地電圧に接続され、インバータの出力にドレインが接続された第3のNMOSトランジスタのゲートが第2のPMOSトランジスタのドレインに接続され、第3のNMOSトランジスタのソースは第4のNMOSトランジスタのドレインに接続され、第4のNMOSトランジスタのソースは高電圧系の接地電圧に接続され第4のNMOSトランジスタのゲートには低電圧電源系の信号が入力される帰還回路と、
からなることを特徴とするレベルシフタ回路。 - インバータを形成している第1のPMOSトランジスタ及び第1のNMOSトランジスタがカスコード接続されていることを特徴とする請求項2に記載のレベルシフタ回路。
- 第2のPMOSトランジスタがカスコード接続されていることを特徴とする請求項2または3に記載のレベルシフタ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2005374236A JP2007180671A (ja) | 2005-12-27 | 2005-12-27 | レベルシフタ回路 |
Applications Claiming Priority (1)
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JP2005374236A Pending JP2007180671A (ja) | 2005-12-27 | 2005-12-27 | レベルシフタ回路 |
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JP (1) | JP2007180671A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8436654B2 (en) | 2010-07-14 | 2013-05-07 | Semiconductor Technology Academic Research Center | Level converter circuit for use in CMOS circuit device provided for converting signal level of digital signal to higher level |
JP2013115621A (ja) * | 2011-11-29 | 2013-06-10 | Seiko Epson Corp | レベルシフター回路、集積回路装置、電子時計 |
CN117097324A (zh) * | 2023-09-04 | 2023-11-21 | 中科赛飞(广州)半导体有限公司 | 一种电平转移电路 |
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2005
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