JPH06204848A - インタ−フェ−ス回路 - Google Patents
インタ−フェ−ス回路Info
- Publication number
- JPH06204848A JPH06204848A JP4347617A JP34761792A JPH06204848A JP H06204848 A JPH06204848 A JP H06204848A JP 4347617 A JP4347617 A JP 4347617A JP 34761792 A JP34761792 A JP 34761792A JP H06204848 A JPH06204848 A JP H06204848A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- output
- circuit
- back gate
- nmos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 この発明はデ−タ出力時に出力電位の降下が
無く、所望とする出力電位を出力できるインタ−フェ−
ス回路を提供しようとするものである。 【構成】 パッド４と、デ−タを出力する出力回路５
と、電流通路の一端がパッド４に接続され、その他端が
出力回路５の出力端に接続されたＮＭＯＳ３とを具備す
る。ＮＭＯＳ３はデ−タ出力時に、そのバックゲ−トの
電位がそのソ−スとほぼ同電位となるように切換設定さ
れてＮＭＯＳ３の電流通路を介し出力回路５からパッド
４へとデ−タを出力するように構成したことを主要な特
徴としている。上記構成であると、デ−タ出力時にＮＭ
ＯＳ３のバックゲ−トの電位がそのソ−スとほぼ同電位
となるように切換設定されるため、バックゲ−ト効果を
無くせる。従って、出力回路２からパッド４へ出力電位
を降下させずに、所望とする出力電位を端子に供給でき
る。
無く、所望とする出力電位を出力できるインタ−フェ−
ス回路を提供しようとするものである。 【構成】 パッド４と、デ−タを出力する出力回路５
と、電流通路の一端がパッド４に接続され、その他端が
出力回路５の出力端に接続されたＮＭＯＳ３とを具備す
る。ＮＭＯＳ３はデ−タ出力時に、そのバックゲ−トの
電位がそのソ−スとほぼ同電位となるように切換設定さ
れてＮＭＯＳ３の電流通路を介し出力回路５からパッド
４へとデ−タを出力するように構成したことを主要な特
徴としている。上記構成であると、デ−タ出力時にＮＭ
ＯＳ３のバックゲ−トの電位がそのソ−スとほぼ同電位
となるように切換設定されるため、バックゲ−ト効果を
無くせる。従って、出力回路２からパッド４へ出力電位
を降下させずに、所望とする出力電位を端子に供給でき
る。
Description
【０００１】
【産業上の利用分野】この発明は、インタ−フェ−ス回
路に係わり、特に電源電圧の異なるＬＳＩのインタ−フ
ェ−スとして使用されるものに関する。
路に係わり、特に電源電圧の異なるＬＳＩのインタ−フ
ェ−スとして使用されるものに関する。
【０００２】
【従来の技術】図６は、従来のインタ−フェ−ス回路の
回路図であり、３Ｖ系ＬＳＩと５Ｖ系ＬＳＩとのインタ
−フェ−スとして用いられている入出力バッファの例を
示している。
回路図であり、３Ｖ系ＬＳＩと５Ｖ系ＬＳＩとのインタ
−フェ−スとして用いられている入出力バッファの例を
示している。
【０００３】図６に示すように、入力回路１と出力回路
２とのノ−ドＡにはＮチャネルＭＯＳＦＥＴ（以下ＮＭ
ＯＳと略す）３の電流通路の一端が接続されている。Ｎ
ＭＯＳ３はデプレッション型であり、そのバックゲ−ト
は接地（０Ｖ）されている。ＮＭＯＳ３の電流通路の他
端はパッド４に接続されている。出力回路２は、高電位
電源ＶA と接地との間に直列に接続されたＰチャネルＭ
ＯＳＦＥＴ（以下ＰＭＯＳと略す）５とＮＭＯＳ６とか
ら成るトライステ−トバッファである。出力回路２に
は、イネ−ブル信号ＥＮの反転信号ＢＥＮ（Ｂは反転信
号を示している）に基いて出力デ−タを出力回路２に供
給するように制御する制御回路７が接続されている。こ
れらの回路を含むＬＳＩは３Ｖの電源電圧ＶA で動作さ
れる。また、これらの回路の外部に、５Ｖの電源電圧で
動作する回路を含むＬＳＩがあり、図６に示す回路は、
電源電圧の異なるＬＳＩどうしのインタ−フェ−スとし
て使用される。
２とのノ−ドＡにはＮチャネルＭＯＳＦＥＴ（以下ＮＭ
ＯＳと略す）３の電流通路の一端が接続されている。Ｎ
ＭＯＳ３はデプレッション型であり、そのバックゲ−ト
は接地（０Ｖ）されている。ＮＭＯＳ３の電流通路の他
端はパッド４に接続されている。出力回路２は、高電位
電源ＶA と接地との間に直列に接続されたＰチャネルＭ
ＯＳＦＥＴ（以下ＰＭＯＳと略す）５とＮＭＯＳ６とか
ら成るトライステ−トバッファである。出力回路２に
は、イネ−ブル信号ＥＮの反転信号ＢＥＮ（Ｂは反転信
号を示している）に基いて出力デ−タを出力回路２に供
給するように制御する制御回路７が接続されている。こ
れらの回路を含むＬＳＩは３Ｖの電源電圧ＶA で動作さ
れる。また、これらの回路の外部に、５Ｖの電源電圧で
動作する回路を含むＬＳＩがあり、図６に示す回路は、
電源電圧の異なるＬＳＩどうしのインタ−フェ−スとし
て使用される。
【０００４】上記構成の回路において、ノ−ドＡの電位
が例えば３．５Ｖ以上になると、ＰＭＯＳ５から電流が
リ−クするため、デプレッション型ＮＭＯＳ３のしきい
値電圧ＶTHD は−０．５Ｖ以上にする必要がある。ここ
で、デプレッション型ＮＭＯＳ３しきい値電圧ＶTHD を
−０．５Ｖに設定したとする。出力回路２は、デ−タ出
力時、３Ｖもしくは０Ｖのレベルを持つ信号を出力す
る。３Ｖのレベルの信号が出力された場合、ノ−ドＡの
電位は３Ｖになるが、デプレッション型ＮＭＯＳ３のバ
ックゲ−トは０Ｖにバイアスされているため、バックゲ
−ト〜ソ−ス間電圧ＶBSは−３Ｖになり、バックゲ−ト
効果によってしきい値電圧ＶTHD はΔＶ上昇してしま
う。具体的にはΔＶは０．８Ｖ程度ある。このため、パ
ッド４の電位ＶP はＶP ＝３Ｖ−（ＶTHD ＋ΔＶ）＝
２．７Ｖまでしか上昇しない。即ち出力回路２から外部
へ３Ｖを供給できない。
が例えば３．５Ｖ以上になると、ＰＭＯＳ５から電流が
リ−クするため、デプレッション型ＮＭＯＳ３のしきい
値電圧ＶTHD は−０．５Ｖ以上にする必要がある。ここ
で、デプレッション型ＮＭＯＳ３しきい値電圧ＶTHD を
−０．５Ｖに設定したとする。出力回路２は、デ−タ出
力時、３Ｖもしくは０Ｖのレベルを持つ信号を出力す
る。３Ｖのレベルの信号が出力された場合、ノ−ドＡの
電位は３Ｖになるが、デプレッション型ＮＭＯＳ３のバ
ックゲ−トは０Ｖにバイアスされているため、バックゲ
−ト〜ソ−ス間電圧ＶBSは−３Ｖになり、バックゲ−ト
効果によってしきい値電圧ＶTHD はΔＶ上昇してしま
う。具体的にはΔＶは０．８Ｖ程度ある。このため、パ
ッド４の電位ＶP はＶP ＝３Ｖ−（ＶTHD ＋ΔＶ）＝
２．７Ｖまでしか上昇しない。即ち出力回路２から外部
へ３Ｖを供給できない。
【０００５】
【発明が解決しようとする課題】以上のように従来の回
路では、デ−タ出力時、ＭＯＳＦＥＴのバックゲ−ト効
果によって出力電位が降下するために、ＬＳＩの仕様を
満足できない、という問題がある。
路では、デ−タ出力時、ＭＯＳＦＥＴのバックゲ−ト効
果によって出力電位が降下するために、ＬＳＩの仕様を
満足できない、という問題がある。
【０００６】この発明は上記のような点に鑑みて為され
たもので、その目的は、デ−タ出力時に出力電位の降下
が無く、所望とする出力電位を出力できるインタ−フェ
−ス回路を提供することにある。
たもので、その目的は、デ−タ出力時に出力電位の降下
が無く、所望とする出力電位を出力できるインタ−フェ
−ス回路を提供することにある。
【０００７】
【課題を解決するための手段】この発明のインタ−フェ
−ス回路は、端子と、出力端を有してデ−タを出力する
出力回路と、電流通路の一端が端子に接続され、その他
端が出力端に接続された絶縁ゲ−ト型ＦＥＴとを具備
し、デ−タ出力時に、絶縁ゲ−ト型ＦＥＴのバックゲ−
ト電位をそのソ−スとほぼ同電位となるように切換設定
するように構成したことを特徴とするものである。
−ス回路は、端子と、出力端を有してデ−タを出力する
出力回路と、電流通路の一端が端子に接続され、その他
端が出力端に接続された絶縁ゲ−ト型ＦＥＴとを具備
し、デ−タ出力時に、絶縁ゲ−ト型ＦＥＴのバックゲ−
ト電位をそのソ−スとほぼ同電位となるように切換設定
するように構成したことを特徴とするものである。
【０００８】
【作用】上記構成のインタ−フェ−ス回路によれば、デ
−タ出力時に、絶縁ゲ−ト型ＦＥＴのバックゲ−トの電
位がそのソ−スとほぼ同電位となるように切換設定され
ることにより、バックゲ−ト効果を無くすことができ
る。このため、出力端から端子へデ−タを出力する際、
絶縁ゲ−ト型ＦＥＴのバックゲ−ト効果による電位の降
下が無くなり、所望とする出力電位を端子に供給できる
ようになる。
−タ出力時に、絶縁ゲ−ト型ＦＥＴのバックゲ−トの電
位がそのソ−スとほぼ同電位となるように切換設定され
ることにより、バックゲ−ト効果を無くすことができ
る。このため、出力端から端子へデ−タを出力する際、
絶縁ゲ−ト型ＦＥＴのバックゲ−ト効果による電位の降
下が無くなり、所望とする出力電位を端子に供給できる
ようになる。
【０００９】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。この説明において、全図にわたり同一の部
分には同一の参照符号を付し、重複する説明は避けるこ
とにする。
り説明する。この説明において、全図にわたり同一の部
分には同一の参照符号を付し、重複する説明は避けるこ
とにする。
【００１０】図１は、この発明の第１の実施例に係わる
インタ−フェ−ス回路の回路図であり、３Ｖ系ＬＳＩと
５Ｖ系ＬＳＩとのインタ−フェ−スとして用いられてい
る入出力バッファの例を示している。
インタ−フェ−ス回路の回路図であり、３Ｖ系ＬＳＩと
５Ｖ系ＬＳＩとのインタ−フェ−スとして用いられてい
る入出力バッファの例を示している。
【００１１】図１に示すように、入力回路１と出力回路
２とのノ−ドＡにはＮチャネルＭＯＳＦＥＴ（以下ＮＭ
ＯＳと略す）３の電流通路の一端が接続されている。Ｎ
ＭＯＳ３はデプレッション型である。ＮＭＯＳ３の電流
通路の他端はパッド４に接続され、そのゲ−トは電源電
位ＶA （３Ｖ）に接続されている。ＮＭＯＳ３のバック
ゲ−トはエンハンスメント型ＮＭＯＳ１０の電流通路の
一端、およびエンハンスメント型ＮＭＯＳ１１の電流通
路の一端に接続されている。ＮＭＯＳ１０の電流通路の
他端はノ−ドＡに接続され、ゲ−トにはイネ−ブル信号
ＥＮが供給される。ＮＭＯＳ１１の電流通路の他端は接
地（０Ｖ）に接続され、ゲ−トにはイネ−ブル信号ＥＮ
の反転信号ＢＥＮが供給される。出力回路２は、高電位
電源ＶAと接地との間に直列に接続されたＰＭＯＳ５、
ＮＭＯＳ６とから成るトライステ−トバッファである。
出力回路２には、反転信号ＢＥＮに基いて出力デ−タを
出力回路２に供給するように制御する制御回路７が接続
されている。これらの回路を含むＬＳＩは３Ｖの電源電
圧ＶA で動作される。また、これらの回路の外部に、５
Ｖの電源電圧で動作する回路を含む図示せぬＬＳＩがあ
り、図１に示す回路は、電源電圧の異なるＬＳＩどうし
のインタ−フェ−スとして使用される。次に、図１に示
す回路の動作について説明する。
２とのノ−ドＡにはＮチャネルＭＯＳＦＥＴ（以下ＮＭ
ＯＳと略す）３の電流通路の一端が接続されている。Ｎ
ＭＯＳ３はデプレッション型である。ＮＭＯＳ３の電流
通路の他端はパッド４に接続され、そのゲ−トは電源電
位ＶA （３Ｖ）に接続されている。ＮＭＯＳ３のバック
ゲ−トはエンハンスメント型ＮＭＯＳ１０の電流通路の
一端、およびエンハンスメント型ＮＭＯＳ１１の電流通
路の一端に接続されている。ＮＭＯＳ１０の電流通路の
他端はノ−ドＡに接続され、ゲ−トにはイネ−ブル信号
ＥＮが供給される。ＮＭＯＳ１１の電流通路の他端は接
地（０Ｖ）に接続され、ゲ−トにはイネ−ブル信号ＥＮ
の反転信号ＢＥＮが供給される。出力回路２は、高電位
電源ＶAと接地との間に直列に接続されたＰＭＯＳ５、
ＮＭＯＳ６とから成るトライステ−トバッファである。
出力回路２には、反転信号ＢＥＮに基いて出力デ−タを
出力回路２に供給するように制御する制御回路７が接続
されている。これらの回路を含むＬＳＩは３Ｖの電源電
圧ＶA で動作される。また、これらの回路の外部に、５
Ｖの電源電圧で動作する回路を含む図示せぬＬＳＩがあ
り、図１に示す回路は、電源電圧の異なるＬＳＩどうし
のインタ−フェ−スとして使用される。次に、図１に示
す回路の動作について説明する。
【００１２】デ−タを出力する時には、イネ−ブル信号
ＥＮが“１”、その反転信号ＢＥＮが“０”となり、Ｎ
ＭＯＳ１０がオン、ＮＭＯＳ１１がオフし、ＮＭＯＳ３
のバックゲ−トがノ−ドＡに接続される。
ＥＮが“１”、その反転信号ＢＥＮが“０”となり、Ｎ
ＭＯＳ１０がオン、ＮＭＯＳ１１がオフし、ＮＭＯＳ３
のバックゲ−トがノ−ドＡに接続される。
【００１３】デ−タを出力しない時には、イネ−ブル信
号ＥＮが“０”、その反転信号ＢＥＮが“１”となり、
ＮＭＯＳ１０がオフ、ＮＭＯＳ１１がオンし、ＮＭＯＳ
３のバックゲ−トが接地（０Ｖ）される。
号ＥＮが“０”、その反転信号ＢＥＮが“１”となり、
ＮＭＯＳ１０がオフ、ＮＭＯＳ１１がオンし、ＮＭＯＳ
３のバックゲ−トが接地（０Ｖ）される。
【００１４】図１に示す回路では、図６に示した回路と
同様にＰＭＯＳ５からの電流リ−クを防止するために、
ＮＭＯＳ３のしきい値電圧ＶTHD が−０．５Ｖ以上に設
定される。ここで、ＮＭＯＳ３のしきい値電圧ＶTHD を
−０．５Ｖに設定したとする。出力回路２は、デ−タ出
力時、３Ｖもしくは０Ｖのレベルを持つ信号を出力す
る。３Ｖのレベルの信号が出力された場合、ノ−ドＡの
電位は３Ｖになる。図１に示す回路ではデ−タ出力時、
ＮＭＯＳ３のバックゲ−トがノ−ドＡに接続されて３Ｖ
にバイアスされるため、バックゲ−ト〜ソ−ス間電圧Ｖ
BSは０Ｖになる。これによってバックゲ−ト効果による
しきい値電圧ＶTHD の上昇が無くなり（ΔＶ＝０Ｖ）、
パッド４の電位ＶP はＶP ＝３Ｖまで上昇できる。従っ
て、図１に示す回路では出力回路２から外部へ３Ｖを供
給することができる。図２は、この発明の第２の実施例
に係わるインタ−フェ−ス回路の回路図である。
同様にＰＭＯＳ５からの電流リ−クを防止するために、
ＮＭＯＳ３のしきい値電圧ＶTHD が−０．５Ｖ以上に設
定される。ここで、ＮＭＯＳ３のしきい値電圧ＶTHD を
−０．５Ｖに設定したとする。出力回路２は、デ−タ出
力時、３Ｖもしくは０Ｖのレベルを持つ信号を出力す
る。３Ｖのレベルの信号が出力された場合、ノ−ドＡの
電位は３Ｖになる。図１に示す回路ではデ−タ出力時、
ＮＭＯＳ３のバックゲ−トがノ−ドＡに接続されて３Ｖ
にバイアスされるため、バックゲ−ト〜ソ−ス間電圧Ｖ
BSは０Ｖになる。これによってバックゲ−ト効果による
しきい値電圧ＶTHD の上昇が無くなり（ΔＶ＝０Ｖ）、
パッド４の電位ＶP はＶP ＝３Ｖまで上昇できる。従っ
て、図１に示す回路では出力回路２から外部へ３Ｖを供
給することができる。図２は、この発明の第２の実施例
に係わるインタ−フェ−ス回路の回路図である。
【００１５】図２に示すように第２の実施例は、ＮＭＯ
Ｓ１０の電流通路の他端をノ−ドＡに接続せず、所定電
位ＶR に接続したものである。このようにＮＭＯＳ１０
の電流通路の他端を所定電位ＶR に接続し、デ−タ出力
時、ＮＭＯＳ３のバックゲ−トを所定電位ＶR にバイア
スされるようにしても良い。この時、所定電位ＶR は、
ＮＭＯＳ３のバックゲ−ト〜ソ−ス間電圧ＶBSが０Ｖに
なるような値に設定することにより、第１の実施例と同
様にバックゲ−ト効果によるＮＭＯＳ３のしきい値電圧
ＶTHD の上昇を無くすことができる。図３は、この発明
の第３の実施例に係わるインタ−フェ−ス回路の回路図
である。
Ｓ１０の電流通路の他端をノ−ドＡに接続せず、所定電
位ＶR に接続したものである。このようにＮＭＯＳ１０
の電流通路の他端を所定電位ＶR に接続し、デ−タ出力
時、ＮＭＯＳ３のバックゲ−トを所定電位ＶR にバイア
スされるようにしても良い。この時、所定電位ＶR は、
ＮＭＯＳ３のバックゲ−ト〜ソ−ス間電圧ＶBSが０Ｖに
なるような値に設定することにより、第１の実施例と同
様にバックゲ−ト効果によるＮＭＯＳ３のしきい値電圧
ＶTHD の上昇を無くすことができる。図３は、この発明
の第３の実施例に係わるインタ−フェ−ス回路の回路図
である。
【００１６】図３に示すように第３の実施例は、入力回
路１をノ−ドＡに接続せず、インタ−フェ−スとしての
ＮＭＯＳ３の電流通路の他端とパッド４とのノ−ドＢに
接続したものである。ノ−ドＢと出力回路２との間には
デ−タ出力用としてのＮＭＯＳ３-1が´挿入され、ノ−
ドＢと入力回路１との間には、デ−タ入力用としてのＮ
ＭＯＳ３-2が挿入される。デ−タ出力用としてのＮＭＯ
Ｓ３-1のバックゲ−トは、第１の実施例と同様にＮＭＯ
Ｓ１０および１１の電流通路の一端に接続され、デ−タ
出力時には、ＮＭＯＳ１０をオンさせてバックゲ−トの
電位をノ−ドＡとほぼ同じ電位にバイアスすることによ
り、バックゲ−ト効果によるＮＭＯＳ３-1のしきい値電
圧ＶTHD の上昇を無くすことができる。また、デ−タ入
力用としてのＮＭＯＳ３-2のバックゲ−トは接地（０
Ｖ）される。図４は、この発明の第４の実施例に係わる
インタ−フェ−ス回路の回路図である。
路１をノ−ドＡに接続せず、インタ−フェ−スとしての
ＮＭＯＳ３の電流通路の他端とパッド４とのノ−ドＢに
接続したものである。ノ−ドＢと出力回路２との間には
デ−タ出力用としてのＮＭＯＳ３-1が´挿入され、ノ−
ドＢと入力回路１との間には、デ−タ入力用としてのＮ
ＭＯＳ３-2が挿入される。デ−タ出力用としてのＮＭＯ
Ｓ３-1のバックゲ−トは、第１の実施例と同様にＮＭＯ
Ｓ１０および１１の電流通路の一端に接続され、デ−タ
出力時には、ＮＭＯＳ１０をオンさせてバックゲ−トの
電位をノ−ドＡとほぼ同じ電位にバイアスすることによ
り、バックゲ−ト効果によるＮＭＯＳ３-1のしきい値電
圧ＶTHD の上昇を無くすことができる。また、デ−タ入
力用としてのＮＭＯＳ３-2のバックゲ−トは接地（０
Ｖ）される。図４は、この発明の第４の実施例に係わる
インタ−フェ−ス回路の回路図である。
【００１７】図４に示すように第４の実施例は、第３の
実施例に係わる回路のＮＭＯＳ１０の電流通路の他端
を、所定電位ＶR に接続したものである。このようにし
ても、第１〜第３の実施例同様に、ＮＭＯＳ３-1のしき
い値電圧ＶTHD の上昇を無くすことができる。図５は、
この発明の第５の実施例に係わるインタ−フェ−ス回路
の回路図である。
実施例に係わる回路のＮＭＯＳ１０の電流通路の他端
を、所定電位ＶR に接続したものである。このようにし
ても、第１〜第３の実施例同様に、ＮＭＯＳ３-1のしき
い値電圧ＶTHD の上昇を無くすことができる。図５は、
この発明の第５の実施例に係わるインタ−フェ−ス回路
の回路図である。
【００１８】図５に示すように第５の実施例は、デ−タ
出力のみを行うようにしたものであり、ＮＭＯＳ３はデ
−タ出力用としてのみ働く。このようにデ−タ出力のみ
を行うようにした回路においても、デ−タ出力時にＮＭ
ＯＳ３のバックゲ−トを所定電位ＶR にバイアスするこ
とにより、バックゲ−ト効果によるＮＭＯＳ３のしきい
値電圧ＶTHD の上昇を無くすことができる。
出力のみを行うようにしたものであり、ＮＭＯＳ３はデ
−タ出力用としてのみ働く。このようにデ−タ出力のみ
を行うようにした回路においても、デ−タ出力時にＮＭ
ＯＳ３のバックゲ−トを所定電位ＶR にバイアスするこ
とにより、バックゲ−ト効果によるＮＭＯＳ３のしきい
値電圧ＶTHD の上昇を無くすことができる。
【００１９】また、上記第１〜第５の実施例では、ＮＭ
ＯＳ３、３-1および３-2をしきい値電圧が負のトランジ
スタ（Ｄ-type ）とした例を説明したが、ＮＭＯＳ３、
３-1および３-2をしきい値電圧が正のトランジスタ（Ｅ
-type ）としたり、しきい値電圧が０Ｖのトランジスタ
（Ｉ-type ）として構成することも可能である。また、
導電型をＮ型からＰ型としても良い。
ＯＳ３、３-1および３-2をしきい値電圧が負のトランジ
スタ（Ｄ-type ）とした例を説明したが、ＮＭＯＳ３、
３-1および３-2をしきい値電圧が正のトランジスタ（Ｅ
-type ）としたり、しきい値電圧が０Ｖのトランジスタ
（Ｉ-type ）として構成することも可能である。また、
導電型をＮ型からＰ型としても良い。
【００２０】
【発明の効果】以上説明したように、この発明によれ
ば、デ−タ出力時に出力電位の降下が無く、所望とする
出力電位を出力できるインタ−フェ−ス回路を提供でき
る。
ば、デ−タ出力時に出力電位の降下が無く、所望とする
出力電位を出力できるインタ−フェ−ス回路を提供でき
る。
【図１】図１はこの発明の第１の実施例に係わるインタ
−フェ−ス回路を示す回路図。
−フェ−ス回路を示す回路図。
【図２】図２はこの発明の第２の実施例に係わるインタ
−フェ−ス回路を示す回路図。
−フェ−ス回路を示す回路図。
【図３】図３はこの発明の第３の実施例に係わるインタ
−フェ−ス回路を示す回路図。
−フェ−ス回路を示す回路図。
【図４】図４はこの発明の第４の実施例に係わるインタ
−フェ−ス回路を示す回路図。
−フェ−ス回路を示す回路図。
【図５】図５はこの発明の第５の実施例に係わるインタ
−フェ−ス回路を示す回路図。
−フェ−ス回路を示す回路図。
【図６】図６は従来のインタ−フェ−ス回路を示す回路
図。
図。
１…入力回路、２…出力回路、３，３-1，３-2…Ｎチャ
ネル型ＭＯＳＦＥＴ、４…パッド、５…Ｐチャネル型Ｍ
ＯＳＦＥＴ、１０，１１…Ｎチャネル型ＭＯＳＦＥＴ。
ネル型ＭＯＳＦＥＴ、４…パッド、５…Ｐチャネル型Ｍ
ＯＳＦＥＴ、１０，１１…Ｎチャネル型ＭＯＳＦＥＴ。
Claims (3)
- 【請求項１】 端子と、 出力端を有し、デ−タを出力する出力回路と、 電流通路の一端が前記端子に接続され、その他端が前記
出力端に接続された絶縁ゲ−ト型ＦＥＴとを具備し、 デ−タ出力時に、前記絶縁ゲ−ト型ＦＥＴのバックゲ−
ト電位をそのソ−スとほぼ同電位となるように切換設定
するように構成されたことを特徴とするインタ−フェ−
ス回路。 - 【請求項２】 電流通路の一端を前記絶縁ゲ−ト型ＦＥ
Ｔのバックゲ−トに接続し、その他端を第１の電位に接
続し、デ−タ出力許可信号に基いてデ−タ出力時にオン
する第１のスイッチと、 電流通路の一端を前記絶縁ゲ−ト型ＦＥＴのバックゲ−
トに接続し、その他端を前記第１の電位と異なる第２の
電位に接続し、デ−タ出力許可信号に基いて前記第１の
スイッチと相補的にオン・オフ動作される第２のスイッ
チとを具備することを特徴とする請求項１に記載のイン
タ−フェ−ス回路。 - 【請求項３】 前記第１の電位は前記出力回路の出力端
と同電位であることを特徴とする請求項２に記載のイン
タ−フェ−ス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4347617A JPH06204848A (ja) | 1992-12-28 | 1992-12-28 | インタ−フェ−ス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4347617A JPH06204848A (ja) | 1992-12-28 | 1992-12-28 | インタ−フェ−ス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06204848A true JPH06204848A (ja) | 1994-07-22 |
Family
ID=18391436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4347617A Pending JPH06204848A (ja) | 1992-12-28 | 1992-12-28 | インタ−フェ−ス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06204848A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6503820B1 (en) | 1999-10-04 | 2003-01-07 | Koninklijke Philips Electronics N.V. | Die pad crack absorption system and method for integrated circuit chip fabrication |
| US7501852B2 (en) | 2005-03-29 | 2009-03-10 | Fujitsu Microelectronics Limited | Tolerant input circuit |
-
1992
- 1992-12-28 JP JP4347617A patent/JPH06204848A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6503820B1 (en) | 1999-10-04 | 2003-01-07 | Koninklijke Philips Electronics N.V. | Die pad crack absorption system and method for integrated circuit chip fabrication |
| US7501852B2 (en) | 2005-03-29 | 2009-03-10 | Fujitsu Microelectronics Limited | Tolerant input circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4477737A (en) | Voltage generator circuit having compensation for process and temperature variation | |
| US7145364B2 (en) | Self-bypassing voltage level translator circuit | |
| US6040729A (en) | Digital output buffer for multiple voltage system | |
| US6064229A (en) | Voltage translating buffer based on low voltage technology | |
| JPS59108426A (ja) | 結合用中間回路 | |
| US20060097769A1 (en) | Level shift circuit and semiconductor circuit device including the level shift circuit | |
| KR0136233B1 (ko) | 인터페이스 회로 | |
| US4677321A (en) | TTL compatible input buffer | |
| US4717847A (en) | TTL compatible CMOS input buffer | |
| US5973530A (en) | Low power, high voltage-tolerant bus holder circuit in low voltage technology | |
| JPH0629826A (ja) | レベル変換回路 | |
| JP3686174B2 (ja) | 半導体集積回路装置 | |
| JP3492765B2 (ja) | レベル変換回路 | |
| US6046617A (en) | CMOS level detection circuit with hysteresis having disable/enable function and method | |
| US4417162A (en) | Tri-state logic buffer circuit | |
| JPH0693615B2 (ja) | ドライバ回路 | |
| EP0902517B1 (en) | Circuit with hot-electron protection and method | |
| JPH02155492A (ja) | 半導体装置 | |
| US6064231A (en) | CMOS input buffer protection circuit | |
| US7068074B2 (en) | Voltage level translator circuit | |
| US5432463A (en) | High speed NOR gate with small output voltage swings | |
| US5864245A (en) | Output circuit with overvoltage protection | |
| US4603264A (en) | Schmitt trigger circuit with stable operation | |
| JPH0685648A (ja) | 出力回路 | |
| US6426658B1 (en) | Buffers with reduced voltage input/output signals |