JP3883114B2 - 半導体装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体装置及びシステムに関し、特に異なる信号電圧の入出力インターフェースを有する複数のＬＳＩ／ＩＣで構成されるシステムで使用されるＬＳＩ／ＩＣでの入力回路に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
本願発明を成した後の公知例調査において、本願発明に関連するものとして( １）特開平０５−２６６６６６号公報、（２）特開２００１−２５１１７６号公報の存在が報告された。（１）の公報では、入力端子と入力回路の間に入力振幅制限回路を設けることにより、上記入力回路のトランジスタの破壊を防止することを可能とした半導体メモリが開示されている。（２）の公報では、入力電圧がＭＯＳトランジスタのゲート酸化膜の耐圧以上であっても、その耐圧以上の電圧差が印加されないようにトランスファゲート２０を制御する制御回路３０を設けたレベルシフト回路が開示されている。
【０００３】
【発明が解決しようとする課題】
近年のハイエンドシステムでは、システム性能を左右するコア部分に最先端のプロセス技術を採用したＬＳＩ／ＩＣ（以下単にＬＳＩ）を使用し、性能にあまり関与しないテスト／評価用制御部分に前世代または前々世代のプロセス技術を採用したＬＳＩを使用している。従って最先端のＬＳＩは、コア部に関わる入出力インターフェースとテスト／評価用制御部に関わる入出力インターフェースの両方をサポートする必要がある。一般に後者の入出力インターフェースの信号電圧は前者の信号電圧より大きいので、最先端のＬＳＩでは大きな信号電圧を小さな信号電圧に変換する入力回路が必要となる。
【０００４】
上記信号電圧を変換する入力回路として、前記（１）では素子数が多く、それに伴い消費電流が増加してしまうので実用的ではない。前記（２）の回路では、トランスファゲートＭＯＳＦＥＴを用いてレベルクランプするものであり、例えば電源電圧＝１．５Ｖの場合は、入力端子に１．５Ｖ以上の電圧が入力されてもノードＡの電位は１．５Ｖにクランプされ、それ以上の電圧にはならない。従って、入力回路を構成するＭＯＳトランジスタの耐圧が１．８Ｖの場合に、入力端子ＩＮに１．８Ｖ以上の電圧が入力されたとしても、上記トランスファゲートＭＯＳＦＥＴを挿入することにより、入力回路でのＭＯＳトランジスタが耐圧不良を起こすのを防止することができる。
【０００５】
しかしながら、入力電圧が高すぎるとトランスファゲートＭＯＳＦＥＴ自体がが耐圧不良を起こしてしまう。すなわち、例えば電源電圧＝１．５Ｖ、トランスファゲートＭＯＳＦＥＴの耐圧を１．８Ｖとすると、入力電圧の上限は３．３Ｖ（＝１．５Ｖ＋１．８Ｖ）となる。すなわち、前記（２）の従来例では、入力電圧に上限が存在し、この上限以上の電圧を入力すると入力回路を構成するＭＯＳトランジスタが耐圧不良を起こしてしまう。この耐圧不良をプロセス的に対策するには、例えばトランスファゲートＭＯＳＦＥＴのゲート酸化膜の厚さを増加し、トランジスタの耐圧を大きくすることが考えられる。
【０００６】
図１６には、本願発明者により先に検討された素子構造断面図が示されている。同図において、ＭＯＳＦＥＴＭ９を上記トランスファゲートＭＯＳＦＥＴとして用い、ＭＢ１を入力回路を構成するＭＯＳＦＥＴを示している。本図において、ＳＵＢは半導体基板、Ｗはウエル、ＳはＭＯＳトランジスタのソース、Ｄはドレイン、Ｇはゲートを示している。例えば上記ＳＵＢ、Ｓ、ＤはＮ型とされ、ＷがＰ型とされて、ＭＯＳＦＥＴＭ９とＭＢ１は共にＮチャネル型のＭＯＳトランジスタの例が示されている。本図に示したように、本例ではＭＯＳＦＥＴＭ９のゲート酸化膜の厚さをＭＯＳＦＥＴＭＢ１に増加させて、ＭＯＳＦＥＴＭ９の耐圧を大きくしている。しかし、このように同じ半導体装置においてＭＯＳＦＥＴＭ９とＭＢ１のゲート酸化膜厚を異ならせると、プロセスが複雑になり、その分コストが増加してしまう。
【０００７】
この発明の目的は、プロセスを複雑にせずに、ＭＯＳＦＥＴの耐圧不良を防止の向上を図った半導体装置を提供することにある。この発明の他の目的は、開発設計が容易でしかも半導体装置の耐圧不良を防止したシステムを提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。外部端子から入力される入力信号を第１と第２の抵抗手段により分圧して伝え、上記第１の抵抗手段に並列形態にキャパシタを設けて入力信号の交流成分を伝え、上記分圧された電圧を入力回路に入力し、この入力回路で形成され、上記入力信号よりも小さな信号振幅とされた内部信号を内部回路に伝え、上記入力回路と内部回路とを同じ製造工程で形成されたＭＯＳＦＥＴで構成する。
【０００９】
本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。第１の外部端子から入力される第１の入力信号を第１と第２の抵抗手段により分圧して伝え、上記第１の抵抗手段に並列形態にキャパシタを設けて入力信号の交流成分を伝え、上記分圧された電圧を第１の入力回路に入力し、第２の外部端子から入力され、上記第１の入力信号よりも小さな信号振幅とされた第２の入力信号を第２の入力回路に伝え、上記第１と第２の入力回路が同じ製造工程で形成されたＭＯＳＦＥＴからなる第１の半導体装置、上記第１の入力回路に対応した入力信号を形成し、上記第１の半導体装置と接続される第２の半導体装置及び上記第２の入力回路に対応した入力信号を形成して、上記第１の半導体装置と接続される第３の半導体装置によりシステムを構成する。
【００１０】
【発明の実施の形態】
図１には、本発明に係る半導体装置に用いられる入力回路の一実施例の回路図が示されている。入力端子ＩＮと回路の接地電位との間には、分圧回路を構成する抵抗Ｒ１１とＲ１２が直列形態に接続される。上記抵抗Ｒ１１とＲ１２の抵抗値は、入力端子ＩＮから流れる電流が所定の規格を満足するよう大きな抵抗値にされる。このような大きな抵抗値で分圧回路を構成した場合、消費電流を小さくできる反面、分圧出力ノードに付加する寄生抵抗等により入力信号の伝達が遅くなってしまう。
【００１１】
この実施例では、消費電力の低減と動作の高速化の両立を図るために、上記抵抗Ｒ１１には、キャパシタＣ１１が並列形態に接続される。つまり、かかるキャパシタＣ１１により入力信号の交流成分を伝えて、入力信号の変化に対応した分圧出力を高速に得るようにすることができる。上記キャパシタＣ１２は分圧出力でのノードＮ３に寄生する寄生容量である。
【００１２】
上記抵抗Ｒ１１とＲ１２で分圧された内部ノードＮ３の信号は、特に制限されないが、クランプ用ＭＯＳＦＥＴＭ９を介して入力バッファＢＵＦ１，ＢＵＦ２からなる入力回路に伝えられる。このような入力回路ＢＵＦ１，ＢＵＦ２の出力信号ＯＵＴが図示しない内部回路に伝えられる。上記入力バッファＢＵＦ１及びＢＵＦ２はそれぞれカレントミラーＣＭＯＳアンプであり、バッファＢＵＦ１及びＢＵＦ２で２段型の入力回路を構成している。
【００１３】
上記カレントミラーＣＭＯＳアンプを構成する入力段回路ＢＵＦ１は、入力端子Ｎ４の信号と、基準電圧（参照電圧）Ｖｒｅｆとを受けるシングルエンド構成の差動増幅回路を２組設け、それぞれの差動増幅回路から入力信号に同相と逆相の差動増幅信号を形成する。上記カレントミラーＣＭＯＳアンプの出力段回路ＢＵＦ１は、上記正相出力と逆相出力からなる差動信号をＰチャネルＭＯＳＦＥＴで受け、それをＮチャネルＭＯＳＦＥＴからなるカレントミラー回路に供給し、差分の電流を出力して出力回路を構成するＣＭＯＳインバータ回路を駆動するものである。
【００１４】
上記初段のバッファＢＵＦ１の入力部に設けられたＭＯＳＦＥＴＭ９は、いわゆる電圧クランプ動作のために設けられる。例えば、電源電圧Ｖｄｄｑ＝１．５Ｖの場合は、内部ノードＮ３に１．５Ｖ以上の電圧が入力されても上記入力段のバッファＢＵＦ１の入力端子のノードＮ４の電位は１．５Ｖ−Ｖｔ（ここでＶｔはＭＯＳＦＥＴＭ９のしきい電圧）にクランプされ、それ以上の電圧にはならないようにするものである。
【００１５】
入力回路に前記のような分圧抵抗Ｒ１１とＲ１２を設けることにより、その分圧出力であるノードＮ３の電圧を入力端子ＩＮから入力される入力電圧ＶＩＮに対して、ＶＩＮ・ｒ１２／（ｒ１１＋ｒ１２）に小さくできる。ここで、上記ｒ１１、ｒ１２は、それぞれ抵抗Ｒ１１，Ｒ１２の抵抗値である。抵抗値ｒ１１とｒ１２の比を適当に設計することで、電圧クランプ動作を行うＭＯＳＦＥＴＭ９が耐圧不良を起こさないようにすることができる。
【００１６】
例えば電源電圧Ｖｄｄｑ＝１．５Ｖ、クランプ用ＭＯＳＦＥＴＭ９の耐圧が１．８Ｖ、入力電圧ＶＩＮの最大値が３．６Ｖの場合、例えばｒ１１／ｒ１２＝１に設定すればよい。この時、ノードＮ３の電圧Ｖ３は、
Ｖ３＝ＶＩＮ×ｒ１２／（ｒ１１＋ｒ１２）
＝３．６×１／２＝１．８Ｖとなり、入力回路に用いられるＭＯＳＦＥＴＭ９が耐圧不良を起こすことはない。ここで、Ｖ３はノードＮ３の電圧、ＶＩＮは入力端子ＩＮの入力電圧である。
【００１７】
一般に半導体装置の入力回路の入力電流は所望の規格を満足するよう小さくする必要がある。このため、分圧回路を構成する抵抗Ｒ１１とＲ１２の抵抗値ｒ１１，ｒ１２をある程度大きくする必要がある。ｒ１１，ｒ１２の値を大きくすると、ノードＮ３の時定数ｃ１２×（ｒ１１×ｒ１２）／（ｒ１１＋ｒ１２）が大きくなる。ここでｃ１２は寄生容量Ｃ１２の容量値である。この時定数が大きくなると、入力端子ＩＮから供給される入力信号の電圧変化に対してノードＮ３の電圧が十分高速に追従しなくなってしまうという問題を有する。
【００１８】
この実施例では、キャパシタＣ１１が抵抗Ｒ１１に並列形態に設けられる。このキャパシタは、はいわゆるスピードアップ容量であり、その容量値をｃ１１とすると、ｃ１１≧ｃ１２×ｒ１１／ｒ１２となるように設定される。このような容量値の設定により、ノードＮ３の電圧は入力端子ＩＮから供給される入力信号の電圧変化に対して十分高速に応答する。本発明に係る入力回路においては、高耐圧化のためにＭＯＳＦＥＴＭ９のゲート絶縁膜を入力回路ＢＵＦ１，ＢＵＦ２を構成するＭＯＳＦＥＴに比べて厚く形成することなく、言い換えるならば、ＭＯＳＦＥＴＭ９と入力回路ＢＵＦ１，ＢＵＦ２を構成するＭＯＳＦＥＴとを製造プロセスで形成し、消費電流を削減しつつ、ＭＯＳＦＥＴが耐圧不良を起こさないようにすることができる。
【００１９】
図２には、本発明に係る入力回路の他の一実施例の回路図が示されている。この実施例では、前記図１の抵抗Ｒ１１、Ｒ１２及びキャパシタＣ１１がＭＯＳＦＥＴを用いて構成される。つまり、抵抗Ｒ１１は、ソースが入力端子ＩＮに接続され、ゲート及びドレインが分圧出力に対応したノードＮ２に接続されたＭＯＳＦＥＴＭ１により構成される。抵抗Ｒ１２は、ソースが上記ノードＮ２に接続され、ゲート及びドレインが回路の接地電位点ＶＳＳに接続されたＭＯＳＦＥＴＭ３により構成される。キャパシタＣ１１は、ゲートが上記ＭＯＳＦＥＴＭ１のソース（ノードＮ１）に接続され、共通接続されたソース，ドレイン及びウェルが上記ＭＯＳＦＥＴＭ１のドレイン（ノードＮ２）に接続されるＭＯＳＦＥＴＭ５と、ゲートが上記ＭＯＳＦＥＴＭ１のドレイン（ノードＮ２）に接続され、共通接続されたソース，ドレイン及びウェルが上記ＭＯＳＦＥＴＭ１のソース（ノードＮ１）にされたＭＯＳＦＥＴＭ６との並列回路で構成される。
【００２０】
前記キャパシタＣ１１は、ＭＯＳＦＥＴＭ５及びＭ６のゲート容量を利用するものであり、ＭＯＳＦＥＴのゲート容量の持つ正電圧印加時と負電圧印加時とで容量値が変化してしまうという特性の補償のために、上記のように並列接続された２つのＭＯＳＦＥＴＭ５、Ｍ６が用いられる。他の構成は、前記図１の実施例回路と同様である。この実施例のように、抵抗手段及び容量手段としてＭＯＳＦＥＴを用いることにより、半導体基板上での素子占有面積を小さくすることができる。前記のように抵抗Ｒ１１とＲ１２は、大きな抵抗値を持つように形成する必要があり、例えばポリシコン層で形成した場合、大きな抵抗値を得るために大きな占有面積が必要となる。これに対して、ＭＯＳＦＥＴＭ１及びＭ２は、そのゲート幅は前記ＭＯＳＦＥＴＭ９等と同じでゲート長を長く形成することにより小さな面積で大きな抵抗値を実現することがきるものである。
【００２１】
上記抵抗Ｒ１１及びＲ１２を構成するＭＯＳＦＥＴＭ１，Ｍ３のウェルをそれぞれ電気的に分離して、それぞれのソースに接続し、上記入力端子ＩＮから入力される信号の振幅を低減（分圧）した信号を上記入力回路（ＢＵＦ１＋ＢＵＦ２）の入力端子（ノードＮ４）に伝えるようにするものである。上記キャパシタＣ１１は、一端をゲート端子とし、他端をソースとドレイン及びウェルを共通に接続した端子としたＭＯＳＦＥＴＭ５、Ｍ６で構成し、該ＭＯＳＦＥＴＭ５、Ｍ６ウェルを他の内部回路等のＭＯＳＦＥＴのウェルと電気的に分離して、それぞれのソースに接続している。
【００２２】
入力回路をこのように構成すると、ノードＮ２の電圧を入力端子ＩＮから入力される電圧のｒ１／（ｒ１＋ｒ３）に小さくできる。ここで、ｒ１，ｒ３はそれぞれＭＯＳＦＥＴＭ１，Ｍ３の等価抵抗値であり、抵抗値ｒ１とｒ３の比を適当に設計することで、ＭＯＳＦＥＴＭ９が耐圧不良を起こさないようにすることができる。例えば電源電圧Ｖｄｄｑ＝１．５Ｖ、ＭＯＳＦＥＴＭ９の耐圧が１．８Ｖ、入力電圧の最大値が３．６Ｖの場合、ｒ１／ｒ３＝１に設定すればよい。この時、ノードＮ２の電圧Ｖ２は、
Ｖ２＝ＶＩＮ×ｒ３／（ｒ１＋ｒ３）
＝３．６×１／２＝１．８Ｖとなり、入力回路を構成する電圧クランプ用ＭＯＳＦＥＴＭ９が耐圧不良を起こすことはない。上記Ｖ２はノードＮ２の電圧、ＶＩＮは入力端子ＩＮの入力電圧である。
【００２３】
この実施例では、上記ＭＯＳＦＥＴＭ１，Ｍ３のウェルをそれぞれ電気的に分離して、それぞれのソースに接続しているので、ＭＯＳＦＥＴＭ１，Ｍ３も耐圧不良を起こすことはない。もしも、一般によく行われるように、ＭＯＳＦＥＴＭ１，Ｍ３のウェルを電気的に分離せずに、ソース電位が最も高電位（Ｐチャネル型のＭＯＳトランジスタの場合）または低電位（Ｎチャネル型のＭＯＳトランジスタの場合）になった時の電位に固定すると、ゲートとウェルの間で耐圧不良を起こしてしまう。例えば、この実施例の回路において、Ｐチャネル型のＭＯＳＦＥＴＭ１，Ｍ３のウェルを、一般によく行われるように、３．６Ｖに固定すると、ＶＩＮ＝０Ｖになった時、ゲートとウェル間の電圧が３．６Ｖになり、耐圧不良を起こしてしまう。これに対し、この実施例のようにウェルをそれぞれのソースに接続すると、ゲートとウェル間の電圧は１．８Ｖ以上にはならず、耐圧不良を起こすことはない。
【００２４】
ＭＯＳＦＥＴＭ５，Ｍ６はスピードアップ容量として動作し、ノードＮ２の電圧が入力端子ＩＮの電圧変化に対して十分高速に追従するようにしている。また、ＭＯＳＦＥＴＭ５，Ｍ６のウェルを上記ＭＯＳＦＥＴＭ９等のウェルと電気的に分離して、それぞれのソースに接続しているので、ＭＯＳＦＥＴＭ５，Ｍ６も耐圧不良を起こすことはない。また、ＭＯＳＦＥＴＭ５のゲートを電位の高い側に接続し、ＭＯＳＦＥＴＭ６のゲートを電位の低い側に接続しているので、電位の高い側の端子と電位の低い側の端子の特性を一致させることができる。以上述べてきたように、本発明に係る入力回路においては、ＭＯＳＦＥＴが耐圧不良を起こさないようにすることができる。また、入力回路の入力電流を小さくするために抵抗値を大きしても、レイアウト面積が増加しないという効果がある。
【００２５】
図３には、本発明に係る入力回路の他の一実施例の回路図が示されている。この実施例では、入力回路でのＭＯＳＦＥＴの静電破壊を防止するために、入力端子ＩＮに静電破壊防止用回路ＥＳＤが設けられる。他の構成は、前記図２の実施例と同様である。静電破壊防止回路ＥＳＤは、入力端子ＩＮがあるレベルより高電位になった時に導通するサイリスタ（Ｂ１，Ｂ２）と、入力端子ＩＮがあるレベルより低電位になった時に導通するダイオード（Ｄ１）と抵抗Ｒ１とで構成される。
【００２６】
上記抵抗Ｒ１は、キャパシタＣ１１を構成するＭＯＳＦＥＴＭ５、Ｍ６を付加することによりノードＮ１に寄生する寄生容量（図示してない）といっしょにローパスフィルタを構成しており、サージ電圧の高周波成分がＬＳＩ内部に入らないようにするよう動作する。この実施例では、スピードアップ容量Ｃ１１を構成するＭＯＳＦＥＴＭ５、Ｍ６は、上記ローパスフィルタ用容量と共通化でき、その分チップサイズを低減できるという効果がある。
【００２７】
図４には、本発明に係る入力回路の他の一実施例の回路図が示されている。この実施例は、前記図３の実施例の変形例であり、前記図３の実施例と異なるのは、分圧回路を構成するＭＯＳＦＥＴＭ４が追加される。前記図３のＭＯＳＦＥＴＭ３のドレインと回路の接地電位点Ｖｓｓの間に、ソース及びウェルが接続され、かつゲート及びドレインが接続されたＭＯＳＦＥＴＭ４が挿入される。このようにＭＯＳＦＥＴＭ４を挿入すると、入力端子ＩＮの電位がさらに高い場合に対応できる。
【００２８】
例えば、電源電圧Ｖｄｄｑ＝１．５Ｖ、ＭＯＳＦＥＴＭ９の耐圧が１．８Ｖ、入力電圧ＶＩＮの最大値が４．８Ｖの場合、ｒ１：ｒ３：ｒ４＝１：１：１に設定すればよい。ここで、ｒ１，ｒ３，ｒ４はそれぞれＭＯＳＦＥＴＭ１，Ｍ３，Ｍ４の等価抵抗値である。Ｖ２はノードＮ２の電圧であり、ＶＩＮは入力端子ＩＮの電圧である。この時、ノードＮ２の電圧Ｖ２は、抵抗Ｒ１の抵抗値がｒ１，ｒ３，ｒ４より十分小さいことを考慮すると、
Ｖ２＝ＶＩＮ×（ｒ３＋ｒ４）／（ｒ１＋ｒ３＋ｒ４）
＝４．８×２／３＝３．２Ｖ となる。
【００２９】
上記のような分圧動作によって、入力回路を構成するＭＯＳＦＥＴＭ９が耐圧不良を起こすことはない。また、ＭＯＳＦＥＴＭ１，Ｍ３，Ｍ４は、ウェルをそれぞれ電気的に分離してそれぞれのソースに接続しているので、ＭＯＳＦＥＴＭ１，Ｍ３，Ｍ４には最大１．６Ｖの電圧しか印加されず、耐圧不良を起こすことはない。
【００３０】
図５には、本発明に係る入力回路の他の一実施例の回路図が示されている。この実施例は、前記図４の実施例の変形例であり、前記図４と異なるのは、ＭＯＳＦＥＴＭ１のドレインと第１のノードＮ２の間に、ソース及びウェルが接続され、かつゲート及びドレインが接続されたＭＯＳＦＥＴＭ２を挿入した点と、キャパシタを形成するＭＯＳＦＥＴＭ５，Ｍ６と直列にＭＯＳＦＥＴＭ７，Ｍ８を挿入した点である。言い換えるならば、ＭＯＳＦＥＴＭ２の両端に上記ＭＯＳＦＥＴＭ７，Ｍ８からなるキャパシタを並列に接続するものである。この実施例では、上記入力端子ＩＮに入力される信号の電位レベルが上記回路の接地電位Ｖｓｓより高い場合（正の電圧）を想定し、上記ＭＯＳＦＥＴＭ１，Ｍ２をＰチャネル型のＭＯＳＦＥＴとし、さらに、キャパシタを構成するＭ５、Ｍ６、Ｍ７、Ｍ８をＰチャネル型のＭＯＳＦＥＴとしている。
【００３１】
この実施例のようにＭＯＳＦＥＴＭ２を挿入すると、入力端子ＩＮの入力電圧ＶＩＮの電位がさらに高い場合に対応できる。例えばＶｄｄｑ＝１．５Ｖ、ＭＯＳＦＥＴＭ９の耐圧が１．８Ｖ、入力電圧ＶＩＮの最大値が６．４Ｖの場合、ｒ１：ｒ２：ｒ３：ｒ４＝１：１：１：１に設定すればよい。ここで、ｒ１，ｒ２，ｒ３，ｒ４はそれぞれＭＯＳＦＥＴＭ１，Ｍ２，Ｍ３，Ｍ４の等価抵抗値である。Ｖ３はノードＮ３の電圧、ＶＩＮは入力端子ＩＮの電圧である。この時、ノードＮ３の電圧Ｖ３は、抵抗Ｒ１の抵抗値がｒ１，ｒ２，ｒ３，ｒ４より十分小さいことを考慮すると、
Ｖ３＝ＶＩＮ×（ｒ３＋ｒ４）／（ｒ１＋ｒ２＋ｒ３＋ｒ４）
＝６．４×２／４＝３．２Ｖとなる。
【００３２】
上記入力回路においては、ＭＯＳＦＥＴＭ９が耐圧不良を起こすことはない。また、ＭＯＳＦＥＴＭ１，Ｍ２，Ｍ３，Ｍ４は、ウェルをそれぞれ電気的に分離してそれぞれのソースに接続しているので、ＭＯＳＦＥＴＭ１，Ｍ２，Ｍ３，Ｍ４には最大１．６Ｖの電圧しか印加されず、耐圧不良を起こすことはない。また、ＭＯＳＦＥＴＭ５，Ｍ６，Ｍ７，Ｍ８のウェルを他のＭＯＳＦＥＴ等のウエルと電気的に分離して、それぞれのソースに接続しているので、ＭＯＳＦＥＴＭ５，Ｍ６，Ｍ７，Ｍ８には最大１．６Ｖの電圧しか印加されず、耐圧不良を起こすことはない。
【００３３】
上記入力端子ＩＮに入力される信号の電位レベルが上記回路の接地電位Ｖｓｓの電位レベルより高い場合（正の電圧）を想定し、上記ＭＯＳＦＥＴＭ１をＰチャネル型のＭＯＳＦＥＴとしているので、ウェルと基板または深いウェルとで形成されるＰＮ接合が順バイアスになるのを防止することができる。例えばこの実施例において、ＭＯＳＦＥＴＭ１をＮチャネル型のＭＯＳＦＥＴで構成すると、かかるＭＯＳＦＥＴＭ１が形成されるＰウェルは、通常最も高い電位の電源Ｖｄｄｓ（例えば２．５Ｖ）に接続されたＮ型の基板または深いウェルと接することになる。
【００３４】
先に述べたように、ＭＯＳＦＥＴＭ１のウェルはソースに接続されるので、入力端子の入力電圧ＶＩＮが３．６Ｖになった時、ＭＯＳＦＥＴＭ１のウェルは２．７Ｖ（＝３．６Ｖ×３／４）になる。従ってウェルと基板または深いウェルとで形成されるＰＮ接合が０．２Ｖに順バイアスされ、電気的なアイソレーションが破壊されるだけでなく、極めて大きな基板電流が流れ、ラッチアップを引き起こす可能性もある。これに対し、ＭＯＳＦＥＴＭ１をＰチャネル型のＭＯＳＦＥＴで構成すると、このＭＯＳＦＥＴを構成するＮウェルは、最も低い電位の電源Ｖｓｓ＝０Ｖに接続されたＰ型の基板または深いウェルと接することになる。これに対して、ＭＯＳＦＥＴＭ１のウェルはソースに接続されるので、ＭＯＳＦＥＴＭ１のウェルは０〜３．６Ｖの間で変化し、従ってウェルと基板または深いウェルとで形成されるＰＮ接合は順バイアスされることはない。
【００３５】
同様に、上記入力端子ＩＮに入力される信号の電位レベルが上記回路の接地電位Ｖｓｓの電位レベルより高い場合を想定し、ＭＯＳＦＥＴＭ５，Ｍ６をＰチャネル型のＭＯＳＦＥＴとしているので、ウェルと基板または深いウェルとで形成されるＰＮ接合が順バイアスになるのを防止することができる。
【００３６】
図６には、本発明に係る入力回路の他の一実施例の回路図が示されている。この実施例は、前記図３の実施例の変形例であり、前記図３と異なるのは、クランプ用ＭＯＳＦＥＴＭ９を省略した点である。例えば電源電圧Ｖｄｄｑ＝１．５Ｖ、入力段回路ＢＵＦ１を構成するＭＯＳＦＥＴの耐圧が１．８Ｖ、入力電圧ＶＩＮの最大値が３．６Ｖの場合、ｒ１／ｒ３＝１に設定すればよい。ここで、ｒ１，ｒ３はそれぞれＭＯＳＦＥＴＭ１，Ｍ３の等価抵抗値であり、Ｖ２はノードＮ２の電圧、ＶＩＮは入力ＩＮの電圧である。この時、ノードＮ２の電圧Ｖ２は、
Ｖ２＝ＶＩＮ×ｒ３／（ｒ１＋ｒ３）
＝３．６×１／２＝１．８Ｖ となるので、入力段回路ＢＵＦ１を構成するＭＯＳＦＥＴが耐圧不良を起こすことはない。そして、上記電圧クランプ用ＭＯＳＦＥＴＭ９を削除した分、信号電圧速度を速くすることができる。
【００３７】
図７には、本発明に係る入力回路の更に他の一実施例の回路図が示されている。この実施例は、前記図４の実施例の変形例であり、前記図４と異なるのは、クランプ用ＭＯＳＦＥＴＭ９及び２段型の入力バッファ（ＢＵＦ１及びＢＵＦ２）をインバータに置き換えた点である。既に述べたように、図４の実施例では、例えば電源電圧Ｖｄｄｑ＝１．５Ｖの場合は、ノードＮ２に１．５Ｖ以上の電圧が入力されると、ノードＮ４の電位は１．５Ｖ−Ｖｔにクランプされ、それ以上の電圧にはならない。
【００３８】
言い換えると、電源電圧Ｖｄｄｑが決まるとノードＮ４の高電位はＶｄｄｑ−Ｖｔ、低電位は０Ｖに一意的に決まってしまう。従って、バッファＢＵＦ１の論理しきい値は、例えば（Ｖｄｄｑ−Ｖｔ）／２＝（１．５−０．５）／２＝０．５Ｖ（ここでＶｔ＝０．５Ｖの場合）といったように、電源電圧Ｖｄｄｑの電位に対応させて設定する必要がある。このため、バッファＢＵＦ１にはこの論理しきい値を決めるための参照電位Ｖｒｅｆが必要となる。
【００３９】
上記ＭＯＳＦＥＴＭ９を省略すると、ノードＮ２の電位をｒ１，ｒ３，ｒ４の比で設定できる。（ここで、ｒ１，ｒ３，ｒ４はそれぞれＭＯＳＦＥＴＭ１，Ｍ３，Ｍ４の等価抵抗値であり、インバータ回路で構成されたＢＵＦ１の論理しきい値を自由に設定できる。例えば電源電圧Ｖｄｄｑ＝１．５Ｖ、入力電圧ＶＩＮの最大値が３．３Ｖの場合、ｒ１：ｒ３：ｒ４＝１．８：０．７５：０．７５に設定すると、ノードＮ２の電圧Ｖ２は、抵抗Ｒ１の抵抗値がｒ１，ｒ３，ｒ４より十分小さいことを考慮すると、
Ｖ２＝ＶＩＮ×（ｒ３＋ｒ４）／（ｒ１＋ｒ３＋ｒ４）
＝３．３×１．５／３．３＝１．５Ｖとなるので、論理しきい値がＶｄｄｑ／２＝０．７５Ｖのようなインバータ回路をバッファＢＵＦ１として使用することができるようになる。
【００４０】
図８には、この発明に係る入力回路を構成するＭＯＳＦＥＴの一実施例のレイアウト図が示されている。同図においては、前記図４に示したＭＯＳＦＥＴＭ１、Ｍ３〜Ｍ６のレイアウト例が示されている。Ｗはウェル、Ｌは活性領域、Ｇはゲートを示している。この実施例では、各ＭＯＳＦＥＴＭ１、Ｍ３〜Ｍ６のウェルＷをそれぞれ電気的に分離して、それぞれのソースに接続している。このため、これらのＭＯＳＦＥＴＭ１、Ｍ３〜Ｍ６は耐圧不良を起こすことはない。
【００４１】
図９には、この発明に係る入力回路を構成するＭＯＳＦＥＴの他の一実施例のレイアウト図が示されている。同図においては、前記図５に示したＭＯＳＦＥＴＭ１〜Ｍ８のレイアウト例が示されている。Ｗはウェル、Ｌは活性領域、Ｇはゲートを示している。この実施例においても、ＭＯＳＦＥＴＭ１〜Ｍ８のウェルＷをそれぞれ電気的に分離して、それぞれのソースに接続している。このため、これらのＭＯＳＦＥＴＭ１〜Ｍ８が入力電圧ＶＩＮを分担するものであるので、ＭＯＳＦＥＴＭ１〜Ｍ８において耐圧不良を起こすことはない。
【００４２】
図１０には、この発明に係る入力回路を構成するＭＯＳＦＥＴの一実施例の素子構造断面図が示されている。この実施例は、前記図２等の入力回路に用いられるＭＯＳＦＥＴＭ１とＭ３の構造例が示されている。ＳＵＢは半導体基板、Ｗはウェル、ＳはＭＯＳＦＥＴのソース、Ｄはドレイン、Ｇはゲートをそれぞれ示している。この実施例では、上記ＳＵＢ、Ｓ、ＤがＰ型、ＷがＮ型で、ＭＯＳＦＥＴＭ１とＭ３は共にＰチャネル型のＭＯＳＦＥＴとなっている。
【００４３】
上記ＭＯＳＦＥＴＭ１、Ｍ３のウェルＷをそれぞれ電気的に分離して、それぞれのソースに接続している。このため、これらのＭＯＳＦＥＴＭ１、Ｍ３において耐圧不良を起こすことはない。そして、前記説明したように、上記入力端子ＩＮに入力される信号の電位レベルが上記回路の接地電位Ｖｓｓの電位レベルより高い場合（正の電圧）を想定し、上記ＭＯＳＦＥＴＭ１をＰチャネル型のＭＯＳＦＥＴとしているので、ウェルＷと基板ＳＵＢとで形成されるＰＮ接合が順バイアスになるのを防止することができる。
【００４４】
図１１には、この発明に係る入力回路を構成するＭＯＳＦＥＴの他の一実施例の素子構造断面図が示されている。この実施例は、前記図２等の入力回路に用いられるＭＯＳＦＥＴＭ１とＭ３をＮチャネルＭＯＳＦＥＴに置き換えた場合の構造例が示されている。ＳＵＢは半導体基板、ＤＷは深いウェル、Ｗはウェル、ＳはＭＯＳＦＥＴのソース、Ｄはドレイン、Ｇはゲートを示しており、３重ウェル構造になっている。本例では、ＤＷ、Ｓ、ＤがＮ型、ＳＵＢ、ＷがＰ型で、ＭＯＳＦＥＴＭ１とＭ３は共にＮチャネル型のＭＯＳＦＥＴとなっている。本例でも、ＭＯＳＦＥＴのウェルＷをそれぞれ電気的に分離して、それぞれのソースＳに接続している。このため、これらのＭＯＳＦＥＴは耐圧不良を起こすことはない。
【００４５】
図１２には、この発明に係る入力回路を構成するＭＯＳＦＥＴの他の一実施例の素子構造断面図が示されている。この実施例は、例えば図５のＭＯＳＦＥＴＭ１とＭ５をＮチャネル型のＭＯＳＦＥＴに置き換えた場合の構造例が示されている。ＳＵＢは半導体基板、ＤＷは深いウェル、Ｗはウェル、ＳはＭＯＳＦＥＴのソース、Ｄはドレイン、Ｇはゲートを示しており、３重ウエル構造になっている。
【００４６】
この実施例では、ＤＷ、Ｓ、ＤがＮ型、ＳＵＢ、ＷがＰ型で、ＭＯＳＦＥＴＭ１とＭ５は共にＮチャネル型のＭＯＳＦＥＴとなっている。本例でも、ＭＯＳＦＥＴのウェルＷをそれぞれ電気的に分離してそれぞれのソースＳに接続し、さらに、深いウェルＤＷをそれぞれ電気的に分離して、それぞれのドレインに接続している。このため、これらのＭＯＳＦＥＴＭ１、Ｍ５は耐圧不良を起こすことはなく、さらに、ＷとＤＷで構成されるＰＮ接合が順バイアスになるのを防止することができる。
【００４７】
図１３には、この発明に係る入力回路を構成するＭＯＳＦＥＴの他の一実施例の素子構造断面図が示されている。同図においては、ＭＯＳＦＥＴＭ１、Ｍ５、Ｍ６及びＭ３と、ＭＯＳＦＥＴＭ４、Ｍ９及びＭＢ１を上下に分割して示しているが、両者はＡ〜Ｃで結合されるものである。この実施例では、図４のＭＯＳＦＥＴＭ１、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ９、ＭＢ１の構造例が示されている。ＳＵＢは半導体基板、Ｗはウェル、ＳはＭＯＳＦＥＴのソース、Ｄはドレイン、Ｇはゲートを示している。本例では、ＳＵＢはＰ型、ＤＷはＮ型であり、ＭＯＳＦＥＴＭ１、Ｍ３、Ｍ４、Ｍ５、Ｍ６のＷはＮ型、Ｓ、ＤはＰ型、ＭＯＳＦＥＴＭ９、ＭＢ１のＷはＰ型、Ｓ、ＤはＮ型である。
【００４８】
従って、ＭＯＳＦＥＴＭ１、Ｍ３、Ｍ４、Ｍ５、Ｍ６はＰチャネル型のＭＯＳＦＥＴ、ＭＯＳＦＥＴＭ９、ＭＢ１はＮチャネル型のＭＯＳＦＥＴである。本例でも、ＭＯＳＦＥＴのウェルＷをそれぞれ電気的に分離して、それぞれのソースＳに接続している。このため、全てのゲート酸化膜厚を同じにしても、ＭＯＳＦＥＴは耐圧不良を起こすことはない。
【００４９】
図１４には、この発明が適用されるスタティック型ＲＡＭの一実施例のブロック図が示されている。同図は、半導体基板上に形成される各回路ブロックの幾何学的な配置に合わせて各回路ブロックの配置例を示している。本図でＭＵＬ０〜ＭＵＬ７、ＭＵＲ０〜ＭＵＲ７、ＭＬＬ０〜ＭＬＬ７、ＭＬＲ０〜ＭＬＲ７は、メモリセルがアレイ状に配置されたセルアレイであり、ＭＷＤはメインワードドライバ、Ｉ／Ｏは入出力回路、ＡＤＲはアドレスバッファ、ＣＮＴＲは制御回路、ＲＥＧ／ＰＤＥＣはプリデコーダ等、ＤＱはデータ出力回路である。本例ではセンタパッド方式の例を示しており、このためＩ／Ｏ回路もチップの中央に位置している。
【００５０】
ＦＵＳＥはヒューズ回路であり、メモリアレイ欠陥救済等に用いられる。ＶＲＥＦは入力信号を取り込むための参照電圧を形成する。ＶＧは内部電圧発生回路であり、ＤＬＬはクロックの同期化回路であり、ＪＴＡＧ ＴＡＰはテスト回路である。前期説明した入力回路は、Ｉ／Ｏ回路に配置され、上記テスト回路ＪＴＡＧ ＴＡＰに向けた３つの入力信号ＴＣＫ，ＴＭＳ及びＴＤＩの取り込みを行うものである。また、上記テスト回路ＪＴＡＧ ＴＡＰからの出力信号ＴＤＯに対応した出力回路も設けられる。他の入出力回路Ｉ／ＯやアドレスバッファＡＤＲ等は、前期説明した入力回路とは異なり、後述するような小振幅で高速なデータの入力が可能であり、上記データ出力回路ＤＱもそれに対応した小振幅のデータ出力を行う。
【００５１】
図１５には、この発明に係る半導体装置を用いたシステムの一実施例のブロック図が示されている。異なる電圧の入出力インターフェースを有する複数のＬＳＩ／ＩＣ（ＣＰＵ、ＣｏｎｔｒｏｌＩＣ、ＳＲＡＭ）で構成されるシステムにおいて、１個のＬＳＩ／ＩＣ（ＳＲＡＭ）が低電圧入力インターフェースを有するピン（ＣＫ，ＡＤＲ，ＤＱ）と高電圧入力インターフェースを有するピン（ＴＣＫ，ＴＭＳ，ＴＤＩ，ＴＤＯ）の両方を備えている。
【００５２】
この実施例のシステムでは、システム性能を左右するコア部分に最先端のプロセス技術を採用したＬＳＩ／ＩＣを使用し、性能にあまり関与しないテスト／評価用制御部分に前世代または前々世代のプロセス技術を採用したＬＳＩを使用している。つまり、ＣＰＵとＳＲＡＭは最先端のＬＳＩを使用し、テストのためのＣｏｎｔｒｏｌＩＣは、前世代または前々世代のプロセス技術を用いて形成される。ＳＲＡＭにおいては、コア部に関わる入出力インターフェースとテスト／評価用制御部に関わる入出力インターフェースの両方をサポートする必要があり、コア部に関わる入出力インターフェースとして１．５Ｖ振幅のＨＳＴＬが用いられ、テスト／評価用制御部関わる入出力インターフェースとして３．３Ｖ振幅のＬＶＣＭＯＳが用いられる。
【００５３】
ＳＲＡＭは、上記コア部に関わる高速な信号の読み出しや書き込みを可能とするために、前期１．５Ｖ振幅の信号に適合すべく、薄いゲート絶縁膜のＭＯＳＦＥＴを用いて構成される。この実施例では、上記コア部に用いられるＭＯＳＦＥＴと同じプロセスで形成されるＭＯＳＦＥＴを用いて前期実施例で説明したような上記テスト／評価用制御部関わる入出力インターフェース用の入力回路が構成される。これにより、プロセスを複雑にせずに、ＭＯＳＦＥＴの耐圧不良を防止の向上を図ったＳＲＡＭを得ることができる。
【００５４】
上記テスト／評価用制御部関わるＣｏｎｔｒｏｌＩＣは、前世代または前々世代のプロセス技術を用いて形成されるものであり、テスト／評価の内容が同じなら既存のＣｏｎｔｒｏｌＩＣを流用することもできるので、システムの開発設計が容易でしかも半導体装置の耐圧不良を防止したシステムを構築することができる。
【００５５】
以上述べてきたように本発明を用いると、入力回路に高い電圧が入力されても、入力回路を構成するＭＯＳＦＥＴが耐圧不良を起こさないようにすることができる。また、本発明で使用する抵抗をＭＯＳＦＥＴを用いて実現した場合、このＭＯＳＦＥＴの耐圧不良を防止し、かつウェルと基板または深いウェルとで形成されるＰＮ接合が順バイアスになるのを防止することができる。
【００５６】
本発明で使用する抵抗をＭＯＳＦＥＴを用いて実現した場合、入力回路の入力電流を小さくするために抵抗値を大きしても、レイアウト面積が増加しないという効果がある。また、本発明で使用するキャパシタをＭＯＳＦＥＴを用いて実現した場合、このＭＯＳＦＥＴの耐圧不良を防止し、かつウェルと基板または深いウェルとで形成されるＰＮ接合が順バイアスになるのを防止することができる。
【００５７】
本発明で使用するキャパシタをＭＯＳＦＥＴを用いて実現した場合、このＭＯＳＦＥＴをサージ電圧の高周波成分がＬＳＩ内部に入らないようにするローパスフィルタ用容量と共通化でき、その分チップサイズを低減できるという効果がある。また、本発明に係る抵抗又はＭＯＳＦＥＴによる分圧回路を用いると、入力バッファの論理しきい値を自由に設定できるという効果がある。
【００５８】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、バッファＢＵＦ１，ＢＵＦ２を設ける場合、小振幅の信号を増幅して内部電源電圧に対応した信号振幅の出力信号を形成するものであれば何であってもよい。図１５のシステムにおいて、ＣＰＵやＳＲＡＭは、それぞれデジタル信号処理を行うＬＳＩ又はＩＣに置き換えることができる。この発明は、内部回路の信号振幅に対して大きな信号振幅の入力信号が供給される半導体装置及びそれを用いたシステムに広く利用できる。
【００５９】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。外部端子から入力される入力信号を第１と第２の抵抗手段により分圧して伝え、上記第１の抵抗手段に並列形態にキャパシタを設けて入力信号の交流成分を伝え、上記分圧された電圧を入力回路に入力し、この入力回路で形成され、上記入力信号よりも小さな信号振幅とされた内部信号を内部回路に伝え、上記入力回路と内部回路とを同じ製造工程で形成されたＭＯＳＦＥＴで構成することにより、プロセスを複雑にせずに、ＭＯＳＦＥＴの耐圧不良を防止の向上を図ることができる。
【００６０】
第１の外部端子から入力される第１の入力信号を第１と第２の抵抗手段により分圧して伝え、上記第１の抵抗手段に並列形態にキャパシタを設けて入力信号の交流成分を伝え、上記分圧された電圧を第１の入力回路に入力し、第２の外部端子から入力され、上記第１の入力信号よりも小さな信号振幅とされた第２の入力信号を第２の入力回路に伝え、上記第１と第２の入力回路が同じ製造工程で形成されたＭＯＳＦＥＴからなる第１の半導体装置、上記第１の入力回路に対応した入力信号を形成し、上記第１の半導体装置と接続される第２の半導体装置及び上記第２の入力回路に対応した入力信号を形成して、上記第１の半導体装置と接続される第３の半導体装置によりシステムを構成することにより、開発設計が容易でしかも半導体装置の耐圧不良を防止できる。
【図面の簡単な説明】
【図１】この発明に係る入力回路の一実施例を示す回路図である。
【図２】この発明に係る入力回路の他の一実施例を示す回路図である。
【図３】この発明に係る入力回路の他の一実施例を示す回路図である。
【図４】この発明に係る入力回路の他の一実施例を示す回路図である。
【図５】この発明に係る入力回路の他の一実施例を示す回路図である。
【図６】この発明に係る入力回路の他の一実施例を示す回路図である。
【図７】この発明に係る入力回路の更に他の一実施例を示す回路図である。
【図８】この発明に係る入力回路を構成するＭＯＳＦＥＴの一実施例を示すレイアウト図である。
【図９】この発明に係る入力回路を構成するＭＯＳＦＥＴの他の一実施例を示すレイアウト図である。
【図１０】この発明に係る入力回路を構成するＭＯＳＦＥＴの一実施例を示す素子構造断面図である。
【図１１】この発明に係る入力回路を構成するＭＯＳＦＥＴの他の一実施例を示す素子構造断面図である。
【図１２】この発明に係る入力回路を構成するＭＯＳＦＥＴの他の一実施例を示す素子構造断面図である。
【図１３】この発明に係る入力回路を構成するＭＯＳＦＥＴの他の一実施例を示す素子構造断面図である。
【図１４】この発明が適用されるスタティック型ＲＡＭの一実施例を示すブロック図である。
【図１５】この発明に係る半導体装置を用いたシステムの一実施例を示すブロック図である。
【図１６】図１６には、本願発明者により先に検討された素子構造断面図が示されている
【符号の説明】
ＩＮ…入力端子、ＯＵＴ…出力ノード、ＢＵＦ１、ＢＵＦ２…カレントミラーＣＭＯＳアンプ、ＥＳＤ…静電破壊防止用回路、Ｍ１〜Ｍ９…ＭＯＳＦＥＴ、Ｒ１１，Ｒ１２…抵抗、Ｃ１１…キャパシタ、Ｃ１２…寄生容量、ＳＵＢ…基板、Ｗ…ウェル、ＤＷ…深いウェル、Ｌ…活性領域（ソース，ドレイン）、Ｇ…ゲート電極。
ＭＵＬ０〜ＭＵＬ７、ＭＵＲ０〜ＭＵＲ７、ＭＬＬ０〜ＭＬＬ７、ＭＬＲ０〜ＭＬＲ７…セルアレイ、ＭＷＤ…メインワードドライバ、Ｉ／Ｏ…入出力回路、ＡＤＲ…アドレスバッファ、ＣＮＴＲ…制御回路、ＲＥＧ／ＰＤＥＣ…プリデコーダ等、ＤＱ…データ出力回路、ＦＵＳＥ…ヒューズ回路、ＶＲＥＦ…参照電圧発生回路、ＶＧ…内部電圧発生回路、ＤＬＬ…クロックの同期化回路、ＪＴＡＧ
ＴＡＰ…テスト回路。

Claims (3)

1. 外部端子から入力される入力信号が一端に供給された第１の抵抗手段と、
   上記第１の抵抗手段と直列形態に接続され、上記第１抵抗手段の他端側から上記入力信号の分圧電圧を形成する第２の抵抗手段と、
   上記第１の抵抗手段の一端に一方電極が接続され、上記第１の抵抗手段の他端に他方電極が接続され、上記入力信号の交流成分を上記他方端に伝えるキャパシタと、
   ゲートに所定電圧が印加され第１ＭＯＳＦＥＴと、
   上記分圧電圧が上記第１ＭＯＳＦＥＴのソース−ドレイン経路を通して入力され、かかる入力信号よりも小さな信号振幅にされた出力信号を形成する入力回路と、
   上記入力回路の出力信号を受ける内部回路とを備え、
   上記第１、第２の抵抗手段は、上記外部端子の許容入力電流値に対応した抵抗値にされ、
   上記第１、第２の抵抗手段及びキャパシタは、それぞれがウェル分離されてソースとウェルとが接続された第２ないし第４ＭＯＳＦＥＴで構成されるものであり、
   上記第１ＭＯＳＦＥＴのゲート絶縁膜は、上記第２ないし第４ＭＯＳＦＥＴ及び上記入力回路を構成するＭＯＳＦＥＴのゲート絶縁膜と同じプロセスで形成されてなることを特徴とする半導体装置。
2. 請求項１において、
   上記外部端子と半導体装置の接地電位との間に設けられ、上記入力信号が一定電圧以上になると導通するサイリスタ及び上記入力信号が一定電圧以下になると導通するダイオードと、
   上記外部端子と上記第１の抵抗手段の一端との間に設けられた第３抵抗手段とを更に有することを特徴とする半導体装置。
3. 請求項１又は２において、
   上記第１、第２の抵抗手段に対応した第２及び第３ＭＯＳＦＥＴは、そのゲート長が上記第１ＭＯＳＦＥＴによりも長く形成されることを特徴とする半導体装置。

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