JP4159935B2 - オフセット補償回路と、それを用いたオフセット補償機能付駆動回路および液晶表示装置 - Google Patents
オフセット補償回路と、それを用いたオフセット補償機能付駆動回路および液晶表示装置 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
この発明はオフセット補償回路と、それを用いたオフセット補償機能付駆動回路および液晶表示装置に関し、特に、入力電位に応じた電位を出力する駆動回路のオフセット電圧を補償するオフセット補償回路と、それを用いたオフセット補償機能付駆動回路および液晶表示装置に関する。
【０００２】
【従来の技術】
従来より、駆動回路のオフセット電圧をキャンセルするオフセット補償回路が提案されている。このオフセット補償回路では、キャパシタをオフセット電圧に充電し、そのキャパシタを駆動回路の入力ノードに接続することによってオフセット電圧を補償する（たとえば特許文献１参照）。
【０００３】
【特許文献１】
特開２０００−１１４８８９号公報
【０００４】
【発明が解決しようとする課題】
しかし、従来のオフセット補償回路では、駆動回路の入力ノードの寄生容量の影響によりキャパシタの電圧が損失され、オフセット電圧を正確にキャンセルすることができないという問題があった。
【０００５】
キャパシタの容量値を寄生容量よりも十分に大きくすれば損失電圧を小さくすることができるが、そのためにはキャパシタの面積を大きくする必要があり、オフセット補償回路の占有面積が増大してしまう。オフセット補償回路を液晶表示装置のデータ線駆動回路に用いる場合、多数のオフセット補償回路が必要になるので、特に問題が大きくなる。
【０００６】
それゆえに、この発明の主たる目的は、オフセット電圧を正確にキャンセルすることが可能なオフセット補償回路と、それを用いたオフセット補償機能付駆動回路および液晶表示装置を提供することである。
【０００７】
【課題を解決するための手段】
この発明に係るオフセット補償回路は、入力電位に応じた電位を出力する駆動回路のオフセット電圧を補償するオフセット補償回路であって、初段の一方電極が駆動回路の入力ノードに接続され、各々の一方電極が前段の他方電極に接続された第１〜第Ｎ（ただし、Ｎは２以上の整数である）のキャパシタと、入力電位を駆動回路の入力ノードに与えるとともに、第１のキャパシタの他方電極を駆動回路の出力ノードに接続し、第１のキャパシタを前記オフセット電圧に充電させる第１の切換回路と、第２〜第Ｎのキャパシタを所定時間ずつ順次選択し、選択したキャパシタの一方電極に入力電位を与えるとともに、選択したキャパシタの他方電極を駆動回路の出力ノードに接続し、第１〜第Ｎのキャパシタをオフセット電圧に充電させる第２の切換回路と、第Ｎのキャパシタの他方電極に入力電位を与える第３の切換回路を備えたものである。
【０００８】
また、この発明に係る他のオフセット補償回路は、入力電位に応じた電位を出力する駆動回路のオフセット電圧を補償するオフセット補償回路であって、初段の一方電極が駆動回路の入力ノードに接続され、各々の一方電極が前段の他方電極に接続された第１〜第Ｎ（ただし、Ｎは２以上の整数である）のキャパシタと、基準電位を駆動回路の入力ノードに与えるとともに、第１のキャパシタの他方電極を駆動回路の出力ノードに接続し、第１のキャパシタを前記オフセット電圧に充電させる第１の切換回路と、第２〜第Ｎのキャパシタを所定時間ずつ順次選択し、選択したキャパシタの一方電極に入力電位を与えるとともに、選択したキャパシタの他方電極を駆動回路の出力ノードに接続し、第１〜第Ｎのキャパシタをオフセット電圧に充電させる第２の切換回路と、第Ｎのキャパシタの他方電極に入力電位を与える第３の切換回路を備えたものである。
【０００９】
また、この発明に係るオフセット補償機能付駆動回路は、入力電位に応じた電位を出力する駆動回路と、上記オフセット補償回路とを備えたものである。
【００１０】
また、この発明に係る液晶表示装置は、上記オフセット補償機能付駆動回路と、オフセット補償機能付駆動回路の出力電位に応じてその光透過率が変化する液晶セルとを備えたものである。
【００１１】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１によるカラー液晶表示装置の構成を示すブロック図である。図１において、このカラー液晶表示装置は、液晶パネル１、垂直走査回路７および水平走査回路８を備え、たとえば携帯電話機に設けられる。
【００１２】
液晶パネル１は、複数行複数列に配列された複数の液晶セル２と、各行に対応して設けられた走査線４および共通電位線５と、各列に対応して設けられたデータ線６とを含む。
【００１３】
液晶セル２は、各行において３つずつ予めグループ化されている。各グループの３つの液晶セル２には、それぞれＲ，Ｇ，Ｂのカラーフィルタが設けられている。各グループの３つの液晶セル２は、１つの画素３を構成している。
【００１４】
各液晶セル２には、図２に示すように、液晶駆動回路１０が設けられている。液晶駆動回路１０は、Ｎ型トランジスタ１１およびキャパシタ１２を含む。Ｎ型トランジスタ１１は、データ線６と液晶セル２の一方電極２ａとの間に接続され、そのゲートは走査線４に接続される。キャパシタ１２は、液晶セル２の一方電極２ａと共通電位線５との間に接続される。液晶セル２の他方電極には駆動電位ＶＤＤが与えられ、共通電位線５には共通電位ＶＳＳが与えられる。
【００１５】
図１に戻って、垂直走査回路７は、画像信号に従って、複数の走査線４を所定時間ずつ順次選択し、選択した走査線４を選択レベルの「Ｈ」レベルにする。走査線４が選択レベルの「Ｈ」レベルにされると、図２のＮ型トランジスタ１１が導通し、その走査線４に対応する各液晶セル２の一方電極２ａとその液晶セル２に対応するデータ線６とが結合される。
【００１６】
水平走査回路８は、画像信号に従って、垂直走査回路７によって１本の走査線４が選択されている間に各データ線６に階調電位ＶＧを与える。液晶セル２の光透過率は、階調電位ＶＧのレベルに応じて変化する。垂直走査回路７および水平走査回路８によって液晶パネル１の全液晶セル２が走査されると、液晶パネル１の１つの画像が表示される。
【００１７】
図３は、図１に示した水平走査回路８の要部を示す回路図である。図３において、この水平走査回路８は、各データ線６に階調電位ＶＧを与える前に各データ線６の電位をプリチャージ電位ＶＰＣにするためのイコライザ＋プリチャージ回路１５を含む。
【００１８】
イコライザ＋プリチャージ回路１５は、各データ線６に対応して設けられたスイッチ１６と、各隣接する２つのデータ線６に対応して設けられたスイッチ１７とを含む。スイッチ１６の一方端子はプリチャージ電位ＶＰＣを受け、その他方端子は対応のデータ線６に接続される。スイッチ１６は、プリチャージ信号φＰＣが活性化レベルの「Ｈ」レベルにされたことに応じてオンされる。スイッチ１６がオンされると、各データ線６はプリチャージ電位ＶＰＣにされる。スイッチ１７は、２つのデータ線６間に接続され、イコライズ信号φＥＱが活性化レベルの「Ｈ」レベルにされたことに応じてオンされる。スイッチ１７がオンされると、全データ線６の電位が平均化される。スイッチ１６，１７がオフにされた後、各データ線６に階調電位ＶＧが与えられる。ここでは、プリチャージ電位ＶＣＰを０Ｖとする。
【００１９】
図４は、データ線６に階調電位ＶＧを与えるための階調電位発生回路２０およびオフセット補償機能付駆動回路２５を含む。階調電位発生回路２０およびオフセット補償機能付駆動回路２５は、データ線６の数だけ設けられている。
【００２０】
階調電位発生回路２０は、第１電源電位ＶＨ（５Ｖ）のラインと第２電源電位ＶＬ（０Ｖ）のラインとの間に直列接続されたｎ＋１個（ただし、ｎは自然数である）の抵抗素子２１．１〜２１．ｎ＋１と、ｎ＋１個の抵抗素子２１．１〜２１．ｎ＋１の間のｎ個のノードと出力ノード２０ａとの間にそれぞれ接続されたｎ個のスイッチ２２．１〜２２．ｎとを含む。
【００２１】
ｎ＋１個の抵抗素子２１．１〜２１．ｎ＋１の間のｎ個のノードには、それぞれｎ段階の電位が現われる。スイッチ２２．１〜２２．ｎは、画像ノード信号φＰによって制御され、それらのうちのいずれか１つのみが導通状態にされる。出力ノード２０ａには、ｎ段階の電位のうちのいずれか１つの段階の電位が階調電位ＶＧとして出力される。オフセット補償機能付駆動回路２５は、選択されたデータ線６が階調電位ＶＧになるようにデータ線６に電流を供給する。
【００２２】
図５は、オフセット補償機能付駆動回路２５の構成を示す回路図である。図５において、このオフセット補償機能付駆動回路２５は、プッシュ型駆動回路２６、キャパシタ２７．１，２７．２およびスイッチＳ１，Ｓ２．１，Ｓ２．２，Ｓ３．１，Ｓ３．２，Ｓ４を含む。プリチャージ電位ＶＣＰは０Ｖであり、階調電位は０Ｖ〜５Ｖであるので、データ線６の充電を行なえばよく、放電を行なう必要はない。そこで、このカラー液晶表示装置では、プッシュ型の駆動回路２６が使用される。
【００２３】
プッシュ型駆動回路２６は、図６に示すように、Ｐ型トランジスタ３１〜３３、Ｎ型トランジスタ３４，３５および定電流源３６，３７を含む。Ｐ型トランジスタ３１，３２は、それぞれ第３電源電位ＶＨ１（たとえば１０Ｖ）のラインとノードＮ３１，Ｎ３２との間に接続され、それらのゲートはともにノードＮ３２に接続される。Ｐ型トランジスタ３１，３２は、カレントミラー回路を構成する。
【００２４】
Ｎ型トランジスタ３４，３５は、それぞれノードＮ３１，Ｎ３２とノードＮ３４との間に接続され、それらのゲートはそれぞれ入力ノードＮ２１および出力ノードＮ２２に接続される。定電流源３６は、ノードＮ３４から第４電源電位ＶＬ１（たとえば０Ｖ）のラインに所定の定電流を流出させる。Ｐ型トランジスタ３３は、第３電源電位ＶＨ１のラインと出力ノードＮ２２との間に接続され、そのゲートはノードＮ３１に接続される。定電流源３７は、出力ノードＮ２２から第４電源電位ＶＬ１のラインに所定の定電流を流出させる。Ｐ型トランジスタ３１，３２、Ｎ型トランジスタ３４，３５および定電流源３６は、差動増幅回路を構成する。
【００２５】
Ｎ型トランジスタ３４には、入力ノードＮ２１の電位Ｖ２１に応じたレベルの電流が流れる。Ｎ型トランジスタ３５には、出力ノードＮ２２の電位Ｖ２２に応じたレベルの電流が流れる。Ｐ型トランジスタ３１と３２はカレントミラー回路を構成し、Ｐ型トランジスタ３２とＮ型トランジスタ３５は直列接続されているので、トランジスタ３１，３２，３５には出力ノードＮ２２の電位Ｖ２２に応じたレベルの電流が流れる。
【００２６】
Ｖ２１がＶ２２よりも高い場合は、Ｐ型トランジスタ３１に流れる電流がＮ型トランジスタ３４に流れる電流よりも小さくなってノードＮ３１の電位が低下し、Ｐ型トランジスタ３３に流れる電流が大きくなって電位Ｖ２２が上昇する。Ｖ２１がＶ２２よりも低い場合は、Ｐ型トランジスタ３１に流れる電流がＮ型トランジスタ３４に流れる電流よりも大きくなってノードＮ３１の電位が上昇し、Ｐ型トランジスタ３３に流れる電流が小さくなって電位Ｖ２２が低下する。したがって、Ｖ２１＝Ｖ２２となる。
【００２７】
つまり、プッシュ型駆動回路２６は、入力インピーダンスが高く、出力インピーダンスが低く、電圧増幅率が１であるバッファ回路である。ただし、トランジスタ３１〜３５のしきい値電圧のばらつきにより、入力電位Ｖ２１と出力電位Ｖ２２の間に電位差すなわちオフセット電圧ＶＯＦが生じる。たとえば、Ｎ型トランジスタ３３，３４間でしきい値電圧ＶＴＮが異なる場合は、オフセット電圧ＶＯＦが生じる。このオフセット電圧ＶＯＦは、Ｎ型トランジスタ３３，３４のしきい値電圧の差｜ΔＶＴＮ｜で表わされる。
【００２８】
図５に戻って、プッシュ型駆動回路２６の入力ノードＮ２１は、寄生容量Ｃ０を有する。図５では、この寄生容量Ｃ０は、入力ノードＮ２１と接地電位ＧＮＤのラインとの間に接続されたキャパシタ２８で示されている。また、負荷容量は、出力ノードＮ２３と接地電位ＧＮＤのラインとの間に接続されたキャパシタ２９で示されている。キャパシタ２７．１，２７．２およびスイッチＳ１，Ｓ２．１，Ｓ２．２，Ｓ３．２，Ｓ４は、プッシュ型駆動回路２６のオフセット電圧ＶＯＦを補償するためのオフセット補償回路を構成している。
【００２９】
すなわち、スイッチＳ１は入力ノードＮ２０と駆動回路２６の入力ノードＮ２１との間に接続され、スイッチＳ４は出力ノードＮ２３と駆動回路２６の出力ノードＮ２２との間に接続される。キャパシタ２７．１およびスイッチＳ２．１は、駆動回路２６の入力ノードＮ２１と出力ノードＮ２２の間に直列接続される。スイッチＳ３．１は、入力ノードＮ２０とキャパシタ２７．１およびスイッチＳ２．１間のノードＮ１との間に接続される。キャパシタ２７．２およびスイッチＳ２．２は、ノードＮ１とＮ２２の間に直列接続される。スイッチＳ３．２は、入力ノードＮ２０とキャパシタ２７．２およびスイッチＳ２．２間のノードＮ２との間に接続される。
【００３０】
スイッチＳ１，Ｓ２．１，Ｓ２．２，Ｓ３．１，Ｓ３．２，Ｓ４の各々は、Ｐ型トランジスタでもよいし、Ｎ型トランジスタでもよいし、Ｐ型トランジスタおよびＮ型トランジスタを並列接続したものでもよい。スイッチＳ１，Ｓ２．１，Ｓ２．２，Ｓ３．１，Ｓ３．２，Ｓ４の各々は、制御信号（図示せず）によってオン／オフ制御される。
【００３１】
今、駆動回路２６の出力電位Ｖ２２が入力電位Ｖ２１よりもオフセット電圧ＶＯＦだけ低い場合について説明する。図７に示すように、初期状態では、すべてのスイッチＳ１，Ｓ２．１，Ｓ２．２，Ｓ３．１，Ｓ３．２，Ｓ４はオフ状態にされている。ある時刻ｔ１においてスイッチＳ１，Ｓ２．１，Ｓ２．２がオンされると、駆動回路２６の入力ノードＮ２１の電位Ｖ２１はＶ２１＝ＶＩになり、駆動回路２６の出力電位Ｖ２２およびノードＮ１，Ｎ２の電位Ｖ１，Ｖ２はＶ２２＝Ｖ１＝Ｖ２＝ＶＩ−ＶＯＦとなり、キャパシタ２７．１はオフセット電圧ＶＯＦに充電されるとともにキャパシタ２７．２の端子内電圧が０Ｖにリセットされる。
【００３２】
次に時刻ｔ２においてスイッチＳ１，Ｓ２．１がオフされると、オフセット電圧ＶＯＦがキャパシタ２７．１に保持される。次いで時刻ｔ３においてスイッチＳ３．１がオンされると、ノードＮ１の電位Ｖ１はＶ１＝ＶＩになる。もし駆動回路２６の入力ノードＮ２１に寄生容量Ｃ０がなければ、駆動回路２６の入力電位Ｖ２１はＶ２１＝ＶＩ＋ＶＯＦとなり、駆動回路２６の出力電位Ｖ２２はＶ２２＝ＶＩとなる。しかし、実際には寄生容量Ｃ０があるので、駆動回路２６の入力電位Ｖ２１はＶ２１＝ＶＩ＋ＶＯＦ−ΔＶ１となり、駆動回路２６の出力電位Ｖ２２はＶ２２＝ＶＩ−ΔＶ１となる。この損失電圧ΔＶ１は、キャパシタ２７．１のキャパシタンスをＣ１とすると次式で表わされる。
ΔＶ１＝ＶＯＦ・Ｃ０／（Ｃ０＋Ｃ１） …（１）
また、このときスイッチＳ２．２，Ｓ３．１がオンし、スイッチＳ３．２がオフしているので、ノードＮ２の電位Ｖ２はＶ２＝ＶＩ−ΔＶ１となる。すなわち、ノードＮ２の電位Ｖ２は１回目のオフセットキャンセル動作で生じる損失電圧ΔＶ１だけ入力電位ＶＩよりも低い電位になり、キャパシタ２７．２はΔＶ１に充電される。
【００３３】
時刻ｔ４においてスイッチＳ２．２，Ｓ３．１がオフされた後、時刻ｔ５においてスイッチＳ３．２がオンされると、ノードＮ２の電位Ｖ２がＶＩ−ΔＶ１からＶＩに変化する。すなわち、ノードＮ２の電位Ｖ２がΔＶ１だけ上昇する。この変化分ΔＶ１は、キャパシタ２７．２，２７．１を介してノードＮ２１に伝達され、ノードＮ２１の電位Ｖ２１が上昇する。ただし、この場合も寄生容量Ｃ０によって損失電圧ΔＶ２が生じ、ノードＮ２１の電位Ｖ２１はΔＶ１−ΔＶ２だけ上昇し、Ｖ２１＝ＶＩ＋ＶＯＦ−ΔＶ１＋ΔＶ１−ΔＶ２＝ＶＩ＋ＶＯＦ−ΔＶ２となる。
【００３４】
ノードＮ２１の電位Ｖ１の上昇により、ノードＮ２２の電位Ｖ２２も同じ電圧ΔＶ１−ΔＶ２だけ上昇し、Ｖ２２＝ＶＩ−ΔＶ１＋ΔＶ１−ΔＶ２＝ＶＩ−Ｖ２となる。なお、ノードＮ１の電位Ｖ１は、キャパシタ２７．１，２７．２のキャパシタンスをそれぞれＣ１，Ｃ２とすると、次式（２）で表わされる。
Ｖ１＝ＶＩ＋ΔＶ１・Ｃ２／［Ｃ２＋Ｃ０・Ｃ１／（Ｃ０＋Ｃ１）］ …（２）
また、ΔＶ２は次式（３）で表わされる。
ΔＶ２＝ΔＶ１・Ｃ０／［Ｃ０＋Ｃ１・Ｃ２／（Ｃ１＋Ｃ２）］ …（３）
ここで、説明を容易にするためにＣ１＝Ｃ２とすると、ΔＶ２＝ΔＶ１・Ｃ０／（Ｃ０＋Ｃ１／２）となる。さらに、Ｃ０／Ｃ１＝１／１０とすると、ΔＶ２＝ΔＶ１・１／６となる。すなわち、２回目のオフセットキャンセル動作による損失分ΔＶ２は１回目の損失分ΔＶ１の１／６に低減される。
【００３５】
１つのキャパシタを用いて１回のオフセットキャンセル動作を行なう従来の方法で損失分ΔＶ１を１／６にするためには、６倍の面積のキャパシタが必要になる。他方、この実施の形態１では、２つのキャパシタ２７．１，２７，２を用いるので、キャパシタの面積を２倍したことになるが、損失分ΔＶ１を１／６にするためのキャパシタの面積は従来の２／６＝１／３ですむ。なお、スイッチＳ２．２，Ｓ３．２の面積はキャパシタに比べて十分に小さい。
【００３６】
次に、時刻ｔ６においてスイッチＳ４がオンされると、出力電位ＶＯがＶＯ＝ＶＩ−ΔＶ２となり負荷に供給される。なお、スイッチＳ４は必ずしも必要でない。ただし、スイッチＳ４を設けないと、負荷容量が大きい場合は時刻ｔ１においてスイッチＳ１，Ｓ２．１，Ｓ２．２をオンしてからキャパシタ２７．１の端子間電圧ＶＯＦが安定するまでの時間が長くなる。
【００３７】
図８は、この実施の形態１の変更例となるオフセット補償機能付駆動回路３８の構成を示す回路図である。図８を参照して、このオフセット補償機能付駆動回路３８が図５のオフセット補償機能付駆動回路２５と異なる点は、２つのキャパシタ２７．１，２７．２、２つのスイッチＳ２．１，Ｓ２．２および２つのスイッチＳ３．１，Ｓ３．２がｍ個（ただし、ｍは３以上の整数である）のキャパシタ２７．１〜２７．ｍ、ｍ個のスイッチＳ２．１〜Ｓ２．ｍおよびｍ個のスイッチＳ３．１〜Ｓ３．ｍで置換されている点である。
【００３８】
キャパシタ２７．１の一方電極は駆動回路２６の入力ノードに接続され、キャパシタ２７．２〜２７．ｍの一方電極はそれぞれキャパシタ２７．１〜２７．ｍ−１の他方電極に接続される。スイッチＳ２．１〜Ｓ２．ｍの一方端子はともにノードＮ２２に接続され、それらの他方端子はそれぞれキャパシタ２７．１〜２７．ｍの他方電極に接続される。スイッチＳ３．１〜Ｓ３．ｍの一方端子はともにノードＮ２０に接続され、それらの他方端子はそれぞれキャパシタ２７．１〜２７．ｍの他方電極に接続される。
【００３９】
ある時刻においてスイッチＳ１，Ｓ２．１〜Ｓ２．ｍがオンされ、キャパシタ２７．１がオフセット電圧ＶＯＦに充電されるとともに、キャパシタ２７．２〜２７．ｍの各々の端子間電圧が０Ｖにリセットされる。
【００４０】
スイッチＳ１，Ｓ２．１がオフされた後、スイッチＳ３．１がオンされてキャパシタ２７．２が第１損失電圧ΔＶ１に充電される。次いで、スイッチＳ２．２がオフされるとともにスイッチＳ３．２がオンされてキャパシタ２７．３が第２損失電圧ΔＶ２に充電される。以下、同様にして、キャパシタ２７．ｍが第ｍ−１損失電圧ΔＶｍ−１に充電される。次に、スイッチＳ２．ｍがオフされるとともにスイッチＳ３．ｍがオンされる。
【００４１】
キャパシタ２７．１〜２７．ｍの各々のキャパシタンスをＣ１とすると、ｍ回のオフセットキャンセル動作を行なった場合の損失電圧ΔＶｍは次式（４）で表わされる。
ΔＶｍ＝ＶＯＦ・Ｃ０／（Ｃ０＋Ｃ１）・Ｃ０／（Ｃ０＋Ｃ１／２）…Ｃ０／（Ｃ０＋Ｃ１／ｍ） …（４）
ただし、損失電圧ΔＶｍはｍを大きくするほどに小さくなっていくが、低減の程度も小さくなっていき、逆にキャパシタ２７．１〜２７．ｍの面積増大の悪影響が相対的に大きくなるので、必要な出力電位精度に応じて最適な回数ｍを設定する必要がある。
【００４２】
［実施の形態２］
図９は、この発明の実施の形態２によるオフセット補償機能付駆動回路の要部を示す回路図である。図９を参照して、このオフセット補償機能付駆動回路が図５のオフセット補償機能付駆動回路２５と異なる点は、プッシュ型駆動回路２６がプッシュ型駆動回路４０で置換されている点である。
【００４３】
このプッシュ型駆動回路４０は、定電流源４１，４２、Ｎ型トランジスタ４３，４４およびＰ型トランジスタ４５，４６を含む。定電流源４１、Ｎ型トランジスタ４３およびＰ型トランジスタ４５は、第３電源電位ＶＨ１（たとえば１０Ｖ）のラインと第４電源電位ＶＬ１（たとえば０Ｖ）のラインとの間に直列接続される。Ｐ型トランジスタ４５のゲートは、入力ノードＮ２１に接続される。Ｎ型トランジスタ４３のゲートは、そのドレイン（ノードＮ４１）に接続される。Ｎ型トランジスタ４３は、ダイオードを構成する。トランジスタ４３，４５の駆動電流は定電流源４１の電流値よりも十分大きく設定されているので、Ｐ型トランジスタ４５はソースフォロア動作を行ない、ノードＮ４１の電位Ｖ４１はＶ４１＝Ｖ２１＋｜ＶＴＰ｜＋ＶＴＮとなる。ここで、ＶＴＰはＰ型トランジスタのしきい値電圧であり、ＶＴＮはＮ型トランジスタのしきい値電圧である。
【００４４】
Ｎ型トランジスタ４４、Ｐ型トランジスタ４６および定電流源４２は、第５電源電位ＶＨ２（たとえば１０Ｖ）のラインと第６電源電位ＶＬ２（たとえば０Ｖ）のラインとの間に直列接続される。Ｎ型トランジスタ４４のゲートは、ノードＮ４１の電位Ｖ４１を受ける。Ｐ型トランジスタ４６のゲートは、そのドレイン（出力ノードＮ２２）に接続される。トランジスタ４４，４６の駆動電流は定電流源４２の電流値よりも十分大きく設定されているので、Ｎ型トランジスタ４４はソースフォロア動作を行ない、出力ノードＮ２２の電位Ｖ２２はＶ２２＝Ｖ４１−ＶＴＮ−｜ＶＴＰ｜＝Ｖ２１となる。
【００４５】
すなわち、このプッシュ型駆動回路４０は、定電流源４１、Ｎ型トランジスタ４３およびＰ型トランジスタ４５からなるレベルシフト回路とＮ型トランジスタ４４、Ｐ型トランジスタ４６および定電流源４２からなるレベルシフト回路とを２段接続した回路である。この駆動回路４０は、予め低い電位にプリチャージされたノードをトランジスタ４４，４６を介して充電して出力ノードＮ２２の電位Ｖ２２を入力ノードＮ２１の電位Ｖ２１に上昇させる動作を行なう。
【００４６】
Ｎ型トランジスタ４３と４４のしきい値電圧ＶＴＮが同じであり、Ｐ型トランジスタ４５と４６のしきい値電圧ＶＴＰが同じである場合、この駆動回路４０はオフセット電圧ＶＯＦを有しない。しかし、Ｎ型トランジスタ４３と４４のしきい値電圧ＶＴＮが異なる場合および／またはＰ型トランジスタ４５と４６のしきい値電圧ＶＴＰが異なる場合は、オフセット電圧ＶＯＦが発生する。この場合、Ｎ型トランジスタ４３と４４のしきい値電圧ＶＴＮの差をΔＶＴＮとし、Ｐ型トランジスタ４５と４６のしきい値電圧ＶＴＰの差をΔＶＴＰとすると、オフセット電圧ＶＯＦはＶＯＦ＝｜ΔＶＴＰ＋ΔＶＴＮ｜となる。このオフセット電圧ＶＯＦは、上述した複数回のオフセットキャンセル動作により低減化される。
【００４７】
この実施の形態２では、実施の形態１に比べ、駆動回路の貫通電流が小さくなり、消費電力の低減化が図られる。
【００４８】
以下、この実施の形態２の変更例について説明する。図１０のプッシュ型駆動回路４７は、図９のプッシュ型駆動回路４０からＮ型トランジスタ４３およびＰ型トランジスタ４６を除去したものである。ノードＮ４１の電位Ｖ４１はＶ４１＝Ｖ２１＋｜ＶＴＰ｜となり、出力電位Ｖ２２はＶ２２＝Ｖ４１−ＶＴＮ＝Ｖ２１＋｜ＶＴＰ｜−ＶＴＮとなる。したがって、この駆動回路４７は、初期的にオフセット電圧ＶＯＦ＝ＶＴＮ−｜ＶＴＰ｜を有している。このオフセット電圧ＶＯＦは、上述した複数回のオフセットキャンセル動作により低減化される。
【００４９】
図１１のプッシュ型駆動回路４８は、図１０のプッシュ型駆動回路４７から定電流源４１およびＰ型トランジスタ４５を除去し、Ｎ型トランジスタ４４のゲートを入力ノードＮ２１に接続したものである。出力電位Ｖ２２はＶ２２＝Ｖ２１−ＶＴＮとなる。したがって、この駆動回路４８は、初期的にオフセット電圧ＶＯＦ＝ＶＴＮを有している。このオフセット電圧ＶＯＦは、上述した複数回のオフセットキャンセル動作により低減化される。
【００５０】
［実施の形態３］
図１２は、この発明の実施の形態３によるオフセット補償機能付駆動回路の要部を示す回路図である。図１２を参照して、このオフセット補償機能付駆動回路が図５のオフセット補償機能付駆動回路２５と異なる点は、プッシュ型駆動回路２６がプル型駆動回路５０で置換されている点である。図３で説明したプリチャージ電位ＶＣＰが５Ｖの場合は、階調電位ＶＧは０〜５Ｖであるのでデータ線６の放電を行なえばよく、充電を行なう必要はない。この場合、プル型の駆動回路５０が使用される。
【００５１】
このプル型駆動回路５０は、Ｎ型トランジスタ５１，５２、Ｐ型トランジスタ５３，５４および定電流源５５，５６を含む。Ｎ型トランジスタ５１、Ｐ型トランジスタ５３および定電流源５５は、第７電源電位ＶＨ３（たとえば５Ｖ）のラインと第８電源電位ＶＬ３（たとえば−１０Ｖ）のラインとの間に直列接続される。Ｎ型トランジスタ５１のゲートは、入力ノードＮ２１に接続される。Ｐ型トランジスタ５３のゲートは、そのドレイン（ノードＮ５５）に接続される。Ｐ型トランジスタ５３は、ダイオードを構成する。トランジスタ５１，５３の駆動電流は定電流源５５の電流値よりも十分大きく設定されているので、Ｎ型トランジスタ５１はソースフォロア動作を行ない、ノードＮ５５の電位Ｖ５５はＶ５５＝Ｖ２１−ＶＴＮ−｜ＶＴＰ｜となる。
【００５２】
定電流源５６、Ｎ型トランジスタ５２およびＰ型トランジスタ５４は、第９電源電位ＶＨ４（たとえば５Ｖ）のラインと第１０電源電位ＶＬ４（たとえば−１０Ｖ）とのラインとの間に直列接続される。Ｐ型トランジスタ５４のゲートは、ノードＮ５５に接続される。Ｎ型トランジスタ５１のゲートは、そのドレイン（出力ノードＮ２２）に接続される。トランジスタ５２，５４の駆動電流は定電流源５６の電流値よりも十分大きく設定されているので、Ｐ型トランジスタ５４はソースフォロア動作を行ない、出力ノードＮ２２の電位Ｖ２２はＶ２２＝Ｖ５５＋｜ＶＴＰ｜＋ＶＴＮ＝Ｖ２１となる。
【００５３】
つまり、このプル型駆動回路５０は、Ｎ型トランジスタ５１、Ｐ型トランジスタ５３および定電流源５５からなるレベルシフト回路と定電流源５６、Ｎ型トランジスタ５２およびＰ型トランジスタ５４を用いたレベルシフト回路とを２段接続した回路である。この駆動回路５０は、予め高い電位にプリチャージされたノードをトランジスタ５２，５４を介して放電し、出力ノードＮ２２の電位Ｖ２２を入力ノードＮ２１の電位Ｖ２１に低下させる動作を行なう。
【００５４】
Ｎ型トランジスタ５１と５２のしきい値電圧ＶＴＮが同じであり、Ｐ型トランジスタ５３と５４のしきい値電圧ＶＴＰが同じである場合、この駆動回路５０はオフセット電圧ＶＯＦを有しない。しかし、Ｎ型トランジスタ５１と５２のしきい値電圧ＶＴＮが異なる場合および／またはＰ型トランジスタ５３と５４のしきい値電圧ＶＴＰが異なる場合は、オフセット電圧ＶＯＦが発生する。この場合、Ｎ型トランジスタ５１と５２のしきい値電圧ＶＴＮの差をΔＶＴＮとし、Ｐ型トランジスタ５３と５４のしきい値電圧ＶＴＰの差をΔＶＴＰとすると、オフセット電圧ＶＯＦはＶＯＦ＝｜ΔＶＴＰ＋ΔＶＴＮ｜となる。このオフセット電圧ＶＯＦは、上述した複数回のオフセットキャンセル動作により低減化される。
【００５５】
この実施の形態３でも、実施の形態１に比べて駆動回路の貫通電流が小さくなり、消費電流の低減化が図られる。
【００５６】
以下、この実施の形態３の変更例について説明する。図１３のプル型駆動回路５７は、図１２のプル型駆動回路５０からＰ型トランジスタ５３およびＮ型トランジスタ５２を除去したものである。ノードＮ５５の電位Ｖ５５はＶ５５＝Ｖ２１−ＶＴＮとなり、出力電位Ｖ２２はＶ２２＝Ｖ２１−ＶＴＮ＋｜ＶＴＰ｜となる。したがって、この駆動回路５７は、初期的にオフセット電圧ＶＯＦ＝ＶＴＮ−｜ＶＴＰ｜を有している。このオフセット電圧ＶＯＦは、上述した複数回のオフセットキャンセル動作により低減化される。
【００５７】
図１４のプル型駆動回路５８は、図１３のプル型駆動回路５７からＮ型トランジスタ５１および定電流源５５を除去し、Ｐ型トランジスタ５４のゲートを入力ノードＮ２１に接続したものである。出力電位Ｖ２２はＶ２２＝Ｖ２１＋｜ＶＰＴ｜となる。したがって、この駆動回路５８は、初期的にオフセット電圧ＶＯＦ＝ＶＴＮを有している。このオフセット電圧ＶＯＦは、上述のオフセットキャンセル動作により低減化される。
【００５８】
［実施の形態４］
図１５は、この発明の実施の形態４によるオフセット補償機能付駆動回路６０の構成を示す回路ブロック図である。図１５を参照して、このオフセット補償機能付駆動回路６０は、オフセット補償機能付プッシュ型駆動回路６１およびオフセット補償機能付プル型駆動回路６２を並列接続したものであり、図３で説明したプリチャージ電位ＶＣＰが０〜５Ｖの間の電位たとえば２．５Ｖの場合に使用される。
【００５９】
オフセット補償機能付プッシュ型駆動回路６１は、実施の形態１，２で示した複数のオフセット補償機能付プッシュ型駆動回路のうちのいずれかと同じものである。オフセット補償機能付プル型駆動回路６２は、実施の形態３で示した複数のオフセット補償機能付プル型駆動回路のうちのいずれかと同じものである。スイッチＳ４．１，Ｓ４．２は、実際にはそれぞれ駆動回路６１，６２に含まれているが、説明および理解の簡単化のため、駆動回路６１，６２とは別に記載されている。
【００６０】
データ線６すなわち出力ノードＮ２３がプリチャージ電位ＶＣＰにプリチャージされた後、入力ノードＮ２０に階調電位ＶＧが与えられると、駆動回路６１，６２の各々において図７で示したオフセットキャンセル動作が行われ、スイッチＳ４．１，Ｓ４．２がともにオンされて出力ノードＮ２３が階調電位ＶＧに駆動される。このとき２つの駆動回路６１，６２は同じ電位を出力するので、貫通電流は流れない。また、この状態でデータ線６にプラスのノイズが発生した場合はプル型駆動回路６２が動作し、データ線６にマイナスのノイズが発生した場合はプッシュ型駆動回路６１が動作し、データ線６に生じたノイズを低い出力インピーダンスで低レベルに抑制することができる。
【００６１】
この実施の形態４では、プリチャージ電位ＶＣＰを０〜５Ｖの間の電位たとえば２．５Ｖにしたので、プリチャージ電位ＶＣＰを０Ｖまたは５Ｖにした場合に比べ、データ線６の電位を高速に設定することができ、かつ消費電力の低減化を図ることができる。
【００６２】
［実施の形態５］
図１６は、この発明の実施の形態５によるオフセット補償機能付駆動回路６５の構成を示す回路ブロック図である。図１６を参照して、このオフセット補償機能付駆動回路６５は、図５のオフセット補償機能付駆動回路２５のスイッチＳ１の一方端子を入力ノードＮ２０の代りに基準電位ＶＲ（たとえば２．５Ｖ）のノードＮ６０に接続したものである。基準電位ＶＲは、液晶表示装置の外部から直接供給してもよいし、液晶表示装置内に設けられた低出力インピーダンスの電源回路から供給してもよい。入力ノードＮ２０は、スイッチＳ３．１，Ｓ３．２の一方端子に接続されている。スイッチＳ１，Ｓ２．１，Ｓ２．２，Ｓ３．１，Ｓ３．２，Ｓ４の制御方法は、実施の形態１で説明したとおりである。
【００６３】
次に、キャパシタ２７．１およびスイッチＳ１，Ｓ２．１，Ｓ３．１を用いて行われる１回目のオフセットキャンセル動作に注目して、このオフセット補償機能付駆動回路６５の効果について説明する。ここでは、駆動回路２６の出力電位Ｖ２２が入力電位Ｖ２１よりもオフセット電圧ＶＯＦだけ低い場合について説明する。
【００６４】
まずスイッチＳ１，Ｓ２．１がオンすると、駆動回路２６の入力電位Ｖ２１は基準電位ＶＲになり、駆動回路２６の出力電位Ｖ２２およびノードＮ１の電位Ｖ１はＶ２１−ＶＯＦ＝ＶＲ−ＶＯＦとなり、キャパシタ２７．１はオフセット電圧ＶＯＦに充電される。
【００６５】
次にスイッチＳ１，Ｓ２．１がオフされると、オフセット電圧ＶＯＦがキャパシタ２７．１に保持される。次いでスイッチＳ３．１がオンされると、ノードＮ１の電位Ｖ１はＶＲ−ＶＯＦからＶＩに変化する。この変化分がキャパシタ２７．１を介して駆動回路２６の入力ノードＮ２１に伝達される。ＶＩ＞ＶＲ−ＶＯＦとすると、駆動回路２６の入力ノードＮ２１の電圧変化ΔＶは次式で表される。
ΔＶ＝[ＶＩ−（ＶＲ−ＶＯＦ）]・Ｃ１／（Ｃ０＋Ｃ１） …（５）
ここで、Ｃ１／（Ｃ０＋Ｃ１）＝１／（１＋Ｃ０／Ｃ１）であり、Ｃ０≪Ｃ１とすると、１／（１＋Ｃ０／Ｃ１）≒１−Ｃ０／Ｃ１となる。Ｃ０／Ｃ１＝ｒとすると、１−Ｃ０／Ｃ１＝１−ｒとなり、この式を上式（５）に代入すると、次式が得られる。
ΔＶ＝[ＶＩ−（ＶＲ−ＶＯＦ）]・（１−ｒ） …（６）
駆動回路２６の入力電位Ｖ２１は、基準電位ＶＲにΔＶを加算した電位ＶＲ＋ΔＶとなり、これは次式で表される。
Ｖ２１＝ＶＲ＋ΔＶ＝ＶＲ＋[ＶＩ−（ＶＲ−ＶＯＦ）]・（１−ｒ）
＝ＶＲ＋ＶＩ−ＶＲ＋ＶＯＦ−[ＶＩ−（ＶＲ−ＶＯＦ）]・ｒ
＝ＶＩ＋ＶＯＦ−ｒ・ＶＯＦ−ｒ・（ＶＩ−ＶＲ） …（７）
図５のオフセット補償機能付駆動回路２５について同様の計算を行うと、以下のようになる。
Ｖ２１＝ＶＩ+ＶＯＦ−ＶＯＦ・Ｃ０／（Ｃ０＋Ｃ１）
＝ＶＩ+ＶＯＦ−ＶＯＦ・（Ｃ０／Ｃ１）／（Ｃ０／Ｃ１＋１）
＝ＶＩ+ＶＯＦ−ＶＯＦ・ｒ／（１＋ｒ）
≒ＶＩ+ＶＯＦ−ＶＯＦ・ｒ・（１−ｒ）
＝ＶＩ+ＶＯＦ−ＶＯＦ・（ｒ−ｒ2)
ここでｒ2≒０とすると、次式が得られる。
Ｖ２１≒ＶＩ+ＶＯＦ−ｒ・ＶＯＦ …（８）
式（７）と（８）を比較すると、図１６のオフセット補償機能付駆動回路６５のＶ２１は図５のオフセット補償機能付駆動回路２５のＶ２１に比べて式（７）の第４項分[−ｒ・（ＶＩ−ＶＲ）]だけ小さくなるが、この値はｒを小さくし、オフセットキャンセル動作を複数回行うことにより無視可能な大きさになる。
【００６６】
図４で示した階調電位発生回路２０から多数のオフセット補償機能付駆動回路２５に同一の階調電位ＶＧを与える場合は、階調電位発生回路２０の負荷容量値は多数の駆動回路２６の入力容量値Ｃ０の総和になり、階調電位ＶＧの安定化に必要な時間が長くなる。
【００６７】
しかし、オフセット補償機能付駆動回路２５を図１６のオフセット補償機能付駆動回路６５で置換すると、駆動回路２６の入力容量は基準電位ＶＲで充電されるので、階調電位発生回路２０の負荷容量値が大幅に小さくなり、階調電位ＶＧが短時間で安定する。
【００６８】
図１７は、この実施の形態の変更例を示す回路図である。図１７を参照して、このオフセット補償機能付駆動回路６６は、図８のオフセット補償機能付駆動回路３８のスイッチＳ１の一方端子を入力ノードＮ２０の代りに基準電位ＶＲのノードＮ６０に接続したものである。この変更例でも、図１６のオフセット補償機能付駆動回路６５と同じ効果が得られる。
【００６９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００７０】
【発明の効果】
以上のように、この発明に係るオフセット補償回路では、初段の一方電極が駆動回路の入力ノードに接続され、各々の一方電極が前段の他方電極に接続された第１〜第Ｎのキャパシタと、入力電位を駆動回路の入力ノードに与えるとともに、第１のキャパシタの他方電極を駆動回路の出力ノードに接続し、第１のキャパシタをオフセット電圧に充電させる第１の切換回路と、第２〜第Ｎのキャパシタを所定時間ずつ順次選択し、選択したキャパシタの一方電極に入力電位を与えるとともに選択したキャパシタの他方電極を駆動回路の出力ノードに接続し、第１〜第Ｎのキャパシタをオフセット電圧に充電させる第２の切換回路と、第Ｎのキャパシタの他方電極に入力電位を与える第３の切換回路とが設けられる。したがって、駆動回路の入力ノードの寄生容量の影響を小さくすることができ、オフセット電圧を正確にキャンセルすることができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるカラー液晶表示装置の全体構成を示すブロック図である。
【図２】 図１に示した各液晶セルに対応して設けられる液晶駆動回路の構成を示す回路図である。
【図３】 図１に示した水平走査回路に含まれるイコライザ＋プリチャージ回路の構成を示す回路図である。
【図４】 図１に示した水平走査回路に含まれる階調電位発生回路およびオフセット補償機能付駆動回路の構成を示す回路ブロック図である。
【図５】 図４に示したオフセット補償機能付駆動回路の構成を示す回路図である。
【図６】 図５に示したプッシュ型駆動回路の構成を示す回路図である。
【図７】 図５に示したオフセット補償機能付駆動回路の動作を示すタイムチャートである。
【図８】 実施の形態１の変更例を示す回路図である。
【図９】 この発明の実施の形態２によるオフセット補償機能付駆動回路に含まれるプッシュ型駆動回路の構成を示す回路図である。
【図１０】 実施の形態２の変更例を示す回路図である。
【図１１】 実施の形態２の他の変更例を示す回路図である。
【図１２】 この発明の実施の形態３によるオフセット補償機能付駆動回路の構成を示す回路図である。
【図１３】 実施の形態３の変更例を示す回路図である。
【図１４】 実施の形態３の他の変更例を示す回路図である。
【図１５】 この発明の実施の形態４によるオフセット補償機能付駆動回路の構成を示す回路図である。
【図１６】 この発明の実施の形態５によるオフセット補償機能付駆動回路の構成を示す回路図である。
【図１７】 実施の形態５の変更例を示す回路図である。
【符号の説明】
１ 液晶パネル、２ 液晶セル、３ 画素、４ 走査線、５ 共通電位線、６データ線、７ 垂直走査回路、８ 水平走査回路、１０ 液晶駆動回路、１１，３４，３５，４３，４４，５１，５２ Ｎ型トランジスタ、１２，２７，２８キャパシタ、１５ イコライザ＋プリチャージ回路、１６，１７，２２，Ｓスイッチ、２０ 階調電位発生回路、２１ 抵抗素子、２５，３８，６０〜６２，６５，６６ オフセット補償機能付駆動回路、２６，４０，４７，４８，５０，５７，５８ 駆動回路、３１〜３３，４５，４６，５３，５４ Ｐ型トランジスタ、３６，３７，４１，４２，５５，５６ 定電流源。
【発明の属する技術分野】
この発明はオフセット補償回路と、それを用いたオフセット補償機能付駆動回路および液晶表示装置に関し、特に、入力電位に応じた電位を出力する駆動回路のオフセット電圧を補償するオフセット補償回路と、それを用いたオフセット補償機能付駆動回路および液晶表示装置に関する。
【０００２】
【従来の技術】
従来より、駆動回路のオフセット電圧をキャンセルするオフセット補償回路が提案されている。このオフセット補償回路では、キャパシタをオフセット電圧に充電し、そのキャパシタを駆動回路の入力ノードに接続することによってオフセット電圧を補償する（たとえば特許文献１参照）。
【０００３】
【特許文献１】
特開２０００−１１４８８９号公報
【０００４】
【発明が解決しようとする課題】
しかし、従来のオフセット補償回路では、駆動回路の入力ノードの寄生容量の影響によりキャパシタの電圧が損失され、オフセット電圧を正確にキャンセルすることができないという問題があった。
【０００５】
キャパシタの容量値を寄生容量よりも十分に大きくすれば損失電圧を小さくすることができるが、そのためにはキャパシタの面積を大きくする必要があり、オフセット補償回路の占有面積が増大してしまう。オフセット補償回路を液晶表示装置のデータ線駆動回路に用いる場合、多数のオフセット補償回路が必要になるので、特に問題が大きくなる。
【０００６】
それゆえに、この発明の主たる目的は、オフセット電圧を正確にキャンセルすることが可能なオフセット補償回路と、それを用いたオフセット補償機能付駆動回路および液晶表示装置を提供することである。
【０００７】
【課題を解決するための手段】
この発明に係るオフセット補償回路は、入力電位に応じた電位を出力する駆動回路のオフセット電圧を補償するオフセット補償回路であって、初段の一方電極が駆動回路の入力ノードに接続され、各々の一方電極が前段の他方電極に接続された第１〜第Ｎ（ただし、Ｎは２以上の整数である）のキャパシタと、入力電位を駆動回路の入力ノードに与えるとともに、第１のキャパシタの他方電極を駆動回路の出力ノードに接続し、第１のキャパシタを前記オフセット電圧に充電させる第１の切換回路と、第２〜第Ｎのキャパシタを所定時間ずつ順次選択し、選択したキャパシタの一方電極に入力電位を与えるとともに、選択したキャパシタの他方電極を駆動回路の出力ノードに接続し、第１〜第Ｎのキャパシタをオフセット電圧に充電させる第２の切換回路と、第Ｎのキャパシタの他方電極に入力電位を与える第３の切換回路を備えたものである。
【０００８】
また、この発明に係る他のオフセット補償回路は、入力電位に応じた電位を出力する駆動回路のオフセット電圧を補償するオフセット補償回路であって、初段の一方電極が駆動回路の入力ノードに接続され、各々の一方電極が前段の他方電極に接続された第１〜第Ｎ（ただし、Ｎは２以上の整数である）のキャパシタと、基準電位を駆動回路の入力ノードに与えるとともに、第１のキャパシタの他方電極を駆動回路の出力ノードに接続し、第１のキャパシタを前記オフセット電圧に充電させる第１の切換回路と、第２〜第Ｎのキャパシタを所定時間ずつ順次選択し、選択したキャパシタの一方電極に入力電位を与えるとともに、選択したキャパシタの他方電極を駆動回路の出力ノードに接続し、第１〜第Ｎのキャパシタをオフセット電圧に充電させる第２の切換回路と、第Ｎのキャパシタの他方電極に入力電位を与える第３の切換回路を備えたものである。
【０００９】
また、この発明に係るオフセット補償機能付駆動回路は、入力電位に応じた電位を出力する駆動回路と、上記オフセット補償回路とを備えたものである。
【００１０】
また、この発明に係る液晶表示装置は、上記オフセット補償機能付駆動回路と、オフセット補償機能付駆動回路の出力電位に応じてその光透過率が変化する液晶セルとを備えたものである。
【００１１】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１によるカラー液晶表示装置の構成を示すブロック図である。図１において、このカラー液晶表示装置は、液晶パネル１、垂直走査回路７および水平走査回路８を備え、たとえば携帯電話機に設けられる。
【００１２】
液晶パネル１は、複数行複数列に配列された複数の液晶セル２と、各行に対応して設けられた走査線４および共通電位線５と、各列に対応して設けられたデータ線６とを含む。
【００１３】
液晶セル２は、各行において３つずつ予めグループ化されている。各グループの３つの液晶セル２には、それぞれＲ，Ｇ，Ｂのカラーフィルタが設けられている。各グループの３つの液晶セル２は、１つの画素３を構成している。
【００１４】
各液晶セル２には、図２に示すように、液晶駆動回路１０が設けられている。液晶駆動回路１０は、Ｎ型トランジスタ１１およびキャパシタ１２を含む。Ｎ型トランジスタ１１は、データ線６と液晶セル２の一方電極２ａとの間に接続され、そのゲートは走査線４に接続される。キャパシタ１２は、液晶セル２の一方電極２ａと共通電位線５との間に接続される。液晶セル２の他方電極には駆動電位ＶＤＤが与えられ、共通電位線５には共通電位ＶＳＳが与えられる。
【００１５】
図１に戻って、垂直走査回路７は、画像信号に従って、複数の走査線４を所定時間ずつ順次選択し、選択した走査線４を選択レベルの「Ｈ」レベルにする。走査線４が選択レベルの「Ｈ」レベルにされると、図２のＮ型トランジスタ１１が導通し、その走査線４に対応する各液晶セル２の一方電極２ａとその液晶セル２に対応するデータ線６とが結合される。
【００１６】
水平走査回路８は、画像信号に従って、垂直走査回路７によって１本の走査線４が選択されている間に各データ線６に階調電位ＶＧを与える。液晶セル２の光透過率は、階調電位ＶＧのレベルに応じて変化する。垂直走査回路７および水平走査回路８によって液晶パネル１の全液晶セル２が走査されると、液晶パネル１の１つの画像が表示される。
【００１７】
図３は、図１に示した水平走査回路８の要部を示す回路図である。図３において、この水平走査回路８は、各データ線６に階調電位ＶＧを与える前に各データ線６の電位をプリチャージ電位ＶＰＣにするためのイコライザ＋プリチャージ回路１５を含む。
【００１８】
イコライザ＋プリチャージ回路１５は、各データ線６に対応して設けられたスイッチ１６と、各隣接する２つのデータ線６に対応して設けられたスイッチ１７とを含む。スイッチ１６の一方端子はプリチャージ電位ＶＰＣを受け、その他方端子は対応のデータ線６に接続される。スイッチ１６は、プリチャージ信号φＰＣが活性化レベルの「Ｈ」レベルにされたことに応じてオンされる。スイッチ１６がオンされると、各データ線６はプリチャージ電位ＶＰＣにされる。スイッチ１７は、２つのデータ線６間に接続され、イコライズ信号φＥＱが活性化レベルの「Ｈ」レベルにされたことに応じてオンされる。スイッチ１７がオンされると、全データ線６の電位が平均化される。スイッチ１６，１７がオフにされた後、各データ線６に階調電位ＶＧが与えられる。ここでは、プリチャージ電位ＶＣＰを０Ｖとする。
【００１９】
図４は、データ線６に階調電位ＶＧを与えるための階調電位発生回路２０およびオフセット補償機能付駆動回路２５を含む。階調電位発生回路２０およびオフセット補償機能付駆動回路２５は、データ線６の数だけ設けられている。
【００２０】
階調電位発生回路２０は、第１電源電位ＶＨ（５Ｖ）のラインと第２電源電位ＶＬ（０Ｖ）のラインとの間に直列接続されたｎ＋１個（ただし、ｎは自然数である）の抵抗素子２１．１〜２１．ｎ＋１と、ｎ＋１個の抵抗素子２１．１〜２１．ｎ＋１の間のｎ個のノードと出力ノード２０ａとの間にそれぞれ接続されたｎ個のスイッチ２２．１〜２２．ｎとを含む。
【００２１】
ｎ＋１個の抵抗素子２１．１〜２１．ｎ＋１の間のｎ個のノードには、それぞれｎ段階の電位が現われる。スイッチ２２．１〜２２．ｎは、画像ノード信号φＰによって制御され、それらのうちのいずれか１つのみが導通状態にされる。出力ノード２０ａには、ｎ段階の電位のうちのいずれか１つの段階の電位が階調電位ＶＧとして出力される。オフセット補償機能付駆動回路２５は、選択されたデータ線６が階調電位ＶＧになるようにデータ線６に電流を供給する。
【００２２】
図５は、オフセット補償機能付駆動回路２５の構成を示す回路図である。図５において、このオフセット補償機能付駆動回路２５は、プッシュ型駆動回路２６、キャパシタ２７．１，２７．２およびスイッチＳ１，Ｓ２．１，Ｓ２．２，Ｓ３．１，Ｓ３．２，Ｓ４を含む。プリチャージ電位ＶＣＰは０Ｖであり、階調電位は０Ｖ〜５Ｖであるので、データ線６の充電を行なえばよく、放電を行なう必要はない。そこで、このカラー液晶表示装置では、プッシュ型の駆動回路２６が使用される。
【００２３】
プッシュ型駆動回路２６は、図６に示すように、Ｐ型トランジスタ３１〜３３、Ｎ型トランジスタ３４，３５および定電流源３６，３７を含む。Ｐ型トランジスタ３１，３２は、それぞれ第３電源電位ＶＨ１（たとえば１０Ｖ）のラインとノードＮ３１，Ｎ３２との間に接続され、それらのゲートはともにノードＮ３２に接続される。Ｐ型トランジスタ３１，３２は、カレントミラー回路を構成する。
【００２４】
Ｎ型トランジスタ３４，３５は、それぞれノードＮ３１，Ｎ３２とノードＮ３４との間に接続され、それらのゲートはそれぞれ入力ノードＮ２１および出力ノードＮ２２に接続される。定電流源３６は、ノードＮ３４から第４電源電位ＶＬ１（たとえば０Ｖ）のラインに所定の定電流を流出させる。Ｐ型トランジスタ３３は、第３電源電位ＶＨ１のラインと出力ノードＮ２２との間に接続され、そのゲートはノードＮ３１に接続される。定電流源３７は、出力ノードＮ２２から第４電源電位ＶＬ１のラインに所定の定電流を流出させる。Ｐ型トランジスタ３１，３２、Ｎ型トランジスタ３４，３５および定電流源３６は、差動増幅回路を構成する。
【００２５】
Ｎ型トランジスタ３４には、入力ノードＮ２１の電位Ｖ２１に応じたレベルの電流が流れる。Ｎ型トランジスタ３５には、出力ノードＮ２２の電位Ｖ２２に応じたレベルの電流が流れる。Ｐ型トランジスタ３１と３２はカレントミラー回路を構成し、Ｐ型トランジスタ３２とＮ型トランジスタ３５は直列接続されているので、トランジスタ３１，３２，３５には出力ノードＮ２２の電位Ｖ２２に応じたレベルの電流が流れる。
【００２６】
Ｖ２１がＶ２２よりも高い場合は、Ｐ型トランジスタ３１に流れる電流がＮ型トランジスタ３４に流れる電流よりも小さくなってノードＮ３１の電位が低下し、Ｐ型トランジスタ３３に流れる電流が大きくなって電位Ｖ２２が上昇する。Ｖ２１がＶ２２よりも低い場合は、Ｐ型トランジスタ３１に流れる電流がＮ型トランジスタ３４に流れる電流よりも大きくなってノードＮ３１の電位が上昇し、Ｐ型トランジスタ３３に流れる電流が小さくなって電位Ｖ２２が低下する。したがって、Ｖ２１＝Ｖ２２となる。
【００２７】
つまり、プッシュ型駆動回路２６は、入力インピーダンスが高く、出力インピーダンスが低く、電圧増幅率が１であるバッファ回路である。ただし、トランジスタ３１〜３５のしきい値電圧のばらつきにより、入力電位Ｖ２１と出力電位Ｖ２２の間に電位差すなわちオフセット電圧ＶＯＦが生じる。たとえば、Ｎ型トランジスタ３３，３４間でしきい値電圧ＶＴＮが異なる場合は、オフセット電圧ＶＯＦが生じる。このオフセット電圧ＶＯＦは、Ｎ型トランジスタ３３，３４のしきい値電圧の差｜ΔＶＴＮ｜で表わされる。
【００２８】
図５に戻って、プッシュ型駆動回路２６の入力ノードＮ２１は、寄生容量Ｃ０を有する。図５では、この寄生容量Ｃ０は、入力ノードＮ２１と接地電位ＧＮＤのラインとの間に接続されたキャパシタ２８で示されている。また、負荷容量は、出力ノードＮ２３と接地電位ＧＮＤのラインとの間に接続されたキャパシタ２９で示されている。キャパシタ２７．１，２７．２およびスイッチＳ１，Ｓ２．１，Ｓ２．２，Ｓ３．２，Ｓ４は、プッシュ型駆動回路２６のオフセット電圧ＶＯＦを補償するためのオフセット補償回路を構成している。
【００２９】
すなわち、スイッチＳ１は入力ノードＮ２０と駆動回路２６の入力ノードＮ２１との間に接続され、スイッチＳ４は出力ノードＮ２３と駆動回路２６の出力ノードＮ２２との間に接続される。キャパシタ２７．１およびスイッチＳ２．１は、駆動回路２６の入力ノードＮ２１と出力ノードＮ２２の間に直列接続される。スイッチＳ３．１は、入力ノードＮ２０とキャパシタ２７．１およびスイッチＳ２．１間のノードＮ１との間に接続される。キャパシタ２７．２およびスイッチＳ２．２は、ノードＮ１とＮ２２の間に直列接続される。スイッチＳ３．２は、入力ノードＮ２０とキャパシタ２７．２およびスイッチＳ２．２間のノードＮ２との間に接続される。
【００３０】
スイッチＳ１，Ｓ２．１，Ｓ２．２，Ｓ３．１，Ｓ３．２，Ｓ４の各々は、Ｐ型トランジスタでもよいし、Ｎ型トランジスタでもよいし、Ｐ型トランジスタおよびＮ型トランジスタを並列接続したものでもよい。スイッチＳ１，Ｓ２．１，Ｓ２．２，Ｓ３．１，Ｓ３．２，Ｓ４の各々は、制御信号（図示せず）によってオン／オフ制御される。
【００３１】
今、駆動回路２６の出力電位Ｖ２２が入力電位Ｖ２１よりもオフセット電圧ＶＯＦだけ低い場合について説明する。図７に示すように、初期状態では、すべてのスイッチＳ１，Ｓ２．１，Ｓ２．２，Ｓ３．１，Ｓ３．２，Ｓ４はオフ状態にされている。ある時刻ｔ１においてスイッチＳ１，Ｓ２．１，Ｓ２．２がオンされると、駆動回路２６の入力ノードＮ２１の電位Ｖ２１はＶ２１＝ＶＩになり、駆動回路２６の出力電位Ｖ２２およびノードＮ１，Ｎ２の電位Ｖ１，Ｖ２はＶ２２＝Ｖ１＝Ｖ２＝ＶＩ−ＶＯＦとなり、キャパシタ２７．１はオフセット電圧ＶＯＦに充電されるとともにキャパシタ２７．２の端子内電圧が０Ｖにリセットされる。
【００３２】
次に時刻ｔ２においてスイッチＳ１，Ｓ２．１がオフされると、オフセット電圧ＶＯＦがキャパシタ２７．１に保持される。次いで時刻ｔ３においてスイッチＳ３．１がオンされると、ノードＮ１の電位Ｖ１はＶ１＝ＶＩになる。もし駆動回路２６の入力ノードＮ２１に寄生容量Ｃ０がなければ、駆動回路２６の入力電位Ｖ２１はＶ２１＝ＶＩ＋ＶＯＦとなり、駆動回路２６の出力電位Ｖ２２はＶ２２＝ＶＩとなる。しかし、実際には寄生容量Ｃ０があるので、駆動回路２６の入力電位Ｖ２１はＶ２１＝ＶＩ＋ＶＯＦ−ΔＶ１となり、駆動回路２６の出力電位Ｖ２２はＶ２２＝ＶＩ−ΔＶ１となる。この損失電圧ΔＶ１は、キャパシタ２７．１のキャパシタンスをＣ１とすると次式で表わされる。
ΔＶ１＝ＶＯＦ・Ｃ０／（Ｃ０＋Ｃ１） …（１）
また、このときスイッチＳ２．２，Ｓ３．１がオンし、スイッチＳ３．２がオフしているので、ノードＮ２の電位Ｖ２はＶ２＝ＶＩ−ΔＶ１となる。すなわち、ノードＮ２の電位Ｖ２は１回目のオフセットキャンセル動作で生じる損失電圧ΔＶ１だけ入力電位ＶＩよりも低い電位になり、キャパシタ２７．２はΔＶ１に充電される。
【００３３】
時刻ｔ４においてスイッチＳ２．２，Ｓ３．１がオフされた後、時刻ｔ５においてスイッチＳ３．２がオンされると、ノードＮ２の電位Ｖ２がＶＩ−ΔＶ１からＶＩに変化する。すなわち、ノードＮ２の電位Ｖ２がΔＶ１だけ上昇する。この変化分ΔＶ１は、キャパシタ２７．２，２７．１を介してノードＮ２１に伝達され、ノードＮ２１の電位Ｖ２１が上昇する。ただし、この場合も寄生容量Ｃ０によって損失電圧ΔＶ２が生じ、ノードＮ２１の電位Ｖ２１はΔＶ１−ΔＶ２だけ上昇し、Ｖ２１＝ＶＩ＋ＶＯＦ−ΔＶ１＋ΔＶ１−ΔＶ２＝ＶＩ＋ＶＯＦ−ΔＶ２となる。
【００３４】
ノードＮ２１の電位Ｖ１の上昇により、ノードＮ２２の電位Ｖ２２も同じ電圧ΔＶ１−ΔＶ２だけ上昇し、Ｖ２２＝ＶＩ−ΔＶ１＋ΔＶ１−ΔＶ２＝ＶＩ−Ｖ２となる。なお、ノードＮ１の電位Ｖ１は、キャパシタ２７．１，２７．２のキャパシタンスをそれぞれＣ１，Ｃ２とすると、次式（２）で表わされる。
Ｖ１＝ＶＩ＋ΔＶ１・Ｃ２／［Ｃ２＋Ｃ０・Ｃ１／（Ｃ０＋Ｃ１）］ …（２）
また、ΔＶ２は次式（３）で表わされる。
ΔＶ２＝ΔＶ１・Ｃ０／［Ｃ０＋Ｃ１・Ｃ２／（Ｃ１＋Ｃ２）］ …（３）
ここで、説明を容易にするためにＣ１＝Ｃ２とすると、ΔＶ２＝ΔＶ１・Ｃ０／（Ｃ０＋Ｃ１／２）となる。さらに、Ｃ０／Ｃ１＝１／１０とすると、ΔＶ２＝ΔＶ１・１／６となる。すなわち、２回目のオフセットキャンセル動作による損失分ΔＶ２は１回目の損失分ΔＶ１の１／６に低減される。
【００３５】
１つのキャパシタを用いて１回のオフセットキャンセル動作を行なう従来の方法で損失分ΔＶ１を１／６にするためには、６倍の面積のキャパシタが必要になる。他方、この実施の形態１では、２つのキャパシタ２７．１，２７，２を用いるので、キャパシタの面積を２倍したことになるが、損失分ΔＶ１を１／６にするためのキャパシタの面積は従来の２／６＝１／３ですむ。なお、スイッチＳ２．２，Ｓ３．２の面積はキャパシタに比べて十分に小さい。
【００３６】
次に、時刻ｔ６においてスイッチＳ４がオンされると、出力電位ＶＯがＶＯ＝ＶＩ−ΔＶ２となり負荷に供給される。なお、スイッチＳ４は必ずしも必要でない。ただし、スイッチＳ４を設けないと、負荷容量が大きい場合は時刻ｔ１においてスイッチＳ１，Ｓ２．１，Ｓ２．２をオンしてからキャパシタ２７．１の端子間電圧ＶＯＦが安定するまでの時間が長くなる。
【００３７】
図８は、この実施の形態１の変更例となるオフセット補償機能付駆動回路３８の構成を示す回路図である。図８を参照して、このオフセット補償機能付駆動回路３８が図５のオフセット補償機能付駆動回路２５と異なる点は、２つのキャパシタ２７．１，２７．２、２つのスイッチＳ２．１，Ｓ２．２および２つのスイッチＳ３．１，Ｓ３．２がｍ個（ただし、ｍは３以上の整数である）のキャパシタ２７．１〜２７．ｍ、ｍ個のスイッチＳ２．１〜Ｓ２．ｍおよびｍ個のスイッチＳ３．１〜Ｓ３．ｍで置換されている点である。
【００３８】
キャパシタ２７．１の一方電極は駆動回路２６の入力ノードに接続され、キャパシタ２７．２〜２７．ｍの一方電極はそれぞれキャパシタ２７．１〜２７．ｍ−１の他方電極に接続される。スイッチＳ２．１〜Ｓ２．ｍの一方端子はともにノードＮ２２に接続され、それらの他方端子はそれぞれキャパシタ２７．１〜２７．ｍの他方電極に接続される。スイッチＳ３．１〜Ｓ３．ｍの一方端子はともにノードＮ２０に接続され、それらの他方端子はそれぞれキャパシタ２７．１〜２７．ｍの他方電極に接続される。
【００３９】
ある時刻においてスイッチＳ１，Ｓ２．１〜Ｓ２．ｍがオンされ、キャパシタ２７．１がオフセット電圧ＶＯＦに充電されるとともに、キャパシタ２７．２〜２７．ｍの各々の端子間電圧が０Ｖにリセットされる。
【００４０】
スイッチＳ１，Ｓ２．１がオフされた後、スイッチＳ３．１がオンされてキャパシタ２７．２が第１損失電圧ΔＶ１に充電される。次いで、スイッチＳ２．２がオフされるとともにスイッチＳ３．２がオンされてキャパシタ２７．３が第２損失電圧ΔＶ２に充電される。以下、同様にして、キャパシタ２７．ｍが第ｍ−１損失電圧ΔＶｍ−１に充電される。次に、スイッチＳ２．ｍがオフされるとともにスイッチＳ３．ｍがオンされる。
【００４１】
キャパシタ２７．１〜２７．ｍの各々のキャパシタンスをＣ１とすると、ｍ回のオフセットキャンセル動作を行なった場合の損失電圧ΔＶｍは次式（４）で表わされる。
ΔＶｍ＝ＶＯＦ・Ｃ０／（Ｃ０＋Ｃ１）・Ｃ０／（Ｃ０＋Ｃ１／２）…Ｃ０／（Ｃ０＋Ｃ１／ｍ） …（４）
ただし、損失電圧ΔＶｍはｍを大きくするほどに小さくなっていくが、低減の程度も小さくなっていき、逆にキャパシタ２７．１〜２７．ｍの面積増大の悪影響が相対的に大きくなるので、必要な出力電位精度に応じて最適な回数ｍを設定する必要がある。
【００４２】
［実施の形態２］
図９は、この発明の実施の形態２によるオフセット補償機能付駆動回路の要部を示す回路図である。図９を参照して、このオフセット補償機能付駆動回路が図５のオフセット補償機能付駆動回路２５と異なる点は、プッシュ型駆動回路２６がプッシュ型駆動回路４０で置換されている点である。
【００４３】
このプッシュ型駆動回路４０は、定電流源４１，４２、Ｎ型トランジスタ４３，４４およびＰ型トランジスタ４５，４６を含む。定電流源４１、Ｎ型トランジスタ４３およびＰ型トランジスタ４５は、第３電源電位ＶＨ１（たとえば１０Ｖ）のラインと第４電源電位ＶＬ１（たとえば０Ｖ）のラインとの間に直列接続される。Ｐ型トランジスタ４５のゲートは、入力ノードＮ２１に接続される。Ｎ型トランジスタ４３のゲートは、そのドレイン（ノードＮ４１）に接続される。Ｎ型トランジスタ４３は、ダイオードを構成する。トランジスタ４３，４５の駆動電流は定電流源４１の電流値よりも十分大きく設定されているので、Ｐ型トランジスタ４５はソースフォロア動作を行ない、ノードＮ４１の電位Ｖ４１はＶ４１＝Ｖ２１＋｜ＶＴＰ｜＋ＶＴＮとなる。ここで、ＶＴＰはＰ型トランジスタのしきい値電圧であり、ＶＴＮはＮ型トランジスタのしきい値電圧である。
【００４４】
Ｎ型トランジスタ４４、Ｐ型トランジスタ４６および定電流源４２は、第５電源電位ＶＨ２（たとえば１０Ｖ）のラインと第６電源電位ＶＬ２（たとえば０Ｖ）のラインとの間に直列接続される。Ｎ型トランジスタ４４のゲートは、ノードＮ４１の電位Ｖ４１を受ける。Ｐ型トランジスタ４６のゲートは、そのドレイン（出力ノードＮ２２）に接続される。トランジスタ４４，４６の駆動電流は定電流源４２の電流値よりも十分大きく設定されているので、Ｎ型トランジスタ４４はソースフォロア動作を行ない、出力ノードＮ２２の電位Ｖ２２はＶ２２＝Ｖ４１−ＶＴＮ−｜ＶＴＰ｜＝Ｖ２１となる。
【００４５】
すなわち、このプッシュ型駆動回路４０は、定電流源４１、Ｎ型トランジスタ４３およびＰ型トランジスタ４５からなるレベルシフト回路とＮ型トランジスタ４４、Ｐ型トランジスタ４６および定電流源４２からなるレベルシフト回路とを２段接続した回路である。この駆動回路４０は、予め低い電位にプリチャージされたノードをトランジスタ４４，４６を介して充電して出力ノードＮ２２の電位Ｖ２２を入力ノードＮ２１の電位Ｖ２１に上昇させる動作を行なう。
【００４６】
Ｎ型トランジスタ４３と４４のしきい値電圧ＶＴＮが同じであり、Ｐ型トランジスタ４５と４６のしきい値電圧ＶＴＰが同じである場合、この駆動回路４０はオフセット電圧ＶＯＦを有しない。しかし、Ｎ型トランジスタ４３と４４のしきい値電圧ＶＴＮが異なる場合および／またはＰ型トランジスタ４５と４６のしきい値電圧ＶＴＰが異なる場合は、オフセット電圧ＶＯＦが発生する。この場合、Ｎ型トランジスタ４３と４４のしきい値電圧ＶＴＮの差をΔＶＴＮとし、Ｐ型トランジスタ４５と４６のしきい値電圧ＶＴＰの差をΔＶＴＰとすると、オフセット電圧ＶＯＦはＶＯＦ＝｜ΔＶＴＰ＋ΔＶＴＮ｜となる。このオフセット電圧ＶＯＦは、上述した複数回のオフセットキャンセル動作により低減化される。
【００４７】
この実施の形態２では、実施の形態１に比べ、駆動回路の貫通電流が小さくなり、消費電力の低減化が図られる。
【００４８】
以下、この実施の形態２の変更例について説明する。図１０のプッシュ型駆動回路４７は、図９のプッシュ型駆動回路４０からＮ型トランジスタ４３およびＰ型トランジスタ４６を除去したものである。ノードＮ４１の電位Ｖ４１はＶ４１＝Ｖ２１＋｜ＶＴＰ｜となり、出力電位Ｖ２２はＶ２２＝Ｖ４１−ＶＴＮ＝Ｖ２１＋｜ＶＴＰ｜−ＶＴＮとなる。したがって、この駆動回路４７は、初期的にオフセット電圧ＶＯＦ＝ＶＴＮ−｜ＶＴＰ｜を有している。このオフセット電圧ＶＯＦは、上述した複数回のオフセットキャンセル動作により低減化される。
【００４９】
図１１のプッシュ型駆動回路４８は、図１０のプッシュ型駆動回路４７から定電流源４１およびＰ型トランジスタ４５を除去し、Ｎ型トランジスタ４４のゲートを入力ノードＮ２１に接続したものである。出力電位Ｖ２２はＶ２２＝Ｖ２１−ＶＴＮとなる。したがって、この駆動回路４８は、初期的にオフセット電圧ＶＯＦ＝ＶＴＮを有している。このオフセット電圧ＶＯＦは、上述した複数回のオフセットキャンセル動作により低減化される。
【００５０】
［実施の形態３］
図１２は、この発明の実施の形態３によるオフセット補償機能付駆動回路の要部を示す回路図である。図１２を参照して、このオフセット補償機能付駆動回路が図５のオフセット補償機能付駆動回路２５と異なる点は、プッシュ型駆動回路２６がプル型駆動回路５０で置換されている点である。図３で説明したプリチャージ電位ＶＣＰが５Ｖの場合は、階調電位ＶＧは０〜５Ｖであるのでデータ線６の放電を行なえばよく、充電を行なう必要はない。この場合、プル型の駆動回路５０が使用される。
【００５１】
このプル型駆動回路５０は、Ｎ型トランジスタ５１，５２、Ｐ型トランジスタ５３，５４および定電流源５５，５６を含む。Ｎ型トランジスタ５１、Ｐ型トランジスタ５３および定電流源５５は、第７電源電位ＶＨ３（たとえば５Ｖ）のラインと第８電源電位ＶＬ３（たとえば−１０Ｖ）のラインとの間に直列接続される。Ｎ型トランジスタ５１のゲートは、入力ノードＮ２１に接続される。Ｐ型トランジスタ５３のゲートは、そのドレイン（ノードＮ５５）に接続される。Ｐ型トランジスタ５３は、ダイオードを構成する。トランジスタ５１，５３の駆動電流は定電流源５５の電流値よりも十分大きく設定されているので、Ｎ型トランジスタ５１はソースフォロア動作を行ない、ノードＮ５５の電位Ｖ５５はＶ５５＝Ｖ２１−ＶＴＮ−｜ＶＴＰ｜となる。
【００５２】
定電流源５６、Ｎ型トランジスタ５２およびＰ型トランジスタ５４は、第９電源電位ＶＨ４（たとえば５Ｖ）のラインと第１０電源電位ＶＬ４（たとえば−１０Ｖ）とのラインとの間に直列接続される。Ｐ型トランジスタ５４のゲートは、ノードＮ５５に接続される。Ｎ型トランジスタ５１のゲートは、そのドレイン（出力ノードＮ２２）に接続される。トランジスタ５２，５４の駆動電流は定電流源５６の電流値よりも十分大きく設定されているので、Ｐ型トランジスタ５４はソースフォロア動作を行ない、出力ノードＮ２２の電位Ｖ２２はＶ２２＝Ｖ５５＋｜ＶＴＰ｜＋ＶＴＮ＝Ｖ２１となる。
【００５３】
つまり、このプル型駆動回路５０は、Ｎ型トランジスタ５１、Ｐ型トランジスタ５３および定電流源５５からなるレベルシフト回路と定電流源５６、Ｎ型トランジスタ５２およびＰ型トランジスタ５４を用いたレベルシフト回路とを２段接続した回路である。この駆動回路５０は、予め高い電位にプリチャージされたノードをトランジスタ５２，５４を介して放電し、出力ノードＮ２２の電位Ｖ２２を入力ノードＮ２１の電位Ｖ２１に低下させる動作を行なう。
【００５４】
Ｎ型トランジスタ５１と５２のしきい値電圧ＶＴＮが同じであり、Ｐ型トランジスタ５３と５４のしきい値電圧ＶＴＰが同じである場合、この駆動回路５０はオフセット電圧ＶＯＦを有しない。しかし、Ｎ型トランジスタ５１と５２のしきい値電圧ＶＴＮが異なる場合および／またはＰ型トランジスタ５３と５４のしきい値電圧ＶＴＰが異なる場合は、オフセット電圧ＶＯＦが発生する。この場合、Ｎ型トランジスタ５１と５２のしきい値電圧ＶＴＮの差をΔＶＴＮとし、Ｐ型トランジスタ５３と５４のしきい値電圧ＶＴＰの差をΔＶＴＰとすると、オフセット電圧ＶＯＦはＶＯＦ＝｜ΔＶＴＰ＋ΔＶＴＮ｜となる。このオフセット電圧ＶＯＦは、上述した複数回のオフセットキャンセル動作により低減化される。
【００５５】
この実施の形態３でも、実施の形態１に比べて駆動回路の貫通電流が小さくなり、消費電流の低減化が図られる。
【００５６】
以下、この実施の形態３の変更例について説明する。図１３のプル型駆動回路５７は、図１２のプル型駆動回路５０からＰ型トランジスタ５３およびＮ型トランジスタ５２を除去したものである。ノードＮ５５の電位Ｖ５５はＶ５５＝Ｖ２１−ＶＴＮとなり、出力電位Ｖ２２はＶ２２＝Ｖ２１−ＶＴＮ＋｜ＶＴＰ｜となる。したがって、この駆動回路５７は、初期的にオフセット電圧ＶＯＦ＝ＶＴＮ−｜ＶＴＰ｜を有している。このオフセット電圧ＶＯＦは、上述した複数回のオフセットキャンセル動作により低減化される。
【００５７】
図１４のプル型駆動回路５８は、図１３のプル型駆動回路５７からＮ型トランジスタ５１および定電流源５５を除去し、Ｐ型トランジスタ５４のゲートを入力ノードＮ２１に接続したものである。出力電位Ｖ２２はＶ２２＝Ｖ２１＋｜ＶＰＴ｜となる。したがって、この駆動回路５８は、初期的にオフセット電圧ＶＯＦ＝ＶＴＮを有している。このオフセット電圧ＶＯＦは、上述のオフセットキャンセル動作により低減化される。
【００５８】
［実施の形態４］
図１５は、この発明の実施の形態４によるオフセット補償機能付駆動回路６０の構成を示す回路ブロック図である。図１５を参照して、このオフセット補償機能付駆動回路６０は、オフセット補償機能付プッシュ型駆動回路６１およびオフセット補償機能付プル型駆動回路６２を並列接続したものであり、図３で説明したプリチャージ電位ＶＣＰが０〜５Ｖの間の電位たとえば２．５Ｖの場合に使用される。
【００５９】
オフセット補償機能付プッシュ型駆動回路６１は、実施の形態１，２で示した複数のオフセット補償機能付プッシュ型駆動回路のうちのいずれかと同じものである。オフセット補償機能付プル型駆動回路６２は、実施の形態３で示した複数のオフセット補償機能付プル型駆動回路のうちのいずれかと同じものである。スイッチＳ４．１，Ｓ４．２は、実際にはそれぞれ駆動回路６１，６２に含まれているが、説明および理解の簡単化のため、駆動回路６１，６２とは別に記載されている。
【００６０】
データ線６すなわち出力ノードＮ２３がプリチャージ電位ＶＣＰにプリチャージされた後、入力ノードＮ２０に階調電位ＶＧが与えられると、駆動回路６１，６２の各々において図７で示したオフセットキャンセル動作が行われ、スイッチＳ４．１，Ｓ４．２がともにオンされて出力ノードＮ２３が階調電位ＶＧに駆動される。このとき２つの駆動回路６１，６２は同じ電位を出力するので、貫通電流は流れない。また、この状態でデータ線６にプラスのノイズが発生した場合はプル型駆動回路６２が動作し、データ線６にマイナスのノイズが発生した場合はプッシュ型駆動回路６１が動作し、データ線６に生じたノイズを低い出力インピーダンスで低レベルに抑制することができる。
【００６１】
この実施の形態４では、プリチャージ電位ＶＣＰを０〜５Ｖの間の電位たとえば２．５Ｖにしたので、プリチャージ電位ＶＣＰを０Ｖまたは５Ｖにした場合に比べ、データ線６の電位を高速に設定することができ、かつ消費電力の低減化を図ることができる。
【００６２】
［実施の形態５］
図１６は、この発明の実施の形態５によるオフセット補償機能付駆動回路６５の構成を示す回路ブロック図である。図１６を参照して、このオフセット補償機能付駆動回路６５は、図５のオフセット補償機能付駆動回路２５のスイッチＳ１の一方端子を入力ノードＮ２０の代りに基準電位ＶＲ（たとえば２．５Ｖ）のノードＮ６０に接続したものである。基準電位ＶＲは、液晶表示装置の外部から直接供給してもよいし、液晶表示装置内に設けられた低出力インピーダンスの電源回路から供給してもよい。入力ノードＮ２０は、スイッチＳ３．１，Ｓ３．２の一方端子に接続されている。スイッチＳ１，Ｓ２．１，Ｓ２．２，Ｓ３．１，Ｓ３．２，Ｓ４の制御方法は、実施の形態１で説明したとおりである。
【００６３】
次に、キャパシタ２７．１およびスイッチＳ１，Ｓ２．１，Ｓ３．１を用いて行われる１回目のオフセットキャンセル動作に注目して、このオフセット補償機能付駆動回路６５の効果について説明する。ここでは、駆動回路２６の出力電位Ｖ２２が入力電位Ｖ２１よりもオフセット電圧ＶＯＦだけ低い場合について説明する。
【００６４】
まずスイッチＳ１，Ｓ２．１がオンすると、駆動回路２６の入力電位Ｖ２１は基準電位ＶＲになり、駆動回路２６の出力電位Ｖ２２およびノードＮ１の電位Ｖ１はＶ２１−ＶＯＦ＝ＶＲ−ＶＯＦとなり、キャパシタ２７．１はオフセット電圧ＶＯＦに充電される。
【００６５】
次にスイッチＳ１，Ｓ２．１がオフされると、オフセット電圧ＶＯＦがキャパシタ２７．１に保持される。次いでスイッチＳ３．１がオンされると、ノードＮ１の電位Ｖ１はＶＲ−ＶＯＦからＶＩに変化する。この変化分がキャパシタ２７．１を介して駆動回路２６の入力ノードＮ２１に伝達される。ＶＩ＞ＶＲ−ＶＯＦとすると、駆動回路２６の入力ノードＮ２１の電圧変化ΔＶは次式で表される。
ΔＶ＝[ＶＩ−（ＶＲ−ＶＯＦ）]・Ｃ１／（Ｃ０＋Ｃ１） …（５）
ここで、Ｃ１／（Ｃ０＋Ｃ１）＝１／（１＋Ｃ０／Ｃ１）であり、Ｃ０≪Ｃ１とすると、１／（１＋Ｃ０／Ｃ１）≒１−Ｃ０／Ｃ１となる。Ｃ０／Ｃ１＝ｒとすると、１−Ｃ０／Ｃ１＝１−ｒとなり、この式を上式（５）に代入すると、次式が得られる。
ΔＶ＝[ＶＩ−（ＶＲ−ＶＯＦ）]・（１−ｒ） …（６）
駆動回路２６の入力電位Ｖ２１は、基準電位ＶＲにΔＶを加算した電位ＶＲ＋ΔＶとなり、これは次式で表される。
Ｖ２１＝ＶＲ＋ΔＶ＝ＶＲ＋[ＶＩ−（ＶＲ−ＶＯＦ）]・（１−ｒ）
＝ＶＲ＋ＶＩ−ＶＲ＋ＶＯＦ−[ＶＩ−（ＶＲ−ＶＯＦ）]・ｒ
＝ＶＩ＋ＶＯＦ−ｒ・ＶＯＦ−ｒ・（ＶＩ−ＶＲ） …（７）
図５のオフセット補償機能付駆動回路２５について同様の計算を行うと、以下のようになる。
Ｖ２１＝ＶＩ+ＶＯＦ−ＶＯＦ・Ｃ０／（Ｃ０＋Ｃ１）
＝ＶＩ+ＶＯＦ−ＶＯＦ・（Ｃ０／Ｃ１）／（Ｃ０／Ｃ１＋１）
＝ＶＩ+ＶＯＦ−ＶＯＦ・ｒ／（１＋ｒ）
≒ＶＩ+ＶＯＦ−ＶＯＦ・ｒ・（１−ｒ）
＝ＶＩ+ＶＯＦ−ＶＯＦ・（ｒ−ｒ2)
ここでｒ2≒０とすると、次式が得られる。
Ｖ２１≒ＶＩ+ＶＯＦ−ｒ・ＶＯＦ …（８）
式（７）と（８）を比較すると、図１６のオフセット補償機能付駆動回路６５のＶ２１は図５のオフセット補償機能付駆動回路２５のＶ２１に比べて式（７）の第４項分[−ｒ・（ＶＩ−ＶＲ）]だけ小さくなるが、この値はｒを小さくし、オフセットキャンセル動作を複数回行うことにより無視可能な大きさになる。
【００６６】
図４で示した階調電位発生回路２０から多数のオフセット補償機能付駆動回路２５に同一の階調電位ＶＧを与える場合は、階調電位発生回路２０の負荷容量値は多数の駆動回路２６の入力容量値Ｃ０の総和になり、階調電位ＶＧの安定化に必要な時間が長くなる。
【００６７】
しかし、オフセット補償機能付駆動回路２５を図１６のオフセット補償機能付駆動回路６５で置換すると、駆動回路２６の入力容量は基準電位ＶＲで充電されるので、階調電位発生回路２０の負荷容量値が大幅に小さくなり、階調電位ＶＧが短時間で安定する。
【００６８】
図１７は、この実施の形態の変更例を示す回路図である。図１７を参照して、このオフセット補償機能付駆動回路６６は、図８のオフセット補償機能付駆動回路３８のスイッチＳ１の一方端子を入力ノードＮ２０の代りに基準電位ＶＲのノードＮ６０に接続したものである。この変更例でも、図１６のオフセット補償機能付駆動回路６５と同じ効果が得られる。
【００６９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００７０】
【発明の効果】
以上のように、この発明に係るオフセット補償回路では、初段の一方電極が駆動回路の入力ノードに接続され、各々の一方電極が前段の他方電極に接続された第１〜第Ｎのキャパシタと、入力電位を駆動回路の入力ノードに与えるとともに、第１のキャパシタの他方電極を駆動回路の出力ノードに接続し、第１のキャパシタをオフセット電圧に充電させる第１の切換回路と、第２〜第Ｎのキャパシタを所定時間ずつ順次選択し、選択したキャパシタの一方電極に入力電位を与えるとともに選択したキャパシタの他方電極を駆動回路の出力ノードに接続し、第１〜第Ｎのキャパシタをオフセット電圧に充電させる第２の切換回路と、第Ｎのキャパシタの他方電極に入力電位を与える第３の切換回路とが設けられる。したがって、駆動回路の入力ノードの寄生容量の影響を小さくすることができ、オフセット電圧を正確にキャンセルすることができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるカラー液晶表示装置の全体構成を示すブロック図である。
【図２】 図１に示した各液晶セルに対応して設けられる液晶駆動回路の構成を示す回路図である。
【図３】 図１に示した水平走査回路に含まれるイコライザ＋プリチャージ回路の構成を示す回路図である。
【図４】 図１に示した水平走査回路に含まれる階調電位発生回路およびオフセット補償機能付駆動回路の構成を示す回路ブロック図である。
【図５】 図４に示したオフセット補償機能付駆動回路の構成を示す回路図である。
【図６】 図５に示したプッシュ型駆動回路の構成を示す回路図である。
【図７】 図５に示したオフセット補償機能付駆動回路の動作を示すタイムチャートである。
【図８】 実施の形態１の変更例を示す回路図である。
【図９】 この発明の実施の形態２によるオフセット補償機能付駆動回路に含まれるプッシュ型駆動回路の構成を示す回路図である。
【図１０】 実施の形態２の変更例を示す回路図である。
【図１１】 実施の形態２の他の変更例を示す回路図である。
【図１２】 この発明の実施の形態３によるオフセット補償機能付駆動回路の構成を示す回路図である。
【図１３】 実施の形態３の変更例を示す回路図である。
【図１４】 実施の形態３の他の変更例を示す回路図である。
【図１５】 この発明の実施の形態４によるオフセット補償機能付駆動回路の構成を示す回路図である。
【図１６】 この発明の実施の形態５によるオフセット補償機能付駆動回路の構成を示す回路図である。
【図１７】 実施の形態５の変更例を示す回路図である。
【符号の説明】
１ 液晶パネル、２ 液晶セル、３ 画素、４ 走査線、５ 共通電位線、６データ線、７ 垂直走査回路、８ 水平走査回路、１０ 液晶駆動回路、１１，３４，３５，４３，４４，５１，５２ Ｎ型トランジスタ、１２，２７，２８キャパシタ、１５ イコライザ＋プリチャージ回路、１６，１７，２２，Ｓスイッチ、２０ 階調電位発生回路、２１ 抵抗素子、２５，３８，６０〜６２，６５，６６ オフセット補償機能付駆動回路、２６，４０，４７，４８，５０，５７，５８ 駆動回路、３１〜３３，４５，４６，５３，５４ Ｐ型トランジスタ、３６，３７，４１，４２，５５，５６ 定電流源。
Claims (9)
- 入力電位に応じた電位を出力する駆動回路のオフセット電圧を補償するオフセット補償回路であって、
初段の一方電極が前記駆動回路の入力ノードに接続され、各々の一方電極が前段の他方電極に接続された第１〜第Ｎ（ただし、Ｎは２以上の整数である）のキャパシタ、
前記入力電位を前記駆動回路の入力ノードに与えるとともに、前記第１のキャパシタの他方電極を前記駆動回路の出力ノードに接続し、前記第１のキャパシタを前記オフセット電圧に充電させる第１の切換回路、
前記第２〜第Ｎのキャパシタを所定時間ずつ順次選択し、選択したキャパシタの一方電極に前記入力電位を与えるとともに、選択したキャパシタの他方電極を前記駆動回路の出力ノードに接続し、前記第１〜第Ｎのキャパシタを前記オフセット電圧に充電させる第２の切換回路、および
前記第Ｎのキャパシタの他方電極に前記入力電位を与える第３の切換回路を備える、オフセット補償回路。 - 入力電位に応じた電位を出力する駆動回路のオフセット電圧を補償するオフセット補償回路であって、
初段の一方電極が前記駆動回路の入力ノードに接続され、各々の一方電極が前段の他方電極に接続された第１〜第Ｎ（ただし、Ｎは２以上の整数である）のキャパシタ、
基準電位を前記駆動回路の入力ノードに与えるとともに、前記第１のキャパシタの他方電極を前記駆動回路の出力ノードに接続し、前記第１のキャパシタを前記オフセット電圧に充電させる第１の切換回路、
前記第２〜第Ｎのキャパシタを所定時間ずつ順次選択し、選択したキャパシタの一方電極に前記入力電位を与えるとともに、選択したキャパシタの他方電極を前記駆動回路の出力ノードに接続し、前記第１〜第Ｎのキャパシタを前記オフセット電圧に充電させる第２の切換回路、および
前記第Ｎのキャパシタの他方電極に前記入力電位を与える第３の切換回路を備える、オフセット補償回路。 - 前記第２の切換回路は、前記第１〜第Ｎのキャパシタの他方電極をともに前記駆動回路の出力ノードに接続して前記第２〜第Ｎのキャパシタの各々の端子間電圧を０Ｖにリセットした後、前記第２〜第Ｎのキャパシタを所定時間ずつ順次選択し、選択したキャパシタの一方電極を前記駆動回路の出力ノードから切離すとともに、選択したキャパシタの一方電極に前記入力電位を与え、前記第１〜第Ｎのキャパシタを前記オフセット電圧に充電させる、請求項１または請求項２に記載のオフセット補償回路。
- 入力電位に応じた電位を出力する駆動回路と、
前記駆動回路のオフセット電圧を補償する請求項１から請求項３のいずれかに記載のオフセット補償回路とを備える、オフセット補償機能付駆動回路。 - 前記駆動回路は、
そのドレインが第１の電源電位を受け、そのソースが前記出力ノードに接続され、そのゲートが前記入力ノードに接続された第１の導電形式の第１のトランジスタ、および
前記出力ノードと第２の電源電位のラインとの間に接続された第１の定電流源を含む、請求項４に記載のオフセット補償機能付駆動回路。 - 前記駆動回路は、さらに、前記入力ノードと前記第１のトランジスタのゲートとの間に設けられ、前記入力電位を予め定められた第１の電圧だけ前記第１の電源電位側にレベルシフトさせた電位を前記第１のトランジスタのゲートに与えるレベルシフト回路を含み、
前記レベルシフト回路は、
第３の電源電位のラインと前記第１のトランジスタのゲートとの間に接続された第２の定電流源、および
そのソースが前記第１のトランジスタのゲートに接続され、そのドレインが第４の電源電位のラインに接続され、そのゲートが前記入力電位を受ける第２の導電形式の第２のトランジスタを含む、請求項５に記載のオフセット補償機能付駆動回路。 - 前記駆動回路は、さらに、前記第１のトランジスタのソースと前記出力ノードとの間に介挿され、そのゲートが前記出力ノードに接続された第２の導電形式の第３のトランジスタを含み、
前記レベルシフト回路は、さらに、前記第１のトランジスタのゲートと前記第２のトランジスタのソースとの間に介挿され、そのゲートが前記第１のトランジスタのゲートに接続された第１の導電形式の第４のトランジスタを含む、請求項６に記載のオフセット補償機能付駆動回路。 - 前記駆動回路は、
第１の電源電位のラインと前記出力ノードとの間に接続されたトランジスタ、
前記出力ノードと第２の電源電位のラインとの間に接続された定電流源、および
前記出力ノードの電位が前記入力電位の電位に一致するように前記トランジスタのゲート電位を制御する差動増幅回路を含む、請求項４に記載のオフセット補償機能付駆動回路。 - 請求項４から請求項８のいずれかに記載のオフセット補償機能付駆動回路と、
前記オフセット補償機能付駆動回路の出力電位に応じてその光透過率が変化する液晶セルとを備える、液晶表示装置。
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