JP5251541B2 - 定電圧発生回路およびレギュレータ回路 - Google Patents

Description

本発明は、定電圧発生回路およびそれを利用したれレギュレータ回路に関する。

従来から、アナログ集積回路では、温度、電源電圧に依存しない一定の基準電圧が必要な場合、バンドギャップ回路と呼ばれる基準電圧回路（定電圧発生回路）が広く用いられている。デジタル回路との混載が容易なことから重要なＣＭＯＳアナログ集積回路においても、バンドギャップ回路は、安定な基準電圧回路として広く用いられてきた。

従来のバンドギャップ回路では、順バイアスされたｐｎ接合の電位と、絶対温度（Ｔ）に比例（ＰＴＡＴ(Proportional To Absolute Temperature)と一般に称されている）する電圧を加算することで、温度に依存しない基準電圧を得る各種の回路が考案され実用に供されてきた。

順バイアスされたｐｎ接合の電位は、ｐｎ接合の電位を１次式で近似すればあるいは１次式で近似できる範囲内では、絶対温度に対して負の線形依存性（ＣＴＡＴ(Complementary To Absolute Temperature)と称される）であることが知られている。この順バイアスされたｐｎ接合の電位に（適切な）ＰＴＡＴ電圧を加算することで、ほぼ温度に依存しない基準電圧が得られることが知られている。

このような従来のバンドギャップ回路のなかで、最も標準的な回路を図１に示す。

図１において、Ｑ１およびＱ２はｐｎｐバイポーラトランジスタ（以下ｐｎｐＢＪＴと略す）を、Ｒ１、Ｒ２およびＲ３は抵抗（その抵抗値もＲ１、Ｒ２およびＲ３で示すものとする。）を、ＡＭＰ１はオペアンプ回路を、ＧＮＤはＧＮＤ端子を、Ｖｂｇｒは出力（基準電位）を、ＮＯＤＥ１、ＩＭおよびＩＰは内部のノードを、示している。抵抗に添えられた値は、抵抗値の例を、ＢＪＴに添えられた数字は、ＢＪＴの相対的な面積の比を示す。

図１の従来回路の動作を簡単に説明する。

ＢＪＴのベース、エミッタ間電圧あるいは、ｐｎ接合の順方向電圧をＶｂｅで表わすと、そのｐｎ接合の順方向電圧と絶対温度Ｔの関係は、概略、式（１）となることが知られている。

Ｖｂｅ＝Ｖｅｇ−ａＴ （１）
ここで、Ｖｂｅ：ｐｎ接合の順方向電圧、Ｖｅｇ：シリコンのバンドギャップ電圧（約１．２Ｖ）、ａ：Ｖｂｅの温度依存性（約２ｍＶ／℃）、Ｔ：絶対温度である。ａの値はバイアス電流により異なるが、実用領域で、概略２ｍＶ／℃程度となることが、知られている。

また、ＢＪＴのエミッタ電流ＩＥと電圧Ｖｂｅの関係は、概略、式（２）となることが知られている。

ＩＥ＝Ｉ０ｅｘｐ（ｑＶｂｅ／ｋＴ） （２）
ここで、ＩＥ：ＢＪＴのエミッタ電流あるいはダイオードの電流、Ｉ０：定数（面積に比例）、ｑ：電子の電荷、ｋ：ボルツマン定数である。

オペアンプＡＭＰ１による負帰還により、ＡＭＰ１の電圧利得が十分大きい場合には、ＡＭＰ１の入力ＩＭとＩＰの電位が（ほぼ）等しくなって回路が安定する。このとき、図１に示すように、Ｒ１とＲ２の抵抗の値を、例えば１：１０（100k：1M）に設定しておくと、Ｑ１とＱ２に流れる電流の大きさは、１０：１となり、Ｑ１に流れる電流を１０Ｉで、Ｑ２に流れる電流をＩで表わす。Ｑ１、Ｑ２の下に添えられたＩ×１０とＩは、この電流の相対関係を示す。

仮に、Ｑ２のエミッタ面積は、Ｑ１のエミッタ面積の１０倍とし（図１のＱ１、Ｑ２に添えられた×１、×１０は、このエミッタ面積の相対関係を示す。）、Ｑ１のベース、エミッタ間電圧をＶｂｅ１で、Ｑ２のベース、エミッタ間電圧をＶｂｅ２で表わすと、式（２）より、式（３）と式（４）の関係が得られる。

１０×Ｉ＝Ｉ０ｅｘｐ（ｑＶｂｅ１／ｋＴ） （３）
Ｉ＝１０×Ｉ０ｅｘｐ（ｑＶｂｅ２／ｋＴ） （４）
式（４）および（５）からＩを消去すると、式（５）が得られる。

１００＝ｅｘｐ（ｑＶｂｅ１／ｋＴ−ｑＶｂｅ２／ｋＴ） （５）
ここで、Ｖｂｅ１−Ｖｂｅ２＝ΔＶｂｅと表わすと、式（６）が得られる。

ΔＶｂｅ＝（ｋＴ／ｑ）ｌｎ（１００） （６）
式（６）から、Ｑ１とＱ２のベース、エミッタ間電圧の差であるΔＶｂｅは、Ｑ１とＱ２の電流密度比１００の対数（ｌｎ（１００））と熱電圧（ｋＴ／ｑ）で表わされる。図１において、ＩＰがＶｂｅ１であり、ＮＯＤＥ１がＶｂｅ２であり、ＩＭとＩＰが等しくなるので、このΔＶｂｅが抵抗Ｒ３の両端の電位差になり、抵抗Ｒ２、Ｒ３には、ΔＶｂｅ／Ｒ３の電流が流れる。

従って、抵抗Ｒ２の両端の電位差ＶＲ２は、式（７）で表わされる。

ＶＲ２＝ΔＶｂｅＲ２／Ｒ３ （７）
上記のように、ＩＭの電位はＩＰの電位、すなわちＶｂｅ１で等しくなるので、基準電圧Ｖｂｇｒの電位は式（８）で表わされる。

Ｖｂｇｒ＝Ｖｂｅ１＋ΔＶｂｅＲ２／Ｒ３ （８）
式（１）に示したように、ｐｎ接合の順方向電圧Ｖｂｅ１は、温度の上昇にともなって減少する負の温度依存性を持つ。一方、式（６）に示されるように、ΔＶｂｅは温度に比例して大きくなる。従って、適切に定数を選ぶことで、Ｖｂｅ１の変化分をΔＶｂｅＲ２／Ｒ３で相殺することにより、基準電圧Ｖｂｇｒの値が温度に依存しないように設計できる。そのときのＢＧＲＯＵＴの値は、シリコンのバンドギャップ電圧に相当する約１．２Ｖ（１２００ｍＶ）となる。

このように、図１の従来回路では、回路定数を適切に選ぶことで、温度に依存しないバンドギャップ電圧を比較的簡単な回路で発生することが可能となっていた。

図１の従来回路では、上で説明したように、比較的単純な回路で、基準電圧を発生できる利点があったが、一方、次に説明するような欠点もあった。

図２は、図１の従来回路の問題点を説明する図である。なお、以下の図において、符号は、特に断らない限り、対応するものとする。

図２において、ＩＡＭＰ１は理想オペアンプ回路を、ＶＯＦＦはオペアンプのオフセット電圧を表わす等価電圧源を、ＩＩＭは理想オペアンプＩＡＭＰ１の−側の入力端子を、示している。

図２では、図１の従来回路の問題点を説明するために、図１のＡＭＰ１を、理想オペアンプＩＡＭＰ１と、等価オフセット電圧ＶＯＦＦで示した。図２の回路の基本的な動作は図１の説明の通りであり、ここではオフセット電圧ＶＯＦＦが出力Ｖｂｇｒの電圧にどう影響するかを説明する。

ＣＭＯＳ回路で、バンドギャップ回路、とくに図１のような回路を構成する場合、オペアンプのオフセット電圧の影響は避けることができない。理想的には、図１のＡＭＰ１の入力電位ＩＭとＩＰが等しい場合、ＡＭＰ１の出力電位は、（例えば）電源電圧の１／２程度の電位となる。しかし実際の集積回路では、アンプを構成する素子の特性が完全に一致することはない。そのため、ＡＭＰ１の出力電位が、（例えば）電源電圧の１／２程度の電位となる電位は、それぞれのアンプによって異なり、そのときの入力電位の差電位はオフセット電圧と呼ばれる。典型的なオフセット電圧は±１０ｍＶ程度であることが知られている。

このような、現実のアンプの特性がバンドギャップ回路の出力電位に、どう影響するかを説明するために、図２では、図１のＡＭＰ１を、理想オペアンプＩＡＭＰ１と、等価オフセット電圧ＶＯＦＦを組み合わせて示している。理想オペアンプＩＡＭＰ１のオフセット電圧は０ｍＶとする。

図１の理想的な回路では、ＩＭとＩＰの電位が一致する。一方、現実の回路では、仮想的な理想オペアンプ入力ＩＩＭとＩＰの電位が一致するので、ＩＭと、ＩＰの電位は、オフセット電圧ＶＯＦＦに相当する電位に相当する値分だけずれる。簡単のために、理想状態で抵抗Ｒ３の両端に加わる電位差を式（９）で表わす。

ＶＲ３＝ΔＶｂｅ （９）
図２の抵抗Ｒ３に加わる電位差ＶＲ３’は概略式（９’）で表わされる。

ＶＲ３’＝ΔＶｂｅ＋ＶＯＦＦ （９’）
ここで、ＶＯＦＦはオフセット電圧ＶＯＦＦの値を示すものとする。

抵抗Ｒ２の両端の電位差ＶＲ２’は、式（１０）で表される。

ＶＲ２’＝（ΔＶｂｅ＋ＶＯＦＦ）Ｒ２／Ｒ３ （１０）
したがって、Ｖｂｇｒは式（１１）で表わされる。

Ｖｂｇｒ＝Ｖｂｅ１＋ＶＯＦＦ＋（ΔＶｂｅ＋ＶＯＦＦ）Ｒ２／Ｒ３ （１１）
図２のようにＲ２／Ｒ３＝５とすると、Ｖｂｇｒの値は、理想値にオフセット電圧を（約）６倍した値を加えた値となる。

図１、図２の回路では、できるだけオペアンプのオフセット電圧の影響を小さくするために、Ｑ１に対してＱ２の面積を１０倍に、さらに、Ｑ１に流れる電流をＱ２に流れる電流の１０倍とした例を示している。これにより例えばＲ３の両端の電位差は、式（１２）で表される。

ΔＶｂｅ＝（ｋＴ／ｑ）ｌｎ（１００）＝２６ｍＶ×４．６＝１２０ｍＶ （１２）
式（１２）に示されるように、１２０ｍＶと比較的大きな値とできる。これによりＶＯＦＦの影響を比較的小さく抑えることが可能だが、この場合でも、約６００ｍＶのＶｂｅにＰＴＡＴ電圧を加算して１２００ｍＶのバンドギャップ電圧を得るためには、式（１２）の値を５倍して、Ｖｂｅ１に加算しなければならない。このため、オフセット電圧ＶＯＦＦがある場合には（１＋５）＝６倍程度、ＶＯＦＦの影響が増幅されて、Ｖｂｇｒに影響する。図２に示したＶｂｇｒの式は、このオフセット電圧の影響を示している。

つまり、図１の回路は、比較的単純な回路構成で、バンドギャップ回路を構成できる利点をもってはいるが、オペアンプ回路のオフセット電圧により、達成される基準電圧Ｖｂｇｒの精度が制限されるという限界を持っている。

この問題を解決するために、オフセットを相殺する出力を交互に行うように内部動作を切り換えるいわゆるチョッパ回路を導入したバンドギャップ回路（Chopper-stabilized BGR）が提案されている。

図３は、従来のチョッパ型バンドギャップ回路を示し、（Ａ）はその構成を示し、（Ｂ）は回路における切換信号（スイッチ信号）および出力変化を示す。図３を参照して従来のチョッパ型バンドギャップ回路の動作原理を説明する。

図３において、ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４はスイッチを、ＩＡＭＰ２は理想オペアンプ回路を、ＮＯＤＥ２およびＮＯＤＥ３は内部のノードを、１０はスイッチ信号φ１、φ２を発生するスイッチ信号発生回路を、１１はＬＰＦ（ローパスフィルタ）を、示す。スイッチＳＷ１からＳＷ４に添えられた信号名φ１、φ２はそれぞれのスイッチが閉じられる期間を示し、ＳＷ２、ＳＷ３はφ１がＨ（Ｈｉｇｈ、高レベル）の期間（以下φ１期間と呼ぶ）閉じられ、ＳＷ１、ＳＷ４はφ２がＨの期間（以下φ２期間と呼ぶ）閉じられる。信号φ１、φ２のタイミングは、図３の（Ｂ）に示される。スイッチ信号発生回路は、例えばクロックからスイッチ信号φ１、φ２を発生することが可能であり、クロックとそれを反転した信号をスイッチ信号φ１、φ２として利用することも可能である。

図３の従来回路の動作を簡単に説明する。

図３の回路は、φ１がＨの期間（φ１期間）は、図１および図２の回路と、同様に動作する。図１および図２で説明したように、（例えば）オフセット電圧ＶＯＦＦが６倍されて、理想的なバンドギャップ出力に加算され、出力ＢＧＲＯＵＴに出力される。このときのＢＧＲＯＵＴの値は、例えば、理想値（１２００ｍＶ）＋６×ＶＯＦＦであるとする。

図３の回路では、ＳＷ１からＳＷ４により、ＩＭ、ＩＰとＮＯＤＥ２、ＮＯＤＥ３の接続を入れ替えることで、ＢＧＲＯＵＴをφ２期間に、理想値（１２００ｍＶ）−６×ＶＯＦＦとする。このために、φ１期間では、ＩＭはＮＯＤＥ２に、ＩＰはＮＯＤＥ３に接続されていた状態を、φ２期間にＩＭをＮＯＤＥ３に、ＩＰをＮＯＤＥ２に接続する。またφ２期間にもＩＡＭＰ２による負帰還を実現するために、ＩＡＭＰ２の−入力は、φ１期間には反転入力として、φ２期間には非反転入力として動作するように回路を構成する。同様に、ＩＡＭＰ２の＋入力は、φ１期間には非反転入力として、φ２期間には反転入力として動作するように回路を構成する。これにより、出力ＢＧＲＯＵＴの電位は、図３の（Ｂ）に示すように、φ１期間には、理想値（１２００ｍＶ）＋６×ＶＯＦＦとなり、φ２期間には、理想値（１２００ｍＶ）−６×ＶＯＦＦとなり、φ１、φ２に同期して、変化する。

このクロックφ１、φ２に同期して変化するＢＧＲＯＵＴの電位をＬＰＦ（ローパスフィルタ）１１に入力し、その直流成分を取り出すと、オフセットＶＯＦＦに起因する誤差を含まない基準電圧を出力することができる。つまり、図３の回路はオフセットに起因する誤差を、φ１、φ２により交流成分に変換し、ＬＰＦにより誤差成分を取り除き、理想的な基準電圧出力を得る回路として働く。

図４は、図３のアンプ回路をトランジスタレベルでより詳細に示した図である。図４において、ＶＤＤは電源端子を、ＮＤ１、ＮＤ２、ＮＧ１、ＮＧ２は内部のノードを、ＰＢＩＡＳ１はバイアス電位を、ＰＭ１からＰＭ４はＰＭＯＳトランジスタを、ＮＭ１からＮＭ３はＮＭＯＳトランジスタを、示している。スイッチＳＷ１からＳＷ８は、図３と同様に添えられた信号名φ１、φ２に応じて動作する。

ＳＷ１からＳＷ４によりＰＭ２、ＰＭ３のどちらか一方がＩＭに接続され、残りがＩＰに接続される。例えば、φ１期間には、ＰＭ２のゲートがＩＭに接続される。ＳＷ５が閉じて、ＮＭ１がダイオード接続の負荷となり、ＮＤ２がＮＭ３のゲートＮＧ２に接続される。φ２期間には、ＰＭ３のゲートがＩＭに接続され、ＳＷ６が閉じる。ＮＤ１がＳＷ８によりＮＭ３のゲートＮＧ２に接続され、φ１期間、φ２期間のいずれにおいても負帰還ループが形成される。ＰＭ２、ＰＭ３、ＮＭ１、ＮＭ２で構成されるアンプの＋側入力と−側入力が、φ１期間とφ２期間で入れ替わるので、オフセット電圧も、φ１期間とφ２期間で、ほぼ逆符号で等しい値となり、平均的には、オフセットのないアンプとして動作する。

この図３および図４に示すようなチョッパ回路を導入したバンドギャップ回路（Chopper-stabilized BGR）によりオペアンプのオフセット電圧に起因する誤差が低減されていた。

特開２００７−２９９２９４号公報 特開平６−２４４６５６公報 特開２００４−８０５８１号公報 特許第３２７３７８６号公報 米国特許第６，４６２，６１２号

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上記のように、従来からチョッパ回路を利用してオペアンプのオフセット電圧による誤差を取り除いたＢＧＲ回路が提供されていた。

しかしながら、従来のチョッパ型ＢＧＲ回路では、オペアンプのオフセット電圧による誤差を交流成分に変換し、ＬＰＦ（ローパスフィルタ）により、交流成分を取り除くので、出力電圧のリプルを小さくするためには、時定数の大きなＬＰＦが必要となる。つまり、容量Ｃと抵抗ＲでＬＰＦを構成するので、Ｃ、Ｒの値ともに大きくなり、オフセット電圧を大きく見積もると、占有面積が増加するという問題があった。

オフセット電圧は、ある分布をもち、最大値を予測することは簡単ではなく、ある程度余裕をもって見積もる必要があり、そのためにＬＰＦを必要以上に大きくするように設計していた。

実施形態の定電圧発生回路は、順バイアスされた第１のｐｎ接合の電位であって、負の温度特性で変化する所定の第１電位と、第１電位と異なる電流密度で順バイアスした第２のｐｎ接合と直列に接続された抵抗の一端の第２電位とを出力する基準電位発生部を利用する。開示の定電圧発生回路は、基準電位発生部の出力する第１電位および第２電位を２個の入力とし、第１動作期間に出力が前記出力線に接続される第１アンプ部と、第１電位および第２電位を２個の入力とし、第２動作期間に出力が出力線に接続される第２アンプ部と、を備える。第１動作期間と前記第２動作期間は交互に実行される。第１アンプ部は、第２動作期間において第１アンプ部のオフセット電圧を記憶し、第１動作期間において記憶したオフセット電圧分を相殺して第１電位と前記第２電位を等しくする出力を行う。第２アンプ部は、第１動作期間において第２アンプ部のオフセット電圧を記憶し、第２動作期間において記憶したオフセット電圧分を相殺して第１電位と第２電位を等しくする出力を行う。

このように、開示の定電圧発生回路は、チョッパ動作を行わずに、２個のアンプ部を用意して、その出力を切り換える。２個のアンプ部は、オフセットの記憶動作と、記憶したオフセット分補正した出力を交互に相補的に行う。

実施形態によれば、オフセット電圧に影響されずに一定電圧を発生する定電圧発生回路が、小さな占有面積で実現できる。

図１は、従来のバンドギャップ回路（ＢＧＲ回路）の回路例を示す図である。 図２は、従来のバンドギャップ回路（ＢＧＲ回路）のオフセット電圧と出力電圧の関係を説明する図である。 図３は、従来のチョッパ型バンドギャップ回路（ＢＧＲ回路）の回路構成および動作信号を示す図である。 図４は、従来のチョッパ型バンドギャップ回路（ＢＧＲ回路）の回路例である。 図５は、バンドギャップ回路（ＢＧＲ回路）を使用した第１実施形態の定電圧発生回路の回路構成および動作信号を示す図である。 図６は、第１実施形態の定電圧発生回路の動作説明図である。 図７は、第１実施形態の定電圧発生回路の動作の説明図である。 図８は、第１実施形態の定電圧発生回路のより具体的な回路構成を示す図である。 図９は、従来のバンドギャップ回路（ＢＧＲ回路）の温度と出力電圧、オフセット電圧の関係を説明する図である。 図１０は、従来のバンドギャップ回路（ＢＧＲ回路）の温度と出力電圧、オフセット電圧の関係の一例を示す図である。 図１１は、第１実施形態の定電圧発生回路（ＢＧＲ回路）の温度と出力電圧、オフセット電圧の関係を説明するための図である。 図１２は、第１実施形態の定電圧発生回路の動作波形の例を示す図である。 図１３は、第１実施形態の定電圧発生回路の動作波形の例を示す図である。 図１４は、第１実施形態の定電圧発生回路の動作波形の例を示す図である。 図１５は、第１実施形態の定電圧発生回路の温度と出力電圧、オフセット電圧の関係の一例を示す図である。 図１６は、第１実施形態の定電圧発生回路の温度と出力電圧、オフセット電圧の関係の一例を示す図である。 図１７は、第２実施形態の定電圧発生回路の回路構成を示す図である。 図１８は、第２実施形態の定電圧発生回路の動作信号の例を示す図である。 図１９は、第２実施形態の定電圧発生回路の変形例の回路構成を示す図である。 図２０は、第２実施形態の定電圧発生回路の変形例の動作信号を示す図である。 図２１は、第３実施形態の定電圧発生回路の回路構成を示す図である。 図２２は、第３実施形態の定電圧発生回路の動作を説明する図である。 図２３は、第３実施形態の定電圧発生回路の動作を説明する図である。 図２４は、第３実施形態の定電圧発生回路の動作を説明する図である。 図２５は、実施形態の定電圧発生回路を応用したレギュレータ回路を示す図である。

図５は、第１実施形態の定電圧発生回路の基本構成を示す図であり、（Ａ）が回路構成を、（Ｂ）が回路における切換信号（スイッチ信号）を示す。また、図６および図７は、図５の回路の動作を説明するための、ある時刻での図５の回路の等価回路を示している。第１実施形態の定電圧発生回路も、バンドギャップ回路である。

図５に示すように、第１実施形態の定電圧発生回路は、出力信号ＢＧＲＯＵＴが印加される出力信号線（以下ＢＧＲＯＵＴと称する場合がある。）、出力信号線とＧＮＤ端子との間に直列に接続された抵抗Ｒ１およびｐｎｐバイポーラトランジスタ（ＢＪＴ）Ｑ１と、出力信号線とＧＮＤ端子との間に直列に接続された抵抗Ｒ２、Ｒ３およびｐｎｐバイポーラトランジスタ（ＢＪＴ）Ｑ２と、Ｒ１とＱ１の接続ノードＩＰおよびＲ２とＲ３の接続ノードＩＭを入力とする第１アンプ部および第２アンプ部と、切り換え信号（スイッチ信号）をφ１およびφ２発生するスイッチ信号発生回路１０と、出力信号ＢＧＲＯＵＴが入力されるローパスフィルタ（ＬＰＦ）１１と、を有する。

第１アンプ部は、＋側入力がＩＰに接続されるＣＭＯＳの第１オペアンプＡＭＰＡＺ１と、ＩＭと内部ノードＮＤＣＡＺ１との間に接続された第１スイッチＳＷＡＺ１と、ＩＰとＮＤＣＡＺ１との間に接続された第２スイッチＳＷＡＺ２と、ＮＤＣＡＺ１とＡＭＰＡＺ１の−側入力（内部ノードＯＰＩＭ１）の間に接続された容量ＣＡＺ１と、ＯＰＩＭ１とＡＭＰＡＺ１の出力（ＯＰＯ１）との間に接続された第３スイッチＳＷＡＺ３と、ＯＰＯ１と出力信号線の間に接続された第４スイッチＳＷＡＺ４と、を有する。

第２アンプ部は、＋側入力がＩＰに接続されるＣＭＯＳの第２オペアンプＡＭＰＡＺ２と、ＩＭと内部ノードＮＤＣＡＺ２との間に接続された第５スイッチＳＷＡＺ５と、ＩＰとＮＤＣＡＺ２との間に接続された第６スイッチＳＷＡＺ６と、ＮＤＣＡＺ２とＡＭＰＡＺ２の−側入力（内部ノードＯＰＩＭ２）の間に接続された容量ＣＡＺ２と、ＯＰＩＭ２とＡＭＰＡＺ２の出力（ＯＰＯ２）との間に接続された第７スイッチＳＷＡＺ７と、ＯＰＯ２と出力信号線の間に接続された第８スイッチＳＷＡＺ８と、を有する。言い換えれば、第１アンプ部と第２アンプ部は同様の構成を有する。

Ｑ１およびＱ２に添えられた数字は、ＢＪＴの相対的な面積の比の一例を示す。ＳＷＡＺ１からＳＷＡＺ８に添えられた信号名φ１、φ２はそれぞれのスイッチが閉じられる期間を示し、それぞれの信号がＨ（Ｈｉｇｈ、高レベル）の期間閉じられ、それぞれの信号がＬ（Ｌｏｗ、低レベル）の期間、開放されるものとする。図５のスイッチ信号φ１、φ２は、例えば、図３の信号φ１、φ２と同様なタイミングの信号である。

Ｑ１、Ｑ２、抵抗Ｒ１、Ｒ２およびＲ３を含む基準電位発生部の動作についてはすでに説明したので、説明は省略する。

図３および図４の従来回路では、ＣＭＯＳアンプの入力を入れ替えることで、入れ替えの周波数を基本周波数として、オフセット電圧を交流信号に変換し、ＬＰＦで誤差成分を取り除くことで、理想的なバンドギャップ電圧を出力として取り出していた。

これに対して、図５の第１実施形態の回路では、ＣＭＯＳアンプのオフセット電圧を容量ＣＡＺ１、ＣＡＺ２に記憶しておいて、この容量に蓄えた電圧を利用してオフセット電圧を相殺し、全体としてオフセット電圧が、ほぼゼロとなる理想アンプとなるよう回路を動作させる。

図５の回路は、φ１がＨ（Ｈｉｇｈ、高レベル）の期間（以下、φ１期間と呼ぶ）では、図６に示す回路と等価となる。φ１期間では、φ２はＬ（Ｌｏｗ、低レベル）となっている。同様に、図５の回路は、φ２がＨ（Ｈｉｇｈ、高レベル）の期間（以下、φ２期間と呼ぶ）では、図７に示す回路と等価となる。φ２期間では、φ１はＬとなっている。図６および図７は、図５の回路を動作に合わせて省略して示している。

φ１期間では、図５のスイッチＳＷＡＺ１、ＳＷＡＺ４は閉じられている（ＯＮとなっている）。また、ＳＷＡＺ２、ＳＷＡＺ３は開放（ＯＦＦ）となっている。このため、図６に示すように、アンプＡＭＰＡＺ１の出力ＯＰＯ１は、ＢＧＲＯＵＴと同電位となる。また、ＡＭＰＡＺ１の−側入力ＯＰＩＭ１は、容量ＣＡＺ１だけが接続された状態となる。同時に、このφ１期間では、図５のスイッチＳＷＡＺ６、ＳＷＡＺ７はＯＮとなり、ＳＷＡＺ５、ＳＷＡＺ８はＯＦＦとなっている。図６は、この状態を示している。

ＣＭＯＳアンプＡＭＰＡＺ２の出力はＳＷＡＺ７によりＡＭＰＡＺ２の−側入力ＯＰＩＭ２に接続されている。また、ＳＷＡＺ８がＯＦＦなので、ＡＭＰＡＺ２の出力ＯＰＯ２は、ＢＧＲＯＵＴから切り離されている。ＳＷＡＺ５がＯＦＦなので、容量ＣＡＺ２の一方のノードＮＤＣＡＺ２の電位は、Ｑ１のエミッタ電位ＩＰとなっており、同時にＩＰの電位はＡＭＰＡＺ２の＋側入力電位ともなっている。

つまり、φ１期間には、ＣＭＯＳアンプＡＭＰＡＺ２の＋側入力はＩＰの電位、−側入力の電位は、ＡＭＰＡＺ２の出力ＯＰＯ２の電位となっている。ＣＭＯＳアンプＡＭＰＡＺ２の電圧利得が十分大きく、また、その入力換算オフセット電圧は、＋側入力電圧に対して、−側入力の電位がＶＯＦＦ大きいときに、出力電位ＯＰＯ２が電源電圧の１／２程度となるような値であるとする。

図６のＡＺＡＭＰ２の接続は電圧フォロアとしてよく知られる接続となっている。ＡＭＰＡＺ２の＋側入力電位がＩＰの電位なので、ＡＭＰＡＺ２の−側入力の電位は、ＩＰ＋ＶＯＦＦ程度の電位とならないと、出力電位ＯＰＯ２の電位は、電源電圧の１／２程度とならない。

図６のＡＺＡＭＰ２の接続は、ＯＰＩＭ２の電位が上昇すると、ＯＰＯ２の電位が下がり、ＯＰＩＭ２の電位が下がり、ＯＰＩＭ２の電位が下がると、ＯＰＯ２の電位が上昇し、ＯＰＩＭ２の電位が上がるような接続となっており、負帰還回路となっている。従って、ＣＭＯＳアンプＡＭＰＡＺ２の電圧利得が十分大きいと、ＯＰＩＭ２の電位は、ＩＰ＋ＶＯＦＦ程度の電位となって安定する。

つまり、ＡＭＰＡＺ２の＋側入力の電位ＩＰに対して、ＯＰＩＭ２の電位はＩＰ＋オフセット電圧ＶＯＦＦ程度の電位となるので、容量ＣＡＺ２の両端の電位は、ＩＰの電位と、ＩＰ＋ＶＯＦＦとなる。これにより、ＣＡＺ２には、＋側入力ＩＰと同じ電位をＮＤＣＡＺ２に与えたときに、ＯＰＩＭ２の電位が、＋側入力電位ＩＰ＋オフセット電圧ＶＯＦＦとなるような電荷が蓄えられる。あるいは、ＣＡＺ２の両端の電位差は、ほぼＶＯＦＦとなる。このＣＡＺ２の電荷を利用して、ＡＭＰＡＺ２のオフセット電圧を相殺し、ＢＧＲ回路を動作させることを以下に説明する。

φ１期間の後、φ２がＨとなるφ２期間となったときの発明の回路の動作を説明する。φ２期間では、φ１はＬ（Ｌｏｗ、低レベル）となっている。

φ２期間では、図５のＳＷＡＺ１、ＳＷＡＺ４はＯＦＦ、ＳＷＡＺ２、ＳＷＡＺ３はＯＮとなっている。また、ＳＷＡＺ５、ＳＷＡＺ８はＯＮ、ＳＷＡＺ６、ＳＷＡＺ７はＯＦＦとなっている。

上記のように、図５の回路は、φ２期間図７の回路と等価となる。ＳＷＡＺ８がＯＮなので、ＡＭＰＡＺ２の出力ＯＰＯ２と、ＢＧＲＯＵＴは同電位となる。ＳＷＡＺ６がＯＦＦ、ＳＷＡＺ５がＯＮなので、ＣＡＺ２の一端、ＮＤＣＡＺ２はＩＭに接続される。ＳＷＡＺ７がＯＦＦなので、ＯＰＩＭ２にはＣＡＺ２しか接続されていない。また、φ２期間の前の期間、φ１期間で、ＣＡＺ２にはオフセット電圧ＶＯＦＦが記憶されている。

図６で説明したように、ＣＡＺ２の一端、図５のＮＤＣＡＺ２の電位と、ＡＭＰＡＺ２の＋側入力ＩＰの電位が等しくなったときに、ＡＭＰＡＺ２の−側入力ＯＰＩＭ２の電位が、＋側入力電位ＩＰ＋ＶＯＦＦの電位となるような電荷がＣＡＺ２に蓄えられている。ＶＯＦＦは、例えば、＋の値であるとして図６の説明を行ったが、ＶＯＦＦの符号がマイナスであっても、図６の回路動作に影響はなく、結局、ＯＰＩＭ２とＡＭＰＡＺ２の＋側入力ＩＰの電位差がオフセット電圧となるような電荷が、ＣＡＺ２に蓄えられ、ＣＡＺ２の両端の電位差は、オフセット電圧となる。図５のＮＤＣＡＺ２の電位と、ＡＭＰＡＺ２の＋側入力ＩＰの電位が等しくなったときに、ＡＭＰＡＺ２の−側入力ＯＰＩＭ２の電位は、＋側入力電位ＩＰ＋オフセット電圧ＶＯＦＦの電位となる。

このため、図７のＣＡＺ２とＡＭＰＡＺ２は、ＩＭ、ＩＰから見たとき、オフセット電圧がほぼゼロとなる理想オペアンプとほぼ等価な回路として動作する。その理由は、ＯＰＩＭ２の電位は、ほぼ、ＩＰ＋ＶＯＦＦの電位となり、ＩＭの電位はＩＰとなって、バンドギャップ回路の帰還動作が安定するからである。ＩＭの電位がほぼＩＰに等しいとすると、ＯＰＩＭ２の電位は、ＩＰ＋ＶＯＦＦとなる。

ＡＭＰＡＺ２自体はオフセット電圧ＶＯＦＦ分ＯＰＩＭ２の電位が＋側電位ＩＰより高い電位とならないと、ＯＰＯ２の電位が電源電圧の中間程度の電位とならないが、ＣＡＺ２の両端の電位差がＶＯＦＦなので、ＩＭとＩＰの電位はほぼ等しい点で、この条件、ＯＰＩＭ２の電位がＩＰ＋ＶＯＦＦとなる条件、が満たされ、図７のバンドギャップ回路は安定する。

つまり、φ１期間にＣＡＺ２にＡＭＰＡＺ２のオフセット電圧を記憶しておくことで、φ２期間では、ＩＭ、ＩＰから見たオフセット電圧をほぼゼロとでき、ＢＧＲＯＵＴの電位は、従来回路で説明した、理想的な値とほぼ同じとできる。実際には、ＡＭＰＡＺ２の電圧利得は無限大ではなく有限なので、その効果により、ＣＡＺ２に記憶するオフセット電圧は、ＡＭＰＡＺ２と完全に一致はしないが、その差が非常に小さい。

φ２期間のＡＭＰＡＺ１について説明する。ＳＷＡＺ４はＯＦＦなので、ＡＭＰＡＺ１の出力ＯＰＯ１はＢＧＲＯＵＴから切り離されている。また、ＳＷＡＺ３がＯＮなので、ＡＭＰＡＺ１の出力ＯＰＯ１は、ＡＭＰＡＺ１の−側入力ＯＰＩＭ１の電位はＯＰＯ１と同電位となる。ＳＷＡＺ１がＯＦＦ、ＳＷＡＺ２がＯＮなので、ＡＭＰＡＺ１の＋側入力の電位はＩＰ、ＣＡＺ１のスイッチ側のノードＮＤＣＡＺ１の電位もＩＰとなる。図６でＡＭＰＡＺ２のオフセット電圧をＣＡＺ２に記憶することを説明したが、全く同じ動作が、ＡＭＰＡＺ１については、φ２期間に行われる。

つまり、φ１期間では、ＡＭＰＡＺ２のオフセット電圧に相当する電荷がＣＡＺ２に蓄えられ、ＣＡＺ２の両端の電位差がＡＭＰＡＺ２のオフセット電圧と等しくなる。同様に、φ２期間では、ＡＭＰＡＺ１のオフセット電圧に相当する電荷がＣＡＺ１に蓄えられ、ＣＡＺ１の両端の電位差は、ＡＭＰＡＺ１のオフセット電圧と等しくなる。

φ１期間で、ＡＭＰＡＺ２のオフセット電圧をＣＡＺ２に記憶し、φ２期間で、ＡＭＰＡＺ２とＣＡＺ２を使用してバンドギャップ電圧ＢＧＲＯＵＴを発生する。φ２期間で、ＡＭＰＡＺ１のオフセット電圧をＣＡＺ１に記憶し、φ１期間で、ＣＡＺ１とＡＭＰＡＺ１を使用してバンドギャップ電圧ＢＧＲＯＵＴを発生する。φ１期間と、φ２期間を交互に繰り返すことで、常に、オフセット電圧を相殺されたアンプを使用してＢＧＲＯＵＴを発生することが可能となる。

このように、図３および図４の従来回路と異なり、第１実施形態の回路では、ＢＧＲＯＵＴには、オフセット電圧誤差は交流に変換されて出力されない。しかしながら、φ１期間とφ２期間の切り替え時にＢＧＲＯＵＴに、切り替わり時のグリッチが発生する。このグリッチを除去する目的で、ＢＧＲＯＵＴの電位をＬＰＦに入力し、平滑化して、バンドギャップ電圧の理想値を得る。

以上、図５から図７を用いて、第１実施形態の定電圧発生回路（バンドギャップ回路：ＢＧＲ回路）の基本的な動作、考え方を説明した。

図８は、図５に示した第１実施形態のＢＧＲ回路において、第１オペアンプＡＭＰＡＺ１および第２オペアンプＡＭＰＡＺ２、およびＬＰＦ１１の構成をトランジスタレベルでより詳細に示した図である。第１実施形態のＢＧＲ回路は、例えば、図８のような構成で実現することができる。

図８に示すように、第１オペアンプＡＭＰＡＺ１は、ＰＭＯＳトランジスタＰＭ１Ａ、ＰＭ２Ａ、ＰＭ３ＡおよびＰＭ４Ａと、ＮＭＯＳトランジスタＮＭ１Ａ、ＮＭ２ＡおよびＮＭ３Ａと、２個の容量ＣＣ１ＡおよびＣＣ２Ａと、２個のスイッチＳＷＣ１ＡおよびＳＷＣ２Ａと、を有する。同様に、第２オペアンプＡＭＰＡＺ２は、ＰＭＯＳトランジスタＰＭ１Ｂ、ＰＭ２Ｂ、ＰＭ３ＢおよびＰＭ４Ｂと、ＮＭＯＳトランジスタＮＭ１Ｂ、ＮＭ２ＢおよびＮＭ３Ｂと、２個の容量ＣＣ１ＢおよびＣＣ２Ｂと、２個のスイッチＳＷＣ１ＢおよびＳＷＣ２Ｂと、を有する。図示のように、第１オペアンプＡＭＰＡＺ１と第２オペアンプＡＭＰＡＺ２は、同一の構成を有する。さらに、ＬＰＦ１１は、抵抗ＲＬＰＦ１と、容量ＣＬＰＦ１と、を有する。ＰＢＩＡＳ１は外部から印加されるオペアンプのバイアス電位を示す。ＮＧ１Ａ、ＮＧ２Ａ、ＮＧ１ＢおよびＮＧ２Ｂは内部のノードを示す。以下、特に断らない限り、Ｒで始まる素子名は抵抗を、ＰＭで始まる素子名はＰＭＯＳトランジスタを、ＮＭで始まる素子名はＮＭＯＳトランジスタを、Ｃで始まる素子名は容量を、ＳＷで始まる素子名はスイッチを、表わしているものとする。

ＡＭＰＡＺ１、ＡＭＰＡＺ２をトランジスタで表現した部分自体は一般的なＣＭＯＳ増幅回路なので、これらの説明は省略する。

図８の回路が、一般のＣＭＯＳアンプと異なる点は、位相補償容量ＣＣ１Ａ、ＣＣ２Ａ、ＣＣ１Ｂ、ＣＣ２Ｂと、これらを接続するためのスイッチＳＷＣ１Ａ、ＳＷＣ２Ａ、ＳＷＣ１Ｂ、ＳＷＣ２Ｂであり、この位相補償容量について以下に説明する。

既に、図５の説明で述べたように、ＡＭＰＡＺ１、ＡＭＰＡＺ２は、オフセット記憶（以下、オートゼロ(auto-zero)動作とも呼ぶ）、ＢＧＲの帰還アンプ動作を、それぞれ交互に繰り返し、一方がオフセットを記憶している期間に、もう一方がＢＧＲの帰還アンプとして働き、ＢＧＲＯＵＴにバンドギャップ電圧を出力する。

ＢＧＲ回路の帰還アンプとして使用する場合のＣＭＯＳアンプの目的は、図８のＩＰとＩＭの電位が一致するようにＢＧＲＯＵＴの電位を帰還制御することにある。このため、オートゼロ動作でオフセットを記憶するときのＰＭ３Ａのゲート入力はＩＰとなっている。

入力電位が異なると、オフセット電圧も異なることが有り得るので、最終的にアンプとして使用する電位でのオフセット電圧をＣＡＺ１、ＣＡＺ２に記憶しておく必要があり、図５、図８のような回路構成となっている。

ところで、ＢＧＲの帰還アンプとして使用しているときの、例えば、ＡＭＰＡＺ１の出力ＯＰＯ１の電位は１．２Ｖとなっている。一方、オートゼロ期間のＡＭＰＡＺ１の出力ＯＰＯ１の電位は、ＩＰの電位程度となり、約０．６Ｖとなる。また、オートゼロ期間、ＢＧＲの帰還アンプとして使用している期間、ともにＡＭＰＡＺ１は負帰還回路を構成するので、位相補償が必要となる。一般に、位相補償は、例えば、ミラー容量によりドミナントポールを作ることで、帰還回路を安定とするので、位相補償しない場合に比べ、帯域が小さくなる。このため、オートゼロ期間、ＢＧＲの帰還アンプとして使用している期間で、ＡＭＰＡＺ１の出力ＯＰＯ１の電位を変化させなければならないが、その電位を高速に変化させることが難しい。

この問題を解決し、かつ負帰還回路の安定性を確保するために、図８の回路では、オートゼロ期間、ＢＧＲの帰還アンプとして使用している期間、それぞれに専用の位相補償容量ＣＣ１Ａ、ＣＣ２Ａを用意する。例えば、ＡＭＰＡＺ１については、φ２期間に、ＣＡＺ１にオフセット電圧を記憶する。このときのＯＰＯ１の電位は、約０．６Ｖとなり、ＳＷＣ１ＡがＯＮとなって、ＣＣ１Ａが位相補償容量となる。

φ１期間では、ＡＭＰＡＺ１はＢＧＲの帰還アンプとなり、ＯＰＯ１の電位は、１．２Ｖとなる。このときには、ＳＷＣ２ＡがＯＮとなり（ＳＷＣ１ＡはＯＦＦとなる）、ＣＣ２Ａが位相補償容量となる。このように、φ１期間、φ２期間、それぞれの位相容量を用意し、切り替えて使用することで、ＯＰＯ１の電位を変化させるために、ミラー容量ＣＣ１Ａ、ＣＣ２Ａを充放電する必要がなくなる。この結果、ＯＰＯ１の電位を、０．６Ｖから１．２Ｖ、１．２Ｖから０．６Ｖに変化させるのに要する時間を短縮することが可能となる。

φ１期間の終わりにＣＣ２ＡはＳＷＣ２ＡがＯＦＦとなるので、φ１期間のＮＧ２ＡとＯＰＯ１の電位差を記憶している。φ２期間の終わりにＣＣ１ＡはＳＷＣ１ＡがＯＦＦとなるので、φ２期間のＮＧ２ＡとＯＰＯ１の電位差を記憶している。これを切り替えて使用することで、ミラー容量ＣＣ１Ａ、ＣＣ２Ａの充放電による電位変動を最小限に抑えることができる。

以上、ＡＭＰＡＺ１を例にＣＣ１Ａ、ＣＣ２Ａを用意する効果を説明したが、ＡＭＰＡＺ２についても同様の動作となることはいうまでもない。このように位相補償容量を、オートゼロ期間、ＢＧＲの帰還アンプとして使用している期間、それぞれに専用に用意し、切り替えて使用することで、アンプ出力の電位変化に要する時間を短縮できる効果が得られる。この結果、ＢＧＲＯＵＴの電位が変動する期間を短くでき、ＬＰＦ（ＲＬＰＦ１、ＣＬＰＦ１）のサイズを小さくしてもＶｂｇｒの電位の変動幅を小さくできる。

図９は、図５、図８の第１実施形態の回路の効果を示すために、図１の従来回路の出力電圧Ｖｂｇｒと温度、オフセット電圧の関係を求めるために示している。図９の回路は、図１、図２の従来回路をトランジスタレベルで表現し、アンプのオフセット電圧をＶＯＦＦで表わしている。トランジスタで構成されたアンプ（ＰＭ２、ＰＭ３、ＮＭ１、ＮＭ２などで構成される増幅回路）の（ランダム）オフセット電圧はゼロとし、ＶＯＦＦで実際のアンプのオフセット電圧を表現するものとする。

図９の回路は、図２の回路図のアンプをトランジスタで表現しており、ＣＣ１が位相補償容量として働く。図９のＣＭＯＳアンプ自体の構成は、図８の回路と同じであり、ＰＭ１からＰＭ４、ＮＭ１からＮＭ３で構成される理想アンプと、オフセット電圧ＶＯＦＦで現実のアンプを表現している。他の動作は、図８までの説明と重複するので、省略する。

図１０は、図９の従来回路のバンドギャップ電圧Ｖｂｇｒと温度、オフセット電圧ＶＯＦＦの関係を示している。図１０の縦軸は、図９の回路のＶｂｇｒの電圧を、横軸は温度を示している。オフセット電圧を、パラメータとしてＶＯＦＦが１０ｍＶの場合、０ｍＶの場合、−１０ｍＶの場合を示している。従来回路の説明で、述べたように、図９の回路はオフセット電圧により、出力電圧Ｖｂｇｒが大きく変動する。理想的な、オフセット電圧がゼロの場合は、Ｖｂｇｒの電位は、温度によらず、約１．２Ｖとなるが、オフセット電圧が＋１０ｍＶの場合は、Ｖｂｇｒが大きくなり、オフセット電圧が−１０ｍＶの場合は、Ｖｂｇｒが小さくなる。図９では、オフセット電圧を理想電圧源ＶＯＦＦで与えて、ＶＯＦＦとＶｂｇｒの関係を、図１０に示したが、オフセット電圧自体が温度によって、変化する場合もあるので、その出力電圧と、温度の関係も図１０に示すより実際は複雑となり、電圧精度を確保することが難しいことが分かる。

図１１は、図５、図８の第１実施形態の回路の出力電圧Ｖｂｇｒと温度、オフセット電圧の関係を求めるために示した回路図となっている。図１１では、ＡＭＰＡＺ１と、ＡＭＰＡＺ２を理想アンプＩＡＭＰＡＺ１、ＩＡＭＰＡＺ２とオフセット電圧ＶＯＦＦ１、ＶＯＦＦ２の組み合わせとして表わしている。ＩＡＭＰＡＺ１、ＩＡＭＰＡＺ２の詳細な回路は図８と同じとする。図１１の回路で、ＶＯＦＦ１、ＶＯＦＦ２の値がゼロの場合と、ゼロではない場合のＶｂｇｒを求めて、図８の発明の回路の効果を示す。

オフセット電圧をＶＯＦＦ１、ＶＯＦＦ２として表現した関係上、理想アンプＩＡＭＰＡＺ１、ＩＡＭＰＡＺ２のマイナス側の入力をＯＰＩＩＭ１、ＯＰＩＩＭ２として示している。回路の動作自体は、図５の回路、図８の回路と同じなので、動作の詳細な説明は省略し、図１２以降の、図１１の回路の動作波形の例を説明する。

図１２はオフセット電圧ＶＯＦＦ１、ＶＯＦＦ２がゼロの場合の各部の波形の例を示している。図１２の（Ａ）がＩＡＭＰＡＺ１の出力ＯＰＯ１を、図１２の（Ｂ）がＩＡＭＰＡＺ２の出力ＯＰＯ２を示している。図１２の（Ｃ）はＩＭ、図１２の（Ｄ）はＩＰの電位の波形を示している。それぞれ、横軸が時間、縦軸が電位を表わしている。特に断らない限り、波形図は、横軸が時間、縦軸が電圧で表わされているものとする。ＯＰＯ１とＯＰＯ２の電位は１．２Ｖと０．６Ｖ程度の電位（０．６６Ｖ）を交互に繰り返し、ＯＰＯ１が１．２Ｖのときは、ＯＰＯ２が０．６６Ｖとなり、ＯＰＯ１が０．６６Ｖのときは、ＯＰＯ２が１．２Ｖとなっている。これは、オートゼロ期間、ＢＧＲの帰還アンプとして使用している期間を繰り返すためであることは、図８で説明した。

図１２の（Ｃ）および図１２の（Ｄ）から分かるように、ＩＭ、ＩＰの電位は、Ｑ１のエミッタ電位、０．６６Ｖ程度の電位となり、ＩＰとＩＭがほぼ等しい電位となっている。これはＩＭとＩＰが等しい電位となるように帰還制御するバンドギャップ回路の動作を示している。

図１３は、同じ時間軸でみた、ＯＰＩＭ１、ＯＰＩＭ２、ＢＧＲＯＵＴ、Ｖｂｇｒの電位の波形の例となっている。図１２同様、オフセット電圧ＶＯＦＦ１、ＶＯＦＦ２はゼロとなっている。図１３の（Ａ）はＯＰＩＭ１、図１３の（Ｂ）はＯＰＩＭ２、図１３の（Ｃ）はＢＧＲＯＵＴ、図１３の（Ｄ）はＶｂｇｒの電位を示している。

ＯＰＩＭ１、ＯＰＩＭ２はオフセット電圧を含めた、アンプのマイナス側入力に相当する。図１３の例では、オフセット電圧がゼロなので、ＯＰＩＭ１、ＯＰＩＭ２の電位はほぼＩＭの電位と等しい電位となる。図１２の（Ａ）および図１２の（Ｂ）に示した、ＯＰＯ１、ＯＰＯ２の電位の１．２Ｖの部分をスイッチで取り出してきた電位がＢＧＲＯＵＴの電位となる。図１３の（Ｃ）に示すように、切り替わり時にＢＧＲＯＵＴの電位が１．１８Ｖ程度まで低下している。このグリッチをＬＰＦで平滑化して図１３の（Ｄ）のＶｂｇｒが得られる。グリッチにより、平滑化した後の電位も、多少１．２Ｖより低い電位となっているが、図５、図８の説明で述べたように動作していることが分かる。

図１４は、図１１のＶＯＦＦ１を＋１０ｍＶ、ＶＯＦＦ２を−１０ｍＶとしたときの各部の波形の例を示している。図１４の（Ａ）はＩＭ、図１４の（Ｂ）はＩＰ、図１４の（Ｃ）はＯＰＩＭ１、図１４の（Ｄ）はＯＰＩＭ２の波形を示している。

ＶＯＦＦ１、ＶＯＦＦ２がゼロでない場合でも、発明の回路では、ＩＰとＩＭの電位はほぼ等しく、オートゼロ(auto-zero)（オフセット補償）の効果が得られていることが、図１４の（Ａ）、図１４の（Ｂ）から分かる。一方ＶＯＦＦ１を、＋１０ｍＶとしたので、図１３の（Ａ）に対して、図１４の（Ｃ）では、ＯＰＩＭ１の電位が１０ｍＶ高くなっている。この電位差がＣＡＺ１に記憶されることで、オフセット電圧があっても、ＩＰとＩＭを等しく制御することが可能となっている。

同様に、図１４の（Ｄ）のＯＰＩＭ２は、図１３の（Ｂ）の電位より、１０ｍＶ低い電位となっている。これは、ＶＯＦＦ２を−１０ｍＶとしたためである。ＶＯＦＦ２のオフセット電位がＣＡＺ２に記憶されているので、ＯＰＩＭ２とＩＰの電位は一致しなくとも、ＩＭ、ＩＰからみた実効のオフセット電圧をゼロとでき、ＩＰとＩＭを一致させる理想アンプに近い制御が可能となっている。

以上、図５、図８の回路の動作を、図１１に示すオフセット電圧も含めて、波形図を用いて説明した。波形図に示すように、有限のオフセット電圧が存在しても、容量に、このオフセット電圧を記憶し、オートゼロ後に、帰還アンプとして使用することで、オフセット電圧に依存せず、ＢＧＲ電圧を出力する動作が実現できる。

図１５は、図１１の回路で、オフセット電圧ＶＯＦＦ１、ＶＯＦＦ２をゼロとした場合のＶｂｇｒと温度の関係を示している。横軸は時間、縦軸は電圧を表わしている。温度をパラメータとしてＶｂｇｒの電位を示した。ＬＰＦで平滑化しきれていないＶｂｇｒの電位変動が数ｍＶあるが、−４０℃から１２５℃まで（−４０℃、０℃、２５℃、７５℃、１２５℃）、温度を変化させても、ほぼ一定のＶｂｇｒが得られており、バンドギャップ回路として動作していることがわかる。また図１０と同様に、温度上昇に対して、上に凸な特性が得られていることも分かる。

図１６は、図１１において、ＶＯＦＦ１を＋１０ｍＶ、ＶＯＦＦ２を−１０ｍＶとしたときのＶｂｇｒと温度の関係を示している。図１５と同様、横軸は時間、縦軸は電圧を表わしている。温度をパラメータとしてＶｂｇｒの電位を示している。図１６と図１５を比べることで、オフセット電圧に依存せず、ほぼ同じ特性、電圧波形が得られていることが分かる（温度上昇にともなって、Ｖｂｇｒの電位がいったん上昇し、さらに温度が上がるとＶｂｇｒの電位が低くなる。ＢＧＲ回路はこのような特性を示すことが多い）。

このように、本発明により、従来のチョッパ型ＢＧＲ回路と異なり、オフセット電圧に依存しないＶｂｇｒ波形が得られる。このため、オフセット電圧に依存せずＬＰＦを最適に設計することが可能となる効果が得られる。

以上説明した第１実施形態の定電圧発生回路の特徴は、以下のとおりである。

（１）１つのアンプを、チョッパ動作させるのではなく、２つのアンプを用意する。

（２）１つのアンプをオートゼロ動作させて（図６のＡＭＰＡＺ２）、入力換算オフセットを容量（図６、ＣＡＺ２）に記憶する。オフセット電圧を記憶させた後、ＢＧＲの帰還アンプとして使用する（図７、ＡＭＰＡＺ２）。ＢＧＲの帰還アンプとして使用しているときには、容量（ＣＡＺ２）に記憶した電圧で、アンプのオフセット電圧を相殺する。

（３）２つのアンプの１つはＢＧＲの帰還アンプ（図７、ＡＭＰＡＺ２）として使用し、この期間を利用して、もう１つのアンプ（ＡＭＰＡＺ１）のオフセットを記憶するオートゼロ動作を行う。すなわち、２つのアンプを交互に帰還アンプとして使用する。オフセットを相殺したアンプを交互に使用することで、オフセット電圧誤差を含まないバンドギャップ電圧を取り出すことができる。

（４）アンプ切り替えの高速化のために、１つのアンプあたり、２つの位相補償容量を用意する（図８）。２つの位相補償容量（ＣＣ１Ａ、ＣＣ１Ｂ）を、オフセットを記憶する期間と、ＢＧＲの帰還アンプとして使用する期間で切り替えて使用する。

従来の図３のような構成のチョッパ型ＢＧＲでは、出力電圧に、例えば、アンプのオフセット電圧の６倍の誤差電圧が交流信号として加算されてしまう。交流信号の信号振幅はオフセット電圧の例えば６倍程度となり、オフセット電圧の最大値を予測して、その交流信号を十分減衰させるようにＬＰＦを設計する必要があった。

一方、図５、図６、図７の構成では、オフセット電圧に起因する誤差電圧は、交流成分として、出力ＢＧＲＯＵＴに現れない。ＬＰＦの目的は、アンプ切り替え時の出力のグリッチ成分の除去となる。グリッチ成分は、アンプのオフセット電圧に依存しないので、アンプのオフセット電圧に依存せずＬＰＦを設計できる。

図１７は、第２実施形態の定電圧発生回路の基本構成を示す図である。

図１７の回路と、図５および図８の回路との違いは、スイッチＳＷＬＰＦ１およびスイッチ信号発生回路１０が信号φ３を発生することだけなので、異なることについてのみ説明する。ＳＷＬＰＦ１は、後で説明するφ３で制御されるものとする。

図５、図８、図１１および図１２で説明したように、ＯＰＯ１、ＯＰＯ２の電位は、ＩＰの電位と、バンドギャップ電位１．２Ｖの電位を交互に繰り返す。この切り替え時のグリッチがＢＧＲＯＵＴにあらわれ、これをＬＰＦで平滑化している。ＯＰＯ１の電位が０．６Ｖから１．２Ｖに変化する場合、ＳＷＡＺ４がＯＮとなって、ＡＭＰＡＺ１は、ＢＧＲ回路の帰還ループの中に組み込まれた状態とならなければならない。つまり、ＳＷＡＺ４をＯＮとした後の時刻で、初めて、ＯＰＯ１の電位はＩＰの電位０．６Ｖから１．２Ｖに変化を始める。図８に示すように、位相補償容量を２つ用意して、切り替えて使用することで、この過渡期間を短縮することはできるが、原理的に、この過渡状態の期間をゼロとはできない。

そこで、図１７の発明の回路では、ＳＷＬＰＦ１を用意して、ＯＰＯ１の過渡期間、ＯＰＯ２の過渡期間はＬＰＦ（ＲＬＰＦ１、ＣＬＰＦ１）とＢＧＲＯＵＴを切り離す。このように、ＳＷＬＰＦ１を用意して、ＢＧＲＯＵＴの電位変動が大きい、グリッチが発生している期間を、ＬＰＦとＢＧＲＯＵＴを切り離すことで、Ｖｂｇｒの電位変動をより抑制することができる。これにより、ＬＰＦに使用する容量のサイズを削減できる。

図１８は、図１７の制御信号の一例を示している。すでに説明したように、φ１がＨの期間（φ１期間）、φ２がＨの期間（φ２期間）を交互に繰り返す。φ１期間のはじめの期間に、ＡＭＰＡＺ１が、オートゼロ動作から、ＢＧＲ動作に切り替わる。また、φ２期間のはじめの期間に、ＡＭＰＡＺ２が、オートゼロ動作から、ＢＧＲ動作に切り替わる。この切り替わり時刻にＯＰＯ１、ＯＰＯ２が０．６Ｖ程度の電位から１．２Ｖの電位に変化し、ＢＧＲＯＵＴのグリッチとなる。ＳＷＬＰＦ１はφ３がＨの期間ＯＮとなる。φ３は、φ１期間のはじめの期間と、φ２期間のはじめの期間はＬとなるように制御する。このような制御により、ＢＧＲＯＵＴの電位変化の大きい時刻には、ＢＧＲＯＵＴとＶｂｇｒを切り離すことが可能となる。Ｖｂｇｒの電位自体は、容量ＣＬＰＦ１で、φ３がＬの期間も保持される。

図１９は、図１７の第２実施形態の変形例の回路構成を示す図である。図１９の回路は、図８の回路と、一部を除いてほぼ同じ構成となっている。重複する説明は避けて、図１９の発明の回路が、図８の回路と異なる部分を説明する。

図１９では、図１７と同様、ＳＷＬＰＦ１が用意されていること、スイッチの一部の動作タイミングが異なることおよびスイッチ信号発生回路１０がφ１Ｄ、φ２Ｄを発生することが、図８の回路と異なる。ＳＷＬＰＦ１の働きは、図１７のＳＷＬＰＦ１と同様である。

また、図８では、各部のスイッチＳＷＡＺ１からＳＷＡＺ８、ＳＷＣ１Ａ、ＳＷＣ２Ａ、ＳＷＣ１Ｂ、ＳＷＣ２Ｂなどの制御信号は、φ１、φ２として説明した。動作の概略は、図８で説明した通りだが、これらスイッチの制御タイミングは各種の変形が可能で、図１９はこれらスイッチの制御タイミングの他の一例となっている。対応関係をわかりやすくするために、スイッチの名称は、図１９と図８で同じとしたが、図１９では、スイッチに添えられた信号名が図８と一部、異なっている。また、これら制御信号、φ１、φ１Ｄ、φ２、φ２Ｄなどのタイミングの一例を図２０に示している。

図１９の回路では、ＳＷＡＺ１のタイミングは、φ１Ｄとしている。また、ＳＷＡＺ２は、φ２ではなく、φ２Ｄとした。ＳＷＣ１Ａのタイミングもφ２Ｄに変更されている。ＳＷＡＺ５のタイミングはφ２Ｄに、ＳＷＡＺ６のタイミングはφ１Ｄに、ＳＷＣ１Ｂのタイミングはφ１Ｄに変更になっている。

図２０に示すように、φ１とφ１Ｄのタイミングの違い、φ２とφ２Ｄの違いも小さく、図８で説明した回路動作から大幅に動作が変更されているわけではないが、このような信号タイミングとする理由を以下、説明する。

φ１Ｄは、φ１に比べて、立ち下りだけが遅れた信号となっているものとする。また同様に、φ２Ｄは、φ２に対して、立ち下りだけが遅れた信号となっているものとする。φ１Ｄとφ２ＤのＨの期間はオーバーラップしないものとする。ＳＷＡＺ６のタイミングをφ１Ｄ、ＳＷＡＺ７のタイミングをφ１、ＳＷＣ１Ｂのタイミングをφ１Ｄとする理由を説明する。

ＡＭＰＡＺ２のＳＷＡＺ６のタイミングは、φ１Ｄとしている。一方、ＳＷＡＺ７のタイミングはφ１としている。つまり、ＳＷＡＺ６がＯＦＦとなる前の時刻に、ＳＷＡＺ７がＯＦＦとなる。これにより、ＮＤＣＡＺ２をＳＷＡＺ６によりＩＰに固定した状態で、ＳＷＡＺ７をＯＦＦとできる。これにより、ＣＡＺ２の一方のノードＯＰＩＭ２がフローティングとなるので、ＳＷＡＺ６の影響を受けずに、オフセット電圧を、正確にＣＡＺ２に記憶することができる。ＳＷＣ１Ｂのタイミングをφ１Ｄとして、ＳＷＡＺ７の変化より後にＯＦＦするのも同じ理由である。

ＡＭＰＡＺ１では、φ１、φ１Ｄとφ２、φ２Ｄの関係がＡＭＰＡＺ２と入れ替わるが、ＳＷＡＺ３だけをφ２とし、ＳＷＣ１Ａ、ＳＷＡＺ２をφ２Ｄとしているのは、同様に、ＣＡＺ１に記憶するオフセット電圧が正確であるためである。

一方、ＡＭＰＡＺ１では、ＳＷＡＺ４、ＳＷＣ２Ａのタイミングが、φ１、ＳＷＡＺ１のタイミングがφ１Ｄとなっている。これは、ＣＣ２Ａに蓄える電荷が正確なためである。ＳＷＡＺ４とＳＷＣ２Ａが、同時にＯＦＦし、この時点では、ＳＷＡＺ１はＯＮの状態となっている。このため、ＢＧＲの帰還ループを切り離し、ＢＧＲＯＵＴをフローティングにするのと同時にＣＣ２ＡのスイッチをＯＦＦとして、ＢＧＲＯＵＴが定常状態にあるときの電荷をＣＣ２Ａに蓄えている。ＳＷＡＺ１をＯＦＦすることによる影響がＣＣ２Ａの電荷に及ばないので、次にＣＣ２Ａを選択したときの、ＣＣ２Ａの充放電電荷を極力小さくし、処理を高速化する。ＡＭＰＡＺ２に関するスイッチのφ２とφ２Ｄの関係も同様となる。

このように、基本的なタイミングは図８で説明した通りだが、実際の詳細なスイッチのタイミングは各種の変形が可能である。

図２０の説明を続ける。図１９で説明したように、φ１、φ１Ｄとφ２、φ２Ｄを使用したので、φ３のタイミングは、φ１、φ１Ｄおよびφ２、φ２Ｄの立ち上がりの時刻にＬＰＦとＢＧＲＯＵＴが切り離されるように設定すればよい。図２０の波形図では、φ３の立ち下り時刻を、φ１、φ１Ｄ、φ２、φ２Ｄの立ち上がり時刻より早い時刻とし、確実にＢＧＲＯＵＴのグリッチがＶｂｇｒに伝達しないことを意図したタイミング例を示した。φ１、φ１Ｄ、φ２、φ２Ｄの立ち上がり時刻の後、しばらくの間φ３をＬとし、ＢＧＲＯＵＴの電位が安定するのを待って、ＳＷＬＰＦ１をＯＮとし、ＢＧＲＯＵＴをＬＰＦに接続する。φ３のタイミングについても、発明の趣旨を逸脱しない範囲で、調整が可能である。

図２１は、第３実施形態の定電圧回路の構成を示す図である。図２１の回路と、図１７の回路の違いは、スイッチＳＷＰＯＣＴＬ１だけなので、この部分の働きを説明する。

スイッチＳＷＰＯＣＴＬ１は、電源投入時にＣＡＺ１の両端の電位差をゼロに初期化して、電源立ち上がり時でも、Ｖｂｇｒに、ある程度の精度のバンドギャップ電圧が得られるよう制御する素子として働く。図２１の回路では、電源投入時に、φ１はＨ、φ２はＬとなっているものとする（φ１はＨ、φ２はＬとなるよう制御されているものとする、φ１が添えられたスイッチはφ１がＨの期間ＯＮとなり、φ２が添えられたスイッチはφ２がＨの期間ＯＮとなるものとする）。またφ３も、電源投入時には、Ｈとなるよう制御されているものとする。ＳＷＰＯＣＴＬ１の制御信号ＰＯＣＴＬは電源投入直後にＨとなり、クロックφ２がＨとなるときにＬになるよう制御されるものとする。

図５の回路、図８の回路を例に発明のバンドギャップ回路の考え方を説明してきた。２つのクロック、φ１、φ２を用いて、オートゼロ動作、バンドギャップ回路の帰還アンプ動作を交互に繰り返す２つのアンプを組み合わせて使用することを説明した。ところが、電源投入時あるいは電源投入直後には、クロックφ１、φ２を安定して供給できない問題がある。電源電圧がゼロであれば、当然、クロックを供給すべき発振回路も停止しており、電源投入後であっても、発振回路が安定したクロックを供給できるようになるまでは、ある有限の時間がかかるからである。

このような電源投入時、あるいは電源投入直後であっても、電圧精度は高くなくても、ある程度の電圧精度のバンドギャップ電圧を出力することが望ましい場合がある。例えば、発明のＢＧＲ回路を使用して、レギュレータ回路を構成するような場合、電源投入直後であっても、例えば、ＭＣＵ内部の回路に電源電圧を、できるだけ早い時刻に、供給することが望ましい。このようなレギュレータ回路に使用することを想定したとき、図２１の回路のような構成が望ましい。

図２１の回路は、電源投入時あるいは、電源投入直後に、クロック（制御信号）φ１、φ２が安定して供給されなくても、従来の図１の回路と同様に動作させることで、できるだけ早い時刻に、バンドギャップ電圧を出力可能にする。そして、例えば、レギュレータ回路で、内部回路用の電圧を供給し、クロックφ１、φ２を供給できるようになった時点で、図５、図８の回路のオートゼロ動作、バンドギャップ回路の帰還アンプ動作を交互に繰り返す動作を開始する。これにより、より電圧精度の高いバンドギャップ電圧を供給可能な動作モードに切り替わる。

図２２を用いて、図２１の第３実施形態の回路の電源投入時の制御、状態を説明する。電源投入時にφ１はＨとなっているので、ＳＷＡＺ１はＯＮとなっている。またＳＷＡＺ４もＯＮとなっている。電源投入時にφ２はＬとなっているので、ＳＷＡＺ２はＯＦＦとなっている。また、ＳＷＡＺ３はＯＦＦとなっている。

同様に、ＳＷＡＺ５はＯＦＦ、ＳＷＡＺ６はＯＮ、ＳＷＡＺ７はＯＮ、ＳＷＡＺ８はＯＦＦとなっている。電源投入時にφ１をＨ、φ２をＬとしておくと、ＳＷＡＺ１からＳＷＡＺ８の状態は、図８、図５の回路のφ１期間と同じとなる。

通常動作時には、φ１期間には、ＣＡＺ１に記憶した電位差に基づいて、ＯＰＩＭ１に電位を与え、ＡＭＰＡＺ１のオフセット電圧を相殺する。ところが、電源投入時に、ＣＡＺ１の電荷、両端の電位差の値がゼロなのか、あるいは別のある値になっているのかは、電源投入の波形にも依存し、その値は一意に定まっていない。このため、ＣＡＺ１を経由してＡＭＰＡＺ１の入力ＯＰＩＭ１に電位を与えると、ＯＰＯ１の値が意図した値に定まる保証がない。極端な例では、実際のオフセット電圧が＋１０ｍＶ程度なのに、ＣＡＺ１の電位差が０．５ＶV程度となってしまう可能性もあり、このような例では、ＯＰＯ１の電位はバンドギャップ電圧から大きくずれてしまう。この問題を解決するために、図２１の回路では、ＳＷＰＯＣＴＬ１を用意して、電源投入時に、ＳＷＰＯＣＴＬ１をＯＮとし、クロック（制御信号）φ１、φ２が供給され始めるまで、ＯＮを保つ。

このような回路と制御を採用することで、ＡＭＰＡＺ１の−側入力ＯＰＩＭ１はＳＷＰＯＣＴＬ１と、ＳＷＡＺ１により、ＩＭに接続され、直流的にＩＭとＯＰＩＭ１が接続される。ＡＭＰＡＺ１のオフセット電圧は、ＣＡＺ１によりキャンセルされないが、図１の従来回路と同様に動作し、図１の回路と同様の電圧精度でバンドギャップ電圧を出力することが可能となる。これにより、クロックφ１、φ２が供給される以前の早い時刻からバンドギャップ電圧を出力して、レギュレータ回路を動作させることができる効果が得られる。

図２２は、図２１の回路の電源投入時の等価回路を示している。ＡＭＰＡＺ１の−側入力ＯＰＩＭ１は、ＳＷＰＯＣＴＬ１により、ＩＭに接続される（ＳＷＡＺ１はＯＮとなっている。）。また、ＳＷＰＯＣＴＬ１の制御信号ＰＯＣＴＬは、電源投入時に、Ｈ、クロック（制御信号）φ１、φ２が供給され始めるまで、Ｈを保つ。ＳＷＬＰＦ１も電源投入時にＯＮとなるよう制御しておくことで、Ｖｂｇｒには、バンドギャップ電圧が出力される。

図２２では、ＡＭＰＡＺ２はオートゼロ動作の状態となっているように示した。図２２のように、電源投入時の状態を制御しておけば、クロックの供給が可能になった時点で、すぐに、φ２期間に移行できる。あるいは、電源投入時には、ＡＭＰＡＺ２のスイッチの状態を図２２と同じとしておいて、ＡＭＰＡＺ２だけをパワーダウン状態としておいてもかまわない。電源が立ち上がった後、ＡＭＰＡＺ２を動作させ、その後、φ２期間、φ１期間を繰り返すようにしてもよい。

図２３は、図２２の電源投入時の状態の次の状態での動作、制御の例を示している。図２２で、電源投入直後にＡＭＰＡＺ１を従来の図１のバンドギャップ回路として動作させた。図２３では、クロックφ１、φ２の供給が可能となり、φ２をＨとして、図５の回路のφ２期間と同様に動作させ始める。ＡＭＰＡＺ１をオートゼロ動作させ、ＣＡＺ１にオフセット電圧を記憶する。電源投入直後の状態（図２２）で、ＣＡＺ２にはＡＭＰＡＺ２のオフセット電圧が記憶されているので、これを利用してＡＭＰＡＺ２のオフセットを相殺し、ＡＭＰＡＺ２でＢＧＲ電圧を発生する。φ２をＨとし、ＣＡＺ１、ＣＡＺ２を使用するのと同時に、ＰＯＣＴＬをＬとして、以降、ＳＷＰＯＣＴＬ１をＯＦＦとする。

図２４は、図２３の状態、φ２期間の次の状態を示している。ＡＭＰＡＺ１を使用してバンドギャップ電圧を発生し、ＣＡＺ２に、再びＡＭＰＡＺ２のオフセット電圧を記憶する。図２３で、ＣＡＺ１にオフセット電圧を記憶したので、これを利用して、オフセット電圧を相殺する。これ以降は、図２４のφ１期間の動作、図２３のφ２期間の動作を交互に繰り返す。

以上説明したように、図２１の回路により、図１９までの発明のＢＧＲ回路の動作、バンドギャップ電圧の精度を高く保てる利点と、電源投入時の出力電圧のできるだけ早い立ち上がりを両立できる効果が得られ、レギュレータ回路などの応用に有用である。

以上説明したように、第１から第３実施形態のバンドギャップ回路により、ＣＭＯＳアンプのオフセット電圧に影響されないバンドギャップ電圧を得ることができる。２つのアンプの切り替わり時に生じる出力のグリッチは、オフセット電圧に依存しないので、オフセット電圧の最大値と関係なくＬＰＦを設計でき、ＬＰＦの占有面積を削減できる。

また、第１実施形態のように、１つのアンプあたり、２つの位相補償容量を用意することで、アンプの切り替えが高速化でき、出力のグリッチ（電位変動）を抑制できる。

さらに、第２実施形態のように、アンプ切り替え時の出力のグリッチを小さくするために、アンプ切り替え時に、ＬＰＦをアンプ出力から切り離すスイッチ（図１７、ＳＷＬＰＦ１）を用意することで、アンプの切り替え時の出力のグリッチ（電位変動）がＬＰＦ出力に伝達しないようできる。

さらに、第３実施形態のように、電源投入時にオフセットを記憶する容量の両端の電位差をゼロに初期化することで、クロックが供給される以前にも、バンドギャップ電圧を発生することが可能となり、レギュレータ回路などの出力電圧の立ち上がり時刻を可能な限り早い時刻とできる。

次に応用例として、第１から第３実施形態で説明した定電圧発生回路を有するレギュレータ回路を説明する。

マイクロコントローラ（ＭＣＵ）は、電子機器のプログラマブルな部品として使用される。半導体加工技術の進歩、つまり微細化の進展とともに、ＭＣＵの適用される領域はますます拡大している。微細化の進展とともに、ＭＣＵの処理能力の向上が続いていることと、機能あたりのコストの低下が継続していることが背景として挙げられる。微細化の進展とともに、デジタル回路を構成する微細ＭＯＳトランジスタの素子耐圧は下がっている。例えば、ゲート長０．１８μｍのＣＭＯＳ回路では、電源電圧は１．８Ｖ程度が一般的である。一方、自動車用途などでは、ＭＣＵのインタフェース電圧として伝統的な５Ｖが求められることも多い。ＭＣＵ外部から供給する電源電圧、インタフェース電圧は例えば、５Ｖとすることが求められ、一方、内部回路の素子耐圧から決まるデジタル回路部分の電源電圧は、例えば、１．８Ｖとすべき場合がある、このような場合には、外部部品を削減するために、ＭＣＵにシリーズレギュレータを搭載し、外部から供給した５Ｖ電源から１．８Ｖ電源を発生し、内部のデジタル回路に供給するような構成が一般的となっている。

図２５は、シリーズレギュレータ回路の一例を示す図であり、外部から供給した５Ｖ電源から１．８Ｖ電源を発生するシリーズレギュレータの一般的な構成を示す。シリーズレギュレータは、基準電圧を発生するバンドギャップ回路ＢＧＲ１と、誤差アンプＥＡＭＰ１と、出力トランジスタＰＭＰ１と、レギュレータ出力電位を分圧する抵抗分圧回路を有する。抵抗分圧回路は、レギュレータ出力電位を分圧する抵抗ＲＦ１と抵抗ＲＦ２を有する。図２５において、Ｖｂｇｒはバンドギャップ回路ＢＧＲ１が出力する基準電圧を、ＥＡＭＰＯ１は誤差アンプＥＡＭＰ１の出力を、ＶＯＵＴはレギュレータ出力を、ＤＩＶＯ１は抵抗分圧回路の出力を、ＶＤＤは例えば外部から供給する５Ｖ電源を、ＧＮＤはＧＮＤ電位（０Ｖ）を、示している。

図２５のレギュレータ回路では、バンドギャップ回路ＢＧＲ１が、温度、電源電圧に依存しない基準電圧であるバンドギャップ電圧Ｖｂｇｒ（１．２Ｖ）を発生する。ＲＦ１とＲＦ２の抵抗分圧回路は、レギュレータ出力電位ＶＯＵＴを、例えば、２／３に分圧した分圧出力を発生する。誤差アンプＥＡＭＰ１により、出力トランジスタＰＭＰ１のゲートを制御し、抵抗分圧回路出力ＤＩＶＯ１と、基準電圧（バンドギャップ電圧）Ｖｂｇｒ（１．２Ｖ）が一致するように負帰還制御する。

レギュレータ出力×２／３の電位ＤＩＶＯ１と、バンドギャップ電圧の電位Ｖｂｇｒ（１．２Ｖ）が一致するので、例えば、レギュレータ出力電位ＶＯＵＴは、温度、電源電圧、負荷電流に（理想的には）依存せず、１．８Ｖの一定電位に制御される。バンドギャップ電圧は、理想的には、１．２Ｖ程度の電位となる。図１および図２を参照して説明したように、バンドギャップ電圧は、温度、電源電圧に依存しないが、実際には、ＣＭＯＳバンドギャップ回路を構成するＭＯＳトランジスタの誤差などに起因して、回路毎にその出力電圧は変化する。

図典型的なＣＭＯＳバンドギャップ回路では、例えば、１．２Ｖ±８％程度の出力電位の絶対値の幅がある。

基準電圧Ｖｂｇｒが、例えば、１．２Ｖ±８％とすると、レギュレータ出力電位ＶＯＵＴも、上の例では（誤差アンプのオフセット電圧を無視すると）、１．２Ｖ±８％となり、変動幅を絶対値で表現すると、１．２Ｖ±１４０ｍＶとなる。つまり、レギュレータ出力電位ＶＯＵＴは１．８Ｖを中心として、１．６６Ｖから１．９４Ｖに分布する。

レギュレータの出力電圧ＶＯＵＴは、ゲート長０．１８μｍのＣＭＯＳ回路で構成されたロジック回路の電源電圧となるので、サンプルによっては、ＭＣＵのロジック回路の電源電圧が１．６６Ｖとなり、別のサンプルでは、ＭＣＵのロジック回路の電源電圧が１．９４Ｖとなることを意味している。

ＭＣＵのロジック回路の電源電圧が低い場合には、ロジック回路を構成する基本回路の遅延時間が大きくなるので、動作周波数の面から不利になる。一方、ＭＣＵのロジック回路の電源電圧の上限は、素子の信頼性の観点（例えばＴＤＤＢ（Time-Dependent Dielectric Breakdown、酸化膜経時破壊）、ホットキャリア劣化などの観点）から、例えば２．０Ｖ以下としたいなどの制限がある。

レギュレータの出力電位の誤差が大きいと、信頼性から決まる電源電圧の上限を満足しながら、動作速度の要請から決まるレギュレータの出力する電源電圧の下限を同時に満足することが難しくなる。

そこで、第１から第３実施形態の定電圧発生回路が、図２５のレギュレータ回路におけるバンドギャップ回路ＢＧＲ１として使用される。第１から第３実施形態の定電圧発生回路をバンドギャップ回路として使用することにより、高精度の出力を有するレギュレータ回路が実現される。

以上、実施形態を説明したが、開示の技術は、記載した実施形態に限定されるものでなく、各種の変形例が可能であることは、当業者には容易に理解されることである。

１０ スイッチ信号発生回路
１１ ローパスフィルタ（ＬＰＦ）
Ｑ１，Ｑ２ バイポーラトランジスタ（ｐｎｐＢＪＴ）
Ｒ１，Ｒ２，Ｒ３，ＲＬＰＦ１ 抵抗
ＡＭＰＡＺ１，ＡＭＰＡＺ２ オペアンプ
ＣＡＺ１，ＣＡＺ２ オフセット容量
ＳＷＡＺ１−ＳＷＡＺ８ スイッチ
ＰＭ１Ａ−ＰＭ４Ａ，ＰＭ１Ｂ−ＰＭ４Ｂ ＰＭＯＳトランジスタ
ＮＭ１Ａ−ＮＭ３Ａ，ＮＭ１Ｂ−ＮＭ３Ｂ ＮＭＯＳトランジスタ
ＣＣ１Ａ，ＣＣ２Ａ，ＣＣ１Ｂ，ＣＣ２Ｂ 位相補償容量
ＳＷＣ１Ａ，ＳＷＣ２Ａ，ＳＷＣ１Ｂ，ＳＷＣ２Ｂ スイッチ
ＳＷＬＰＦ１ スイッチ
ＲＬＰＦ１ 抵抗
ＣＬＰＦ１ 容量

Claims (7)

1. 出力線の電位に応じて正または負の温度特性で変化する所定の第１電位と、前記出力線の電位に対して前記温度特性と逆の温度特性で変化する第２電位と、を出力する基準電位発生部と、
   前記第１電位および前記第２電位を２個の入力とし、第１動作期間に出力が前記出力線に接続される第１アンプ部と、
   前記第１電位および前記第２電位を２個の入力とし、第２動作期間に出力が前記出力線に接続される第２アンプ部と、
   前記出力線に接続されるローパスフィルタと、を備え、
   前記第１動作期間と前記第２動作期間を交互に行い、
   前記第１アンプ部は、前記第２動作期間において前記第１アンプ部のオフセット電圧を記憶し、前記第１動作期間において記憶した前記オフセット電圧分を相殺して前記第１電位と前記第２電位を等しくする出力を行い、
   前記第２アンプ部は、前記第１動作期間において前記第２アンプ部のオフセット電圧を記憶し、前記第２動作期間において記憶した前記オフセット電圧分を相殺して前記第１電位と前記第２電位を等しくする出力を行う、ことを特徴とする定電圧発生回路。
2. 前記基準電位発生部は、
   グランド端子と前記出力線との間に直列に接続された第１ｐｎｐトランジスタおよび第１抵抗と、
   前記グランド端子と前記出力線との間に直列に接続された第２ｐｎｐトランジスタ、第２抵抗および第３抵抗と、を備え、
   前記第１電位は、前記第１ｐｎｐトランジスタと前記第１抵抗の接続ノードから出力され、
   前記第２電位は、前記第２抵抗と前記第３抵抗の接続ノードから出力されることを特徴とする請求項１に記載の定電圧発生回路。
3. 前記第１アンプ部は、前記第１電位の入力ノードに＋側入力が接続されるＣＭＯＳの第１オペアンプと、前記第１オペアンプの−側入力に一方の端子が接続された第１オフセット容量と、前記第１オフセット容量の他方の端子と前記第２電位の入力ノードとの間に接続された第１スイッチと、前記第１オフセット容量の他方の端子と前記第１電位の入力ノードとの間に接続された第２スイッチと、前記第１オペアンプの−側入力と出力の間に接続された第３スイッチと、前記第１オペアンプの出力と前記出力線の間に接続された第４スイッチと、を備え、
   前記第２アンプ部は、前記第１電位の入力ノードに＋側入力が接続されるＣＭＯＳの第２オペアンプと、前記第２オペアンプの−側入力に一方の端子が接続された第２オフセット容量と、前記第２オフセット容量の他方の端子と前記第２電位の入力ノードとの間に接続された第５スイッチと、前記第２オフセット容量の他方の端子と前記第１電位の入力ノードとの間に接続された第６スイッチと、前記第２オペアンプの−側入力と出力の間に接続された第７スイッチと、前記第２オペアンプの出力と前記出力線の間に接続された第８スイッチと、を備えることを特徴とする請求項１または２に記載の定電圧発生回路。
4. 前記第１アンプ部は、第１位相補償容量および第２位相補償容量を備え、
   前記第２アンプ部は、第３位相補償容量および第４位相補償容量を備え、
   前記第１アンプ部は、前記第１動作期間において、前記第１位相補償容量を出力に接続し、前記第２位相補償容量を出力から切り離し、前記第２動作期間において、前記第２位相補償容量を出力に接続し、前記第１位相補償容量を出力から切り離し、
   前記第２アンプ部は、前記第１動作期間において、前記第３位相補償容量を出力に接続し、前記第４位相補償容量を出力から切り離し、前記第２動作期間において、前記第４位相補償容量を出力に接続し、前記第３位相補償容量を出力から切り離すことを特徴とする請求項１から３のいずれか１項に記載の定電圧発生回路。
5. 前記出力線と前記ローパスフィルタの間に設けられたスイッチを備え、
   前記スイッチは、前記第１動作期間および前記第２動作期間の初めの所定期間オフ状態になることを特徴とする請求項１から４のいずれか１項に記載の定電圧発生回路。
6. 前記第１アンプ部は、前記第１オフセット容量と並列に設けられた第９スイッチを備え、
   電源投入後の所定時間中は、前記第９スイッチをオンして、前記第１アンプ部のみ動作して前記第１アンプ部は動作を停止し、
   前記所定時間経過後、前記第９スイッチをオフして、前記第１動作期間と前記第２動作期間の交互動作を開始することを特徴とする請求項３に記載の定電圧発生回路。
7. 基準電圧を発生する定電圧発生回路と、誤差アンプと、前記誤差アンプの出力で制御される出力トランジスタと、レギュレータ出力電位を分圧する抵抗分圧回路と、を備え、前記誤差アンプは、前記抵抗分圧回路で分圧した電圧を前記基準電圧と比較して負帰還制御することを特徴とするレギュレータ回路であって、
   前記定電圧発生回路は、請求項１から６のいずれか１項に記載の定電圧発生回路であるレギュレータ回路。

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