JP4164778B2

JP4164778B2 - 電界効果型半導体装置

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Publication number: JP4164778B2
Application number: JP13660698A
Authority: JP
Inventors: 直紀原
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-05-19
Filing date: 1998-05-19
Publication date: 2008-10-15
Anticipated expiration: 2018-05-19
Also published as: JPH11330092A

Description

【０００１】
【発明の属する技術分野】
本発明は電界効果型半導体装置に関するものであり、特に、逆方向耐圧ＢＶ_gd及び最大ドレイン電流Ｉ_dmaxを高くするためのリーク電流低減構造に特徴のある電界効果型半導体装置に関するものである。
【０００２】
【従来の技術】
ＭＥＳＦＥＴ（ショットキーバリアゲートＦＥＴ）やＨＥＭＴ（高電子移動度トランジスタ）等の化合物半導体電界効果型トランジスタは、高周波動作素子として用いられており、高周波応用の一つとして、例えば、携帯電話基地局の送信用パワー増幅器に用いる高出力ＦＥＴがある。
【０００３】
この様な高出力ＦＥＴの高出力化のためには高電圧動作が有効であり、そのためには、ＦＥＴのゲート−ドレイン間の逆方向耐圧ＢＶ_gdが高いことが求められが、この様な要請に答えるために、チャネル層として禁制帯幅の大きなＩｎＧａＰを用いた化合物半導体電界効果型トランジスタが提案（必要ならば、特願平９−６５６７３号参照）されているので、この提案を図７（ａ）を参照して説明する。
【０００４】
図７（ａ）参照
図７（ａ）は、チャネル層としてＩｎＧａＰを用いた従来の化合物半導体電界効果型トランジスタの要部断面図であり、半絶縁性ＧａＡｓ基板３１上に、アンドープＡｌＧａＡｓバッファ層３２、ｎ型ＩｎＧａＰチャネル層３３、アンドープＡｌＧａＡｓバリア層３４、及び、アンドープＧａＡｓキャップ層３５を順次エピタキシャル成長させたのち、選択的にＳｉをイオン注入することによってｎ⁺型ドレイン領域３６及びｎ⁺型ソース領域３７を形成する。
【０００５】
次いで、ＳｉＯ₂膜３８を設けたのち、ゲート電極形成領域にアンドープＡｌＧａＡｓバリア層３４に達する凹部を設け、次いで、ＷＳｉ及びＡｕを順次堆積させることによって凹部に埋め込まれたゲート電極３９を形成したのち、ｎ⁺型ドレイン領域３６及びｎ⁺型ソース領域３７の表面のＳｉＯ₂膜３８を選択的除去し、次いで、Ａｕ・Ｇｅ及びＡｕを順次堆積させて、ドレイン電極４０及びソース電極４１を形成したものである。
【０００６】
この様なＦＥＴにおいては、チャネル層として従来のＦＥＴに用いられているＧａＡｓやＩｎＧａＡｓより禁制帯幅の大きなＩｎＧａＰを用いているため、禁制帯幅の大きさに依存する降伏電圧が高くなり、それによって、逆方向耐圧ＢＶ_gdを高くするものである。
【０００７】
しかし、この様なＦＥＴにおいては、アンドープＧａＡｓキャップ層３５のｎ⁺型に変換された領域→アンドープのままの領域を介した横方向のリーク電流パスが存在するため、ＩｎＧａＰチャネル層３３が本来持ち得る所期の高耐圧を得ることができなかった。
【０００８】
一方、リーク電流パスを取り除いた構造が提案（特願平９−２０５０５号参照）されているので、この提案を図７（ｂ）を参照して説明する。
図７（ｂ）参照
図７（ｂ）は、リーク電流パスを取り除いた従来の化合物半導体電界効果型トランジスタの要部断面図であり、半絶縁性ＧａＡｓ基板３１上に、アンドープＡｌＧａＡｓバッファ層３２、ｎ型ＩｎＧａＡｓチャネル層４２、アンドープＡｌＧａＡｓバリア層３４、及び、アンドープＧａＡｓキャップ層３５を順次エピタキシャル成長させたのち、選択的にＳｉをイオン注入することによってｎ⁺型ドレイン領域３６及びｎ⁺型ソース領域３７を形成する。
【０００９】
次いで、アンドープＧａＡｓキャップ層３５のｎ⁺型に変換された領域をアンドープＡｌＧａＡｓバリア層３４のｎ型に変換された領域が露出する程度に選択的にエッチングして除去部４３，４４を形成したのち、全面にＳｉＯ₂膜３８を設け、次いで、ゲート電極形成領域にアンドープＡｌＧａＡｓバリア層３４に達する凹部を設けたのち、ＷＳｉ及びＡｕを順次堆積させることによって凹部に埋め込まれたゲート電極３９を形成し、次いで、除去部４３，４４の表面のＳｉＯ₂膜３８を選択的に除去したのち、Ａｕ・Ｇｅ及びＡｕを順次堆積させて、ドレイン電極４０及びソース電極４１を形成したものである。
【００１０】
この様な構成は、元々は、チャネル層として電子移動度の高いＩｎＧａＡｓを用いたＦＥＴにおいて、ソース−ゲート間の順方向耐圧Ｖ_fsgを高めるために考案されたものであるが、結果的には、リーク電流パスを生み出す基となるアンドープＧａＡｓキャップ層３５のｎ⁺型に変換された領域が除去されているので、逆方向耐圧ＢＶ_gdも高くなるものである。
【００１１】
したがって、この様な二つの提案に係わる高耐圧構造を組み合わせることによって、化合物半導体電界効果型トランジスタにおける逆方向耐圧ＢＶ_gdをより高めることが可能となる。
【００１２】
【発明が解決しようとする課題】
しかし、上記の様な高耐圧構造を組み合わせた化合物半導体電界効果型トランジスタにおいては、逆方向耐圧ＢＶ_gdを高くすることはできるものの、最大ドレイン電流Ｉ_dmaxが低下するという問題があるので、この事情を図８を参照して説明する。
【００１３】
図８参照
図８は、上記の様な高耐圧構造を組み合わせた従来の化合物半導体電界効果型トランジスタの要部断面図であり、チャネル層として禁制帯幅の大きなｎ型ＩｎＧａＰチャネル層３３を用いるとともに、ｎ⁺型ドレイン領域３６及びｎ⁺型ソース領域３７上のアンドープＧａＡｓキャップ層３５のｎ⁺型に変換された領域を除去することによって、高耐圧化を図ったものである。
【００１４】
しかし、ｎ⁺型ドレイン領域３６及びｎ⁺型ソース領域３７はＳｉのイオン注入によって形成したものであり、ＧａＡｓ或いはＩｎＧａＡｓにおけるＳｉの活性化率は高いものの、ＡｌＧａＡｓ或いはＩｎＧａＰにおけるＳｉの活性化率は低いため、アンドープＡｌＧａＡｓバリア層３４及びｎ型ＩｎＧａＰチャネル層３３のｎ⁺型に変換された領域、即ち、ｎ⁺型ドレイン領域３６及びｎ⁺型ソース領域３７における横方向の抵抗が高くなり、図７（ｂ）に示したチャンネル層としてＧａＡｓ或いはＩｎＧａＡｓを用いた従来のＦＥＴにおいては問題とならなかったｎ⁺型ドレイン領域３６及びｎ⁺型ソース領域３７における横方向の抵抗が寄生抵抗４５，４６となるため、最大ドレイン電流Ｉ_dmaxが低下し、ＦＥＴの特性が劣化するという新たな問題が発生する。
【００１５】
したがって、本発明は、高逆方向耐圧ＢＶ_gd及び高最大ドレイン電流Ｉ_dmax特性を有する電界効果型半導体装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
図１は本発明の原理的構成の説明図であり、この図１を参照して本発明における課題を解決するための手段を説明する。
図１参照
（１）本発明は、半導体基板１上にチャネル層２及びキャップ層３とを少なくとも設け、キャップ層３内に埋め込まれたゲート電極４を有する電界効果型半導体装置において、チャネル層２を構成する半導体の禁制帯幅をキャップ層３を構成する半導体の禁制帯幅より広くするとともに、キャップ層３に形成されたドレイン領域５を構成する高不純物濃度領域に変換された領域の少なくともゲート電極４側の端部を完全に除去した凹部９をキャップ層３内に設けたことを特徴とする。
【００１７】
この様に、ドレイン領域５を構成する高不純物濃度領域に変換されたキャップ層３の少なくともゲート電極４側の端部を完全に除去した凹部９、即ち、チャネル層２に達する、或いは、バリア層１０を設けた場合には、バリア層１０に達する凹部９を設けることにより、ドレイン電極６がアンドープのキャップ層３と直接つながらないのでリーク電流パスを消滅することができ、広禁制帯幅のチャネル層２の採用とともに高逆方向耐圧ＢＶ_gdを実現することができる。
【００１８】
また、ドレイン電極６とチャネル層２のチャネル領域との間には不純物活性化率の高い狭禁制帯幅のキャップ層３を高不純物濃度領域に変換した低抵抗領域が介在するので、横方向抵抗による寄生抵抗の増大を防止して最大ドレイン電流Ｉ_dmaxを高くすることができる。
【００１９】
（２）また、本発明は、上記（１）において、キャップ層３に形成されたソース領域７を構成する高不純物濃度に変換された領域の少なくともゲート電極４側の端部を完全に除去した凹部をキャップ層３内に設けたことを特徴とする。
【００２０】
この様に、ソース側においても、ソース領域７を構成する高不純物濃度領域に変換されたキャップ層３の少なくともゲート電極４側の端部を完全に除去した凹部を設けることにより、寄生抵抗を増大することなく、閾値電圧Ｖ_th及びソース−ゲート間の順方向耐圧Ｖ_fsgを高めることができる。
【００２１】
（３）また、本発明は、上記（１）または（２）において、ドレイン領域５に接続するドレイン電極６を、ドレイン領域５を構成する高不純物濃度領域に変換されたキャップ層３上に設けると共に、ソース領域７に接続するソース電極８を、ソース領域７を構成する高不純物濃度領域に変換されたキャップ層３上に設けることを特徴とする。
【００２２】
この様に、ドレイン電極６及びソース電極８は、禁制帯幅が狭く且つ高不純物濃度のキャップ層３上に設けることによって、良好なオーミックコンタクトを得ることができる。
【００２３】
（４）また、本発明は、上記（１）または（２）において、ドレイン領域５に接続するドレイン電極６を、ドレイン領域５を構成する高不純物濃度領域に変換されたキャップ層３のゲート電極４と離れた側を除去した除去部に露出する高不純物濃度領域に変換されたドレイン領域の表面及びキャップ層３に設けられたドレイン領域の一部を構成する高不純物濃度領域の側面とに接触するように設けると共に、ソース領域７に接続するソース電極８を、ソース領域７を構成する高不純物濃度領域に変換されたキャップ層３のゲート電極４と離れた側を除去した除去部に露出する高不純物濃度領域に変換されたソース領域の表面及びキャップ層３に設けられたソース領域の一部を構成する高不純物濃度領域の側面とに接触するように設けることを特徴とする。
【００２４】
この様に、キャップ層３を除去した除去部にドレイン電極６及びソース電極８を設けることにより、良好なオーミックコンタクトを得ることができ、特に、キャップ層３の厚さが厚く、チャネル層２に達する高不純物濃度領域を形成した場合に、キャップ層３の表面における不純物濃度の低下が顕著な場合に有効である。
【００２５】
（５）また、本発明は、上記（４）において、ドレイン領域５側に設ける凹部９の幅が、凹部９の端部とドレイン電極６の端部との距離より短いことを特徴とする。
【００２６】
この様に、ドレイン領域５側に設ける凹部９の幅を、凹部９の端部とドレイン電極６の端部との距離より短くすることによって、ドレイン領域５側における寄生抵抗の増大を低減することができる。
【００２７】
（６）また、本発明は、上記（４）において、ソース側領域に設ける凹部の幅が、凹部の端部とソース電極８の端部との距離より短いことを特徴とする。
【００２８】
この様に、ソース領域７側に設ける凹部の幅を、凹部の端部とソース電極８の端部との距離より短くすることによって、ソース領域７側における寄生抵抗の増大を低減することができる。
【００２９】
（７）また、本発明は、上記（１）乃至（６）のいずれかにおいて、チャネル層２として、ＩｎＧａＰ或いはＡｌＧａＡｓのいずれかを用いたことを特徴とする。
【００３０】
この様に、高耐圧化のために用いる広禁制帯幅のチャネル層２を構成する半導体としては、半導体基板１との格子整合性或いは電子移動度等の観点から、ＩｎＧａＰ、或いは、ＡｌＧａＡｓ、例えば、Ａｌ組成比が０．３以下のＡｌＧａＡｓが好適である。
【００３１】
（８）また、本発明は、上記（１）または（７）のいずれかにおいて、チャネル層２とキャップ層３との間に、チャネル層２及びキャップ層３のいずれよりも禁制帯幅の広い半導体で構成されたバリア層１０を設けたことを特徴とする。
【００３２】
この様に、チャネル層２とキャップ層３との間にバリア層１０を設けることによって、順方向及び逆方向のいずれも高耐圧にすることができる。
【００３３】
（９）また、本発明は、上記（８）において、バリア層１０が、ＡｌＧａＡｓからなることを特徴とする。
【００３４】
この様に、バリア層１０としては、使用可能なキャップ層３、或いは、チャネル層２との格子整合性等の観点から、ＡｌＧａＡｓが好適である。
【００３５】
（１０）また、本発明は、上記（９）において、バリア層１０を構成するＡｌＧａＡｓのＡｌ組成比が、０．４以上であることを特徴とする。
【００３６】
この様に、バリア層１０としてＡｌＧａＡｓを用いる場合、広禁制帯幅のチャネル層２に対するバリア効果を発揮するためには、そのＡｌ組成比は０．４以上であることが望ましい。
【００３７】
【発明の実施の形態】
ここで、図２を参照して、本発明の第１の実施の形態を説明する。
図２参照
図２は、本発明の第１の実施の形態の化合物半導体電界効果型トランジスタの要部断面図であり、半絶縁性ＧａＡｓ基板１１上に、ＭＯＶＰＥ法（有機金属気相成長法）を用いて、厚さが、例えば、３００ｎｍで、Ａｌ組成比が、例えば、０．３のアンドープＡｌＧａＡｓバッファ層１２、厚さが、例えば、１５０ｎｍで、Ｉｎ組成比が、例えば、０．５で、電子濃度が、例えば、１．５×１０¹⁷ｃｍ^-3のｎ型ＩｎＧａＰチャネル層１３、及び、厚さが、例えば、１５０ｎｍのアンドープＧａＡｓキャップ層１４を順次エピタキシャル成長させる。
【００３８】
次いで、フォトレジストマスク（図示せず）をマスクとして、加速電圧を、例えば、１２０ｋｅＶとし、ドーズ量を、例えば、４×１０¹³ｃｍ^-2とした条件でＳｉをイオン注入したのち、８５０℃において１５秒間のアニールを施して注入したＳｉを活性化することによって、ｎ型ＩｎＧａＰチャネル層１３に達するｎ⁺型ドレイン領域１５及びｎ⁺型ソース領域１６を形成する。
【００３９】
次いで、ＳｉＣｌ₄系の原料ガスを用いたドライエッチングを施すことによって、ｎ⁺型ドレイン領域１５のｎ⁺型ソース領域１６と対向する側を選択的に除去することによって幅が０．２〜１．０μｍ、例えば、０．５μｍの凹部１７を形成する。
【００４０】
次いで、全面に、厚さが、例えば、３００ｎｍのＳｉＯ₂膜１８を堆積させたのち、通常のフォトエッチング工程を用いてゲート電極形成領域のＳｉＯ₂膜１８を選択的に除去したのち、再び、ＳｉＣｌ₄系の原料ガスを用いたドライエッチングを施すことによって、ゲート電極形成領域のアンドープＧａＡｓキャップ層１４を除去し、次いで、スパッタリング法によってＷＳｉ膜を堆積させたのち、Ａｕ膜を蒸着し、イオンミーリングを用いてパターニングすることによって、ＷＳｉ／Ａｕからなるゲート電極１９を形成する。
【００４１】
次いで、ｎ⁺型ドレイン領域１５及びｎ⁺型ソース領域１６上のＳｉＯ₂膜１８の一部を選択的に除去したのち、蒸着／リフトオフ工程及びアロイ工程を行ってＡｕ・Ｇｅ／Ａｕ構造のドレイン電極２０及びソース電極２１を形成することによって、化合物半導体電界効果型トランジスタの基本構造が完成する。
【００４２】
この本発明の第１の実施の形態においては、ドレイン側に凹部１７を設けているので、ｎ⁺型に変換された低抵抗のＧａＡｓ層がアンドープのままのアンドープＧａＡｓキャップ層１４と直接接触することがなく、それによって、アンドープＧａＡｓキャップ層１４を介したリーク電流パスの発生が抑制され、高逆方向耐圧ＢＶ_gdを実現することができる。
【００４３】
また、ドレイン側に凹部１７を設けているので、ドレイン電極２０をｎ⁺型に変換されたＧａＡｓ層の上に設けることができ、それによって、オーミックコンタクト性を良好にすることができるとともに、ドレイン電流はｎ⁺型に変換されたＧａＡｓ層を介して流れるので寄生抵抗の増大を抑制して最大ドレイン電流Ｉ_dmaxを高くすることができる。
【００４４】
次に、図３を参照して本発明の第２の実施の形態を説明するが、この第２の実施の形態は、チャネル層とキャップ層との間にバリア層を設けた以外は、上記の第１の実施の形態と全く同様である。
図３参照
図３は、本発明の第２の実施の形態の化合物半導体電界効果型トランジスタの要部断面図であり、半絶縁性ＧａＡｓ基板１１上に、ＭＯＶＰＥ法を用いて、厚さが、例えば、３００ｎｍで、Ａｌ組成比が、例えば、０．３のアンドープＡｌＧａＡｓバッファ層１２、厚さが、例えば、１５０ｎｍで、Ｉｎ組成比が、例えば、０．５で、電子濃度が、例えば、１．５×１０¹⁷ｃｍ^-3のｎ型ＩｎＧａＰチャネル層１３、厚さが、例えば、２０ｎｍで、Ａｌ組成比が、例えば、０．５のアンドープＡｌＧａＡｓバリア層２２、及び、厚さが、例えば、１５０ｎｍのアンドープＧａＡｓキャップ層１４を順次エピタキシャル成長させる。
【００４５】
次いで、フォトレジストマスク（図示せず）をマスクとして、加速電圧を、例えば、１２０ｋｅＶとし、ドーズ量を、例えば、４×１０¹³ｃｍ^-2とした条件でＳｉをイオン注入したのち、８５０℃において１５秒間のアニールを施すことによって注入したＳｉを活性化することによって、ｎ型ＩｎＧａＰチャネル層１３に達するｎ⁺型ドレイン領域１５及びｎ⁺型ソース領域１６を形成する。
【００４６】
次いで、ＳｉＣｌ₄系の原料ガスを用いたドライエッチングを施すことによって、ｎ⁺型ドレイン領域１５のｎ⁺型ソース領域１６と対向する側を選択的に除去することによって幅が０．２〜１．０μｍ、例えば、０．５μｍの凹部１７を形成する。
【００４７】
次いで、全面に、厚さが、例えば、３００ｎｍのＳｉＯ₂膜１８を堆積させたのち、通常のフォトエッチング工程を用いてゲート電極形成領域のＳｉＯ₂膜１８を選択的に除去したのち、再び、ＳｉＣｌ₄系の原料ガスを用いたドライエッチングを施すことによって、ゲート電極形成領域のアンドープＧａＡｓキャップ層１４を除去し、次いで、スパッタリング法によってＷＳｉ膜を堆積させたのち、Ａｕ膜を蒸着し、イオンミーリングを用いてパターニングすることによって、ＷＳｉ／Ａｕからなるゲート電極１９を形成する。
【００４８】
次いで、ｎ⁺型ドレイン領域１５及びｎ⁺型ソース領域１６上のＳｉＯ₂膜１８の一部を選択的に除去したのち、蒸着／リフトオフ工程及びアロイ工程を行ってＡｕ・Ｇｅ／Ａｕ構造のドレイン電極２０及びソース電極２１を形成することによって、化合物半導体電界効果型トランジスタの基本構造が完成する。
【００４９】
この本発明の第２の実施の形態においては、上記の第１の実施の形態と同様に、ドレイン側に凹部１７を設けているので、ｎ⁺型に変換された低抵抗のＧａＡｓ層がアンドープのままのアンドープＧａＡｓキャップ層１４と直接接触することがなく、それによって、アンドープＧａＡｓキャップ層１４を介したリーク電流パスの発生が抑制され、高逆方向耐圧ＢＶ_gdを実現することができる。
【００５０】
また、ドレイン側に凹部１７を設けているので、ドレイン電極２０をｎ⁺型に変換されたＧａＡｓ層の上に設けることができ、それによって、オーミックコンタクト性を良好にすることができるとともに、ドレイン電流はｎ⁺型に変換されたＧａＡｓ層を介して流れるので寄生抵抗の増大を抑制して最大ドレイン電流Ｉ_dmaxを高くすることができる。
【００５１】
さらに、この第２の実施の形態においては、ｎ型ＩｎＧａＰチャネル層１３の上に、ｎ型ＩｎＧａＰチャネル層１３より禁制帯幅の広いアンドープＡｌＧａＡｓバリア層２２を設けているので、逆方向耐圧をより高めることができる。
【００５２】
次に、図４を参照して、本発明の第３の実施の形態を説明するが、図４（ａ）は上記の第１の実施の形態に対応するものであり、ソース側にも凹部２３を設けた以外には、上記の第１の実施の形態と全く同様である。
図４（ａ）参照
図２に示した第１の実施の形態と全く同様に、半絶縁性ＧａＡｓ基板１１上にアンドープＡｌＧａＡｓバッファ層１２、ｎ型ＩｎＧａＰチャネル層１３、及び、アンドープＧａＡｓキャップ層１４を堆積させ、ｎ⁺型ドレイン領域１５及びｎ⁺型ソース領域１６を形成したのち、ドレイン側の凹部１７を形成する工程において、ソース側にも、ｎ⁺型ソース領域１６のｎ⁺型ドレイン領域１５と対向する側を選択的に除去することによって幅が０．２〜１．０μｍ、例えば、０．５μｍの凹部２３を形成する。
【００５３】
以降は、上記の第１の実施の形態と全く同様に、ＳｉＯ₂膜１８を設けたのち、ゲート電極１９、ドレイン電極２０、及び、ソース電極２１を形成することによって、化合物半導体電界効果型トランジスタの基本構造が完成する。
【００５４】
図４（ｂ）参照
一方、図４（ｂ）はバリア層を設けた第２の実施の形態に対応するものであり、バリア層の存在以外の構成は図４（ａ）の場合と全く同様であり、ｎ⁺型に変換されたアンドープＡｌＧａＡｓバリア層２２に達する凹部２３を設けたものである。
【００５５】
この本発明の第３の実施の形態においては、上記の第１の実施の形態と同様に、高逆方向耐圧ＢＶ_gd及び高最大ドレイン電流Ｉ_dmaxを実現することができると共に、ソース側にも凹部２３を設けているので、ソース−ゲート間の順方向耐圧Ｖ_fsgを大きくすることができる。
【００５６】
また、図４（ｂ）の場合には、上記の第２の実施の形態と同様に、ｎ型ＩｎＧａＰチャネル層１３の上に、ｎ型ＩｎＧａＰチャネル層１３より禁制帯幅の広いアンドープＡｌＧａＡｓバリア層２２を設けているので、高逆方向耐圧ＢＶ_gd及び順方向耐圧Ｖ_fsgの双方をより高めることができる。
【００５７】
次に、図５を参照して、本発明の第４の実施の形態を説明するが、図５（ａ）は上記の第１の実施の形態に対応するものであり、ｎ⁺型に変換されたアンドープＧａＡｓキャップ層１４の一部を除去して形成した除去部２４，２５にドレイン電極２０及びソース電極２１を設けた以外は、上記の第１の実施の形態と全く同様である。
【００５８】
図５（ａ）参照
図２に示した第１の実施の形態と全く同様に、半絶縁性ＧａＡｓ基板１１上にアンドープＡｌＧａＡｓバッファ層１２、ｎ型ＩｎＧａＰチャネル層１３、及び、アンドープＧａＡｓキャップ層１４を堆積させ、ｎ⁺型ドレイン領域１５及びｎ⁺型ソース領域１６を形成したのち、ドレイン側の凹部１７を形成する工程において、ドレイン側において、凹部１７の端部から０．５〜１．５μｍ、例えば、１．０μｍ離れたアンドープＧａＡｓキャップ層１４のｎ⁺型に変換された領域の一部を除去して除去部２４を設けるとともに、ソース側においても、ゲート電極１９の端部から１．５〜２．５μｍ、例えば、２．０μｍ離れたアンドープＧａＡｓキャップ層１４のｎ⁺型に変換された領域の一部を選択的に除去して除去部２５を形成する。
【００５９】
以降は、上記の第１の実施の形態と同様に、ＳｉＯ₂膜１８を設けたのち、ゲート電極１９を設け、次いで、除去部２４，２５のＳｉＯ₂膜１８を選択的に除去したのち、除去部２４，２５に夫々ドレイン電極２０及びソース電極２１を形成することによって、化合物半導体電界効果型トランジスタの基本構造が完成する。
【００６０】
図５（ｂ）参照
一方、図５（ｂ）はバリア層を設けた第２の実施の形態に対応するものであり、バリア層の存在以外の構成は図５（ａ）の場合と全く同様であり、アンドープＡｌＧａＡｓバリア層２２のｎ⁺型に変換された領域に達する除去部２４，２５を設け、この除去部２４，２５に夫々ドレイン電極２０及びソース電極２１を設けたものである。
【００６１】
この本発明の第４の実施の形態においては、上記の第１の実施の形態と同様に、高逆方向耐圧ＢＶ_gdを実現することができ、また、図４（ｂ）の場合には、上記の第２の実施の形態と同様に、順方向耐圧及び逆方向耐圧の双方をより高めることができると共に、除去部２４，２５に夫々ドレイン電極２０及びソース電極２１を設けているので、アンドープＧａＡｓキャップ層１４のｎ⁺型に変換された領域の表面の抵抗が高い場合にも、良好なオーミックコンタクトを形成することができる。
【００６２】
即ち、アンドープＧａＡｓキャップ層１４の厚さが厚い場合、イオン注入によりｎ⁺型ドレイン領域１５及びｎ⁺型ソース領域１６を形成する際に、注入深さが深くなるために、表面における不純物濃度が低くなるので高抵抗となってオーミック性が低下するので、この様な低不純物濃度の高抵抗な表面部分を除去し、より高不純物濃度の領域、図においては、アンドープＡｌＧａＡｓバリア層２２のｎ⁺型に変換された領域に接するようにドレイン電極２０及びソース電極２１を設けることによってオーミック性を良好にすることができる。
【００６３】
また、除去部２４，２５、即ち、ドレイン電極２０及びソース電極２１と凹部１７，２３との間には、アンドープＧａＡｓキャップ層１４のｎ⁺型に変換された領域が残っており、このアンドープＧａＡｓキャップ層１４のｎ⁺型に変換された領域を介してドレイン電流が流れるので、寄生抵抗が増大することがなく、それによって、コンタクトのオーミック性を高めるために除去部２４，２５を設けても高最大ドレイン電流Ｉ_dmaxを実現することができる。
【００６４】
したがって、この様な作用を効果的に発揮するためには、凹部１７の間隔は、凹部１７の端部とドレイン電極２０の端部との距離、即ち、残存するアンドープＧａＡｓキャップ層１４のｎ⁺型に変換された領域の長さより小さくすることが望ましい。
【００６５】
次に、図６を参照して、本発明の第５の実施の形態を説明するが、図６（ａ）は上記の第１の実施の形態に対応するものであり、ソース側にも凹部２３を設けるとともに、アンドープＧａＡｓキャップ層１４のｎ⁺型に変換された領域の一部を除去して形成した除去部２４，２５にドレイン電極２０及びソース電極２１を設けた以外は、上記の第１の実施の形態と全く同様であり、第３の実施の形態の特徴点と第４の実施の形態の特徴点を合わせて採用したものである。
【００６６】
図６（ａ）参照
図２に示した第１の実施の形態と全く同様に、半絶縁性ＧａＡｓ基板１１上にアンドープＡｌＧａＡｓバッファ層１２、ｎ型ＩｎＧａＰチャネル層１３、及び、アンドープＧａＡｓキャップ層１４を堆積させ、ｎ⁺型ドレイン領域１５及びｎ⁺型ソース領域１６を形成したのち、ドレイン側の凹部１７を形成する工程において、ソース側にも、ｎ⁺型ソース領域１６のｎ⁺型ドレイン領域１５と対向する側を選択的に除去することによって幅が０．２〜１．０μｍ、例えば、０．５μｍの凹部２３を形成すると共に、凹部１７の端部から０．５〜１．５μｍ、例えば、１．０μｍ離れたアンドープＧａＡｓキャップ層１４のｎ⁺型に変換された領域の一部を除去して除去部２４を設け、ソース側においても、凹部２３の端部から０．５〜１．５μｍ、例えば、１．０μｍ離れたアンドープＧａＡｓキャップ層１４のｎ⁺型に変換された領域の一部を選択的に除去して除去部２５を形成する。
【００６７】
以降は、上記の第４の実施の形態と同様に、ＳｉＯ₂膜１８を設けたのち、ゲート電極１９を設け、次いで、除去部２４，２５のＳｉＯ₂膜１８を選択的に除去したのち、除去部２４，２５に夫々ドレイン電極２０及びソース電極２１を形成することによって、化合物半導体電界効果型トランジスタの基本構造が完成する。
【００６８】
図６（ｂ）参照
一方、図６（ｂ）はバリア層を設けた第２の実施の形態に対応するものであり、バリア層の存在以外の構成は図６（ａ）の場合と全く同様であり、アンドープＡｌＧａＡｓバリア層２２のｎ⁺型に変換された領域に達する凹部２３及び除去部２４，２５を設け、この除去部２４，２５に夫々ドレイン電極２０及びソース電極２１を設けたものである。
【００６９】
この本発明の第５の実施の形態においては、上記の第４の実施の形態と同様に、高逆方向耐圧ＢＶ_gd及び高最大ドレイン電流Ｉ_dmaxを実現することができ、また、上記の第３の実施の形態と同様に、ソース−ゲート間の順方向耐圧Ｖ_fsgを大きくすることができ、さらに、図４（ｂ）の場合には、上記の第２の実施の形態と同様に、順方向耐圧及び逆方向耐圧の双方をより高めることができる。
【００７０】
また、この第５の実施の形態においても、寄生抵抗を小さくするために、凹部１７の間隔を、凹部１７の端部とドレイン電極２０の端部との距離、即ち、残存するアンドープＧａＡｓキャップ層１４のｎ⁺型に変換された領域の長さより小さくするとともに、凹部２３の間隔も、凹部２３の端部とソース電極２１の端部との距離、即ち、残存するアンドープＧａＡｓキャップ層１４のｎ⁺型に変換された領域の長さより小さくすることが望ましい。
【００７１】
以上、本発明の各実施の形態を説明してきたが、本発明は各実施の形態に記載された構成に限られるものでなく、各種の変更が可能であり、特に、製造方法・製造工程に関しては上記の方法・工程に限られるものではなく、同じ構造が得られるならば、他のどの様な方法・工程を用いても良いものである。
【００７２】
また、上記の各実施の形態の説明においては、チャネル層としてＩｎ組成比が０．５のＩｎＧａＰを用いているが、０．５の組成比に限られるものではなく、さらに、ＩｎＧａＰ以外のＡｌＧａＡｓ、例えば、Ａｌ組成比が０．３以下のＡｌＧａＡｓを用いても良いのである。
【００７３】
また、上記の各実施の形態の説明においては、アンドープＡｌＧａＡｓバリア層２２のＡｌ組成比を０．５にしているが、０．５に限られるものでなく、チャネル層を構成する半導体の禁制帯幅に応じて適宜決定すれば良いものであり、通常は、Ａｌ組成比が０．４以上のＡｌＧａＡｓを用いることが望ましい。
【００７４】
【発明の効果】
本発明によれば、少なくともドレイン側に、ゲート電極を囲むキャップ層とドレイン電極との間に、両者を分離する凹部を設けているので、高逆方向耐圧ＢＶ_gd及び高最大ドレイン電流Ｉ_dmaxを実現することができ、電界効果型化合物半導体装置の高性能化に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態の化合物半導体電界効果型トランジスタの要部断面図である。
【図３】本発明の第２の実施の形態の化合物半導体電界効果型トランジスタの要部断面図である。
【図４】本発明の第３の実施の形態の化合物半導体電界効果型トランジスタの要部断面図である。
【図５】本発明の第４の実施の形態の化合物半導体電界効果型トランジスタの要部断面図である。
【図６】本発明の第５の実施の形態の化合物半導体電界効果型トランジスタの要部断面図である。
【図７】従来の化合物半導体電界効果型トランジスタの要部断面図である。
【図８】従来の化合物半導体電界効果型トランジスタの問題点の説明図である。
【符号の説明】
１半導体基板
２チャネル層
３キャップ層
４ゲート電極
５ドレイン領域
６ドレイン電極
７ソース領域
８ソース電極
９凹部
１０バリア層
１１半絶縁性ＧａＡｓ基板
１２アンドープＡｌＧａＡｓバッファ層
１３ｎ型ＩｎＧａＰチャネル層
１４アンドープＧａＡｓキャップ層
１５ｎ⁺型ドレイン領域
１６ｎ⁺型ソース領域
１７凹部
１８ＳｉＯ₂膜
１９ゲート電極
２０ドレイン電極
２１ソース電極
２２アンドープＡｌＧａＡｓバリア層
２３凹部
２４除去部
２５除去部
３１半絶縁性ＧａＡｓ基板
３２アンドープＡｌＧａＡｓバッファ層
３３ｎ型ＩｎＧａＰチャネル層
３４アンドープＡｌＧａＡｓバリア層
３５アンドープＧａＡｓキャップ層
３６ｎ⁺型ドレイン領域
３７ｎ⁺型ソース領域
３８ＳｉＯ₂膜
３９ゲート電極
４０ドレイン電極
４１ソース電極
４２ｎ型ＩｎＧａＡｓチャネル層
４３除去部
４４除去部
４５寄生抵抗
４６寄生抵抗

Claims

半導体基板上にチャネル層及びキャップ層とを少なくとも設け、前記キャップ層内に埋め込まれたゲート電極を有する電界効果型半導体装置において、前記チャネル層を構成する半導体の禁制帯幅を前記キャップ層を構成する半導体の禁制帯幅より広くするとともに、前記キャップ層に形成されたドレイン領域の一部を構成する高不純物濃度領域に変換された領域の少なくともゲート電極側の端部を完全に除去した凹部をキャップ層内に設けたことを特徴とする電界効果型半導体装置。
前記キャップ層に形成されたソース領域の一部を構成する高不純物濃度に変換された領域の少なくともゲート電極側の端部を完全に除去した凹部をキャップ層内に設けたことを特徴とする請求項１記載の電界効果型半導体装置。
前記ドレイン領域に接続するドレイン電極を、前記ドレイン領域を構成する高不純物濃度領域に変換されたキャップ層上に設けると共に、ソース領域に接続するソース電極を、前記ソース領域を構成する高不純物濃度領域に変換されたキャップ層上に設けることを特徴とする請求項１または２に記載の電界効果型半導体装置。
前記ドレイン領域に接続するドレイン電極を、前記ドレイン領域を構成する高不純物濃度領域に変換されたキャップ層の前記ゲート電極と離れた側を除去した除去部に露出する高不純物濃度領域に変換されたドレイン領域の表面及び前記キャップ層に設けられたドレイン領域の一部を構成する高不純物濃度領域の側面とに接触するように設けると共に、ソース領域に接続するソース電極を、前記ソース領域を構成する高不純物濃度領域に変換されたキャップ層の前記ゲート電極と離れた側を除去した除去部に露出する高不純物濃度領域に変換されたソース領域の表面及び前記キャップ層に設けられたソース領域の一部を構成する高不純物濃度領域の側面とに接触するように設けることを特徴とする請求項１または２に記載の電界効果型半導体装置。
前記ドレイン領域側に設ける凹部の幅が、前記凹部の端部と前記ドレイン電極の端部との距離より短いことを特徴とする請求項４記載の電界効果型半導体装置。
前記ソース領域側に設ける凹部の幅が、前記凹部の端部と前記ソース電極の端部との距離より短いことを特徴とする請求項４記載の電界効果型半導体装置。
上記チャネル層として、ＩｎＧａＰ或いはＡｌＧａＡｓのいずれかを用いたことを特徴とする請求項１乃至６のいずれか１項に記載の電界効果型半導体装置。
上記チャネル層とキャップ層との間に、前記チャネル層及びキャップ層のいずれよりも禁制帯幅の広い半導体で構成されたバリア層を設けたことを特徴とする請求項１乃至７のいずれか１項に記載の電界効果型半導体装置。
上記バリア層が、ＡｌＧａＡｓからなることを特徴とする請求項８記載の電界効果型半導体装置。
上記バリア層を構成するＡｌＧａＡｓのＡｌ組成比が、０．４以上であることを特徴とする請求項９記載の電界効果型半導体装置。