JPH0397232A - 電界効果トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野１ 本発明は，高銀動能力および超高速性を有する電界効果
トランジスタにかかり、特に化合物半導゜体集積回路の
高速性を高めるのに好適な電界効果トランジスタに関す
る。

［従来の技術】 従来の選択成長層を用いたＧ　ａ　Ａ　ｓ　Ｍ　Ｅ　Ｓ
　Ｆ　ＥＴは、１９８９年（平或元年）春季第３６回応
用物理関係連合講演会予稿集第３分冊２　ｐ　−Ｔ−　
１５，ｐ．１０１８　”Ｐ層を有するｎ十選択成長構造
ＧａＡｓＭＥＳＦＥＴ”において論じられている。

そのＭＥＳＦＥＴは第２図で示すように、ｎ′ＮＪ３を
耐熱性ゲート電瓶１に対して自己整合的に形成し、さら
に耐熱性ゲート電極１と側！２９をマスクとして、均一
な高濃度エピタキシャル成長層であるｎ＋選択エピタキ
シャル層２５を上記ｎ′層３上に選択成長している。従
来は、この構造を用いてゲート長０．５μｍまでの短チ
ャネル効果を抑えていた。

［発明が解決しようとする課題１ 一般にゲート長を短縮した場合、ＦＥＴの本質的な性能
は向上する。しかし現実のＦＥＴでは、短チャネル効果
（ソースードレイン間に電流リークが生じる現象）とソ
ース抵抗（チャネルーソース電極間の抵抗）という２つ
の寄生或分によって、性能が劣化する。

上記従来技術では，例えばゲート長を０．３μｍに短縮
した場合、短チャネル効果による特性劣化が生じ、高性
能化が困難であるという問題があった・ 例えば第２図に示す構造で、短チャネル効果を低減する
には，高濃度イオン打ち込み層であるｎＮ３の濃度を下
げる、あるいはｎ’ｆｆ同士の距離を広げるという対策
が考えられた。しかしどちらの手段もソース抵抗を増大
させてしまい、ＦＥＴの性能はかえって低下することが
わかった６本発明の目的は，短チャネル効果とソース抵
抗の低減を両立できる素子構造を提案し、高性能なＦＥ
Ｔを提供することにある。

【課題を解決するための手段１ 上記目的を達或するために，まずｎ’　Ｍ　（ソースー
ドレイン）間の距離を，ゲート長Ｌｇより大きくした。

さらに，ゲートｆｆｉｉをマスクとしてＦＥＴのソース
，ドレイン部に選択エピタキシャル層を形戊する時に、
ゲート電極の少なくともソース側の側壁を取り去り、選
択エピタキシャル層をゲートｔＩｌ極に接するように成
長した。さらにその選択エピタキシャル層の不純物濃度
を成長途中で変化させて、Ｉ＆長初期の濃度を成長後期
の濃度に比べ低くしたものである。

［作用１ ｎ’ＪＷ（ソースードレイン）間距離をゲート長Ｌｇよ
り大きくすることにより、チャネル層下部の電界を緩和
することができる。すなわちゲート長を短縮したときの
、ソースードレイン間の電界の増加に伴う短チャネル効
果を，低減できる．さらに、ゲート電極に接するように
形成した選択エピタキシャル層によって、ｎ′層間の距
離を大きくしたことによるソース抵抗の増加を抑制でき
る。この効果が得られるのは、次の二つの現象による。

（１）ゲート電陽直下以外の位置にあるチャネル層は、
その上部を選択エピタキシャル屑におおわれる。このた
め、従来問題となっていた表面空乏層による高抵抗化を
回避できるので、上記のチャネル層は比較的低抵抗にで
きる。例えばＥＦＥＴの場合、従来のようにＳｉ○２が
表面にあった時、シート抵抗が１０ｋΩ／口であったチ
ャネル層は、この構造では２ｋΩ／口と小さくなった。

（２）従来、チャネル層からｎ′層を通って選択エピタ
キシャル層に流れていた電流パスに加えて、ｎ′層を通
らずに、選択エピタキシャル層に直接通り抜ける電流パ
スが新たに生じる。この電流パスは、ソース抵抗Ｒｓを
低くする効果を持つ。

第４図にこの効果を検討した計算結果を示す．この図に
よれば，特性長ΔＬを０．１μｍ程度まで大きくしても
、ソース抵抗を従来のトランジスタより低くできる。こ
こで特性長ΔＬは第工図中で示すように、ゲート端から
ｎ′層までの距離を表している。

さらに選択エピタキシャル層の成長初期の濃度を成長後
期の濃度，ご比べ低くしたことにより、選択エピタキシ
ャル層のシート抵抗を増加せずに、ゲートーソース間の
耐圧を十分大きく保つことができる。また、選択エピタ
キシャル層のエピタキシャル成長は連続して行うので，
成長中断時に生じる界面での高抵抗層を生じることがな
いという利点を持つ。また、選択エピタキシャル層の成
長後期の濃度を十分高くすることによって、オーミック
電極との接触状態を、従来通り良好に保つことができる
。

［実施例］ 以下、本発明の実施例１を第１図および第３図によって
説明する。第１図はＭＥＳＦＥＴの断面構造図、第３図
（ａ）〜（ｃ）はその製造工程を示した断面図である。

まず，その製造工程を説明する。第３図（ａ）において
、半維縁性ＧａＡｓ基板８上にｎ型能動層２、およびｐ
　ｍ　７をイオン打ち込み工程とアニール工程によって
形成する。ｎ型能動層２のイオン打ち込みにはＳｉイオ
ンを用い、その打ち込み量は、所望のしきい電圧が得ら
れるように選ぶ（例えば、加速電圧５　０　ｋ　ｅＶ　
，打ち込み量４．５　ｘ　１　０”／ｃｄ）　。＋　ｐ
層７にはＭｇイオンを用い、加速電圧２００ｋｅＶで，
　２　Ｘ　１　０１２／ａＪの量を打ち込む。これらを
、Ｈ２ガス雰囲気中で８００”Ｃ１５分間の高温熱処理
を行うアニール工程により、活性化する。続いてＷＳｉ
ｘ（タングステンシリサイド）膜をスパツタ法により３
００ｎｍ被着し、ドライエッチ加工を行って耐熱性ゲー
ト電極１を形成する６ 次に第３図（ｂ）において、Ｓ　ｉ　Ｏ２膜をＣＶＤ法
により１００ｎｍ堆積し、異方性エッチングにより耐熱
性ゲート電極１の両脇に側壁９を形成する．ｎ型不純物
を比較的高濃度にイオン打ち込みし、ｎ′層３を形成す
る。このとき耐熱性ゲート電極１、および側壁９をマス
クとして用いることにより　ｎ　ｌ層３を自己整合的に
精度良く形成できる。またそのｎ’Ｊｉ７３は、短チャ
ネル効果を抑制するために、ｐ層７よりも浅く形成する
必要がある。そのため通常５０ｋｅＶ，２ＸＩＯ”／一
の条件でＳｉイオンを打ち込んで形成する。

続いて第３図（ｃ）において、側壁９をエッチングによ
って取り去る。耐熱性ゲート電極１をマスクとして、Ｍ
ＯＣＶＤ　（有機金属熱分解）法によりｎ型選択エピタ
キシャル層４およびｎ１選択エピタキシャル層５を連続
して戒艮する。ｎ型選択エピタキシャル層４は，Ｓｉま
たはＳｅを５×ｔｏ”／ｃ＋＋ｌの濃度でドーブした厚
さ１００ｎｍのＧａＡｓから戊る。この層４はｎ＋選択
エピタキシャル層５より濃度を低くしたという特徴を持
つ。

また，５Ｘ１０”／一という濃度は、ゲートーソース耐
圧を５ｖ以上に保つために好適な濃度である。ｎ＋選択
エピタキシャル層５は、ＳｉまたはＳｅを３　Ｘ　１　
０”／一の濃度でドープした厚さ３００ｎｍのＧａＡｓ
から戊る。この層５の厚さは、オーミンク電極６を合金
化することによってオーミック電極６の下部に生じるア
ロイ領域より厚く、特にソース抵抗を低減するために好
適な厚さである。

次に第１図において、ＡｕＧｅ系から成るオーミック電
極６をリフトオフ法で形成することにより，ＭＥＳＦＥ
Ｔが完成する。

以上の工程で作製したＭＥＳＦＥＴの動作を次に説明す
る。耐熱性ゲート電極１をはさんで位置する２個のオー
ミック電極６（ソース、ドレイン電極）間に電圧を加え
ると、ｎ＋選択エピタキシャル層５，ｎ型選択エピタキ
シャル層４、ｎ′層３およびｎ型能動層２を通って電流
が流れる。ｎ型能動Ｍ２上に設けた耐熱性ゲート電極１
に電圧を印加することによりこの電流を制御して、トラ
ンジスタ動作を行う。ｐｍ７は、ｎ’層３の間にポテン
シャル障壁を形成し、短チャネル効果を抑制する。

本実施例１によれば、高精度に形成される側壁９をマス
クに用いるので，短チャネル効果に最も影響するｎ’Ｊ
ｔ！３の形状を再現性良く形戊できる。

さらに、オーミック電極６の下部に生じるアロイ領域よ
りｎ＋選択エピタキシャルＷＪ５を厚くしたことにより
，ソース抵抗に占める、オーミック電極６のコンタクト
抵抗の戊分を低減できる。

上記実施例１において、ｎ型能動層２ｔＰ層７はＭＯＣ
ＶＤ法あるいはＭＢＥ法などのエピ或艮によって形成し
てもよい。また、ｐ層７はアンドープ、あるいはＰ型の
Ａ　Ｑ　Ｇ　ａ　Ａ　ｓ　Ｊｉであってもよい。

次に，本発明の実施例２を第５図によって説明する。実
施例１との違いは、ドレイン側の側壁６９をマスクとし
て、ドレイン側のｎ型選択エピタキシャルＭ６４および
ｎ＋選択エピタキシャル層６５を形成したことにある。

側壁６９は，ソース側のｎ’Ｊｌ５３，　ドレイン側の
ｎ′　６３をイオン打ち込みにより形戊したのち、ソー
ス側の側壁だけをエッチングして形成する。ソース側の
ｎ型選択エピタキシャル層５４，ｎ＋選択エピタキシャ
ル層５５は耐熱性ゲート電極１に接して形成され、ドレ
イン側のｎ型選択エピタキシャル層６４，ｎ４選択エピ
タキシャル層６５はゲート１に離れて形成される。

本実施例２によれば、ドレイン側の側壁６９の下に位置
するｎ型能動層２において、ゲートードレイン間の電界
強度が緩和されるため，ＦＥＴのドレイン耐圧を高くで
きるという効果がある。

次に本発明の実施例３を第６図によって説明する。実施
例１との違いは、Ｐｌ７，ＧａＡｓからなるｎ型能動層
２，アンドープＡＱ．ＧａＡｓ層１０１，およびアンド
ープＧ　ａ　Ａ　ｓ　層１　０　２を、ＭＯＣＶＤ法あ
るいはＭＢＥ法などによってエピタキシャル成長したこ
とにある。アンドープＡＲＧａ　Ａ　ｓ　ｍ　１　０↓
の組或は、通常Ａ　Ｑ　！１　”３　Ｇ　ａ　ｏ　”７
　ＡＳのものを用いる。

本実施例３によれば、耐熱性ゲート電極１の下部にアン
ドープＡ　Ｑ　Ｇ　ａ　Ａ　ｓ　Ｊｌｌ　１　０　１を
挿入したことにより、ゲート耐圧を劣化させずに、Ｇａ
ＡＳからなるｎ型能動層２を高濃度、薄層化することが
可能となる。これにより、ＦＥＴを高性能とすることが
できる。

上記実施例３において，ｎ型能動層２にはＩｎＧ　ａ　
Ａ　ｓを用いてもよい。ＧａＡｓ半導体に比べ、Ｉ　ｎ
ＧａＡｓ半導体は不純物濃度の上限が高く、電子移動度
が大きいので、ＦＥＴをさらに高性能にすることができ
る。

［発明の効果１ 本発明によれば、ＦＥＴの特性劣化の原囚であるソース
抵抗を増大することなく、ｎ’ｆｆの間隔を広げること
ができ、短チャネル効果に対し著しい改善効果が得られ
る。この結果、ゲート長の短縮による高性能化が可能と
なり，高腫動能力および超高速性を有するＦＥＴを実現
することができる。

【図面の簡単な説明】

第ｌ図は本発明の実施例１の電界効果！・ランジスタの
断面構造図、第２図は従来の電界効果トランジスタの断
面構造図、第３図（ａ）〜（Ｃ）は本発明の実施例１の
電界効果トランジスタの製造工程を説明する断面構造図
，第４図は本発明による電界効果トランジスタのソース
抵抗の計算例を示すグラフ、第５図は本発明の実施例２
の電界効果トランジスタの断面構造図、第６図は本発明
の実施例３の電界効果トランジスタの断面構造図である
。 符号の説明 １・・・耐熱性ゲート電極，２・・・ｎ型能動層，３・
・・ｎ層，４・・・ｎ型選択エピタキシャル層，５・・
・ｎ　＋　；双択エピタキシャル層，６・・・オーミッ
ク電極，７・・ｐ層，８・・・半絶縁性Ｇ　ａ　Ａ　ｓ
基板，９・・・側壁，２５・・・ｎ＋選択エピタ゛キシ
ャル層，２９・・・側壁，５３・・・ソース側のｎ′層
，５４・・・ソース側のｎ型選択エピタキシャル層，５
５・・・ソース側のｎ＋選択エピタキシャル層，６３・
・・ドレイン側のｎＪ，６４・・・ドレイン側のｎ型選
択エピタキシャル層，６５・・・ドレイン側のｎ＋選択
エピタキシャル層，６９・・・ドレイン側の側壁，１０
１・・・アンドープＡＱ　Ｇ　ａ　Ａ　ｓ層，　１　０
　：ｌ＝アンドープＧａＡｓｌ劣 ／ 函 請２図 カ ３ 図

Claims (1)

1. 【特許請求の範囲】 １、化合物半導体基板表面に形成された一導電型を有す
   る半導体から成る能動層と、前記能動層に対し電界を印
   加できる位置に形成されたゲート電極と、前記能動層の
   前記ゲート直下部をはさんで対向する位置にイオン打ち
   込み法により形成された前記能動層より不純物濃度が大
   きな二つの高濃度領域と、前記高濃度領域の上部に結晶
   成長によって形成したエピタキシャル層と、前記エピタ
   キシャル層の上部にオーミック電極を有する電界効果ト
   ランジスタにおいて、前記二つの高濃度領域間の距離が
   前記ゲート電極のゲート長より大であり、一方または両
   方の前記エピタキシャル層の端が前記ゲート電極端に接
   するか少なくとも前記ゲート電極端と前記高濃度領域の
   中間に位置し、前記エピタキシャル層の成長初期の不純
   物濃度が成長後期の不純物濃度に比べて小であることを
   特徴とする電界効果トランジスタ。 ２、上記高濃度領域を上記ゲート電極と上記ゲート電極
   に設けられた側壁をマスクとして自己整合的に形成した
   ことを特徴とする、特許請求範囲第１項記載の電界効果
   トランジスタ。 ３、上記能動層がｎ型の導電型を有し、上記能動層と上
   記ゲート電極の間に上記能動層より電子親和力の小さな
   第二の化合物半導体層をはさんだことを特徴とする、特
   許請求範囲第１項記載の電界効果トランジスタ。 ４、上記能動層がＧａＡｓ半導体から成ることを特徴と
   する、特許請求範囲第１項記載の電界効果トランジスタ
   。 ５、上記能動層がＧａＡｓ半導体から成り、上記第二の
   化合物半導体層がＡｌＧａＡｓ半導体から成ることを特
   徴とする、特許請求範囲第３項記載の電界効果トランジ
   スタ。 ６、上記能動層がＩｎＧａＡｓ半導体から成り、上記第
   二の化合物半導体層がＡｌＧａＡｓ半導体から成ること
   を特徴とする、特許請求範囲第３項記載の電界効果トラ
   ンジスタ。