JP3077653B2

JP3077653B2 - 電界効果トランジスタ及びその製造方法

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Publication number: JP3077653B2
Application number: JP09325039A
Authority: JP
Inventors: 正明葛原
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-11-26
Filing date: 1997-11-26
Publication date: 2000-08-14
Anticipated expiration: 2017-11-26
Also published as: JPH11163370A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電界効果トランジ
スタ及びその製造方法に関し、特に、チャネル層の厚さ
方向に沿ってドレイン電流が流れる縦型電界効果トラン
ジスタ及びその製造方法に関するものである。

【０００２】

【従来の技術】従来、電界効果トランジスタ（以下、Ｆ
ＥＴとも称する）には、チャネル層の厚さ方向に沿って
ドレイン電流が流れる縦型ＦＥＴと、チャネル層の厚さ
方向に垂直にドレイン電流が流れる横型ＦＥＴが知られ
ている。

【０００３】図５は、例えば、特開昭５６−５０１４２
７号公報に開示されている従来例１の縦型ＦＥＴを示す
断面図であり、この縦型ＦＥＴは、ｎ型ＧａＡｓ基板１
上に、ｎ型ＧａＡｓドレイン層２、ｎ型ＡｌＧａＡｓチ
ャネル層３が順次積層され、ｎ型ＡｌＧａＡｓチャネル
層３上に、メサストライプ状のｎ型ＧａＡｓソ−ス層４
が形成されている。そして、このｎ型ＧａＡｓソ−ス層
４上にソース電極５が、このｎ型ＧａＡｓソ−ス層４の
両側方のｎ型ＡｌＧａＡｓチャネル層３上にゲート電極
６、６がそれぞれ形成されている。一方、ｎ型ＧａＡｓ
基板１の下面にはドレイン電極７が形成されている。

【０００４】この縦型ＦＥＴでは、ゲ一ト電極６、６に
電圧を印加すると、空乏領域がメサストライプ状のｎ型
ＧａＡｓソ−ス層４の下のｎ型ＡｌＧａＡｓチャネル層
３内を横方向に拡がりチャネル抵抗が変化する。この縦
型ＦＥＴでは、ｎ型ＧａＡｓソース層４をメサストライ
プ状に加工する際に、ｎ型ＡｌＧａＡｓチャネル層３が
エッチングストッパ層の役割を果たしており、実効ゲ−
ト長をｎ型ＡｌＧａＡｓチャネル層３の厚さにより決定
することができるという特徴を有する。

【０００５】また、図６は、例えば、Ｍｉｓｈｒａ等に
より提案されている従来例２の縦型ＦＥＴを示す断面図
である。なお、この縦型ＦＥＴについては、Mishra et
al.,Electronics Letters, Vol.20, pp.145-146, 1984
に詳細に記載されている。この縦型ＦＥＴは、ｎ型Ｇａ
Ａｓ基板１上に、ｎ型ＧａＡｓドレイン層２、ｎ型Ｇａ
Ａｓチャネル層１１、ｎ型ＡｌＧａＡｓソ一ス層１２、
ｎ型ＧａＡｓコンタクト層１３が順次形成され、ｎ型Ｇ
ａＡｓコンタクト層１３の表面からｎ型ＧａＡｓチャネ
ル層１１の内部までメサストライプが形成されている。

【０００６】そして、このメサストライプの両側面及び
メサストライプにより露出した両側方のｎ型ＧａＡｓチ
ャネル層１１上にゲート電極６、６が形成され、ｎ型Ｇ
ａＡｓコンタクト層１３上にソース電極５が形成されて
いる。一方、ｎ型ＧａＡｓ基板１の下面にはドレイン電
極７が形成されている。この縦型ＦＥＴでは、メサスト
ライプの両側面に堆積したゲート電極６、６の厚さによ
りゲート長が決定される。

【０００７】

【発明が解決しようとする課題】ところで、従来例１の
縦型ＦＥＴの第１の問題点は、ゲート電極６、６とメサ
ストライプ状のｎ型ＧａＡｓソ−ス層４の側壁との間に
間隙が存在するため、間隙がない場合と比べて余分に空
乏層を拡げる必要があり、ピンチオフ電圧が不必要に大
きくなる点に加えて、相互コンダクタンスが大きいＦＥ
Ｔの作製が困難な点である。

【０００８】第２の問題点は、ゲート電極６、６の横方
向の寸法が、実効ゲート長を決定するｎ型ＡｌＧａＡｓ
チャネル層３の厚さに比べて大きく、ゲ−ト電極６、６
に垂直に下方向に延びる空乏層の多くがゲートの寄生容
量として寄与するために、ゲート容量が比較的大きく高
周波動作に不利になる点である。第３の問題点は、高い
ドレイン電圧の印加により形成される高電界領域が、比
較的低い禁制帯幅を有するｎ型ＧａＡｓドレイン層２の
内部に拡がるために、高いドレイン電圧の下で用いる大
電力用途に不利な点である。

【０００９】また、従来例２の縦型ＦＥＴの第１の問題
点は、メサストライプの側壁に蒸着により金属を堆積し
て得られる金属ゲート電極６、６の厚さがゲート長を規
定するため、ゲ−ト長がプロセスの変動の影響を受け易
く、実効ゲ−ト長の制御が因難で、ＦＥＴの製造におけ
る均一性と再現性が良くない点である。

【００１０】第２の問題点は、実効ゲート長を決めるゲ
ート電極６、６の厚さに比べてその横方向の寸法が大き
く、ゲート電極に垂直に下方向に延びる空乏層の多くが
ゲートの寄生容量として寄与するために、ゲート容量が
比較的大きく高周波動作に不利であるという点である。
第３の問題点は、高いドレイン電圧の印加により形成さ
れる高電界領域が、比較的低い禁制帯幅を有するｎ型Ｇ
ａＡｓドレイン層２の内部に拡がるために、高いドレイ
ン電圧の下で用いる大電力用途に不利な点である。

【００１１】本発明は、上記の事情に鑑みてなされたも
のであって、高ドレイン電圧の印加により大電力増幅が
可能で、高周波特性に優れ、しかも生産性を向上させる
ことが可能な電界効果トランジスタ及びその製造方法を
提供することを目的とする。

【００１２】

【課題を解決するための手段】上記課題を解決するため
に、本発明は、次のような電界効果トランジスタ及びそ
の製造方法を提供する。すなわち、本発明の電界効果ト
ランジスタは、半導体基板上に、第１の半導体からなる
チャネル層と、該チャネル層の一方の主面に該チャネル
層の横幅より広い横幅をもって形成された前記第１の半
導体より広い禁制帯幅を有する第２の半導体からなるソ
ース層と、前記チャネル層の他方の主面に形成され前記
第１の半導体より広い禁制帯幅を有する第３の半導体か
らなるドレイン層と、前記チャネル層の側面と該ドレイ
ン層の表面それぞれに接するように形成されたゲート電
極と、前記ソース層に形成されたソース電極と、前記ド
レイン層に形成されたドレイン電極とを備えたものであ
る。

【００１３】前記第３の半導体をＡｌを含有するＩＩＩ
−Ｖ族化合物半導体とし、前記ドレイン層の少なくとも
前記ゲート電極と接触する面に、Ａｌを含有する高抵抗
層を形成してもよい。

【００１４】本発明の電界効果トランジスタの製造方法
は、半導体基板上に、第１の半導体からなるチャネル層
と、該チャネル層の一方の主面に形成され前記第１の半
導体より広い禁制帯幅を有する第２の半導体からなるソ
−ス層と、前記チャネル層の他方の主面に形成され前記
第１の半導体より広い禁制帯幅を有する第３の半導体か
らなるドレイン層とを有する積層構造を形成する工程
と、前記チャネル層及びソース層を選択的に除去する工
程と、前記チャネル層をさらに選択的に除去する工程と
を備えた方法である。

【００１５】前記チャネル層及びソース層を選択的に除
去する工程の後に、露出した前記ドレイン層の表面をイ
オン注入損傷し、その表面を高抵抗層とする工程を設け
てもよい。

【００１６】本発明の電界効果トランジスタでは、第１
の半導体からなるチャネル層の一方の主面に、前記第１
の半導体より広い禁制帯幅を有する第２の半導体からな
るソ−ス層を形成したことにより、ソース層とチャネル
層の界面においては伝導帯工ネルギ−が不連続となり、
このソ−ス層からチャネル層に電子が注入された場合、
注入された電子はホット電子としてチャネル層を走行す
ることになり、チャネル層を横断するのに要する時間
（チャネル走行時間）が短縮される。これにより、電流
利得遮断周波数を向上させることが可能となる。

【００１７】また、前記チャネル層の他方の主面に、前
記第１の半導体より広い禁制帯幅を有する第３の半導体
からなるドレイン層を形成したことにより、耐圧特性を
改善することが可能になる。また、チャネル層の側面と
ドレイン層の表面それぞれに接するようにゲート電極を
形成したことにより、該ゲート電極のゲート長がチャネ
ル層の厚さで決まる短いゲート長となり、しかもゲート
電極の寄生容量が低減され、直流特性および高周波特性
が向上する。さらに、ヘテロ・ドレイン構造とすること
により、大きな禁制帯幅を有するドレイン層内部でのイ
ンパクトイオン化が生じ難くなる。これにより、高いド
レイン電圧の下での動作が可能になり、大電力用として
の用途が実現可能になる。

【００１８】本発明の電界効果トランジスタの製造方法
では、チャネル層及びソース層を選択的に除去する工程
と、前記チャネル層をさらに選択的に除去する工程とを
有することにより、金属の堆積条件やリソグラフィの精
度に依存せず、結晶成長時のチャネル層の厚さで決まる
短いゲ一ト長のゲート電極を形成することが可能にな
る。これにより、優れた直流特性および高周波特性を有
する縦型の電界効果トランジスタが再現性良く作製さ
れ、生産性も高まる。

【００１９】

【発明の実施の形態】本発明の電界効果トランジスタ及
びその製造方法の各実施形態について図面に基づき説明
する。

【００２０】［第１の実施形態］図１は本発明の第１の
実施形態の電界効果トランジスタ（ＦＥＴ）を示す断面
図であり、図において、２１は半絶縁性ＧａＡｓ基板
（半導体基板）、２２はｎ型ＧａＡｓコンタクト層（ド
レイン・コンタクト層）、２３はＧａＡｓより禁制帯幅
が広いｎ型半導体（第３の半導体）からなるドレイン
層、２４はｎ型ＧａＡｓ（第１の半導体）チャネル層、
２５はＧａＡｓより禁制帯幅が広いｎ型半導体（第２の
半導体）からなるソース層、２６はドレイン層２３の表
面に形成された高抵抗層、２７はチャネル層２４の側面
とドレイン層２３の表面の高抵抗層２６それぞれに接す
るように形成されたゲート電極である。

【００２１】ソ−ス層２５の横幅はチャネル層２４の横
幅より広くなるように作製されており、ゲ−ト電極２７
はチャネル層２４の両側面に接するように形成されてお
り、このゲ−ト電極２７はチャネル層２４に対してショ
ットキー障壁が形成されている。このゲート電極２７は
ドレイン層２３とも接触するが、このゲート電極２７が
接触するドレイン層２３の表面は改質されて高抵坑層２
６とされている。

【００２２】ここで、半導体基板として半絶縁性ＧａＡ
ｓ基板２１を用いたのは、集積化の容易さを考慮したか
らであるが、デバイスの用途によっては、他の材質から
なる半導体基板、例えば、ｎ型ＧａＡＳ基板の上にＦＥ
Ｔを構成することも可能である。また、半絶縁性ＧａＡ
Ｓ基板２１の上に形成したｎ型ＧａＡｓコンタクト層２
２は、ドレイン側のオ−ミック電極の接触抵抗を下げる
目的で導入したものであるから、半導体基板としてｎ型
ＧａＡｓ基板を用いる場合には省略することも可能であ
る。

【００２３】ドレイン層２３としては、例えば、Ａ１の
組成が０．２５のｎ型ＡｌＧａＡｓが好適に用いられる
が、その他の組成、例えば、ｎ型ＡｌＧａＡｓやＧａＡ
ｓに格子整合するｎ型ＩｎＧａＰなどを用いてもよい。
また、ドレイン層２３の表面の内、ゲート電極２７と接
触する部分はゲートの寄生容量を増加させる要因となる
ため、その接触部分近傍を高抵抗層２６に改質しておく
ことが望ましい。

【００２４】また、縦型ＦＥＴに要求される動作周波故
がそれほど高くない場合には、高抵抗層２６を設けず、
ドレイン層２３の表面を元のｎ型のままにしておいても
構わない。ドレイン層２３を構成するｎ型半導体のドナ
ー濃度と厚さは自由に選択することができる。例えば、
ドナー濃度を低くするかまたはドレイン層２３の厚さを
厚くすることにより、ＦＥＴの耐圧を高めることができ
る。

【００２５】ドレイン層２３の上には、ｎ型ＧａＡｓチ
ャネル層２４が形成されている。このチャネル層２４の
ドナー濃度とチャネル層２４の幅は、いずれも縦型ＦＥ
Ｔのしきい値電圧や流し得る最大のドレイン電流を規定
する重要なパラメータとなる。また、チャネル層２４の
厚さ（ソース層２５とドレイン層２３との間隔）は、そ
の両側面に堆積されるゲ−ト電極２７のゲート長を決定
しており、縦型ＦＥＴの電流利得遮断周波数等の高周波
特性を決定する重要なパラメ−タとなる。

【００２６】チャネル層２４の上に位置するソース層２
５としては、ｎ型ＩｎＧａＰまたはｎ型ＡｌＧａＡｓを
用いることができる。ただし、ソース抵抗を低減して高
い相互コングクタンスを得るためには、高濃度のドーパ
ントをド−ピングすることができるｎ型ＩｎＧａＰの方
が適している。

【００２７】ソース電極５及びドレイン電極７はオーム
性電極であり、例えば、ＡｕＧｅ／Ｎｉ系の材料を蒸着
により形成し、その後４００℃程度の熱処理を行うこと
で実現することができる。また、ソース抵抗を低減する
目的では、ソ一ス層２５の上にさらに高濃度ｎ型ＧａＡ
ｓ層をソース・コンタクト層として初期のエピタキシャ
ル成長時に準備しておき、ソース電極５をこのソース・
コンタクト層の上に形成しても良い。ゲート電極２７に
は、チャネル層２４に対してショットキー障壁を形成す
る金属を用いる。ここでは、チャネル層２４の窪んだ両
側の側面部にも被覆性良く金属を堆積させるため、例え
ば、反応性スパッタ等により形成したケイ化タングステ
ン（ＷＳｉ：タングステンシリサイド）膜を用いる。

【００２８】このＦＥＴでは、ゲート電極２７に負電圧
を印加すると、チャネル層２４の両側から空乏層が形成
され、これにより、チャネル層２４の縦方向の電気抵抗
が変化する。いま、ソース電極５に対してドレイン電極
７に正電圧を印加すると、ドレイン電極７からソース電
極５に向かってドレイン電流が縦方向に流れるが、この
ドレイン電流の大きさはゲート電圧の値に応じて変化す
る。したがって、ゲ−ト電圧をパラメ−タとしてドレイ
ン電圧とドレイン電流の関係をプロットすると、図２に
示すような電流−電圧特性が得られる。

【００２９】次に、本実施形態のＦＥＴの製造方法につ
いて図面を参照して説明する。まず、図３（ａ）に示す
ように、半絶縁性ＧａＡｓ基板２１の上に、ｎ型ＧａＡ
ｓコンタクト層２２、ｎ型ＡｌＧａＡｓドレイン層３
１、ｎ型ＧａＡｓチャネル層３２、ｎ型ＩｎＧａＰソー
ス層３３を順次エピタキシャル成長させる。

【００３０】次いで、図３（ｂ）に示すように、絶縁膜
３４を全面に成膜し、フォトリソグラフィと絶縁膜エッ
チングにより、この絶縁膜３４を線幅パタ−ンの絶縁膜
３４ａに加工する。その後、この絶縁膜３４ａをマスク
として異方性ドライエッチングを行うことにより、図３
（ｃ）に示すように、ｎ型ＧａＡｓチャネル層３２及び
ｎ型ＩｎＧａＰソース層３３を選択的にエッチング加工
する。

【００３１】次いで、図３（ｄ）に示すように、露出し
たｎ型ＡｌＧａＡｓドレイン層３１の表面を高抵抗層３
５に改質する。この表面改質の方法としては、ＡｌＧａ
Ａｓを直接酸化する方法、またはイオン注入により半導
体にダメージを導入する方法のいずれかの方法が用いら
れる。直接酸化する方法では、例えば、ドレイン層３１
がＡｌＧａＡｓの場合には、水蒸気雰囲気での熱酸化に
よりＡ１ＧａＡｓを直接的に高抵抗の酸化膜に改質する
ことができる。また、イオン注入によるダメ−ジ導入法
では、ドレイン層３１を構成する材料としてＡｌＧａＡ
ｓ以外にＩｎＧａＰ等を用いることもできる。

【００３２】次いで、図４（ｅ）に示すように、ｎ型Ｇ
ａＡｓチャネル層３２のみを両側面から選択的にエッチ
ングし、該ｎ型ＧａＡｓチャネル層３２の横幅を減少さ
せ、ｎ型ＩｎＧａＰソース層３３より横幅の狭いｎ型Ｇ
ａＡｓチャネル層２４とする。この横幅がＦＥＴのしき
い値電圧を決定する。

【００３３】次いで、図４（ｆ）に示すように、反応性
スパッタにより、ケイ化タングステン（ＷＳｉ）膜３７
を全面に成膜する。次いで、図４（ｇ）に示すように、
ＷＳｉ膜３７を等方的にドライエッチングし、その後、
絶縁膜３４ａを除去する。これにより、ｎ型ＧａＡｓチ
ャネル層２４の両側面部だけにＷＳｉ膜３７が残り、実
効的なゲート長がｎ型ＧａＡｓチャネル層２４の厚さで
決まるゲート電極２７が得られる。

【００３４】最後に、図４（ｈ）に示すように、フォト
レジストのパターンを用いて、ｎ型ＧａＡｓコンタクト
層２２の面出しを行うと同時に、ｎ型ＡｌＧａＡｓドレ
イン層３１及び高抵抗層３５を所定の形状に加工し、ｎ
型ＩｎＧａＰソース層３３の上とｎ型ＧａＡｓコンタク
ト層２２の上にそれぞれオーム性のソ−ス電極５および
ドレイン電極７を形成する。以上の工程により、図４
（ｈ）に示す縦型ＦＥＴが完成する。

【００３５】一般に、ＦＥＴの耐圧は高電界領域でのイ
ンパクト・イオン化の発生と関連が深く、高電界が生じ
る場所としては、ゲート電極２７のドレイン端近傍であ
ることが良く知られている。インパクト・イオン化はキ
ャリアが禁制帯幅以上に加速されたときに生じる現象で
あるため、その発生頻度は、一般に禁制帯幅が大きな半
導体ほど少なくなる。したがって、ゲートのドレイン端
近傍の材料に禁制帯幅が大きくかつインパクト・イオン
化率の小さな半導体を用いれば、ＦＥＴの耐圧を向上さ
せることができる。

【００３６】この場合、ゲート直下の半導体材料には、
ＦＥＴを高速に動作させるために移動度の大きな材料を
用いる必要があるが、ゲートのドレイン端近傍では、高
電界の存在により多くのキャリアが飽和速度で走行する
ため、ドレイン側に禁制帯幅が大きくかつ移動度の小さ
な半導体を用いても、ＦＥＴの高周波特性にはあまり影
響しない。

【００３７】従来より知られている横型ＦＥＴでは、積
層された半導体層の上にゲート電極を平面的に形成して
いるために、ゲ−ト電極の下部とドレイン領域で半導体
材料の種類を変更することは極めて困難であったが、実
効ゲ−ト長を半導体層の厚さで規定することができる縦
型ＦＥＴでは、ゲート領域とドレイン領域それぞれに互
いに異なる半導体材料を用いることが可能となる。本実
施形態の縦型ＦＥＴでは、ドレイン層２３を構成するｎ
型半導体がチャネル層２４を構成するｎ型ＧａＡｓより
広い禁制帯幅を有するため、耐圧特性を改善することが
できる。

【００３８】また、ソ−ス層２５を構成する半導体の禁
制帯幅を、チャネル層２４を構成する半導体の禁制帯幅
より大きくすると、ソース層２５とチャネル層２４の界
面では伝導帯工ネルギ−が不連続となる。このとき、ソ
−ス層２５からチャネル層２４に電子が注入されると、
注入された電子はホット電子としてチャネル層２４内を
走行することになり、チャネル層２４を横断するのに要
する時間（チャネル走行時間）が短縮される。すなわ
ち、ヘテロ接合からなる広い禁制帯幅を有するソース層
２５の導入により、ＦＥＴの電流利得遮断周波数を向上
させることができる。

【００３９】また、ソース層２５とチャネル層２４それ
それを構成する半導体の種類が異なる場合、チャネル層
２４のみを選択的にエッチングすることのできるエッチ
ング液またはエッチングガスを使用することにより、チ
ャネル層２４の横幅に比べてソース層２５の横幅の方を
広くとることができる。その結果、ソース抵抗を低減す
ることができる。また、この選択的エッチングを用いる
ことにより、ゲ−ト電極２７の形成を簡単かつ高精度で
行うことができる。

【００４０】さらに、ゲ−ト電極２７が接触するドレイ
ン層２３の表面をｎ型半導体のままの状態とすると、ゲ
−ト電圧の印加によりドレイン層２３のキャリアも応答
を示すため、寄生のゲ−ト容量が増加しＦＥＴの高周波
特性が劣化する。そこで、ゲート電極２７が接触するド
レイン層２３の表面のみを高抵抗層２６に改質すること
により、この寄生ゲ−ト容量の増加を防止し、高周波特
性の劣化を抑制することができる。

【００４１】［第２の実施形態］本発明の第２の実施形
態のＦＥＴの製造方法について図面に基づき説明する。
本実施形態の製造方法は、上述した第１の実施形態の製
造方法と基本的な構成要素は全く同様であるから、図３
及び図４を準用することにより本実施形態のＦＥＴの製
造方法を説明することにする。

【００４２】まず、図３（ａ）に示すように、半絶縁性
ＧａＡｓ基板２１の上に、分子線エピタキシ法により、
Ｓｉを１×１０¹⁸ｃｍ^-3添加したｎ型ＧａＡｓコンタク
ト層２２を５００ｎｍ、Ｓｉを１×１０¹⁷ｃｍ^-3添加し
たＡｌ組成が０．２５のｎ型ＡｌＧａＡｓドレイン層３
１を４００ｎｍ、Ｓｉを１×１０¹⁷ｃｍ^-3添加したｎ型
ＧａＡｓチャネル層３２を３００ｎｍ、Ｓｉを３×１０
¹⁸ｃｍ^-3添加したＧａ組成が０．５１のｎ型ＩｎＧａＰ
ソース層３３を３００ｎｍ順次成長させる。

【００４３】次いで、図３（ｂ）に示すように、例え
ば、低圧ＣＶＤ法を用いて、ＳｉＯ₂からなる絶縁膜３
４を全面に２００ｎｍ堆積する。次いで、フォトリソグ
ラフィを用いて、例えば、図示しない線幅１．５μｍの
フォトレジストパタ−ンを形成し、これをマスクとして
前記パターンの絶縁膜３４ａを形成する。ＳｉＯ₂を用
いた絶縁膜３４を加工する場合には、例えば、バッファ
−ド弗酸が好適に用いられる。

【００４４】次いで、図３（ｃ）に示すように、絶縁膜
４５ａをマスクとして、ｎ型ＩｎＧａＰソース層３３と
ｎ型ＧａＡｓチャネル層３２を順次、異方性ドライエッ
チングを用いて加工する。この際、ＢＣｌ₃とＳＦ₆の混
合ガスをエッチングガスに用いることにより、エッチン
グはｎ型ＡｌＧａＡｓドレイン層３１の表面が露出した
ところで自動的に停止する。

【００４５】次いで、図３（ｄ）に示すように、水蒸気
を含む窒素零囲気にて４００℃の熱処埋を行うことで、
ｎ型ＡｌＧａＡｓドレイン層３１の表面のみを選択的に
酸化して高抵抗層３５を形成する。これは、主としてＡ
ｌＧａＡｓに含まれるＡ１が酸化により高抵抗のアルミ
ナ（ＡＩ₂０₃）に変化する性質を用いたものである。

【００４６】次いで、図４（ｅ）に示すように、例え
ば、クエン酸と過酸化水素の混合水溶液を用いて、ｎ型
ＧａＡｓチャネル層３２のみを選択的にエッチングし、
その線幅が細いｎ型ＧａＡｓチャネル層２４とする。残
りの線幅は、例えば、０．５μｍとすることができる。
その後、図４（ｆ）に示すように、反応性スバッタ法を
用いてＷＳｉ膜３７を全面に１５０ｎｍ程度堆積させ
る。

【００４７】次いで、図４（ｇ）に示すように、例え
ば、ＳＦ₆ガスを用いた等方性ドライエッチングにより
ＷＳｉ膜３７を加工し、ｎ型ＧａＡｓチャネル層２４の
両側面部のみにＷＳｉ膜３７を残す。このようにして残
ったＷＳｉ膜３７がゲート電極２７として機能する。次
いで、フォトリソグラフィを用いてｎ型ＡｌＧａＡｓド
レイン層３１に開口を形成し、ｎ型ＧａＡｓコンタクト
層２２の表面を露出させる。

【００４８】最後に、図４（ｈ）に示すように、露出し
たｎ型ＧａＡｓコンタクト層２２とｎ型ＩｎＧａＰソ−
ス層３３の上に、例えば、ＡｕＧｅ／Ｎｉからなるオー
ム性電極を蒸着し、その後４００℃で熱処埋を行うこと
により、ドレイン電極７とソース電極５を形成する。以
上の工程により、縦型ＦＥＴが完成される。以上説明し
たように、本実施形態のＦＥＴの製造方法によれば、上
述した第１の実施形態のＦＥＴの製造方法と同様の効果
を奏することができる。

【００４９】［第３の実施形態］本発明の第３の実施形
態のＦＥＴの製造方法について図面に基づき説明する。
本実施形態の製造方法は、上述した第１及び第２の実施
形態の製造方法と基本的な構成要素は全く同様であるか
ら、図３及び図４を準用することにより本実施形態のＦ
ＥＴの製造方法を説明することにする。

【００５０】ここでは、第２の実施形態と同様の方法に
より、絶縁膜４５ａをマスクとして、ｎ型ＩｎＧａＰソ
ース層３３とｎ型ＧａＡｓチャネル層３２を順次、異方
性ドライエッチングを用いて加工する（図３（ｃ））。
ただし、絶縁膜３４ａとして形成するＳｉＯ₂膜の膜厚
は、例えば、４００ｎｍと少し厚めにしておくものとす
る。

【００５１】次いで、図３（ｄ）に示すように、例え
ば、ホウ素（Ｂ）を全面にイオン注入することにより、
高抵抗層３５をｎ型ＡｌＧａＡｓドレイン層３１の表面
露出部に形成する。ここでは、ＳｉＯ₂の厚さが厚いの
で、ホウ素（Ｂ）イオンはｎ−ＩｎＧａＰソース層３３
には注入されない。良好な高抵抗層３５を形成するため
のイオン注入条件は、ｎ型Ａ１ＧａＡｓドレイン層３１
の厚さとドナー濃度とよって異なるが、例えば、加速エ
ネルギ−７０ｋｅＶでドース量１×１０¹⁴ｃｍ^-2とする
ことができる。

【００５２】その後の工程は、第２の実施形態と同様に
行うことにより、図４（ｈ）に示すような縦型ＦＥＴが
完成される。以上説明したように、本実施形態のＦＥＴ
の製造方法によれば、上述した第１の実施形態のＦＥＴ
の製造方法と同様の効果を奏することができる。

【００５３】

【発明の効果】以上説明した様に、本発明の電界効果ト
ランジスタによれば、第１の半導体からなるチャネル層
の一方の主面に、前記第１の半導体より広い禁制帯幅を
有する第２の半導体からなるソ−ス層を形成したので、
ソース層とチャネル層の界面においては伝導帯工ネルギ
−が不連続となり、このソ−ス層からチャネル層に注入
された電子がホット電子としてチャネル層を走行し、チ
ャネル層を横断するのに要する時間（チャネル走行時
間）を短縮することができ、電流利得遮断周波数を向上
させることができる。

【００５４】また、前記チャネル層の他方の主面に、前
記第１の半導体より広い禁制帯幅を有する第３の半導体
からなるドレイン層を形成したので、耐圧特性を改善す
ることができる。また、チャネル層の側面とドレイン層
の表面それぞれに接するようにゲート電極を形成したの
で、該ゲート電極のゲート長をチャネル層の厚さで決ま
る短いゲート長とすることができ、しかもゲート電極の
寄生容量を低減させることができる。したがって、直流
特性および高周波特性を向上させることができる。さら
に、ヘテロ・ドレイン構造としたので、大きな禁制帯幅
を有するドレイン層内部でのインパクトイオン化が生じ
難くなり、高いドレイン電圧の下で動作させることがで
き、大電力用としての用途を実現することができる。

【００５５】本発明の電界効果トランジスタの製造方法
によれば、チャネル層及びソース層を選択的に除去する
工程と、前記チャネル層をさらに選択的に除去する工程
とを有するので、金属の堆積条件やリソグラフィの精度
に依存せず、結晶成長時のチャネル層の厚さで決まる短
いゲ一ト長のゲート電極を形成することができ、優れた
直流特性および高周波特性を有する縦型の電界効果トラ
ンジスタを再現性良く作製することができ、したがっ
て、製造歩留まりを向上させることができ、生産性を高
めることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態の電界効果トランジ
スタを示す断面図である。

【図２】本発明の第１の実施形態の電界効果トランジ
スタの電圧−電流特性を示す図である。

【図３】本発明の第１〜第３の各実施形態の電界効果
トランジスタの製造方法を示す過程図である。

【図４】本発明の第１〜第３の各実施形態の電界効果
トランジスタの製造方法を示す過程図である。

【図５】従来例の縦型ＦＥＴを示す断面図である。

【図６】従来例の他の縦型ＦＥＴを示す断面図であ
る。

【符号の説明】

１ｎ型ＧａＡｓ基板２ｎ型ＧａＡｓドレイン層３ｎ型ＡｌＧａＡｓチャネル層４ｎ型ＧａＡｓソ−ス層５ソース電極６ゲート電極７ドレイン電極１１ｎ型ＧａＡｓチャネル層１２ｎ型ＡｌＧａＡｓソ一ス層１３ｎ型ＧａＡｓコンタクト層２１半絶縁性ＧａＡｓ基板（半導体基板）２２ｎ型ＧａＡｓコンタクト層（ドレイン・コンタク
ト層）２３ドレイン層２４ｎ型ＧａＡｓチャネル層２５ソース層２６高抵抗層２７ゲート電極３１ｎ型ＡｌＧａＡｓドレイン層３２ｎ型ＧａＡｓチャネル層３３ｎ型ＩｎＧａＰソース層３４絶縁膜３４ａ絶縁膜３５高抵抗層３７ケイ化タングステン（ＷＳｉ）膜

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板上に、第１の半導体からなるチ
ャネル層と、該チャネル層の一方の主面に該チャネル層
の横幅より広い横幅をもって形成された前記第１の半導
体より広い禁制帯幅を有する第２の半導体からなるソー
ス層と、前記チャネル層の他方の主面に形成され前記第
１の半導体より広い禁制帯幅を有する第３の半導体から
なるドレイン層と、前記チャネル層の側面と該ドレイン
層の表面それぞれに接するように形成されたゲート電極
と、前記ソース層に形成されたソース電極と、前記ドレ
イン層に形成されたドレイン電極とを備えてなることを
特徴とする電界効果トランジスタ。
【請求項２】前記第３の半導体をＡｌを含有するＩＩＩ
−Ｖ族化合物半導体とし、前記ドレイン層の少なくとも
前記ゲート電極と接触する面に、Ａｌを含有する高抵抗
層が形成されていることを特徴とする請求項１記載の電
界効果トランジスタ。
【請求項３】半導体基板上に、第１の半導体からなるチ
ャネル層と、該チャネル層の一方の主面に形成され前記
第１の半導体より広い禁制帯幅を有する第２の半導体か
らなるソース層と、前記チャネル層の他方の主面に形成
され前記第１の半導体より広い禁制帯幅を有する第３の
半導体からなるドレイン層とを有する積層構造を形成す
る工程と、前記チャネル層及びソース層を選択的に除去
する工程と、前記チャネル層をさらに選択的に除去する
工程とを備えたことを特徴とする電界効果トランジスタ
の製造方法。
【請求項４】前記チャネル層及びソース層を選択的に除
去する工程の後に、露出した前記ドレイン層の表面をイ
オン注入損傷し、その表面を高抵抗層とする工程を設け
たことを特徴とする請求項３記載の電界効果トランジス
タの製造方法。